JPH0350755A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置（以下ＣＰＵという）、各種周
辺ハードウェア、メモリフロック、及びユーザ定義の回
路から構成されるマイクロコンピュータに関し、特に各
機能ブロックを複数種類準備すると共に、これらの各機
能ブロックに対応するレイアウトデータをデータベース
として計算機上で接続することによりマスクデータを構
成したマイクロコンピュータに関する。

〔従来の技術〕

近年、半導体技術の進歩に伴いマイクロコンピュータの
応用分野は、その裾野を急速に拡大しながら応用分野毎
の要求は多用の一途を辿っている。ユーザの要求を完全
に満たすことのできるマイコン等の半導体集積回路を短
期間のうちに設計し製品化する生産システムが現在ゲー
トアレーとして開発され、すでに多大な実績をあげてい
る。

さらに、今日では高機能、高集積度を有する方法として
メガセル方式と呼ばれる新しい方式も開発されている。

この方式は、ＣＰＵやメモリ、タイマ、シリアルインタ
フェース等の各機能ブロックのレイアウト情報をマクロ
情報と呼ばれるデータベースとして計算機内にライブラ
リとして登録しておき、ユーザが作成したこのマクロ情
報の接続図をもとに計算機内でこれらのマクロ情報をつ
なぎ合わせて最終的なマスク情報を作成するものである
。

この方式の特徴は、ＩＣメーカ側でタイマ、メモリ、Ａ
／Ｄコンバータ、シリアルインタフェース等の機能ブロ
ックを自由に選択することにより、所望の集積回路のマ
スク情報を短期間の内に作成することにあり、これによ
りユーザ所望の集積回路を短期間の内に開発完了できる
ところにある。

この内、マイクロコンピュータのプログラムメモリ及び
データメモリとして使用するメモリマクロについては、
ユーザの様々なメモリ容量要求に対応できるように、Ｉ
Ｃメーカ側で容量の異なる複数種類のメモリマクロを予
め準備しておき、ユーザにそれらのメモリマクロの中が
ら自らのシステムに最適な要領のメモリマクロを選択さ
せている。そしてＣＰＵブロック（以下ＣＰＵコアとい
う）とメモリマクロの接続時にユーザが所定のアドレス
デコード回路を設計し、その回路を介してＣＰＵコアと
メモリマクロの接続を行い、ワンチップのマイクロコン
ピュータを構成している。

このメガセル方式により、ＣＰＵコアとメモリマクロを
接続してマイクロコンピュータのチップを構成した例を
、第５図のマイクロコンピュータのブロック図を用いて
説明する。

マイクロコンピュータ１は、ＣＰＵコア２、ＲＡＭマク
ロ３及びアドレスデコーダ部４で構成されている。この
マイクロコンピュータ１内にはこの他にもＲＯＭマグロ
や周辺機能ブロックがＣＰＵコアに接続されているが、
その図示は省略する。

ＲＡＭマクロ３は、多種のＣＰＵコアに接続できるよう
汎用的なＲＡＭとしての機能を有したブロックでＩＫバ
イトの容量をもち、アドレス入力バス、データ入出力バ
ス、チップイネーブル信号入力ττ、アウトプットイネ
ーブル信号人力ＯＥ、ライトイネーブル信号人力Ｔ「、
プリチャージクロック信号入力ＰＣＬＫを有しており、
ＣＰＵコア２からの信号入力により書込み、読出しの動
作が行われる。

ＣＰＵコア２は、マイクロコンピュータ１全体の動作を
制御するもので、ＲＯＭマクロやＲＡＭマクロ等のメモ
リマクロ及び周辺機能ブロックとのインタフェースを行
うための機能を有している。このＣＰＵコア２は、６４
にバイトのメモリ空間を有しており、ＲＡＭマクロ３と
インタフェースを行うために１６ビツトのアドレスバス
出力Ａ１５〜ＡＯ、データバス入出力、アウトプットイ
ネーブル信号出力ＯＥ、ライトイネーブル信号出力Ｔ「
、プリチャージクロック出力ＰＣＬＫの機能端子を有し
、それぞれＲＡＭマクロ３の該当端子と接続することに
より、アドレスバス６、データバス７、アウトプットイ
ネーブル信号線８、ライトイネーブル信号線９、プリチ
ャージクロック信号線１０が構築されている。

アドレスデコーダ部４は、ユーザがマイクロコンピュー
タ１を使用したターゲットシステムに見合うようにＲＡ
Ｍマクロ３のマツピングアドレスを設定するようアドレ
スデコードを行っている回路で、ここではＮＯＲ，ＮＡ
ＮＤで構成され、ＲＡＭマクロ５ｏｏｏｈから８３ＦＦ
ｈ番地にマツピングしている。ＣＰＵコア２がら入力す
るアドレス値が５ｏｏｏｈから８３ＦＦｈになると、チ
ップイネーブル信号５をＲＡＭマクロ３に出力する。ア
ドレスデコーダ部４の回路はＩＣメーカ側で予め用意し
たメガセルで構成しているものでなく、ユーザが基本論
理ゲートセルを組合わせて設計したものであり、ＲＡＭ
マクロ３のマツピングアドレスが異なれば、逐次基本論
理ゲートの組合せ回路を新規に設計しなければならない
。

このよ・うに、マイクロコンピュータ１では、各構成要
素のレイアウトデータを計算機上で合成することにより
、８０００Ｈから８３ＦＦＨ番地にＲＡＭを内蔵したマ
イクロコンピュータが実現されている。

〔発明が解決しようとする課題〕

上述した従来のメガセル方式で設計したマイクロコンピ
ュータにおいては、ＲＡＭマクロ等のメモリマクロのア
ドレスデコーダ回路をユーザが基本論理ゲートを用いて
逐次設計していた５、そのためＣＰＵコアとメモリマク
ロのメガセル同士を接続するにもかかわらず、ユーザが
設計した回路が両者の間に介在することになり、ユーザ
の回路設計負担の増大、回路図エディタによる回路図入
力が煩雑になるという欠点があった。また、計算機上で
マイクロコンピュータ内の各ブロックのレイアウトデー
タを合成して自動配線する場合には、アドレスデコーダ
部が他のユーザが設計した機能ブロックに含まれてしま
い、チップ上でアドレスデコーダ部がＣＰＵコアやＲＡ
Ｍマクロとは遠い位置に配置されてしまってマイクロコ
ンピュータ動作上の問題が発生したり、たとえアドレス
デコーダ部のみを所定の位置に配置するにしても計算機
上で特殊なデータ処理が必要になるという欠点もあった
。

このため、種々のマツピングアドレスに対応したアドレ
スデコーダ回路を含んだメモリマクロを予めＩＣメーカ
側で用意しておく方法も考えられるが、各メモリ機能の
種類、容量の差異によるメモリマクロの数を考えると、
この方法も非現実的である。

本発明の目的は、各種メモリマクロに対応した汎用的な
アドレスデコーダ回路をＩＣメーカ側で予めメガセルと
して予め用意しておき、ユーザが所定の接続を行うだけ
でアドレスデーコーダ回路が構築できるようにしたマイ
クロコンピュータを提供することにある。

〔課題を解決するための手段〕

本発明の構成は、Ｉ中央処理装置を有するｃＰＵブロッ
ク群、記憶手段を有するメモリブロック群、周辺装置機
能を有する機能ブロック群を含む複数の機能ブロック群
のうち、任意の機能ブロックを組合わせて単一半導体基
板上に集積して構成されるマイクロコンピュータにおい
て、前記機能ブロック群に、前記ＣＰＵブロックと前記
メモリブロックを接続するためのアドレスデコード手段
を有したアドレスデコード機能ブロックを備え、このア
ドレスデコード機能ブロックを前記ＣＰＵブロックと前
記メモリブロックとに相互接続して構成されたことを特
徴とする。

また、本発明のマイクロコンピュータは、アドレスデコ
ード機能ブロックがメモリブロックのメモリ番地を任意
に設定する手段を有することもできる。

〔実施例〕 次に本発明の実施例について図面を用いて説明する。

第１図は本発明の第１の実施例におけるマイクロコンピ
ュータのブロック図である。ここではＣＰＵコアとＲＡ
Ｍマクロ及びアドレスデコーダマクロのみを図示し、他
の周辺機能ブロックの記述は省略している。

マイクロデコーダマクロ２ｏは、従来例のアドレスデコ
ーダ部４と同様の機能を有するマクロで、ＩＣメーカ側
で設計、開発するメガセルである。このアドレスデコー
ダマクロ２ｏはアドレス入力端子群２０−Ａ、マツピン
グアドレス指定端子群２０−Ｂ及びチップイネーブル信
号出力５を他のマクロとのインタフェース信号として有
し、ＣＰＵコア２からのアドレス入力をデコードし、所
定のアドレス値が入力された場合にチップイネーブル信
号５をＲＡＭマクロ３に出力するものである。アドレス
入力端子群２０−ＡはＣＰＵコア２からのアドレス出力
を入力する端子群で、対応するＣＰＵコア２の各ビット
と接続する。マツピングアドレス指定端子群２０−Ｂは
ＲＡＭマクロ３のマツピングアドレスを指定する端子群
である。

第２図は第１図のアドレスデコーダマクロ２゜の詳細回
路図を示す、アドレスデコーダマクロ２０は、６個のＥ
ＸＮＯＲゲートと１個のＮＡＮＤゲートで構成されてお
り、Ｎ個の各ＥＸＮＯＲゲートの入力はアドレス入力端
子２０−Ａの１本と、マツピングアドレス指定端子入力
の１本となっている。この各ＥＸＮＯＲゲートでは、Ｃ
ＰＵコア２からのアドレス入力値とマツピングアドレス
指定端子２０−Ｂからの入力論理とを比較する。そして
各ＥＸＮＯＲゲートで全てのビットの一致が収れれば、
ＮＡＮＤゲートにより、ロウアクティブのチップイネー
ブル信号５を出力する。

また第２図のアドレスデコーダマクロ２０においては、
マツピングアドレス指定端子の２Ｏ−Ｂ１５がハイレベ
ルに、２Ｏ−Ｂ１４，２Ｏ−Ｂ１３゜２Ｏ−Ｂ１２，２
Ｏ−Ｂｌｌ、２Ｏ−ＢＩＯがロウレベルにクランプされ
ているため、従来例のマイクロコンピュータと同様、Ｒ
ＡＭマクロ３ヲ８ｏｏｏｈ番地から８３ＦＦｈ番地にマ
ツピングしていることになる。

なお、本実施例においては、ＩＫバイトのＲＡＭマクロ
のマツピングアドレスを６４にバイトの範囲内で任意に
設定できるよう、２Ｏ−Ａ１５〜２Ｏ−ＡＩＯの上位６
ビツトのアドレス入力端子と２Ｏ−Ｂ１５〜２Ｏ−ＢＩ
Ｏの上位６ビツトのマツピングアドレス指定端子を設定
しであるが、入力端子の本数とＥＸＮＯＲゲートの個数
を変更することにより、任意の単位容量のメモリマクロ
に対応したアドレスデコーダマクロが構成できることは
明らかである。

以上述べたように、本実施例においては、ある所定単位
容量のメモリマクロのマツピングアドレスを設定できる
アドレスデコーダマクロを、ＩＣメーカがメガセルとし
て予め用意しておき、ユーザがＣＰＵコアとメモリマク
ロを接続する際に、両者の間に本アドレスデーコーダマ
クロを接続するだけで容易にメモリマクロのアドレスデ
コーダ回路を内蔵したマイクロコンピュータが実現でき
る。

第３図は本発明の第２の実施例におけるマイクロコンピ
ュータのブロック図である０本実施例におけるマイクロ
コンピュータ１の構成は、第１の実施例のマイクロコン
ピュータと同様の構成で、ＣＰＵコア２、ＲＡＭマクロ
３及びアドレスデコーダ２１で構成され、第１の実施例
と異なる点は、アドレスデコーダマクロ２１の回路構成
のみである。よってＣＰＵコア２及びＲＡＭマクロ３の
説明は省略し、アドレスデコーダマクロ２１の説明のみ
行う。

本実施例におけるアドレスデコーダマクロ２は、他のマ
クロとのインタフェース信号としてアドレス入力端子群
２１−Ａ、マツピングアドレス指定端子群２１−Ｂ、有
効ビット指定端子群２１−Ｃ及びチップイネーブル信号
５を有する。

第４図は第３図のアドレスデコーダマクロ２１の詳細回
路図である。アドレス入力端子群２０−Ａ及びマツピン
グアドレス指定端子群２０−Ｂは、第１の実施例のもの
と同様の機能を有するものであるが、本数がそれぞれ１
６本となっている。またアドレスデコーダマクロ２１内
には１６個（７）ＥＸＮＯＲゲート、１６個のＯＲゲー
ト、１個のＮＡＮＤゲートを有している。各ＥＸＮＯＲ
ゲートでは、ＣＰＵコア２からのアドレス入力値のマツ
ピングアドレスの指定端子２０−Ｂからの入力論理を各
ビットごとに比較する。そして各ＥＸＮＯＲゲートで入
力論理の一致が採れれば、ハイレベルを次段の各ＯＲゲ
ートに入力する。次段のＯＲゲートは、アドレス入力の
各ビットをデコード論理に反映するかしないかを指定す
るゲートで、入力の一方が有効ビット指定端子群２１−
Ｃになっている。すなわち、アドレスデコードに関与さ
せたくないビットは有効ビット指定端子２１−Ｃからハ
イレベルを入力し、関与させたいビットにはロウレベル
を入力する。さらに最後のＮＡＮＤゲートには各ビット
のデコード結果が反映された論理が入力され、有効ビッ
トですべての一致が採れれば、チップイネーブル信号！
！５にロウレベルを出力する。

このように本実施例においても、従来例及び第１の実施
例と同様ＩＫバイトのＲＡＭマクロ３を５ｏｏｏｈ番地
から８３ＦＦｈ番地にマツピングするためには、第４図
にマツピングアドレス指定端子の２１−８１５をハイレ
ベルに、２１−Ｂｌ４〜２ｌ−ＢＩＯをロウレベルにク
ランプし、さらに有効ビット指定端子の２ｌ−Ｃｏ−２
１−０９をハイレベルに、２ｌ−ＣＩＯ〜２ｌ−Ｃ１５
をロウレベルにクランプすればよい。

本実施例においては、アドレスデコーダマクロをこの用
に構成すれば、任意の容重のメモリマクロを任意のメモ
リ番地に設定する手段を有しているため５本アドレスデ
コーダマクロ１種類で、ＣＰＵコアとあらゆるメモリマ
クロとの接続を行うアドレスデコード回路が実現できる
。

〔発明の効果〕

以上述べたように本発明のマイクロコンピュータにおい
ては、ＣＰＵコアとメモリマクロ接続の際のアドレスデ
コーダ回路をＩＣメーカ側でメガセルのマクロとして予
め用意しておき、かつアドレスデコーダマクロはメモリ
マクロのマツピングアドレス設定手段を有するので、メ
モリマクロのアドレスデコーダ回路が１種類または数種
類のマクロで用意に構成できると共に、ＣＰＵコアとメ
モリマクロの接続がユーザの基本論理ゲートセルの組合
せ回路の介在なしに用意に行えるという効果がある。

また、マイクロコンピュータ内の各マクロのレイアウト
データを合成して自動配線を行う場合には、アドレスデ
コーダ部も１個のメガセルとして処理されるため、計算
機上の特殊なデータ処理を行うことなく、最適化された
レイアウトが行えるという効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるマイクロコンピ
ュータのブロック図、第２図は第１図のマイクロコンピ
ュータ内のアドレスデコーダマクロの回路図、第３図は
本発明の第２の実施例におけるマイクロコンピュータの
ブロック図、第４図は第３図のマイクロコンピュータ内
のアドレスデコーダマクロの詳細図、第５図は従来のマ
イクロコンピュータの一例のブロック図である。 １・・・マイクロコンピュータ、２・・・ＣＰＵコア、
３・・・ＲＡＭマクロ、４・・・アドレスデコーダ部、
５・・・チップイネーブル信号線、６・・・アドレスバ
ス、７・・・データバス、８・・・アウトプットイネー
ブル信号線、９・・・ライトイネーブル信号線、１０・
・・プリチャージクロック信号線、２０．２１・・・ア
ドレスデコーダマクロ、２０−Ａ、２１−Ａ・・・アド
レス入力端子群、２０−Ｂ、２１−Ｂ・・・マツピング
アドレス指定端子群、２１−Ｃ・・・有効ビット指定端
子群。

Claims (2)

【特許請求の範囲】
1. （１）中央処理装置を有するＣＰＵブロック群、記憶手
   段を有するメモリブロック群、周辺装置機能を有する機
   能ブロック群を含む複数の機能ブロック群のうち、任意
   の機能ブロックを組合わせて単一半導体基板上に集積し
   て構成されるマイクロコンピュータにおいて、前記機能
   ブロック群に、前記ＣＰＵブロックと前記メモリブロッ
   クを接続するためのアドレスデコード手段を有したアド
   レスデコード機能ブロックを備え、このアドレスデコー
   ド機能ブロックを前記ＣＰＵブロックと前記メモリブロ
   ックとに相互接続して構成されたことを特徴とするマイ
   クロコンピュータ。
2. （２）アドレスデコード機能ブロックがメモリブロック
   のメモリ番地を任意に設定する手段を有するものである
   請求項（１）記載のマイクロコンピュータ。