JPWO2011058688A1 - 半導体装置及びノイズ抑制方法 - Google Patents

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浩一 竹村
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尚志 石田
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Abstract

第１半導体チップ（２００）は第２半導体チップ（１００）上に搭載されている。第１半導体チップ（２００）は第１導体パターン（２２２）を有しており、第２半導体チップ（１００）は第２導体パターン（１２２）を有している。第２導体パターン（１２２）は、平面視において第１導体パターン（２２２）と重なる領域に形成されている。そして第１導体パターン（２２２）及び第２導体パターン（１２２）は、少なくとも一方が繰り返し構造を有している。

Description

本発明は、半導体チップを被搭載物に搭載した半導体装置及びノイズ抑制方法に関する。
半導体チップの実装方式として、インターポーザ基板に半導体チップをフリップチップ実装する方式がある。この方式は、半導体チップの配線層が形成された面をインターポーザ側に向け、バンプを用いてインターポーザ基板と半導体チップとを接続する方式である。
また、近年は半導体チップを同じ向きに複数積層し、半導体チップの基板を貫通する貫通電極を用いて半導体チップを互いに接続する３次元実装構造も提案されている。
また特開２００８−２７０３６３号公報には、高周波半導体を誘電体基板にフリップチップ実装した高周波パッケージにおいて、誘電体基板にＥＢＧを設けることが開示されている。この技術によれば、ＥＢＧを構成するスルーホールで電磁波を減衰することができ、これにより高周波半導体の入出力間の高周波のアイソレーション特性を向上させることができる、とされている。
特開２００８−２７０３６３号公報
上記したフリップチップ実装や３次元実装構造では、半導体チップと、下側の半導体チップやインターポーザ基板などの被搭載物との間をバンプなどの接続部材で接続している。そしてこの接続部材は、半導体チップと被搭載物の間の空間に位置している。このため、接続部材から放射された電磁波などが、半導体チップと被搭載物の間の空間を介して外部に漏洩してノイズとなる可能性がある。
本発明の目的は、半導体チップと被搭載物の間の空間を介して外部に電磁波が漏洩することを抑制できる半導体装置及びノイズ抑制方法を提供することにある。
本発明によれば、被搭載物と、
前記被搭載物上に搭載された第１半導体チップと、
前記第１半導体チップ及び前記被搭載物の一方に繰り返し設けられた複数の第１導体と、
前記第１半導体チップ及び前記被搭載物の他方に設けられ、前記複数の第１導体と対向している第２導体と、
前記被搭載物と前記第１半導体チップの間の空間に設けられ、前記複数の第１導体と前記第２導体とを電気的に接続する複数の接続部材と、
を備え、
前記複数の第１導体は、前記複数の接続部材及び前記第２導体を介して互いに導通している半導体装置が提供される。
本発明によれば、被搭載物と、
前記被搭載物上に搭載された第１半導体チップと、
前記被搭載物と前記第１半導体チップの一方に繰り返し設けられた複数の第１導体と、
前記一方に設けられ、前記複数の第１導体と対向している第２導体と、
前記複数の第１導体を前記第２導体に接続する複数のビアと、
を備え、
前記複数の第１導体は、前記複数のビア及び前記第２導体を介して互いに導通している半導体装置が提供される。
本発明によれば、半導体チップが搭載される被搭載物に第１導体を設け、
前記半導体チップに、前記第１導体と対向する領域に位置する第２導体を設け、
前記第１導体及び前記第２導体の少なくとも一方に繰り返し構造を持たせることにより、前記第１導体及び前記第２導体を用いてＥＢＧ（Electromagnetic Band Gap）構造を形成して、前記被搭載物と前記第１半導体チップの間の空間からノイズが漏洩することを抑制するノイズ抑制方法が提供される。
本発明によれば、半導体チップと被搭載物の間の空間を介して外部に電磁波が漏洩することを抑制できる。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 上側の半導体チップと下側の半導体チップの接続部分の構成を説明するための断面拡大図である。 第１領域とＥＢＧ構造体の位置関係を示す平面概略図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第８の実施形態に係る半導体装置の構成を示す断面図である。 第９の実施形態に係る半導体装置の構成を示す断面図である。 第１０の実施形態に係る半導体装置の構成を示す断面図である。 第１１の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置はインターポーザ基板４００、複数の半導体チップ６００、半導体チップ６２０、及び外部接続端子としてのハンダボール６３０を備えている。複数の半導体チップ６００はメモリチップであり、インターポーザ基板４００の一面に積層されている。半導体チップ６２０はシステムＬＳＩであり、インターポーザ基板４００の他面に搭載されている。平面視において複数の半導体チップ６００と半導体チップ６２０は重なっている。
半導体チップ６００は、能動面すなわちトランジスタ等の素子、多層配線層、および再配線層が形成された面が、インターポーザ基板４００とは逆に向く方向に積層されている。半導体チップ６００は貫通電極（図２に図示）を有しており、この貫通電極を介して、下側に位置する他の半導体チップ６００又はインターポーザ基板４００に接続している。一番下の半導体チップ６００の貫通電極は、インターポーザ基板４００に設けられたビア及び配線を介して、半導体チップ６２０に接続している。
ハンダボール６３０は、半導体装置をマザーボード等に接続するための外部接続端子であり、インターポーザ基板４００のうち半導体チップ６２０が搭載されている面に設けられている。ハンダボール６３０と半導体チップ６２０は、インターポーザ基板４００に設けられたビア及び配線を介して、ハンダボール６３０に接続している。
なお、複数の半導体チップ６００は封止樹脂６４０によってインターポーザ基板４００の一面上で封止されており、半導体チップ６２０は封止樹脂６４２によってインターポーザ基板４００の他面上で封止されている。
図２は、上側の半導体チップ６００である第１半導体チップ２００と、下側の半導体チップ６００である第２半導体チップ１００の接続部分の構成を説明するための断面拡大図である。本図に示す例において第１半導体チップ２００は第２半導体チップ１００上に搭載されている。第１半導体チップ２００は導体小片となっている第１導体パターン２２２を有しており、第２半導体チップ１００は導体小片となっている第１導体パターン２２２と接続される導体パターン１２２を有している。導体パターン１２２は、平面視において導体小片となっている第１導体パターン２２２と重なる領域に形成されている。そして導体小片となっている第１導体パターン２２２及び導体パターン１２２のうち、少なくとも導体小片となっている第１導体パターン２２２は繰り返し構造、例えば周期構造を有している。そして第１導体パターン２２２及び第２導体パターン１２２は、ＥＢＧ（Electromagnetic Band Gap）構造体２０の少なくとも一部を構成している。すなわち本実施形態では、導体パターン１２２と導体小片となっている第１導体パターン２２２が互いに対向している領域に繰り返し構造を有しており、かつこの繰り返し構造は厚さ方向において第２半導体チップ１００から第１半導体チップ２００にまたがって形成されている。そして繰り返し構造は、導体パターン１２２と導体小片となっている第１導体パターン２２２のうち当該一方を有する方と接続している。
本図に示す例において、導体小片となっている第１導体パターン２２２は第１半導体チップ２００のうち第２半導体チップ１００に対向する面に形成されており、導体パターン１２２は第２半導体チップ１００のうち第１半導体チップ２００に対向する面に形成されている。
第２半導体チップ１００は、第１半導体チップ２００に対向する面に、導体層及び絶縁層を繰り返し積層した積層構造として、多層配線層１１０及び再配線層を有している。再配線層は、導体パターン１２２である複数の島状導体パターンを有している。多層配線層１１０は、シート状の第１導体プレーン１１２、及び複数のビア１１４を有している。導体パターン１２２である複数の島状導体パターンは周期的に配置されている。第１導体プレーン１１２は導体パターン１２２より下層に位置し、平面視で導体パターン１２２と重なる領域に延在している。複数のビア１１４は、導体パターン１２２である複数の島状導体パターンそれぞれを第１導体プレーン１１２に接続している。第１導体プレーン１１２は、電源ライン又はグラウンドラインのいずれか一方、例えば電源ラインに接続している。
導体小片となっている第１導体パターン２２２は、平面視で、導体パターン１２２である複数の島状導体パターンと重なる位置それぞれに島状に設けられた島状導体パターンである。尚、島状という意味は、導体小片となっている第１導体パターン２２２がその層内で互いに分離しているということであり、導体小片となっている第１導体パターン２２２の形状は単純な四角形や円形などに限定されるものではなく、線やそれを巻いた平面コイルなどの形状でもよい。また第１半導体チップ２００は絶縁層２１０を有している。絶縁層２１０は、導体小片となっている第１導体パターン２２２と基板の間に位置している。本図に示す例では、絶縁層２１０は第１半導体チップ２００の基板の裏面上に設けられている。そして導体小片となっている第１導体パターン２２２は絶縁層２１０上に形成されている。絶縁層２１０は、例えば酸化シリコン膜、窒化シリコン膜、又は酸窒化シリコン膜である。
また図２に示した半導体装置は、接続部材としての複数のバンプ３０２を備えている。バンプ３０２は、導体パターン１２２である複数の島状導体パターンそれぞれを、導体小片となっている第１導体パターン２２２である複数の島状導体パターンのいずれかに接続している。なお第１導体パターン２２２は、第１半導体チップ２００に含まれている他の導体とは、第１半導体チップ２００の中で見た場合には電気的に独立している。本実施形態では、第１導体パターン２２２は、第１半導体チップ２００に含まれている他の導体とは直接接続していない。そして複数の第１導体パターン２２２は、複数のバンプ３０２、複数の導体パターン１２２、複数のビア１１４、及び導体パターン１１２を介して互いに導通している。
また第１半導体チップ２００は貫通電極２３０を有しており、第２半導体チップ１００は貫通電極１３０を有している。貫通電極２３０の一端は、第１外部接続端子としての電極パッド２２０に接続しており、貫通電極１３０の一端は、第２外部接続端子としての電極パッド１２０に接続している。電極パッド２２０は第１半導体チップ２００のうち第２半導体チップ１００に対向する面、すなわち再配線層に形成されており、導体小片となっている第１導体パターン２２２と同一層に位置している。電極パッド１２０は、第２半導体チップ１００のうち第１半導体チップ２００に対向する面に形成されており、導体パターン１２２と同一層に位置している。電極パッド２２０，１２０は、接続部材としてのバンプ３００を介して互いに接続している。貫通電極２３０，１３０、電極パッド２２０，１２０、及びバンプ３００は、ＥＢＧ構造体２０が形成されていない領域である第１領域１０に位置している。
このような構成において、ＥＢＧ構造体２０の単位セル５０は、導体小片となっている第１導体パターン２２２の一つの島状導体パターン、バンプ３０２、導体パターン１２２の一つの島状導体パターン、並びに第１導体プレーン１１２及び第１半導体チップ２００の基板のうち平面視において導体小片となっている第１導体パターン２２２と重なっている領域によって形成されている。単位セル５０は平面視において２次元的に繰り返し、例えば周期的に配列されている。
ここで「繰り返し」単位セル５０を配置する場合、互いに隣り合う単位セル５０において、同一のビアの間隔（中心間距離）が、ノイズとして想定している電磁波の波長λの１／２以内となるようにするのが好ましい。また「繰り返し」には、いずれかの単位セル５０において構成の一部が欠落している場合も含まれる。また単位セル５０が２次元配列を有している場合には、「繰り返し」には単位セル５０が部分的に欠落している場合も含まれる。また「周期的」には、一部の単位セル５０において構成要素の一部がずれている場合や、一部の単位セル５０そのものの配置がずれている場合も含まれる。すなわち厳密な意味での周期性が崩れた場合においても、単位セル５０が繰り返し配置されている場合には、メタマテリアルとしての特性を得ることができるため、「周期性」にはある程度の欠陥が許容される。なおこれらの欠陥が生じる要因としては、単位セル間に配線やビアを通す場合、既存の配線レイアウトにメタマテリアル構造を追加する場合において既存のビアやパターンによって単位セルが配置できない場合、製造誤差、及び既存のビアやパターンを単位セルの一部として用いる場合などが考えられる。
ＥＢＧ構造体２０はいわゆるマッシュルーム型のＥＢＧであり、第１導体プレーン１１２がマッシュルームに接続する導体プレーンに相当している。そしてビア１１４、導体パターン１２２、及びバンプ３０２がマッシュルームのインダクタンス部分に相当しており、導体小片となっている第１導体パターン２２２がマッシュルームのヘッド部分に相当している。そして第１半導体チップ２００の基板（第３導体）がマッシュルームと対向した第２導体プレーンに相当しており、グラウンドラインとなっている。このような構成において、第１半導体チップ２００と第２半導体チップ１００の間隔、並びに導体小片となっている第１導体パターン２２２の大きさ及び配列によってＥＢＧ構造体２０の各容量の大きさが制御され、ビア１１４の長さ及び太さによってＥＢＧ構造体２０のインダクタンス成分が制御される。これらを調節することにより、ＥＢＧ構造体２０のバンドギャップ帯を調節することができる。
なお第１半導体チップ２００と第２半導体チップ１００の間には、封止樹脂６４０が注入されている。このため、封止樹脂６４０の材質を調節することによっても、ＥＢＧ構造体２０が有する容量の大きさを調節することができる。
図３は、第１領域とＥＢＧ構造体２０の位置関係を示す平面概略図である。図２に示したように第１領域１０には、貫通電極２３０，１３０、電極パッド２２０，１２０、及びバンプ３００が設けられている。第１領域１０は、ＥＢＧ構造体２０よりも第１半導体チップ２００の中心側に位置している。そしてＥＢＧ構造体２０は第１領域１０を囲むように設けられている。なお図２は、図３のＡ−Ａ´断面図に相当している。
次に、本実施形態の作用及び効果について説明する。本実施形態においてＥＢＧ構造体２０は、導体小片となっている第１導体パターン２２２及び導体パターン１２２を用いて形成されている。導体小片となっている第１導体パターン２２２は第１半導体チップ２００に形成されており、導体パターン１２２は第２半導体チップ１００に形成されている。このため、ＥＢＧ構造体２０は第１半導体チップ２００と第２半導体チップ１００の間の空間に形成されていることになる。従って、この空間内をノイズが伝播して外部に放射されることが抑制される。
このノイズの発生源としては、例えばバンプ３００がある。本実施形態のように多数の半導体チップ６００が垂直かつ近接して積層される場合、複数の半導体チップ６００が同時にスイッチングすることがあるため、バンプ３００から放射されるノイズが大きくなる。そしてバンプ３００から放射されるノイズの周波数がＥＢＧ構造体２０のバンドギャップに含まれるように、ＥＢＧ構造体２０を設計すると、バンプ３００から放射されたノイズが第１半導体チップ２００と第２半導体チップ１００の間の空間から漏れることが抑制される。
また本実施形態では、導体小片となっている第１導体パターン２２２は第２導体プレーンとなる第１半導体チップ２００の基板と絶縁層２１０をはさんで対向している。このため、ＥＢＧ構造体２０においてバンドギャップ周波数帯を主として決定する容量成分は導体小片となっている第１導体パターン２２２と第１半導体チップ２００の基板で形成される単純な平行平板容量として計算することができ、この結果、ＥＢＧ構造体２０における容量の設計が容易になる。特に本実施形態では、絶縁層２１０の厚さや材料を調整する自由度もあり、この効果が大きくなる。
図４は、第２の実施形態に係る半導体装置の構成を示す断面図である。本図は第１の実施形態における図２に相当している。本実施形態に係る半導体装置は、第１半導体チップ２００の基板が、第２半導体チップ１００に対向する面に不純物領域２０２（第３導体）を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。不純物領域２０２は、平面視で導体小片となっている第１導体パターン２２２を構成する複数の島状導体パターンと重なる領域に延在している。不純物領域２０２は、ＥＢＧ構造体２０において、マッシュルーム型のＥＢＧにおける第２導体プレーンに相当する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また不純物領域２０２の不純物濃度を調節することにより実効的なそのキャパシタンスを調節でき、ＥＢＧ構造体２０のバンドギャップ周波数帯を制御することが可能となる。特に低抵抗化することで単位面積あたりのキャパシタンスを高めることができ、同じ面積でもＥＢＧ構造体２０のバンドギャップ周波数帯を低周波側へシフトさせることができる。
図５は、第３の実施形態に係る半導体装置の構成を示す断面図である。本図は第１の実施形態における図２に相当している。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態に係る半導体装置と同様の構成である。
まず第２半導体チップ１００はビア１１４を有していない。そして第１半導体チップ２００は複数のビア２１２を有している。複数のビア２１２は絶縁層２１０に設けられており、複数の島状導体パターンであり導体小片となっている第１導体パターン２２２を第１半導体チップ２００の基板に接続している。なお第２導体パターン１２２は、第２半導体チップ１００に含まれている他の導体とは直接接続していない。
本実施形態においてもＥＢＧ構造体２０はいわゆるマッシュルーム型のＥＢＧであり、第１の実施形態に示したＥＢＧ構造体２０とは上下逆にした構造を有している。すなわち第１導体プレーン１１２（第３導体）がマッシュルームのヘッドと対向した構造となっている。そして第１半導体チップ２００の基板がマッシュルームと接続する導体プレーンに相当し、ビア２１２、第１導体パターン２２２、及びバンプ３０２がマッシュルームのインダクタンス部分に相当し、導体小片となっている第２導体パターン１２２がマッシュルームのヘッド部分に相当している。そして複数の第２導体パターン１２２は、複数のバンプ３０２、複数の第１導体パターン２２２、複数のビア２１２、及び第１半導体チップ２００の基板を介して互いに導通している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
図６は、第４の実施形態に係る半導体装置の構成を示す断面図である。本図は第３の実施形態における図５に相当している。本実施形態に係る半導体装置は、第１半導体チップ２００の基板が、第２半導体チップ１００に対向する面に不純物領域２０２を有している点を除いて、第３の実施形態に係る半導体装置と同様の構成である。不純物領域２０２は、平面視で第１導体パターン２２２を構成する複数の島状導体パターンと重なる領域に延在している。不純物領域２０２は、ＥＢＧ構造体２０において、マッシュルーム型のＥＢＧにおける下側の導体プレーンに相当する。そして複数の第２導体パターン１２２は、複数のバンプ３０２、複数の第１導体パターン２２２、複数のビア２１２、及び不純物領域２０２を介して互いに導通している。
本実施形態によっても第３の実施形態と同様の効果を得ることができる。またマッシュルーム型のＥＢＧにおける下側の導体プレーンの抵抗を低くすることができる。これにより、ＥＢＧ構造体２０のバンドギャップ周波数帯の立ち上がり及び立ち下がりを急峻にすることができる。
図７は、第５の実施形態に係る半導体装置の構成を示す断面図である。本図は第１の実施形態における図２に相当している。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態に係る半導体装置と同様の構成である。
まず第１半導体チップ２００は導体パターン２５０（第３導体）及び絶縁層２４０を有している。導体パターン２５０はシート状であり、絶縁層２１０上に形成されている。絶縁層２４０は導体パターン２５０上に形成されている。そして導体小片となっている第１導体パターン２２２を構成する複数の島状導体パターンは絶縁層２４０上に形成されている。
また本実施形態において、貫通電極２３０は電源ライン又はグラウンドラインであり、導体パターン２５０、及び絶縁層２４０に設けられた導体パターン２４２を介して、電極パッド２２０に接続している。すなわち導体パターン２５０は貫通電極２３０に接続している。
本実施形態においてＥＢＧ構造体２０は、第１の実施形態と同様に、いわゆるマッシュルーム型のＥＢＧである。ただし、第１半導体チップ２００の基板ではなく導体パターン２５０が上側の導体プレーンに相当している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、絶縁層２４０の材料や厚さによっても第１導体パターン２２２と導体パターン２５０が形成するキャパシタンスを制御することが可能となるため、バンドギャップ周波数帯の制御が一層容易となる。
図８は、第６の実施形態に係る半導体装置の構成を示す断面図である。本図は第７の実施形態における図７に相当している。本実施形態に係る半導体装置は、以下の点を除いて第７の実施形態に係る半導体装置と同様の構成である。
まず第２半導体チップ１００はビア１１４を有していない。そして第１半導体チップ２００は複数のビア２４４を有している。複数のビア２４４は絶縁層２４０に設けられており、導体小片となっている第２導体パターン１２２はバンプ３０２と導体パターン２２２を介してシート状の導体パターン２５０に接続している。
そしてＥＢＧ構造体２０はいわゆるマッシュルーム型のＥＢＧであり、第３の実施形態と同様に、第１の実施形態に示したＥＢＧ構造体２０とは上下を逆にした構造を有している。すなわち第１導体プレーン１１２がマッシュルームのヘッドに対向した導体プレーンに相当している。そして第１半導体チップ２００の導体パターン２５０が下側の導体プレーンに相当し、ビア２４４、導体パターン２２２、及びバンプ３０２がマッシュルームのインダクタンス部分に相当し、導体小片となっている第２導体パターン１２２がマッシュルームのヘッド部分に相当している。そして複数の第２導体パターン１２２は、複数のバンプ３０２、複数の第１導体パターン２２２、複数のビア２４４、及び導体パターン２５０を介して互いに導通している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２半導体チップ１００の多層配線を変更する必要がなく、積層用に設計されていない半導体チップに対してもＥＢＧ構造を形成できる。
図９は、第７の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体チップ６００のうち一番下の半導体チップ６０２とインターポーザ基板４００の間にもＥＢＧ構造体２２が設けられている点を除いて、第１〜第６の実施形態のいずれかに示した半導体装置と同様の構成である。
本実施形態において半導体チップ６０２は第１半導体チップ２００と同様の構成を有しており、絶縁層２１０、電極パッド２２０、導体小片となっている第１導体パターン２２２、及び貫通電極２３０を有している。
インターポーザ基板４００は、第２導体パターン４２２、ビア４１４、プレーン状の導体パターン４１２、及び電極パッド４２０を備えている。電極パッド４２０はバンプ３００を介して電極パッド２２０に接続している。第２導体パターン４２２、ビア４１４、導体パターン４１２は、平面視において、第１の実施形態における導体パターン１２２、ビア１１４、及び第１導体プレーン１１２と同様のレイアウトを有している。そして導体パターン４１２は、電源ライン又はグラウンドラインのいずれか一方、例えば電源ラインに接続している。
本実施形態においてＥＢＧ構造体２２の単位セル５２は、第１の実施形態における単位セル５０と同様のマッシュルーム構造を有している。詳細には、導体パターン４１２がマッシュルーム構造と接続される導体プレーンに相当している。そしてビア４１４、第２導体パターン４２２、及びバンプ３０２がマッシュルームのインダクタンス部分に相当しており、導体小片となっている第１導体パターン２２２がマッシュルームのヘッド部分に相当している。そして第１半導体チップ２００の基板がマッシュルームのヘッドと対向する導体プレーンに相当している。そしてＥＢＧ構造体２２は、第１領域１０を囲むように形成されている。そして複数の第１導体パターン２２２は、複数のバンプ３０２、複数の導体パターン４１２、複数のビア４１４、及び導体パターン４１２を介して互いに導通している。
本実施形態によれば、第１の実施形態と同様の効果を得ることができる。またＥＢＧ構造体２２は、導体小片となっている第１導体パターン２２２及び第２導体パターン４２２を用いて形成されている。導体小片となっている第１導体パターン２２２は半導体チップ６０２に形成されており、第２導体パターン４２２はインターポーザ基板４００に形成されている。このため、ＥＢＧ構造体２２は半導体チップ６０２とインターポーザ基板４００の間の空間に形成されていることになる。従って、この空間内をノイズが伝播して外部に放射されることが抑制される。
図１０は、第８の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて図５に示した第３の実施形態に係る半導体装置と同様の構成である。
まず、第１半導体チップ２００と第２半導体チップ１００は、第１半導体チップ２００に形成されたインダクタ（図示せず）と、第２半導体チップ１００に形成されたインダクタ１２４の間で通信を行うことにより、信号を送受信する。このため、図５に示した貫通電極１３０，２３０、及びバンプ３００が形成されていない。これに伴ってバンプ３０２も形成されていない。すなわち第１半導体チップ２００と第２半導体チップ１００の間の空間において、第１導体パターン２２２と第１導体プレーン１１２とを接続する導電体が設けられていない。
またＥＢＧ構造体２０は、第２導体パターン１２２及びビア１１４を有していない。本実施形態においてＥＢＧ構造体２０は、マッシュルーム型のＥＢＧであるが、第１導体プレーン１１２がマッシュルームのヘッドに対向する導体プレーンに相当している。そして第１半導体チップ２００の基板がマッシュルームに接続される導体プレーンに相当し、ビア２１２がマッシュルームのインダクタンス部分に相当し、導体小片となっている第１導体パターン２２２がマッシュルームのヘッド部分に相当している。そして複数の第１導体パターン２２２は、複数のビア２１２及び第１半導体チップ２００の基板を介して互いに導通している。
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。またバンプ接続が必要ないため、工程を簡略化することができる。
図１１は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＥＢＧ構造体２０の構成を除いて、図１０に示した第８の実施形態にかかる半導体装置と同様の構成である。
本実施形態においてＥＢＧ構造体２０は、ビア２１２及び第１導体パターン２２２を有していない。その代わりに、不純物領域２０２、導体小片となっている第２導体パターン１２２、及びビア１１４を有している。不純物領域２０２、導体小片となっている第２導体パターン１２２、及びビア１１４の構成は第２の実施形態において図４に示した通りである。
このＥＢＧ構造体２０は、マッシュルーム型のＥＢＧであるが、不純物領域２０２がマッシュルームのヘッドに対向した導体プレーンに相当している。そして第１導体プレーン１１２がマッシュルームと接続した導体プレーンに相当し、ビア１１４がマッシュルームのインダクタンス部分に相当し、導体小片となっている第２導体パターン１２２がマッシュルームのヘッド部分に相当している。そして複数の第２導体パターン１２２は、複数のビア１１４及び導体パターン１１２を介して互いに導通している。
本実施形態によっても、第８の実施形態と同様の効果を得ることができる。また不純物領域２０２により実効的なそのキャパシタンスを調節でき、ＥＢＧ構造体２０のバンドギャップ周波数帯を制御することが可能となる。特に低抵抗化することで単位面積あたりのキャパシタンスを高めることができ、同じ面積でもＥＢＧ構造体２０のバンドギャップ周波数帯を低周波側へシフトさせることができる。なお本実施形態において不純物領域２０２を設けてなくても良い。この場合、第１半導体チップ２００の基板がマッシュルーム型のＥＢＧにおける上側の導体プレーンに相当する。
図１２は、第１０の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＥＢＧ構造体２０の構成を除いて第１の実施形態に係る半導体装置と同様の構成である。
まず、第１導体パターン２２２（第３導体）が島状ではなく、シート状の導体パターンである。そしてバンプ３０２を有していない。
このＥＢＧ構造体２０は、マッシュルーム型のＥＢＧであるが、プレーン形状の第１導体パターン２２２がマッシュルームのヘッドに対向する導体プレーンに相当している。そして第１導体プレーン１１２が下側の導体プレーンに相当し、ビア１１４がマッシュルームのインダクタンス部分に相当し、導体小片となっている第２導体パターン１２２がマッシュルームのヘッド部分に相当している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またバンプ接続部が少ないため、半導体装置の歩留まりを高くすることができる。
図１５は、第１１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、インターポーザ基板４００上に半導体チップ６１０がフリップチップ実装されている。半導体チップ６１０は、多層配線層６５０及び再配線層が形成されている面を下向きにしてインターポーザ基板４００上に搭載されている。再配線層の電極パッド６２８は、バンプ３００を介してインターポーザ基板４００の電極パッド４２０に接続している。電極パッド６２８、バンプ３００及び電極パッド４２０は、第１領域１４に位置している。
再配線層には、導体小片６２６としての複数の島状導体パターンが設けられている。これら複数の島状導体パターンは、バンプ３０２を介してインターポーザ基板４００の島状の第２導体パターン４２２に接続している。インターポーザ基板４００の構成は、第７の実施形態に示した通りである。
また多層配線層６５０は、シート状の導体プレーン６１６を有している。導体プレーン６１６は、導体小片６２６より下層の配線層に形成されており、平面視において導体プレーン６１６と重なる領域に位置している。
ＥＢＧ構造体２４の単位セル５６は、第１の実施形態における単位セル５０と同様のマッシュルーム構造を有している。詳細には、導体パターン４１２がマッシュルームと接続される導体プレーンに相当している。そしてビア４１４、第２導体パターン４２２、及びバンプ３０２がマッシュルームのインダクタンス部分に相当しており、導体小片６２６がマッシュルームのヘッド部分に相当している。そして導体プレーン６１６がマッシュルームのヘッドと対向した導体プレーンに相当している。そしてＥＢＧ構造体２４は、第１領域１４を囲むように形成されている。
本実施形態において、ＥＢＧ構造体２４は、導体小片６２６及び第２導体パターン４２２を用いて形成されている。導体小片６２６は半導体チップ６１０に形成されており、第２導体パターン４２２はインターポーザ基板４００に形成されている。このため、ＥＢＧ構造体２４は半導体チップ６１０とインターポーザ基板４００の間の空間に形成されていることになる。従って、この空間内をノイズが伝播して外部に放射されることが抑制される。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばＥＢＧ構造体２０〜２４の構成は上記した実施形態に限定されず、ＥＢＧとしての特性を示す任意の構造体をＥＢＧ構造体２０〜２４として適用することができる。
この出願は、２００９年１１月１０日に出願された日本特許出願特願２００９−２５７０７０を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (14)

  1. 被搭載物と、
    前記被搭載物上に搭載された第１半導体チップと、
    前記第１半導体チップ及び前記被搭載物の一方に繰り返し設けられた複数の第１導体と、
    前記第１半導体チップ及び前記被搭載物の他方に設けられ、前記複数の第１導体と対向している第２導体と、
    前記被搭載物と前記第１半導体チップの間の空間に設けられ、前記複数の第１導体と前記第２導体とを電気的に接続する複数の接続部材と、
    を備え、
    前記複数の第１導体は、前記複数の接続部材及び前記第２導体を介して互いに導通している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記一方に設けられ、前記第１導体より前記一方の内層側に位置し、前記複数の第１導体と対向しており、前記一方の中において前記第１導体とは電気的に接続していない第３導体と、
    を備える半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２導体は前記他方の内層に形成されており、
    前記他方に設けられ、前記第２導体と前記接続部材とを電気的に接続するビアを供える半導体装置。
  4. 請求項１〜３のいずれか一つに記載の半導体装置において、
    前記他方は前記第１半導体チップであり、
    前記第２導体は、前記第１半導体チップの基板である半導体装置。
  5. 請求項１〜４のいずれか一つに記載の半導体装置において、
    前記第１導体及び前記第２導体は、一方が電源に接続されており、他方がグラウンドに接続されている半導体装置。
  6. 被搭載物と、
    前記被搭載物上に搭載された第１半導体チップと、
    前記被搭載物と前記第１半導体チップの一方に繰り返し設けられた複数の第１導体と、
    前記一方に設けられ、前記複数の第１導体と対向している第２導体と、
    前記複数の第１導体を前記第２導体に接続する複数のビアと、
    を備え、
    前記複数の第１導体は、前記複数のビア及び前記第２導体を介して互いに導通している半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記一方は第１半導体チップであり、
    前記第２導体は、前記第１半導体チップの基板である半導体装置。
  8. 請求項６または７に記載の半導体装置において、
    前記被搭載物と前記第１半導体チップの他方に設けられ、前記複数の第１導体に対向する第３導体を備える半導体装置。
  9. 請求項１〜８のいずれか一つに記載の半導体装置において、
    前記第１半導体チップのうち前記被搭載物に対向する面に形成された第１外部接続端子と、
    前記被搭載物のうち前記第１半導体チップに対向する面に形成された第２外部接続端子と、
    前記第１外部接続端子と前記第２外部接続端子を接続する接続部材と、
    をさらに備え、
    平面視において前記第１導体及び前記第２導体は、前記第１外部接続端子、前記第２外部接続端子、及び前記接続部材を取り囲むように形成されている半導体装置。
  10. 請求項１〜９のいずれか一つに記載の半導体装置において、
    前記第１導体は、前記第１半導体チップのうち前記被搭載物に対向する面に形成されている半導体装置。
  11. 請求項１〜９のいずれか一つに記載の半導体装置において、
    前記第１導体は、前記被搭載物のうち前記第１半導体チップに対向する面に形成されている半導体装置。
  12. 請求項１〜１１のいずれか一つに記載の半導体装置において、
    前記被搭載物はインターポーザ基板である半導体装置。
  13. 請求項１〜１１のいずれか一つに記載の半導体装置において、
    前記被搭載物は第２半導体チップである半導体装置。
  14. 半導体チップが搭載される被搭載物に第１導体を設け、
    前記半導体チップに、前記第１導体と対向する領域に位置する第２導体を設け、
    前記第１導体及び前記第２導体の少なくとも一方に繰り返し構造を持たせることにより、前記第１導体及び前記第２導体を用いてＥＢＧ（Electromagnetic Band Gap）構造を形成して、前記被搭載物と前記第１半導体チップの間の空間からノイズが漏洩することを抑制するノイズ抑制方法。
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