WO2009082003A1 - 電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタ - Google Patents

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Noriaki Ando
Tsuneo Tsukagoshi
Koichi Takemura
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Nec Corporation
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Definitions

  • the present invention relates to an electromagnetic band gap element capable of suppressing propagation of a surface wave, in-phase reflection of an electromagnetic wave, and the like in a characteristic frequency band, an antenna using the same, and a filter.
  • it relates to a high impedance surface, which is a form of EBG structure.
  • EBG electromagnetic band gap
  • the EBG structure broadly refers to a structure in which a dielectric or a conductor has a two-dimensional or three-dimensional periodic structure, and suppresses or greatly attenuates two- or three-dimensional propagation of electromagnetic waves in a specific frequency band. .
  • HIS high impedance surface
  • FIG. 1 is a view showing an element having a conventional HIS structure.
  • FIG. 1 (a) shows
  • FIG. 1 (b) is a cross-sectional view of the HIS described in FIG.
  • FIG. 1 (c) is a top view of the HIS described in FIG.
  • the top view of HIS described in 3a is shown, respectively.
  • a conductor element 4 in the form of a gutter formed of conductor pieces 2 and conductor posts 7 is periodically arranged on the conductor plane 3, and each conductor element 4 It has an electrically connected structure.
  • a regular hexagon as shown in FIG. 1 (b), a square one as shown in FIG. 1 (c), etc. have been proposed.
  • FIG. 2 shows FIG. 1 shows an equivalent circuit diagram of the conventional HIS described in 1.
  • FIG. 2 the HIS of FIGS. 1 (a) to 1 (c) has a series capacitance C between adjacent pushpin-like conductors and a parallel inductance L formed of two push-pin conductors and a conductor plane. It can be considered as a two-dimensionally arranged distributed constant circuit.
  • the parallel inductance L is mainly formed by the conductor posts 7, the size of which depends on the length of the conductor posts 7.
  • the series capacitance C is formed between adjacent conductor pieces, and depends on the distance between the adjacent conductor pieces and the size of the conductor pieces.
  • Patent Document 1 describes that in the vicinity of the resonant frequency of a resonant circuit consisting of a parallel inductance L and a series capacitance C, the propagation of surface current is suppressed by increasing the impedance of the HIS. Patent Document 1 also describes that the bandwidth (band gap bandwidth) in which the propagation is suppressed is proportional to the reciprocal of the series capacitance C.
  • the band gap bandwidth is proportional to the reciprocal of the series capacitance C, it is possible to widen the band gap bandwidth by increasing the parallel inductance L while maintaining the value of the product of the series capacitance C and the parallel inductance L It becomes.
  • FIG. 17 of Patent Document 4 and Patent Document 4 the dielectric plate between the conductor piece 2 and the conductor plane 3 has a two-layer structure (a first dielectric plate 18 and a second dielectric An inductance element 6 is formed on the lower second dielectric plate 28 as a body plate 28).
  • the conductor piece 2 and the inductance element 6 are connected by the first conductor post 17, and the inductance element 6 and the conductor plane 3 are electrically connected by the second conductor post 27.
  • FIG. 3 (b) is an equivalent circuit diagram of the structure shown in FIG. 3 (a).
  • the parallel inductance L is increased by inserting the inductance element 6.
  • the inductance element 6 in addition to the spiral coil 16 shown in FIG. 4A and the meander coil 26 shown in FIG. 4B, for example, a surface acoustic wave resonator or a bulk acoustic wave resonator may be mentioned.
  • Patent Document 1 describes that the EBG structure is used as a reflector of an antenna using a frequency band included in the band gap frequency band of the EBG structure. In that case, it is described that back surface radiation is suppressed because surface waves can not propagate in the EBG structure, and deterioration of antenna characteristics is prevented.
  • the EBG structure when used as a reflector of an inverted L antenna, in addition to surface wave suppression, in-phase reflection of electromagnetic waves to the EBG structure can be used, radiation efficiency is improved, and the antenna element is made of a reflector It is described that the antenna can be thinned since it can be disposed close to the surface.
  • Patent Document 3 as a method of preventing interference between two antennas via surface current, an EBG structure is used for a housing used as a ground. Furthermore, in Patent Document 5, an EBG structure is used for a part of the inner wall of the housing.
  • Patent Document 6 a parallel plate waveguide type EBG structure is configured using the above-mentioned EBG structure.
  • the parallel-plate waveguide type EBG device is a structure for suppressing the electromagnetic wave propagation in the parallel-plate waveguide in a specific band
  • FIG. 5 shows a parallel-plate waveguide type EBG structure 11 described in Patent Document 6.
  • the parallel-plate waveguide type EBG structure 11 is composed of the first conductor plane 14 and the HIS 1 shown in FIG.
  • the first conductor plane 14 and the HIS 1 are electrically isolated.
  • the periodic arrangement of the conductor pieces 2 of the HIS 1 is provided in the conductor layer between the first conductor plane 14 and the conductor plane 3 of the HIS 1. Furthermore, each conductor piece 2 and the conductor plane 3 are electrically connected by the conductor post 7.
  • the parallel-plate waveguide type EBG structure 11 can be regarded as the periodic structure of the unit cell 9 which is its constituent unit.
  • the equivalent circuit per unit cell 9 of the parallel-plate waveguide type EBG structure 11 is a series resonant circuit 12 at the center of the transmission line as shown in FIG.
  • a capacitance C 1 in FIG. 6 represents a capacitance formed between the conductor piece 2 and the first conductor plane 14, and an inductance L represents an inductance due to the conductor post 7 between the conductor piece 2 and the conductor plane 3.
  • the reason that the series capacitance C between the pinched conductors does not appear in the equivalent circuit of FIG. 6 is that the first conductor plane 14 and the conductor piece 2 of HIS 1 are adjacent to each other. This is because the capacitance C1 between the first conductor planes 14 dominates the series capacitance C between the picture-like conductors and the conductor piece 2, and the series capacitance C between the picture-like conductors can be ignored.
  • the band gap frequency band in the parallel-plate waveguide type EBG structure 11 appears near the resonance frequency of the series resonant circuit 12 shown in FIG. 6, and when the unit cell 9 is miniaturized, the resonance frequency of the series resonant circuit 12 becomes high.
  • Patent Document 6 or the like describes that the band shifts to the high frequency side.
  • Patent Document 1 FIG.
  • HIS 1 listed in 2 a band gap appears around the resonant frequency of the resonant circuit consisting of the parallel inductance L and the series capacitance C, and the band gap bandwidth is proportional to the reciprocal of the series capacitance C. Therefore, the band gap bandwidth is widened by increasing the parallel inductance L while maintaining the value of the product of the series capacitance C and the parallel inductance L.
  • the parallel inductance L is increased by lengthening the conductor column 7 of the HIS 1
  • the series capacitance C is increased by enlarging the conductor piece 2. Therefore, in order to widen a band gap bandwidth by the structure of HIS1, since it is necessary to lengthen conductor post 7, there is a subject that HIS1 becomes thick in connection with this.
  • the parallel inductance L becomes smaller as the conductor post 7 becomes shorter, so it is necessary to increase the series capacitance C.
  • the size of the conductor piece 2 becomes large along with this.
  • FIG. 1 In the case of the parallel-plate waveguide type EBG structure 11 listed as 1, a band gap appears in the vicinity of the resonant frequency of the series resonant circuit composed of the inductance L and the capacitance C1. Since the capacitance C1 is in proportion to the area of the conductor piece 2, the area of the conductor piece 2 is also reduced as the unit cell is miniaturized, and as a result, the capacitance C1 is also reduced. Therefore, it is necessary to suppress the decrease of the capacity C1 by increasing the dielectric constant of the dielectric plate between the conductor piece and the upper conductor plane or reducing the plate thickness, or increase the inductance L by lengthening the conductor column 7 is there.
  • the typical object of the present invention is to provide an electromagnetic band gap element capable of realizing downsizing, thinning, and widening of band gap, and an antenna and a filter using the same.
  • a typical electromagnetic band gap device comprises a conductor strip periodically arranged, a conductor plane having an opening periodically arranged corresponding to the conductor piece, and an island-like electrode disposed in the opening. And an inductance element, wherein the conductor piece and the island electrode are electrically connected by a conductor column, and the island electrode and the conductor plane are connected via the inductance element. It is characterized by
  • a typical antenna according to the present invention is characterized in that the electromagnetic band gap device is provided as a reflector, and the use frequency band is included in the band gap frequency band of the electromagnetic band gap device.
  • a typical common mode filter of the present invention is characterized by being constituted by the above-mentioned electromagnetic band gap element.
  • a typical parallel plate waveguide type electromagnetic band gap device of the present invention has the above-mentioned electromagnetic band gap device and a first conductor plane, and the periodic arrangement of the conductor pieces 2 in the above electromagnetic band gap device and the first The structure is characterized in that the conductor planes face each other.
  • part or all of a parallel plate consisting of the first and second conductor planes is constituted by the parallel plate waveguide type electromagnetic band gap device, and One of the first and second conductor planes is connected to the power supply, and the other is connected to the ground.
  • the parallel inductance can be increased by connecting the conductor piece and the conductor plane via the parallel type inductance, and the miniaturization and thinning of the electromagnetic band gap device can be realized. It is possible to realize a wide band gap.
  • FIG. 10 is a plan view showing a conductor plane layer when a linear conductor pattern other than a spiral coil or a meander coil is used as a planar inductance element. It is sectional drawing which shows the 2nd Embodiment of this invention.
  • FIG. 18 is a cross-sectional view taken along the line AA of FIG. 17; It is a figure which shows one Embodiment of the patch antenna which used the EBG element of this embodiment as a reflecting plate. It is sectional drawing which shows one Embodiment of the reverse L type
  • FIG. 23 is a cross-sectional view taken along the line BB in FIG. 22. It is a top view which shows an example of PCB which incorporated the common mode filter of this embodiment.
  • FIG. 25 is a cross-sectional view taken along the line CC in FIG. 24. It is a top view which shows the other example of PCB which incorporated the common mode filter 710 of this invention.
  • FIG. 27 is a cross-sectional view taken along the line DD of FIG. It is sectional drawing which shows the parallel plate waveguide type
  • FIG. 31 is a cross-sectional view taken along the line EE of FIG. 30. It is sectional drawing which shows another example of PCB which incorporates the power supply noise suppression filter 810 using the EBG element of this embodiment. It is sectional drawing which shows an example of the semiconductor package which incorporates the power supply noise suppression filter using the EBG element of this embodiment.
  • FIG. 10 is a cross-sectional view showing an example in which a power supply noise suppression filter 810 is formed in a part between the power supply and ground layers. It is sectional drawing which shows an example of PCB which incorporates the power supply noise suppression filter which uses the EBG element of this embodiment at the time of using a penetration via as a conductor pillar as a component.
  • the electromagnetic band gap (EBG) element of the present invention is capable of suppressing propagation of a surface wave and in-phase reflection of an electromagnetic wave in a characteristic frequency band as described above.
  • it can be suitably used as a means for preventing electromagnetic interference between circuits due to unwanted electromagnetic radiation from a high frequency circuit.
  • FIG. 7 shows a cross-sectional view of an electromagnetic band gap (EBG) device according to a first embodiment of the present invention.
  • the EBG element 101 is configured of a conductor 2 layer and a dielectric plate 108 sandwiched by the conductor 2 layers.
  • the conductor 2 layer is composed of a conductor layer formed of the periodic arrangement of the conductor pieces 102 and a layer of the conductor plane 103 in which the openings 104 are periodically provided.
  • the openings 104 correspond to the periodic arrangement of the conductor pieces 102.
  • An island electrode 105 and an inductance element 106 are provided in each opening 104 of the conductor plane 103, and the conductor plane 103, the planar inductance element 106, and the island electrode 105 are formed in the same conductor layer.
  • the island-shaped electrode 105 and each conductor piece 102 are electrically connected by the conductor post 107.
  • dielectric plate 108 for example, an epoxy resin substrate, a ceramic substrate or the like is used. Alternatively, nothing may be provided as the dielectric plate 108 (it may be air). A planar inductance element 106 is used as the inductance element. The same applies to the other embodiments described later.
  • the conductor plane 103, the planar inductance element 106, and the island electrode 105 are formed as one continuous pattern in the same conductor layer, the island electrode 105 and the conductor plane 103 via the planar inductance element 106, respectively. It is electrically connected.
  • the parallel inductance L can be increased without increasing the distance from the conductor piece 102 to the conductor plane 103. It becomes possible to realize the thinning of the EBG device 101.
  • the provision of the planar inductance element 106 increases the parallel inductance compared to the case where the planar inductance element 106 is not provided. It is possible to keep the series capacity small.
  • the series capacitance also becomes smaller, so it becomes possible to miniaturize the conductor piece 102 due to the increase of the parallel inductance, and it is possible to widen the band gap bandwidth at the same time.
  • FIGS. 8A and 8B show cross-sectional views of the EBG device 101 according to the first embodiment of the present invention in the case where a dielectric plate is provided on the conductor piece 102.
  • FIGS. 8A and 8B show cross-sectional views of the EBG device 101 according to the first embodiment of the present invention in the case where a dielectric plate is provided on the conductor piece 102.
  • the first dielectric plate 118 is provided in the EBG device 101
  • the second dielectric plate 128 is provided on the conductor piece 102.
  • the conductor post 107 can be formed by the non-through via 117 shown in FIG. 8A, but can also be formed by the through via 127 shown in FIG. 8B.
  • FIG. 9A is a plan view showing the layout of the conductor layers constituting the periodic arrangement of the conductor pieces 102 of the EBG element in FIG.
  • FIG. 9B is a plan view showing the layout of the conductor plane 103 of FIG.
  • FIG. 10 is an exploded view showing each element of the conductor plane 103 in FIG. 9 (b).
  • the cross-sectional view of FIG. 7 does not show a partial cross section of FIG. 9A, FIG. 9B, and FIG.
  • the spiral coil 116 of FIG. 10 is the inductance element 106 of FIG. 7, but the cross section of the spiral coil 116 of FIGS. 9 and 10 does not correspond to the inductance element 106 of FIG.
  • the conductor piece 102 in FIG. 9A, the conductor plane 103 in FIG. 9B, and the island electrode 105 correspond to the conductor piece 102, conductor plane 103, and island electrode 105 shown in FIG. It has a cross-sectional shape.
  • FIG. 9A shows an example in which square conductor pieces 102 are periodically arranged in a square lattice, but the layout of the conductor pieces 102 is not limited to the square in FIG. 9A. Further, the arrangement of the conductor pieces 102 is not limited to the square lattice shape. For example, as shown in FIG. 1B, the regular hexagonal conductor pieces 102 may be arranged in the form of a triangular lattice.
  • the planar inductance element 106 formed by the spiral coil 116, the island electrode 105, and the conductor plane 103 are continuous in the same conductor layer1. It is formed as one pattern.
  • the first terminal 119 of one of the two terminals in the planar inductance element 106 is continuous with the island electrode 105, and the second terminal 129 of the other terminal in the planar inductance element 106 and the conductor plane 103 are It is continuous.
  • the conductor plane 103, the planar inductance element 106 and the island electrode 105 By patterning the conductor plane 103, the planar inductance element 106 and the island electrode 105 in the same conductor layer in this manner, the number of conductor layers can be reduced, and the manufacturing cost can be suppressed.
  • FIG. 12 is a plan view showing the layout of the conductor plane 103 when the meander coil 126 is used as the planar inductance element 106.
  • the meander coil 126 may be used instead of the spiral coil 116.
  • the parallel inductance L can be increased.
  • FIGS. 13A and 13B are plan views showing conductor plane layers in the case where linear conductor patterns other than the spiral coil 116 and the meander coil 126 are used as the planar inductance element 106.
  • FIG. 13A shows an example in which the planar inductance element 106 is formed by a straight conductor pattern.
  • FIG. 13B shows an example in which the planar inductance element 106 is formed by a conductor pattern in the form of a broken line.
  • the EBG structure can be realized by a manufacturing process of a multilayer printed circuit board or an IPD.
  • FIG. 14 is a cross-sectional view showing a second embodiment of the present invention.
  • the EBG device 201 is configured of three conductor layers.
  • the three conductor layers are composed of a conductor layer forming the periodic arrangement of the conductor pieces 202, a conductor layer of the conductor plane 203 in which the openings 204 are periodically provided, and a conductor layer in which the planar inductance element 206 is formed.
  • the first dielectric plate 218 intervenes between the conductor layer forming the periodic arrangement of the conductor pieces 202 and the conductor plane 203, and the first dielectric plate 218 is interposed between the conductor plane 203 and the layer in which the planar inductance element 206 is formed.
  • a dielectric plate 228 intervenes.
  • the conductor plane 203 is formed in a layer between the conductor layer in which the conductor piece 202 is formed and the conductor layer in which the planar inductance element 206 is formed.
  • An island electrode 205 is provided in each opening 204 of the conductor plane 203, and the conductor plane 203 and the island electrode 205 are formed of the same conductor layer.
  • FIG. 15 is a plan view showing the layout of the conductor plane 203 constituting the EBG device of FIG. Since the planar inductance element 206 is formed in a layer different from the conductor plane 203, the layout is such that the spiral coil 116 is eliminated as compared to the first embodiment shown in FIG. 9B.
  • Each conductor piece 202 is electrically connected by the island-like electrode 205 and the first conductor post 217 as shown in FIG.
  • the island electrode 205 is also electrically connected to the first terminal 219 of the two terminals of the planar inductance element 206 formed in the lowermost layer shown in FIG.
  • a second terminal 229 which is the other of the two terminals in the planar inductance element 206, and the conductor plane 203 are electrically connected by the third conductor post 237.
  • planar inductance element 206 in addition to the effects of the first embodiment as described above, by forming the planar inductance element 206 in a layer different from the conductor plane 203, the number of conductor layers is increased, but the coil is large. And the parallel inductance L can be increased.
  • a linear pattern such as a spiral coil 116 or a meander coil 126 can be used.
  • the size of the opening 204 provided in the conductor plane 203 smaller than that of the conductor piece 202, it is possible to prevent an increase in the electrical resistance of the conductor plane 203. Also in the present embodiment, as in the first embodiment, it can be realized by the manufacturing process of the multilayer printed circuit board and the IPD.
  • FIGS. 16 (a) and 16 (b) show such a third embodiment of the present invention.
  • FIG. 16A is a cross-sectional view in the case of applying a structure in which a planar inductance element is covered with an insulating magnetic layer in the embodiment of FIG.
  • the same reference numerals as in FIG. 7 denote the same parts in FIG.
  • FIG. 16B is a cross-sectional view of the embodiment of FIG. 14 in which a planar inductance element is covered with an insulating magnetic layer.
  • FIG. 16B the same parts as those in FIG.
  • the planar inductance elements 106 and 206 can be formed on the surface conductor layer. Therefore, as shown in FIG. 16A, after forming the planar inductance element 106 on the surface conductor layer, it is possible to easily form the insulating magnetic layer 309 covering the planar inductance element 106 by ferrite plating. It is possible to form the insulating magnetic layer 309 excellent in high frequency characteristics.
  • the insulating magnetic layer 309 covering the planar inductance element 206 can be easily formed by ferrite plating as well. It is possible to form the insulating magnetic layer 309 excellent in high frequency characteristics.
  • the inductance value of the planar inductance elements 106 and 206 is increased, so that the parallel inductance L can be further increased.
  • FIG. 17 is a plan view showing a fourth embodiment of the present invention
  • FIG. 18 is a cross-sectional view taken along the line AA of FIG.
  • the periodic arrangement of the conductor pieces is formed of two conductor layers via the first dielectric plate 418. Assuming that each conductor piece is a first layer conductor piece (becomes a first conductor piece) 412 and a second layer conductor piece (becomes a second conductor piece) 422 in order from the top of FIG. 18, as shown in FIG. There is an overlapping region 432 between the first layer conductor piece 412 and the second layer conductor piece 422. The overlapping region 432 can be easily formed by periodically arranging the first layer conductor pieces 412 shifted from the periodic arrangement of the second layer conductor pieces 422 by half the upper and lower half cycles.
  • the adjacent first layers in the overlapping region A capacitance is generated between the conductor piece 412 and the second layer conductor piece 422. Since it is easy to increase the series capacitance C by increasing the area of the overlapping region 432, the value of the series capacitance C can be maintained even if the first layer conductor piece 412 and the second layer conductor piece 422 are miniaturized. As a result, the first layer conductor piece 412 and the second layer conductor piece 422 can be miniaturized.
  • 403 is a conductor plane
  • 404 is an opening
  • 405 is an island-like electrode
  • 406 is a planar inductance element
  • 417 is a first conductor post
  • 427 is a second conductor post
  • 428 is a second It is a dielectric plate.
  • the first layer conductor piece 412 is electrically connected to the island electrode 405 by the first conductor post 417
  • the second layer conductor piece 422 is electrically connected to the conductor plane 403 by the second conductor post 427.
  • the island electrode 405 and the conductor plane 403 are connected via a planar inductance element 406.
  • the first layer conductor piece 412 is used as the first conductor post 417, contrary to FIG.
  • the second layer conductor piece 422 may be electrically connected to the conductor plane 403, and the second layer conductor piece 427 may be electrically connected to the island electrode 405.
  • the first layer conductor piece 412 and the second layer conductor piece 422 may be electrically connected to the island-like electrode 405 via the first conductor post 417 and the second conductor post 427, respectively.
  • the island electrode 405 and the conductor plane 403 are connected via the planar inductance element 406.
  • the series capacitance C can also be increased by using a high dielectric constant material as the first dielectric plate 418 or by reducing the thickness of the first dielectric plate 418.
  • the layout of the first layer conductor pieces 412 and the second layer conductor pieces 422 constituting the EBG device 401 of the present embodiment is not limited to the squares shown in FIG. Of course.
  • FIG. 19 is a view showing an example of a patch antenna using the EBG device of the first embodiment of the present invention as a reflector.
  • the patch antenna 510 is composed of an EBG element 101 as a reflection plate, an antenna element 511 and a feed line 521.
  • the working frequency band of the patch antenna 510 By designing the working frequency band of the patch antenna 510 to fall within the band gap frequency band of the EBG element using as a reflector, the surface wave can not propagate in the EBG element 101, so the back side radiation is suppressed, and the antenna characteristics It becomes possible to prevent deterioration. Moreover, it is also possible to use the EBG element of 1st Embodiment as a reflecting plate of antennas other than a patch antenna.
  • FIG. 20 is a view showing an example of an inverted L-shaped antenna using the EBG element of the first embodiment of the present invention as a reflector.
  • the inverted L antenna 520 is composed of an EBG element 101 as a reflector, an antenna element 511, and a feed line 521. Since the surface wave can not propagate in the EBG element 101 by designing the use frequency band of the inverted L antenna 520 within the band gap frequency band of the EBG element using as a reflector, the case of the patch antenna 510 Similarly, back side radiation is suppressed, and degradation of antenna characteristics can be prevented.
  • the electromagnetic wave is reflected in phase to the reflection plate of the EBG element 101 to improve the radiation efficiency, and the antenna element 511 is disposed close to the surface of the EBG element 101. This makes it possible to make the entire inverted L antenna 520 thinner.
  • the EBG device 101 according to the first embodiment of the present invention is used as a reflector, but the second to fourth embodiments of the present invention It is also possible to use an EBG element of
  • FIG. 21 is a view showing an example of such a chip component type common mode filter using the EBG device according to the first embodiment of the present invention.
  • the EBG element 101 functioning as a common mode filter is formed on the substrate 611, and the layer configuration is conductor pieces in order from the bottom as opposed to the cross sectional view of FIG.
  • the layer forming the layer 102 is the conductor plane 103 layer.
  • the substrate 611 is for mechanically reinforcing the EBG device 101 when the thickness of the EBG device 101 is, for example, 100 ⁇ m or less. Further, two pads 612 and 622 are respectively formed at two ends of the conductor plane 103, and the pads 612 and 622 are electrically connected to the conductor of the EBG device 101.
  • the pads 612 and 622 can be electrically connected to the conductor portion of the EBG element 101 by forming the two pads 612 and 622 at two places on the end of the EBG element 101 and on the conductor piece 102. It is possible.
  • the chip component type common mode filter 610 can be manufactured using, for example, a manufacturing process of IPD and using a glass substrate or the like as the substrate 611. That is, it can be realized by forming a conductor and a dielectric for forming the EBG element 101 and the pads 612 and 622 on the substrate 611.
  • the EBG device 101 of the first embodiment is used as the EBG device functioning as a common mode filter, but the EBG structures of the second to fourth embodiments of the present invention can also be used. It is.
  • FIGS. 22 and 23 are diagrams showing an example in which the chip part type common mode filter 610 of this embodiment is mounted on a printed circuit (PCB) 613.
  • FIG. 22 is a plan view
  • FIG. 23 is a cross-sectional view taken along line BB in FIG.
  • the PCB 613 has a first ground pattern 614 and a second ground pattern 624 of two separated ground patterns.
  • the first ground pattern 614 and the second ground pattern 624 are electrically connected to the pads 616 on the PCB 613 through the vias 615.
  • the first and second ground patterns form the ground layer 604 in the PCB 613.
  • the pads 616 on the PCB 613 and the first pads 612 and the second pads 622 (not shown in FIGS. 22 and 23) as shown in FIG. 21 of the chip component type common mode filter 610 are respectively electrically Connect.
  • the chip component type common mode filter 610 is electrically connected between the first ground pattern 614 and the second ground pattern 624 in the PCB 613.
  • FIG. 24 is a plan view showing an example of a PCB 713 incorporating a common mode filter 710 composed of the EBG device of the first embodiment of the present invention
  • FIG. 25 is a cross sectional view taken along the line CC in FIG.
  • a PCB 713 shown in FIG. 24 is a common mode filter 710 including two ground patterns, a first ground pattern 714, a second ground pattern 724, and an EBG element 101, a device 715 serving as a noise source, and a device susceptible to noise. It is equipped with 725.
  • the ground terminal of the device 715 serving as a noise source is electrically connected to the first ground pattern 714, and the ground terminal of the device 725 susceptible to noise is electrically connected to the second ground pattern 724. Also, the first ground pattern 714 and the second ground pattern 724 are electrically connected via the common mode filter 710.
  • the conductor plane 103 of the EBG element 101 is disposed on the ground layer 704 in the PCB 713 in which the first ground pattern 714 and the second ground pattern 724 are formed, and the conductor strip 102 is formed in a layer different from the ground layer 704 in the PCB 713.
  • the conductor layer for the conductor plane 103 of the EBG device 101 is formed. It is possible to electrically connect the first ground pattern 714 and the second ground pattern 724 via the common mode filter 710 without providing an extra.
  • the structure shown in FIG. 25 it is possible to suppress the propagation of the common mode current from the first ground pattern 714 on the device 715 side, which is a noise source, to the second ground pattern 724 without using a filter of a component. Therefore, the device 725 susceptible to noise can be less affected by the common mode current.
  • FIG. 24 shows an example in which the common mode filter 710 is incorporated in the PCB 713 for the purpose of protecting the device 725 susceptible to noise from common mode current, the purpose of suppressing common mode radiation from the cable connected to the PCB 713 It is also possible to use a common mode filter 710.
  • FIG. 26 is a plan view showing an example of another PCB 713 incorporating the common mode filter 710 using the EBG device of the first embodiment of the present invention.
  • FIG. 27 shows a cross-sectional view taken along the line DD in FIG.
  • a common mode filter 710 configured of the EBG device of the present embodiment is disposed at the periphery of the connector 716 so as to surround the connector 716 on the PCB 713 connected to the cable 717.
  • the common mode current I generated inside the PCB 713 is continuous conductor planes Through connector 716 to cable 717.
  • EBG element 101 of the first embodiment is used as the common mode filter 710 in the examples of FIGS. 24 and 25 and FIGS. 26 and 27, the EBG of the second to fourth embodiments of the present invention.
  • An element may be used.
  • FIG. 28 is a cross-sectional view showing a parallel-plate waveguide type EBG device using such an EBG device according to the first embodiment of the present invention.
  • the parallel-plate waveguide type EBG device 811 is composed of the first conductor plane 814, the first dielectric plate 818, and the EBG device 101 of FIG.
  • the periodic arrangement of the conductor pieces 102 of the EBG element 101 is provided in the conductor layer between the first conductor plane 814 and the conductor plane 103 of the EBG element 101.
  • Conductor posts 107 for electrically connecting the conductor pieces 102 and the conductor plane 103 of the EBG element 101 are formed by interlayer vias.
  • the EBG device 101 of the first embodiment is used as the EBG device, it is also possible to use the EBG device of the second to fourth embodiments.
  • FIG. 29 shows an example of a parallel-plate waveguide type EBG device having the EBG device 101 according to the first embodiment in which through vias 827 are used as conductor columns.
  • the EBG device 101 of the first embodiment is used as the EBG device, it is also possible to use the EBG device of the second to fourth embodiments.
  • the clearance 828 in the via penetrating portion of the first conductor plane 814 in FIG. 29 the EBG element 101 and the first conductor plane 814 can be electrically disconnected from each other. This makes it possible to electrically contact the first conductor plane 814 and the conductor plane 103.
  • the capacitance C1 can be increased by using a high dielectric constant material for the first dielectric plate 818 or by reducing the thickness of the first dielectric plate 818.
  • the layout of the conductor pieces 112 constituting the parallel-plate waveguide type EBG device 810 according to this embodiment is not limited to the square shown in FIG. is there.
  • FIGS. 30 and 31 show an example of a PCB incorporating a power supply noise suppression filter using such a parallel plate waveguide type EBG device according to the eighth embodiment of the present invention.
  • 30 is a plan view
  • FIG. 31 is a cross-sectional view taken along the line EE of FIG.
  • one of the first conductor plane 814 and the second conductor plane 824 in the PCB 813 is a power supply layer, and the other is a ground layer.
  • a device 815 as a noise source and a device 825 susceptible to noise are mounted on the PCB 813, and the devices are electrically connected to the power supply layer and the ground layer.
  • a power supply noise suppression filter 810 is disposed in a partial region of the power supply / ground layers in the PCB 813.
  • the power supply noise suppression filter 810 is constituted by the parallel plate waveguide type EBG device 811 shown in FIG.
  • the parallel-plate waveguide type EBG device 811 is composed of the first conductor plane 814 and the EBG device 101 of FIG. 7, and the conductor plane 103 of the EBG device 101 is formed on a part of the second conductor plane 824 in the PCB 813
  • the periodic arrangement of the conductor pieces 102 of the EBG element 101 is provided in the conductor layer between the first conductor plane 814 and the second conductor plane 824.
  • Conductor posts 107 for electrically connecting the conductor pieces 102 and the conductor plane 103 of the EBG element 101 are formed by interlayer vias.
  • the conductor plane 103 of the EBG element 101 is formed on the second conductor plane 824 which is the conductor plane layer on the lower layer side, but the first conductor plane which is the conductor plane layer on the upper layer side.
  • the conductor plane 103 of the EBG device 101 may be formed at 814.
  • the location of the power supply noise suppression filter 810 is affected by the noise on the device 815 side where the first conductor plane 814 and the second conductor plane 824 both become noise sources by the power supply noise suppression filter 810.
  • the layout is such that it is separated from the easy device 825 side.
  • the power supply noise suppression filter 810 By arranging the power supply noise suppression filter 810 in this manner, it is possible to suppress the power supply noise propagating between the first conductor plane 814 and the second conductor plane 824 forming the power source / ground from the device 815 serving as the noise source. It becomes. Then, it becomes possible to suppress malfunction of the device 825 susceptible to noise and suppress unnecessary electromagnetic radiation from the PCB 813.
  • the arrangement place of the power supply noise suppression filter 810 is a partial region between the power supply and ground layers, but the power supply is entirely on the first conductor plane 814 and the second conductor plane 824. It is also possible to lay out the noise suppression filter 810. Also in this case, it is possible to suppress the power supply noise propagating between the first conductor plane 814 and the second conductor plane 824 forming the power source / ground from the device 815 serving as a noise source as in the example of FIGS. 30 and 31. Thus, it becomes possible to suppress malfunction of the device 825 susceptible to noise and unwanted electromagnetic radiation from the PCB 813.
  • FIG. 32 is a cross-sectional view showing another example of a PCB incorporating the power supply noise suppression filter 810.
  • a power supply noise suppression filter 810 is disposed around a parallel flat plate constituted by the first conductor plane 814 and the second conductor plane 824 on the side of the device 815 which is a noise source or the PCB 813 on which the device 825 susceptible to noise is mounted. ing.
  • FIG. 33 is a cross-sectional view showing an example of an interposer 823 incorporating such a power supply noise suppression filter having the EBG device of the present invention.
  • one of the first conductor plane 814 and the second conductor plane 824 of the interposer 823 is a power supply layer, and the other is a ground layer.
  • a semiconductor chip 835 is mounted on the interposer 823 and electrically connected to the power supply layer and the ground layer.
  • the layer configuration of the power supply noise suppression filter 810 is the same as that of the PCB 813 incorporating the power supply noise suppression filter shown in FIGS.
  • a power supply noise suppression filter 810 is configured in the entire region of the power supply / ground layer of the interposer 823.
  • the power supply noise suppression filter 810 in the interposer 823 suppresses the power supply noise propagating from the external circuit to the interposer 823 via the BGA 816 from propagating to the semiconductor chip 835, thereby suppressing the malfunction of the semiconductor chip 835 due to the power supply noise. It becomes possible. Also, in the example of FIG. 33, the power supply noise suppression filter 810 is formed over the entire area of the power supply / ground layer of the interposer 823. However, as in the case of a PCB, the power supply noise suppression filter 810 is formed in part between the power supply and ground layers. Is also possible. FIG. 34 shows an example in which the power supply noise suppression filter 810 is formed in a part between the power supply and ground layers. In FIG.
  • a power supply noise suppression filter 810 is provided between a connecting portion 840 between the power source / ground layer in the interposer 823 and the semiconductor chip 835 and a connecting portion 850 between the power source / ground layer in the interposer 823 and the external circuit. ing. Therefore, the power supply noise suppression filter 810 in the interposer 823 can suppress the electromagnetic wave propagation between the semiconductor chip 835 and the external circuit.
  • the EBG device 101 of the first embodiment is used as the EBG device used as a component of the power supply noise suppression filter 810 in the examples of FIGS. 30, 31 and 33, the second to fourth embodiments are implemented. It is also possible to use a form of EBG device.
  • FIG. 34 shows an example of a PCB incorporating a power supply noise suppression filter having the EBG device 101 of the first embodiment in which the through vias 827 are used as the conductor posts.
  • the EBG device 101 of the first embodiment is used as the EBG device, it is also possible to use the EBG device of the second to fourth embodiments.
  • the EBG element 101 and the first conductor plane 814 can be electrically disconnected. Thereby, one of the first conductor plane 814 and the second conductor plane 824 can be used as the power supply layer and the other as the ground layer.

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Abstract

周期配列された導体片１０２、導体片１０２に対応して周期配列された開口部１０４を有する導体プレーン１０３、導体片１０２と導体プレーン１０３の間に配置された誘電体１０８を具備する。また導体プレーン１０３の開口部１０４内に島状電極１０５と平面型インダクタンス要素１０６を配置し、島状電極１０５と導体片１０２を導体柱１０７により接続し、島状電極１０５と導体プレーン１０３を平面型インダクタンス要素１０６を介して接続する。

Description

電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタ
　本発明は、特性の周波数帯において表面波の伝播抑制や電磁波の同相反射等を可能とする電磁バンドギャップ(electromagnetic band gap)素子及びそれを用いたアンテナ並びにフィルタに関するものである。特に、ＥＢＧ構造の一形態である高インピーダンス表面(high impedance surface)に関するものである。
　近年の技術の発展に伴い、電磁バンドギャップ（以下、ＥＢＧという）構造が開発されており、例えば、高周波回路からの不要電磁放射による回路間の電磁干渉を防ぐ手段として提案されている。ＥＢＧ構造は、広義には、誘電体または導体が２次元的あるいは３次元的に周期構造をなし、特定周波数帯の電磁波の２次元あるいは３次元方向の伝播を抑制、または大きく減衰させる構造をいう。
　ＥＢＧ構造の一形態として、高インピーダンス表面（以下、ＨＩＳという）が特許文献１等に開示されている。その重要な特性として、表面波（表面電流）の抑制、電磁波の同相反射等がある。
　図１は従来のＨＩＳ構造を有する素子を示す図である。図１（ａ）は特許文献１のＦＩＧ．２ａに記載されているＨＩＳの断面図を、図１（ｂ）は特許文献１のＦＩＧ．２ｂに記載されているＨＩＳの上面図を、図１（ｃ）は特許文献２のＦＩＧ．３ａに記載されているＨＩＳの上面図をそれぞれ示す。
　ＨＩＳ １は図１（ａ）に示すように導体プレーン３上に導体片２と導体柱７により構成される画鋲状の導体要素４が周期的に配置され、各導体要素４が導体プレーン３と電気的に接続された構造をなしている。導体片２の形状としては、図１（ｂ）に示すような正六角形や、図１（ｃ）に示すような正方形のもの等が提案されている。
　図２は特許文献１のＦＩＧ．１に記載されている従来のＨＩＳの等価回路図を示す。図１（ａ）～図１（ｃ）のＨＩＳは、図２に示すように隣接する画鋲状導体間の直列容量Ｃと、２つ画鋲状導体と導体プレーンから形成される並列インダクタンスＬとが２次元的に配列された分布定数回路と考えることができる。
　並列インダクタンスＬは主として導体柱７により形成され、その大きさは導体柱７の長さに依存する。一方、直列容量Ｃは隣接する導体片間に形成され、隣接する導体片間の距離及び導体片の大きさに依存する。ＨＩＳは並列インダクタンスＬと直列容量Ｃからなる共振回路の共振周波数付近で、インピーダンスが高くなることにより表面電流の伝播が抑制されることが特許文献１に記載されている。また、伝播が抑制される帯域幅（バンドギャップ帯域幅）が直列容量Ｃの逆数に比例することが特許文献１に記載されている。
　図２に示すように直列容量Ｃと並列インダクタンスＬの積の値を保ちながら導体片２を小さくすることにより、バンドギャップの中心周波数を変えずにＨＩＳの占有する面積を小さくすることが可能となる。
　更に、バンドギャップ帯域幅は直列容量Ｃの逆数に比例することから、直列容量Ｃと並列インダクタンスＬの積の値を保ちながら、並列インダクタンスＬを増やすことによりバンドギャップ帯域幅を広くすることが可能となる。
　並列インダクタンスＬを増やす方法はいくつか提案されている。例えば、特許文献３のＦＩＧ．１３や特許文献４の図１７に記載の方法では、図３（ａ）に示すように導体片２と導体プレーン３間の誘電体板を２層構造（第１誘電体板１８と第２誘電体板２８）とし、下層の第２誘電体板２８上にインダクタンス要素６が形成されている。また、導体片２とインダクタンス要素６とが第１導体柱１７により接続され、インダクタンス要素６と導体プレーン３間が第２導体柱２７により電気的に接続されている。
　図３（ｂ）は図３（ａ）に示す構造の等価回路図である。図３（ｂ）から明らかなようにインダクタンス要素６を挿入することにより、並列インダクタンスＬを増やしている。インダクタンス要素６としては、例えば、図４（ａ）に示すスパイラルコイル１６や図４（ｂ）に示すミアンダコイル２６のほか、弾性表面波共振器、或いはバルク弾性波共振器が挙げられる。
　上記ＥＢＧ構造の適用事例がいくつか知られている。例えば、特許文献１においては、ＥＢＧ構造のバンドギャップ周波数帯域に含まれる周波数帯を使用したアンテナの反射板としてＥＢＧ構造を用いることが記載されている。その場合、表面波がＥＢＧ構造中を伝播できなくなるため裏面放射が抑圧され、アンテナ特性の劣化を防止することが記載されている。
　特に、逆Ｌ型アンテナの反射板として上記ＥＢＧ構造を用いた場合、表面波抑制の他に、ＥＢＧ構造に対する電磁波の同相反射を利用できるため、放射効率が向上し、且つ、アンテナエレメントを反射板表面に近接して配置できるため、アンテナの薄型化が可能になることが記載されている。
　また、特許文献３においては、表面電流を介した２つのアンテナ間の干渉を防ぐ方法として、グランドとして使用する筐体にＥＢＧ構造が用いられている。更に、特許文献５においては筐体の内壁の一部にＥＢＧ構造が用いられている。筐体内部の高周波回路に様々な機能を集積化する場合、筐体内に不要電磁放射が発生して、各々の機能間の信号が互いに電磁干渉し、高周波回路全体の特性に悪影響を及ぼすという問題がある。
　ＥＢＧ構造を高周波回路に対向する側の筐体内壁に用いることにより、筐体内の不要電磁放射を防ぎ、筐体の内壁を高周波回路に近接させても高周波回路の特性が変化せず、筐体の小形化を可能としている。
　さらに、上記ＥＢＧ構造を用いて平行平板導波路型ＥＢＧ構造が構成されることも特許文献６より知られている。平行平板導波路型ＥＢＧ素子とはある特定の帯域において平行平板導波路内の電磁波伝播を抑制する構造であり、図５は特許文献６に記載の平行平板導波路型ＥＢＧ構造１１を示す。
　平行平板導波路型ＥＢＧ構造１１は第１導体プレーン１４と図１に示したＨＩＳ１により構成されている。第１導体プレーン１４とＨＩＳ １は電気的に絶縁されている。またＨＩＳ １の導体片２の周期配列は第１導体プレーン１４とＨＩＳ １の導体プレーン３間の導体層に設けられている。さらに各導体片２と導体プレーン３は導体柱７により電気的に接続されている。
　平行平板導波路型ＥＢＧ構造１１はその構成単位である単位セル９の周期構造をみなすことができる。
　第１導体プレーン１４とＨＩＳ １の導体片２が近接した場合、平行平板導波路型ＥＢＧ構造１１の単位セル９当たりの等価回路は図６に示すように伝送線路の中心部に直列共振回路１２がシャントされた方式となることが特許文献６より知られている。ここで、図６における容量Ｃ１は導体片２と第１導体プレーン１４間に形成される容量を、インダクタンスＬは導体片２と導体プレーン３間の導体柱７によるインダクタンスを表す。
　ここで、ＨＩＳ １の場合と異なり、画鋲状導体間の直列容量Ｃが図６の等価回路に現れないのは、第１導体プレーン１４とＨＩＳ １の導体片２が近接することにより、隣接する画鋲状導体間の直列容量Ｃよりも、導体片２とは第１導体プレーン１４間の容量Ｃ１の方が支配的となり、画鋲状導体間の直列容量Ｃは無視できるためである。
　平行平板導波路型ＥＢＧ構造１１におけるバンドギャップ周波数帯域は図６に示す直列共振回路１２の共振周波数付近で現れること、単位セル９を小型化すると直列共振回路１２の共振周波数が高くなるため、ストップバンドは高周波側にシフトすることが特許文献６等に記載されている。
　このことは、第１導体プレーン１４を設け、さらに導体片２と第１導体プレーン１４間の距離を調整することにより、ＨＩＳ １単体におけるバンドギャップ周波数帯域とは異なる帯域にバンドギャップを持たせることが可能であることを意味する。
　またＨＩＳ １の場合とは異なり、直列容量Ｃが増加してもバンドギャップは狭帯域化しないことが特許文献７等に記載されている。
　平行平板導波路型ＥＢＧ構造１１を用いて、例えば、電子機器内のプリント回路基板（ＰＣＢ）における電源－グランドプレーンを形成することにより、ＰＣＢに実装された能動デバイスのスイッチング動作に伴う電源ノイズを抑制することが可能である。
ＵＳ６２６２４９５　Ｂ１号（ＦＩＧ．１、ＦＩＧ．２ａ、ＦＩＧ．２ｂ） ＵＳ６４８３４８１　Ｂ１号（ＦＩＧ．２ａ、ＦＩＧ．３ａ） ＵＳ６９３３８９５　Ｂ２号（ＦＩＧ．１３） 特開２００６－２５３９２９号公報（図１） 特開２００４-２２５８７号公報（図１） ＵＳ２００５／００２９６３２　Ａ１号（ＦＩＧ．１、２、４）
　特許文献１のＦＩＧ．２に挙げたＨＩＳ １は、並列インダクタンスＬと直列容量Ｃからなる共振回路の共振周波数付近でバンドギャップが現れ、そのバンドギャップ帯域幅は直列容量Ｃの逆数に比例する。そのため、直列容量Ｃと並列インダクタンスＬの積の値を保ちながら、並列インダクタンスＬを増やすことによりバンドギャップ帯域幅は広くなる。
　また、ＨＩＳ １の導体柱７を長くすることにより並列インダクタンスＬは大きくなり、また導体片２を大きくすることにより直列容量Ｃは大きくなる。よって、ＨＩＳ １の構造でバンドギャップ帯域幅を広くするためには、導体柱７を長くする必要があるため、これに伴いＨＩＳ １が厚くなるという課題がある。
　更に、ＨＩＳ１を薄型に構成し、且つ、特定の周波数でバンドギャップが現れるようにしたい場合には、導体柱７が短くなる分、並列インダクタンスＬが小さくなるため、直列容量Ｃを大きくする必要があり、これに伴い導体片２のサイズが大きくなるという課題があった。
　一方、特許文献６のＦＩＧ．１に挙げた平行平板導波路型ＥＢＧ構造１１の場合、インダクタンスＬと容量Ｃ１からなる直列共振回路の共振周波数付近でバンドギャップが現れる。容量Ｃ１は導体片２の面積に比例するため、単位セルの小型化に伴い導体片２の面積も減少し、結果として容量Ｃ１も減少してしまう。よって、導体片と上側導体プレーン間の誘電体板の誘電率を高くするか板厚を薄くすることにより容量Ｃ１の減少分を抑えるか、導体柱７を長くことによりインダクタンスＬを大きくする必要がある。
　高誘電率材料からなる高価な誘電体板、もしくは板厚の薄い高価な誘電体板を使用すると、製造コストの上昇という課題がある。
　また、導体柱７を長くすると、これに伴い、平行平板導波路型ＥＢＧ構造１１が厚くなるという課題がある。
　本発明の典型的な目的は、小型化、薄型化、さらにはバンドギャップの広帯域化を実現することが可能な電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタを提供することにある。
　本発明の典型的な電磁バンドギャップ素子は、周期配列された導体片と、前記導体片に対応して周期配列された開口部を有する導体プレーンと、前記開口部内に配置された島状電極と、インダクタンス要素とを有し、前記導体片と前記島状電極とが導体柱により電気的に接続され、且つ、前記島状電極と前記導体プレーンとが前記インダクタンス要素を介して接続されていることを特徴とする。
　また、本発明の典型的なアンテナは、上記電磁バンドギャップ素子を反射板として具備し、その使用周波数帯が前記電磁バンドギャップ素子のバンドギャップ周波数帯域に含まれることを特徴とする。
　また、本発明の典型的なコモンモードフィルタは、上記電磁バンドギャップ素子により構成されることを特徴とする。
　また、本発明の典型的な平行平板導波路型電磁バンドギャップ素子は上記電磁バンドギャップ素子と、第１導体プレーンとを有し、上記電磁バンドギャップ素子内の導体片２の周期配列と第１導体プレーンが対向した構造となっていることを特徴とする。
　さらに、本発明の典型的な電源ノイズ抑制フィルタは、第１及び第２の導体プレーンからなる平行平板の一部又は全てが上記平行平板導波路型電磁バンドギャップ素子により構成され、且つ、前記第１及び第２の導体プレーンのうちいずれか一方が電源に接続され、他方がグランドに接続されていることを特徴とする。
本願は、２００７年１２月２６日に出願された特願２００７－３３４２６１号に基づき、優先権の利益を主張するものである。そして、特願２００７－３３４２６１号の内容は本願の明細書の内容に含まれる。
　本発明によれば、導体片と導体プレーンを並列型インダクタンスを介して接続することにより、並列インダクタンスの増大化が可能となり、電磁バンドギャップ素子の小型化、薄型化を実現することができ、また、バンドギャップの広帯域化を実現することが可能となる。
従来例のＨＩＳ構造を示す図である。 従来例のＨＩＳの等価回路図である。 導体柱間にインダクタンス要素を有するＨＩＳの例、及びその等価回路を示す図である。 ＨＩＳにインダクタンス要素として用いられるスパイラルコイルやミアンダコイルを示す図である。 特許文献６に記載の平行平板導波路型ＥＢＧ構造１１を示す図である。 図６の平行平板導波路型ＥＢＧ構造１１の等価回路図である。 本発明に係るＥＢＧ素子の第１の実施形態を示す図である。 導体片上に誘電体板が設けられている場合におけるＥＢＧ構造を示す断面図である。 図７の導体片と導体プレーンのレイアウトを示す平面図である。 図７の導体片と導体プレーンのレイアウトの一部を示す平面図である。 隣接する導体片の辺同士が互いに噛み合うインタディジタル構造を示す平面図である。 平面型インダクタンス要素としてミアンダコイルを用いた場合の導体プレーン層を示す平面図である。 平面型インダクタンス要素としてスパイラルコイルやミアンダコイル以外 の線状の導体パターンを用いた場合の導体プレーン層を示す平面図である。 本発明の第２の実施形態を示す断面図である。 図１４の導体プレーン層のレイアウトを示す平面図である。 本発明の第３の実施形態を示す断面図である。 本発明の第４の実施形態を示す平面図である。 図１７のＡ－Ａ線断面を示す断面図である。 本実施形態のＥＢＧ素子を反射板として用いたパッチアンテナの一実施形態を示す図である。 本実施形態のＥＢＧ素子を反射板として用いた逆Ｌ型アンテナの一実施形態を示す断面図である。 本実施形態のＥＢＧ素子を用いたチップ部品型コモンモードフィルタの一実施形態を示す断面図である。 本実施形態のチップ部品型コモンモードフィルタをＰＣＢ上に実装した例を示す平面図である。 図２２のＢ－Ｂ線断面を示す断面図である。 本実施形態のコモンモードフィルタを内蔵したＰＣＢの一例を示す平面図である。 図２４のＣ－Ｃ線断面を示す断面図である。 本発明のコモンモードフィルタ７１０を内蔵したＰＣＢの他の例を示す平面図である。 図２６のＤ－Ｄ線断面を示す断面図である。 本発明の第８の実施形態の平行平板導波路型ＥＢＧ素子を示す断面図である。 導体柱として貫通ビアを用いた場合の本発明の第８の実施形態の平行平板導波路型ＥＢＧ素子を示す断面図である。 本実施形態のＥＢＧ素子を用いた電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示す平面図である。 図３０のＥ－Ｅ線断面を示す断面図である。 本実施形態のＥＢＧ素子を用いた電源ノイズ抑制フィルタ８１０を内蔵するＰＣＢの別の一例を示す断面図である。 本実施形態のＥＢＧ素子を用いた電源ノイズ抑制フィルタを内蔵する半導体パッケージの一例を示す断面図である。 電源・グランド層間の一部分に電源ノイズ抑制フィルタ８１０を形成した例を示す断面図である。 導体柱として貫通ビアを用いた場合の本実施形態のＥＢＧ素子を構成要素とする電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示す断面図である。
符号の説明
　　　　１　ＨＩＳ
　　　　２、１０２、２０２　導体片
　　　　３、１０３、２０３、４０３　導体プレーン
　　　　４　導体要素
　　　　６　インダクタンス要素
　　　　７　導体柱
　　　　８、１０８　誘電体板
　　　　９　単位セル
　　　　１１、８１１　平行平板導波路型ＥＢＧ構造
　　　　１２　直列共振回路
　　　　１５　インダクタンス要素６と第１導体柱１７との接続点
　　　　１６、１１６　スパイラルコイル
　　　　１７、２１７、４１７　第１導体柱
　　　　１８、１１８、２１８、４１８、８１８　第１誘電体板
　　　　２５　インダクタンス要素６と第２導体柱２７との接続点
　　　　２６、１２６　ミアンダコイル
　　　　２７、２２７、４２７　第２導体柱
　　　　２８、１２８，２２８、４２８　第２誘電体板
　　　　１０１、２０１、３０１、４０１　ＥＢＧ素子
　　　　１０４、２０４、４０４　開口部
　　　　１０５、２０５、４０５　島状電極
　　　　１０６、２０６、４０６　平面型インダクタンス要素
　　　　１０７　導体柱
　　　　１１７　非貫通ビア
　　　　１１９、２１９、４１９　平面型インダクタンス要素の第１端子
　　　　１２７、８２７　貫通ビア
　　　　１２９、２２９、４２９　平面型インダクタンス要素の第２端子
　　　　１３０　隙間領域
　　　　２３７　第３導体柱
　　　　３０９　絶縁性磁性層
　　　　４１２　第１層導体片
　　　　４２２　第２層導体片
　　　　４３２　重なり合う領域
　　　　５１０　パッチアンテナ
　　　　５１１　アンテナエレメント
　　　　５２０　逆Ｌ型アンテナ
　　　　５２１　給電線
　　　　６０４、７０４　グランド層
　　　　６１０　コモンモードフィルタ
　　　　６１１　基板
　　　　６１２　第１パッド
　　　　６２２　第２パッド
　　　　６１３、７１３、８１３　ＰＣＢ
　　　　６１４、７１４　第１グランドパターン
　　　　６１５　ビア
　　　　６１６　ＰＣＢ上のパッド
　　　　６２４、７２４　第２グランドパターン
　　　　７１０　コモンモードフィルタ
　　　　７１５、８１５　ノイズ源となるデバイス
　　　　７１６　コネクタ
　　　　７１７　ケーブル
　　　　７２５、８２５　ノイズの影響を受けやすいデバイス
　　　　８１０　電源ノイズ抑制フィルタ
　　　　８１４　第１導体プレーン
　　　　８１６　ＢＧＡ
　　　　８２３　インターポーダ
　　　　８２４　第２導体プレーン
　　　　８２８　クリアランス
　　　　８３５　半導体チップ
　　　　８４０　インターポーザ８２３内の電源・グランド層と半導体チップ８３５との接続部
　　　　８５０　インターポーザ８２３内の電源・グランド層と外部回路との接続部
　次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。まず、本発明の電磁バンドギャップ（ＥＢＧ）素子とは、上述のように特性の周波数帯において表面波の伝播抑制や電磁波の同相反射を可能とするものである。例えば、高周波回路からの不要電磁放射による回路間の電磁干渉を防ぐ手段として好適に用いることが可能である。
　（第１の実施形態）
　図７は本発明の第１の実施形態に係る電磁バンドギャップ（ＥＢＧ）素子の断面図を示す。ＥＢＧ素子１０１は、導体２層及びその導体２層により挟まれる誘電体板１０８により構成されている。導体２層は導体片１０２の周期配列から構成される導体層と、開口部１０４が周期的に設けられた導体プレーン１０３の層とからなる。開口部１０４は導体片１０２の周期配列に対応している。
　導体プレーン１０３の各開口部１０４内には島状電極１０５とインダクタンス要素１０６が設けられており、導体プレーン１０３、平面型インダクタンス要素１０６及び島状電極１０５は同じ導体層に形成されている。島状電極１０５と各導体片１０２とは導体柱１０７により電気的に接続されている。
　誘電体板１０８には、例えば、エポキシ樹脂基板、セラミック基板等が用いられる。或いは、誘電体板１０８として、何も設けなくてもよい（空気でもよい）。インダクタンス要素には平面型インダクタンス要素１０６を用いている。これは、後述する他の実施形態でも同様である。
　また、導体プレーン１０３、平面型インダクタンス要素１０６及び島状電極１０５を同じ導体層に１つの連続するパターンとして形成することにより、島状電極１０５が導体プレーン１０３とそれぞれ平面型インダクタンス要素１０６を介して電気的に接続されている。
　このように平面型インダクタンス要素１０６を介して導体片１０２から導体プレーン１０３まで電気的に接続することにより、導体片１０２から導体プレーン１０３までの距離を大きくすることなく、並列インダクタンスＬの増大化が可能となり、ＥＢＧ素子１０１の薄型化を実現することが可能となる。
　また、並列インダクタンスと直列容量による共振周波数をある特定の値に設定したい場合には、平面型インダクタンス要素１０６を設けることにより平面型インダクタンス要素１０６を設けない場合に比べて並列インダクタンスが増加するため、直列容量を小さく抑えることが可能となる。
　ここで、導体片１０２が小さくなればなるほど直列容量も小さくなることから、並列インダクタンスの増加により導体片１０２を小型化することも可能となり、同時にバンドギャップ帯域幅を広げることが可能となる。
　なお、図７では導体片１０２が最表層に形成されているが、導体片１０２上に誘電体板を設けてもよい。図８（ａ）、図８（ｂ）は導体片１０２上に誘電体板が設けられている場合における本発明の第１の実施形態に係るＥＢＧ素子１０１の断面図を示す。図８（ａ）、図８（ｂ）において、第１誘電体板１１８はＥＢＧ素子１０１内に設けられ、第２誘電体板１２８は導体片１０２上に設けられている。この場合、導体柱１０７として図８（ａ）に示す非貫通ビア１１７により形成することも可能であるが、図８（ｂ）に示す貫通ビア１２７により形成することも可能である。
　図９（ａ）は図７におけるＥＢＧ素子の導体片１０２の周期配列を構成する導体層のレイアウトを示す平面図である。図９（ｂ）は図７の導体プレーン１０３のレイアウトを示す平面図である。図１０は図９（ｂ）における導体プレーン１０３の各要素を分解して示す図である。なお、図７の断面図は図９（ａ）、図９（ｂ）、図１０の一部断面を示すものではない。図１０のスパイラルコイル１１６は図７のインダクタンス要素１０６となるが、図９、１０のスパイラルコイル１１６の断面は図７のインダクタンス要素１０６に対応していない。図９（ａ）の導電体小片１０２、図９（ｂ）の導体プレーン１０３、島状電極１０５はそれぞれ図７に示す導電体小片１０２、導体プレーン１０３、島状電極１０５に対応し、同様な断面形状を有する。
　図９（ａ）は正方形の導体片１０２を正方格子状に周期配列する例を示しているが、導体片１０２のレイアウトは図９（ａ）の正方形に限ることはない。また、導体片１０２の配列も正方格子状に限ることはない。例えば、図１（ｂ）に示すように正六角形の導体片１０２を三角格子状に配置しても良い。
　また、図１１に示すように隣接する導体片１０２の辺同士が隙間領域１３０において互いに噛み合うインタディジタル構造を用いることも可能である。その場合、隣接する導体片１０２の対向する辺が長くなるため、直列容量Ｃの増大化が可能となる。よって、導体片１０２を小型化しても直列容量Ｃの値を保つことが可能となり、結果として導体片１０２の小型化が可能となる。
　一方、導体プレーン１０３の層には図９（ｂ）や図１０に示すようにスパイラルコイル１１６により形成された平面型インダクタンス要素１０６、島状電極１０５、導体プレーン１０３が同じ導体層に連続する１つのパターンとして形成されている。平面型インダクタンス要素１０６にある２つの端子のうち一方の第１端子１１９と島状電極１０５とが連続し、平面型インダクタンス要素１０６にあるもう一方の端子の第２端子１２９と導体プレーン１０３とが連続している。
　このように導体プレーン１０３、平面型インダクタンス要素１０６及び島状電極１０５を同じ導体層にパターニング形成することにより、導体層数を減らすことが可能となり、製造コストを抑えることが可能となる。
　図９（ｂ）、図１０の例では、平面型インダクタンス要素１０６をスパイラルコイル１１６により形成した例を示しているが、平面型インダクタンス要素１０６としてスパイラルコイル１１６以外を用いることも可能である。図１２は平面型インダクタンス要素１０６としてミアンダコイル１２６を用いた場合の導体プレーン１０３層のレイアウトを示す平面図である。このように、スパイラルコイル１１６の代わりにミアンダコイル１２６を用いても良い。また、スパイラルコイル１１６やミアンダコイル１２６を用いることで、並列インダクタンスＬの増大化が可能である。
　更に、図１３（ａ）、図１３（ｂ）は平面型インダクタンス要素１０６としてスパイラルコイル１１６やミアンダコイル１２６以外の線状の導体パターンを用いた場合の導体プレーン層を示す平面図である。図１３（ａ）は平面型インダクタンス要素１０６を直線の導体パターンにより形成した例を示す。また、図１３（ｂ）は平面型インダクタンス要素１０６を折れ線状の導体パターンにより形成した例を示す。
　また、導体プレーン１０３に設けられた開口部１０４の大きさを導体片１０２よりも小さくすることにより、導体プレーン１０３の電気抵抗の増加を防ぐことが可能となる。なお、ＥＢＧ構造は、多層プリント回路基板やＩＰＤの製造プロセスにより実現することが可能である。
　（第２の実施形態）
　図１４は本発明の第２の実施形態を示す断面図である。本実施形態では、ＥＢＧ素子２０１は、３つの導体層により構成される。３つの導体層は、導体片２０２の周期配列を構成する導体層、開口部２０４が周期的に設けられた導体プレーン２０３の導体層、平面型インダクタンス要素２０６が形成される導体層とからなる。
　導体片２０２の周期配列を構成する導体層と導体プレーン２０３との間には第１誘電体板２１８が介在し、導体プレーン２０３と平面型インダクタンス要素２０６が形成される層との間には第２誘電体板２２８が介在している。また、導体プレーン２０３は導体片２０２が形成される導体層と平面型インダクタンス要素２０６が形成される導体層との間の層に形成されている。導体プレーン２０３の各開口部２０４内には島状電極２０５が設けられており、導体プレーン２０３、島状電極２０５は同じ導体層で形成されている。
　図１５は図１４のＥＢＧ素子を構成する導体プレーン２０３のレイアウトを示す平面図である。平面型インダクタンス要素２０６が導体プレーン２０３とは別の層に形成されているため、図９（ｂ）に示す第１の実施形態と比較すると、スパイラルコイル１１６をなくしたレイアウトとなっている。第１及び第２誘電体板２１８と２２８には、図７と同様に例えば、エポキシ樹脂基板、セラミック基板等が用いられ、或いは、特に、何も設けなくて空気でもよい。
　各導体片２０２は図１４に示すように島状電極２０５と第１導体柱２１７により電気的に接続されている。島状電極２０５は図１４に示す最下層に形成された平面型インダクタンス要素２０６の２つの端子のうちの第１端子２１９とも第２導体柱２２７により電気的に接続されている。更に、平面型インダクタンス要素２０６にある２つの端子のうち他方の端子である第２端子２２９と導体プレーン２０３とが第３導体柱２３７により電気的に接続されている。
　本実施形態では、上述のような第１の実施形態の効果に加えて、平面型インダクタンス要素２０６を導体プレーン２０３とは別の層に形成することにより、導体層の数が増えるもののコイルの大型化が可能となり、並列インダクタンスＬの増大化が可能となる。平面型インダクタンス要素２０６には、スパイラルコイル１１６やミアンダコイル１２６等の線状パターンを用いることが可能である。
　更に、導体プレーン２０３に設けられた開口部２０４の大きさを導体片２０２よりも小さくすることにより、導体プレーン２０３の電気抵抗の増加を防ぐことが可能となる。なお、本実施形態においても第１の実施形態と同様に多層プリント回路基板やＩＰＤの製造プロセスにより実現可能である。
　（第３の実施形態）
　平面型インダクタンス要素のインダクタンスを増やす構造として平面型インダクタンス要素を絶縁性磁性層で覆うことも可能である。図１６（ａ）、図１６（ｂ）はそのような本発明の第３の実施形態を示すものである。図１６（ａ）は図１の実施形態に平面型インダクタンス要素を絶縁性磁性層で覆う構造を適用した場合の断面図である。図１６（ａ）では図７と同一部分には同一符号を付している。
　また、図１６（ｂ）は図１４の実施形態に平面型インダクタンス要素を絶縁性磁性層で覆う構造を適用した場合の断面図である。図１６（ｂ）では図１４と同一部分には同一符号を付している。
　まず、図７の第１の実施形態や図１４の第２の実施形態では、平面型インダクタンス要素１０６及び２０６を表面の導体層に形成することが可能な構造となっている。従って、図１６（ａ）に示すように平面型インダクタンス要素１０６を表面の導体層に形成した後、フェライトめっきにより平面型インダクタンス要素１０６を覆う絶縁性磁性層３０９を容易に形成することが可能であり、高周波特性に優れた絶縁性磁性層３０９を形成することが可能となる。
　また、図１６（ｂ）に示すように平面型インダクタンス要素２０６を表面の導体層に形成した後、同様にフェライトめっきにより平面型インダクタンス要素２０６を覆う絶縁性磁性層３０９を容易に形成可能であり、高周波特性に優れた絶縁性磁性層３０９を形成することが可能となる。
　本実施形態では、平面型インダクタンス要素１０６や２０６を絶縁性磁性層３０９で覆うことにより、平面型インダクタンス要素１０６や２０６のインダクタンス値が増加するため、並列インダクタンスＬの更なる増大化が可能となる。
　（第４の実施形態）
　直列容量Ｃを増やす構造として図１１に示すインタディジタル構造以外の構成でも可能である。図１７は本発明の第４の実施形態を示す平面図、図１８は図１７のＡ－Ａ線における断面図である。
　図１８に示すように本実施形態のＥＢＧ素子４０１は、導体片の周期配列が第１誘電体板４１８を介して２つの導体層によって形成されている。それぞれの導体片を図１８の上から順に第１層導体片（第１導体片となる）４１２、第２層導体片（第２導体片となる）４２２とすると、図１７に示すように第１層導体片４１２と第２層導体片４２２との間で重なり合う領域４３２が存在する。重なり合う領域４３２は第２層導体片４２２の周期配列から第１層導体片４１２を上下左右半周期ずらして周期配列することにより容易に形成することが可能である。
　上面から見た時に重なり合う領域４３２では第１層導体片４１２と第２層導体片４２２とが第１誘電体板４１８を介して対向する構造となるため、この重なり合う領域においては隣接する第１層導体片４１２と第２層導体片４２２間で容量が生じる。重なり合う領域４３２の面積を増やことにより、直列容量Ｃを増やすことが容易となるため、第１層導体片４１２及び第２層導体片４２２を小型化しても直列容量Ｃの値を保つことが可能となり、結果として第１層導体片４１２及び第２層導体片４２２の小型化が可能となる。
　また、図１７及び図１８において、４０３は導体プレーン、４０４は開口部、４０５は島状電極、４０６は平面型インダクタンス要素、４１７は第１導体柱、４２７は第２導体柱、４２８は第２誘電体板である。第１層導体片４１２は第１導体柱４１７で島状電極４０５と電気的に接続され、第２層導体片４２２は第２導体柱４２７で導体プレーン４０３と電気的に接続されている。島状電極４０５と導体プレーン４０３は平面型インダクタンス要素４０６を介して接続されている。
　ここで、第１層導体片４１２、及び第２層導体片４２２と導体プレーン４０３との電気的な接続方法としては、図１８とは逆に第１層導体片４１２を第１導体柱４１７で導体プレーン４０３と電気的に接続し、第２層導体片４２２を第２導体柱４２７で島状電極４０５と電気的に接続しても良い。また、第１層導体片４１２、第２層導体片４２２ともそれぞれ第１導体柱４１７、第２導体柱４２７を介して島状電極４０５と電気的に接続しても良い。これらの場合においては、いずれも島状電極４０５と導体プレーン４０３は平面型インダクタンス要素４０６を介して接続される。
　なお、第１誘電体板４１８としては高誘電率材料を用いたり、或いは第１誘電体板４１８の厚みを薄くすることにより、直列容量Ｃを増加させることも可能である。更に、本実施形態のＥＢＧ素子４０１を構成する第１層導体片４１２及び第２層導体片４２２のレイアウトとしては、図１７に示す正方形に限らず、正六角形の三角格子配列等でも良いことはもちろんである。
　（第５の実施形態）
　本発明のＥＢＧ素子は、アンテナの反射板として用いることが可能である。図１９は本発明の第１の実施形態のＥＢＧ素子を反射板として用いたパッチアンテナの一例を示す図である。パッチアンテナ５１０は反射板としてのＥＢＧ素子１０１、アンテナエレメント５１１及び給電線５２１より構成されている。
　パッチアンテナ５１０の使用周波数帯を反射板として用いるＥＢＧ素子のバンドギャップ周波数帯域内に収まるように設計することにより、表面波がＥＢＧ素子１０１中を伝播できなくなるため裏面放射が抑圧され、アンテナ特性の劣化を防止することが可能となる。また、パッチアンテナ以外のアンテナの反射板として第１の実施形態のＥＢＧ素子を用いることも可能である。
　図２０は本発明の第１の実施形態のＥＢＧ素子を反射板として用いた逆Ｌ型アンテナの一例を示す図である。パッチアンテナ５１０と同様に逆Ｌ型アンテナ５２０は反射板としてのＥＢＧ素子１０１、アンテナエレメント５１１及び給電線５２１より構成されている。逆Ｌ型アンテナ５２０の使用周波数帯を反射板として用いるＥＢＧ素子のバンドギャップ周波数帯域内に収まるように設計することにより、表面波がＥＢＧ素子１０１中を伝播できなくなるため、パッチアンテナ５１０の場合と同様に裏面放射が抑圧され、アンテナ特性の劣化を防止することが可能となる。
　また逆Ｌ型アンテナ５２０の場合には、ＥＢＧ素子１０１の反射板に対して電磁波が同相反射することにより、放射効率が向上し、且つ、アンテナエレメント５１１をＥＢＧ素子１０１表面に近接して配置することが可能となるため、逆Ｌ型アンテナ５２０全体の薄型化が可能となる。
　なお、図１９、図２０を用いた説明したアンテナの実施形態では、反射板として本発明の第１の実施形態のＥＢＧ素子１０１を用いているが、本発明の第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。
　（第６の実施形態）
　本発明のＥＢＧ素子によりコモンモードフィルタを構成することも可能である。図２１はそのような本発明の第１の実施形態のＥＢＧ素子を用いたチップ部品型コモンモードフィルタの一例を示す図である。図２１に示すチップ部品型コモンモードフィルタ６１０は、コモンモードフィルタとして機能するＥＢＧ素子１０１が基板６１１上に形成されており、層構成としては図７の断面図とは逆に下から順に導体片１０２を形成する層、導体プレーン１０３層となっている。
　基板６１１はＥＢＧ素子１０１の厚みが、例えば、１００ミクロンメートル以下の場合にＥＢＧ素子１０１を機械的に補強するためのものである。また２つのパッド６１２、６２２がそれぞれ導体プレーン１０３上の端部の２箇所に形成され、パッド６１２、６２２はＥＢＧ素子１０１の導体部と電気的に接続されている。
　導体層の層構成としては、図２１の例とは逆に下から順に導体プレーン１０３、導体片１０２を形成する層を基板６１１上に形成することも可能である。この場合、２つのパッド６１２、６２２はＥＢＧ素子１０１の端部の２箇所で且つ導体片１０２上に形成することにより、パッド６１２、６２２をＥＢＧ素子１０１の導体部と電気的に接続することが可能である。
　本実施形態のチップ部品型コモンモードフィルタ６１０は、例えば、ＩＰＤの製造プロセスを用い、基板６１１としてガラス基板等を使用して作製することが可能である。即ち、基板６１１上にＥＢＧ素子１０１及びパッド６１２、６２２を形成する導体及び誘電体を成膜することにより実現可能である。
　なお、図２１の例ではコモンモードフィルタとして機能するＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、本発明の第２乃至第４の実施形態のＥＢＧ構造を用いることも可能である。
　図２２及び図２３は本実施形態のチップ部品型コモンモードフィルタ６１０をＰＣＢ(printed-circuit board) ６１３上に実装した例を示す図である。図２２は平面図、図２３は図２２のＢ－Ｂ線における断面図を示す。図２２及び図２３に示す構成例では、ＰＣＢ６１３は分離された２つのグランドパターンの第１グランドパターン６１４と第２グランドパターン６２４を具備している。第１グランドパターン６１４と第２グランドパターン６２４はビア６１５を介してＰＣＢ６１３上のパッド６１６と電気的に接続されている。第１及び第２のグランドパターンはＰＣＢ６１３内のグランド層６０４を形成するものである。
　ここで、ＰＣＢ６１３上のパッド６１６とチップ部品型コモンモードフィルタ６１０の図２１に示すような第１パッド６１２及び第２パッド６２２（図２２及び図２３では図示せず）とをそれぞれ半田等により電気的に接続する。そうすることで、チップ部品型コモンモードフィルタ６１０はＰＣＢ６１３内の第１グランドパターン６１４と第２グランドパターン６２４との間に電気的に接続された形となる。
　このように図２１に示した実施形態のチップ部品型コモンモードフィルタ６１０を介してＰＣＢ６１３内の分離された２つのグランドパターンを電気的に接続することにより、一方のグランドパターンからもう一方のグランドパターンへのコモンモード電流の伝播を抑制することが可能となる。
　（第７の実施形態）
　本発明のＥＢＧ素子をＰＣＢ内部に設けることにより、コモンモードフィルタをＰＣＢに内蔵させることも可能である。図２４は本発明の第１の実施形態のＥＢＧ素子により構成されるコモンモードフィルタ７１０を内蔵したＰＣＢ７１３の一例を示す平面図、図２５は図２４のＣ－Ｃ線における断面図を示す。
　図２４に示すＰＣＢ７１３は２つのグランドパターンである第１グランドパターン７１４と第２グランドパターン７２４、ＥＢＧ素子１０１により構成されるコモンモードフィルタ７１０、ノイズ源となるデバイス７１５及びノイズの影響を受けやすいデバイス７２５を具備している。
　ノイズ源となるデバイス７１５のグランド端子が第１グランドパターン７１４と電気的に接続され、ノイズの影響を受けやすいデバイス７２５のグランド端子が第２グランドパターン７２４と電気的に接続されている。また、第１グランドパターン７１４と第２グランドパターン７２４がコモンモードフィルタ７１０を介して電気的に接続されている。
　その様子を示すのが図２５の断面図である。第１グランドパターン７１４と第２グランドパターン７２４が形成されているＰＣＢ７１３内のグランド層７０４にＥＢＧ素子１０１の導体プレーン１０３を配置し、ＰＣＢ７１３内のグランド層７０４とは別の層に導体片１０２の周期配列を配置することにより（図７参照）、ＰＣＢ７１３内にＥＢＧ素子１０１を設けることが可能である。
　ここで、グランド層７０４に形成されている第１グランドパターン７１４、第２グランドパターン７２４及びＥＢＧ素子１０１の導体プレーン１０３を連続したパターンとすることにより、ＥＢＧ素子１０１の導体プレーン１０３用の導体層を余分に設けることなく、コモンモードフィルタ７１０を介して第１グランドパターン７１４と第２グランドパターン７２４を電気的に接続することが可能となる。
　図２５に示す構造により、部品のフィルタを用いることなくノイズ源となるデバイス７１５側の第１グランドパターン７１４から第２グランドパターン７２４へのコモンモード電流の伝播を抑制することが可能となる。そのため、ノイズの影響を受けやすいデバイス７２５がコモンモード電流により受ける影響を抑えることが可能となる。
　図２４ではノイズの影響を受けやすいデバイス７２５をコモンモード電流から保護する目的でコモンモードフィルタ７１０をＰＣＢ７１３に内蔵する例を示しているが、ＰＣＢ７１３と接続するケーブルからのコモンモード放射を抑制する目的で、コモンモードフィルタ７１０を用いることも可能である。
　図２６は本発明の第１の実施形態のＥＢＧ素子を用いたコモンモードフィルタ７１０を内蔵する別のＰＣＢ７１３の例を示す平面図である。図２７は図２６のＤ－Ｄ線における断面図を示す。
　図２６に示すようにケーブル７１７と接続されたＰＣＢ７１３上のコネクタ７１６を囲うようにコネクタ７１６の周辺部に本実施形態のＥＢＧ素子により構成されるコモンモードフィルタ７１０が配置されている。ＰＣＢ７１３上のコネクタ７１６をＰＣＢ７１３の第２グランドパターン７２４と電気的に接続することにより、コネクタ７１６にケーブル７１７をつないだ時に、ケーブル７１７のグランドは第２グランドパターン７２４と電気的に接続されることになる。
ここで、コモンモードフィルタ７１０がなく、図２７における第１グランドパターン７１４と第２グランドパターン７２４が連続した導体プレーンである場合には、ＰＣＢ７１３の内部で発生したコモンモード電流Ｉが連続した導体プレーンを流れ、コネクタ７１６を経由してケーブル７１７へ伝播する。
　それに対して、所望の周波数帯域でバンドギャップが現れるＥＢＧ素子１０１を図２６に示すようにコネクタ７１６の周辺部に配置することにより、第１グランドパターン７１４を流れるコモンモード電流Ｉのコネクタ７１６への伝播が抑制されるため、ケーブル７１７への伝播も抑制される。結果としてケーブル７１７からの不要電磁波の発生を抑制することが可能となる。
　同時に外部の不要電磁波によりケーブル７１７のグランドにコモンモード電流Ｉが流れる場合も同様にＥＢＧ素子１０１によりコネクタ７１６から第１グランドパターン７１４側へのコモンモード電流Ｉの伝播も抑制される。よって、ＰＣＢ７１３内部の回路動作特性がコモンモード電流Ｉにより受ける影響を抑えることが可能となる。
　なお、図２４と図２５、及び図２６と図２７の例ではコモンモードフィルタ７１０として第１の実施形態のＥＢＧ素子１０１を用いているが、本発明の第２乃至第４の実施形態のＥＢＧ素子を用いても良い。
　（第８の実施形態）
　本発明のＥＢＧ素子を用いて平行平板導波路型ＥＢＧ素子を構成することも可能である。図２８はそのような本発明の第１の実施形態のＥＢＧ素子を用いた平行平板導波路型ＥＢＧ素子を示す断面図である。平行平板導波路型ＥＢＧ素子８１１は第１導体プレーン８１４、第１誘電体板８１８、および図７のＥＢＧ素子１０１により構成されている。
　第１導体プレーン８１４とＥＢＧ素子１０１の導体プレーン１０３の間の導体層にＥＢＧ素子１０１の導体片１０２の周期配列は設けられている。各導体片１０２とＥＢＧ素子１０１の導体プレーン１０３とを電気的に接続する導体柱１０７は層間ビアにより形成されている。なおここでは、ＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。
　更に、平行平板導波路型ＥＢＧ素子８１０の構成要素であるＥＢＧ素子に用いる導体柱として貫通ビアを用いることも可能である。図２９は導体柱として貫通ビア８２７を用いた場合の第１の実施形態のＥＢＧ素子１０１を構成要素とする平行平板導波路型ＥＢＧ素子の一例を示す。なおここでは、ＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。図２９において第１導体プレーン８１４のビア貫通部にクリアランス８２８を設けることによりＥＢＧ素子１０１と第１導体プレーン８１４とを電気的に非接触にすることが可能となる。これにより、第１導体プレーン８１４及び導体プレーン１０３を電気的に非接触にすることが可能となる。
　さらに、第１誘電体板８１８に高誘電率材料を用いたり、或いは第１誘電体板８１８の厚みを薄くすることにより、容量Ｃ１を増加させることも可能である。更に、本実施形態の平行平板導波路型ＥＢＧ素子８１０を構成する導体片１１２のレイアウトとしては、図９（ｂ）に示す正方形に限らず、正六角形の三角格子配列等でも良いことはもちろんである。
　（第９の実施形態）
本発明の平行平板導波路型ＥＢＧ素子を用いて電源ノイズ抑制フィルタを構成することも可能である。図３０及び図３１はそのような本発明の第８の実施形態の平行平板導波路型ＥＢＧ素子を用いた電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示すものである。図３０は平面図、図３１は図３０のＥ－Ｅ線における断面図である。
　図３１に示すようにＰＣＢ８１３内の第１導体プレーン８１４及び第２導体プレーン８２４のうちの一方が電源層、もう一方がグランド層となっている。ＰＣＢ８１３上にはノイズ源となるデバイス８１５、ノイズの影響を受けやすいデバイス８２５が実装されており、それぞれのデバイスは電源層及びグランド層と電気的に接続されている。ＰＣＢ８１３内の電源・グランド層間のうちの一部領域に電源ノイズ抑制フィルタ８１０が配置されている。
　電源ノイズ抑制フィルタ８１０は図２８の平行平板導波路型ＥＢＧ素子８１１により構成されている。平行平板導波路型ＥＢＧ素子８１１は第１導体プレーン８１４と図７のＥＢＧ素子１０１により構成されており、ＥＢＧ素子１０１の導体プレーン１０３はＰＣＢ８１３内の第２導体プレーン８２４層の一部分に形成され、ＥＢＧ素子１０１の導体片１０２の周期配列は第１導体プレーン８１４と第２導体プレーン８２４の間の導体層に設けられている。各導体片１０２とＥＢＧ素子１０１の導体プレーン１０３とを電気的に接続する導体柱１０７は層間ビアにより形成されている。
　なお、図３１に示す例においては、ＥＢＧ素子１０１の導体プレーン１０３が下層側の導体プレーン層である第２導体プレーン８２４に形成されているが、上層側の導体プレーン層である第１導体プレーン８１４にＥＢＧ素子１０１の導体プレーン１０３を形成してもよい。
電源ノイズ抑制フィルタ８１０の配置箇所は図３０、図３１に示すように電源ノイズ抑制フィルタ８１０によって第１導体プレーン８１４及び第２導体プレーン８２４がともにノイズ源となるデバイス８１５側とノイズの影響を受けやすいデバイス８２５側とに分離されるようなレイアウトとなっている。
　このように電源ノイズ抑制フィルタ８１０を配置することにより、ノイズ源となるデバイス８１５から電源・グランドをなす第１導体プレーン８１４と第２導体プレーン８２４の層間を伝播する電源ノイズを抑制することが可能となる。そして、ノイズの影響を受けやすいデバイス８２５の誤動作抑制、及びＰＣＢ８１３からの不要電磁放射を抑制することが可能となる。
　なお、電源ノイズ抑制フィルタ８１０の配置箇所は、図３０及び図３１の例では電源・グランド層間のうちの一部領域となっているが、第１導体プレーン８１４及び第２導体プレーン８２４全面に電源ノイズ抑制フィルタ８１０をレイアウトすることも可能である。この場合も、図３０及び図３１の例と同様にノイズ源となるデバイス８１５から電源・グランドをなす第１導体プレーン８１４と第２導体プレーン８２４の層間を伝播する電源ノイズを抑制することが可能となり、ノイズの影響を受けやすいデバイス８２５の誤動作抑制及びＰＣＢ８１３からの不要電磁放射を抑制することが可能となる。
　更に、図３２は電源ノイズ抑制フィルタ８１０を内蔵するＰＣＢの別の一例を示す断面図である。ノイズ源となるデバイス８１５側もしくはノイズの影響を受けやすいデバイス８２５を搭載するＰＣＢ８１３において、第１導体プレーン８１４と第２導体プレーン８２４により構成される平行平板の周囲に電源ノイズ抑制フィルタ８１０が配置されている。このようにノイズ源となるデバイス８１５側の周囲を電源ノイズ抑制フィルタ８１０で囲うことにより、ＰＣＢ８１３から外部への不要電磁放射を抑制することが可能となり、またノイズの影響を受けやすいデバイス８２５の周囲を電源ノイズ抑制フィルタ８１０で囲うことにより、外部からの不要電磁放射によりＰＣＢ８１３内部へ伝播する電源ノイズを抑制することが可能となる。
　また、本発明のＥＢＧ素子を用いた電源ノイズ抑制フィルタを半導体パッケージのインターポーザ内に構成することも可能である。図３３はそのような本発明のＥＢＧ素子を具備する電源ノイズ抑制フィルタを内蔵するインターポーザ８２３の一例を示す断面図である。
　図３３に示すようにインターポーザ８２３の第１導体プレーン８１４及び第２導体プレーン８２４のうちの一方が電源層、もう一方がグランド層となっている。インターポーザ８２３上には半導体チップ８３５が実装されており、電源層及びグランド層と電気的に接続されている。電源ノイズ抑制フィルタ８１０の層構成は図３０及び図３１に示す電源ノイズ抑制フィルタを内蔵するＰＣＢ８１３と同様である。インターポーザ８２３の電源・グランド層間全領域に電源ノイズ抑制フィルタ８１０が構成されている。
　これにより、半導体チップ８３５から電源・グランドをなす第１導体プレーン８１４と第２導体プレーン８２４の層間を伝播する電源ノイズを抑制することが可能となり、ＢＧＡ８１６を介してインターポーザ８２３と電気的に接続される外部回路への電源ノイズの伝播を抑制することが可能となる。
　同時に、外部回路からＢＧＡ８１６を介してインターポーザ８２３へ伝播する電源ノイズがインターポーザ８２３内の電源ノイズ抑制フィルタ８１０により半導体チップ８３５への伝播が抑制されるため、電源ノイズによる半導体チップ８３５の誤動作を抑制することが可能となる。
　また、図３３の例ではインターポーザ８２３の電源・グランド層間全領域に電源ノイズ抑制フィルタ８１０が構成されているが、ＰＣＢの場合同様、電源・グランド層間の一部分に電源ノイズ抑制フィルタ８１０を形成することも可能である。図３４は電源・グランド層間の一部分に電源ノイズ抑制フィルタ８１０を形成した例を示す。図３４において、インターポーザ８２３内の電源・グランド層と半導体チップ８３５との接続部８４０と、インターポーザ８２３内の電源・グランド層と外部回路との接続部８５０の間に電源ノイズ抑制フィルタ８１０が設けられている。このため、インターポーザ８２３内の電源ノイズ抑制フィルタ８１０により、半導体チップ８３５と外部回路間の電磁波伝播を抑制することが可能となる。
　なお、図３０と図３１、及びや図３３の例では電源ノイズ抑制フィルタ８１０の構成要素として用いるＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。
　更に、電源ノイズ抑制フィルタ８１０として図２９に示すような導体柱として貫通ビア８２７を用いた平行平板導波路型ＥＢＧ素子を用いることも可能である。図３４は導体柱として貫通ビア８２７を用いた場合の第１の実施形態のＥＢＧ素子１０１を構成要素とする電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示す。なおここでは、ＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。図３４において第１導体プレーン８１４のビア貫通部にクリアランス８２８を設けることによりＥＢＧ素子１０１と第１導体プレーン８１４とを電気的に非接触にすることが可能となる。これにより、第１導体プレーン８１４及び第２導体プレーン８２４のうちの一方を電源層、もう一方をグランド層に用いることができる。
　また、以上説明した各実施形態では、ＥＢＧ素子の導体片、導体プレーンの開口部、並列型インダクタンス要素等を二次元に周期配列した例を示したが、本発明は、これに限ることなく、一次元に周期配列しても同様の効果が得られる。
以上、本発明の代表的な実施形態について説明したが、本発明は、本願の請求の範囲によって規定される、その精神または主要な特徴から逸脱することなく、他の種々の形で実施することができる。そのため、前述した各実施形態は単なる例示にすぎず、限定的に解釈されるべきではない。本発明の範囲は特許請求の範囲によって示すものであって、明細書や要約書の記載には拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更はすべて本発明の範囲内のものである。

Claims (15)

  1. 周期配列された導体片と、前記導体片に対応して周期配列された開口部を有する導体プレーンと、前記導体プレーンの開口部内に配置された島状電極と、インダクタンス要素とを有し、
    　前記導体片と前記島状電極とが導体柱により電気的に接続され、且つ、前記島状電極と前記導体プレーンとが前記インダクタンス要素を介して接続されていることを特徴とする電磁バンドギャップ素子。
  2. 前記開口部の大きさは前記導体片より小さいことを特徴とする請求項１に記載の電磁バンドギャップ素子。
  3. 前記インダクタンス要素は、前記導体プレーンの開口部内に形成され、前記インダクタンス要素の一方の端子が前記導体プレーンに接続され、他方の端子が前記島状電極に接続されていることを特徴とする請求項１又は２に記載の電磁バンドギャップ素子。
  4. 前記インダクタンス要素は、前記導体プレーンとは別の層に形成され、前記インダクタンス要素の一方の端子が前記島状電極と、他方の端子が前記導体プレーンとそれぞれ導体柱により電気的に接続されていることを特徴とする請求項１又は２に記載の電磁バンドギャップ素子。
  5. 前記インダクタンス要素はスパイラルコイルであることを特徴とする請求項１乃至４のいずれか１項に記載の電磁バンドギャップ素子。
  6. 前記インダクタンス要素はミアンダコイルであることを特徴とする請求項１乃至４のいずれか１項に記載の電磁バンドギャップ素子。
  7. 前記インダクタンス要素が形成された導体層に隣接して絶縁性磁性層が配置されていることを特徴とする請求項１乃至６のいずれか１項に記載の電磁バンドギャップ素子。
  8. 前記導体片は、隣接する辺同士が互いに噛み合うインタディジタル構造をなしていることを特徴とする請求項１乃至７のいずれか１項に記載の電磁バンドギャップ素子。
  9. 前記導体片の周期配列が、第１層の第１導体片と第２層の第２導体片の２つの導体層で形成され、前記第１導体片と第２導体片との間で重なり合う領域が存在することを特徴とする請求項１乃至８のいずれか１項に記載の電磁バンドギャップ素子。
  10. 請求項１乃至９のいずれか１項に記載の電磁バンドギャップ素子を反射板として具備し、その使用周波数帯が前記電磁バンドギャップ素子のバンドギャップ周波数帯域に含まれることを特徴とするアンテナ。
  11. 前記アンテナはパッチアンテナであることを特徴とする請求項１０に記載のアンテナ。
  12. 前記アンテナは逆Ｆアンテナであることを特徴とする請求項１０に記載のアンテナ。
  13. 請求項１乃至９のいずれか１項に記載の電磁バンドギャップ素子により構成されるコモンモードフィルタ。
  14. 請求項１乃至９のいずれか１項に記載の電磁バンドギャップ素子と、第１導体プレーンとを有し、第１導体プレーンと電磁バンドギャップ素子間は電気的に絶縁されており、かつ電磁バンドギャップ素子を構成する導体片の周期配列は第１導体プレーンと電磁バンドギャップ素子を構成する導体プレーンの間の層に設けられていることを特徴とする平行平板導波路型電磁バンドギャップ素子。
  15. 請求項１４に記載の平行平板導波路型電磁バンドギャップ素子と、第１及び第２の導体プレーンからなる平行平板とを有し、前記平行平板の一部又は全てが、前記平行平板導波路型電磁バンドギャップ素子として形成されており、且つ、前記第１及び第２の導体プレーンのうちいずれか一方が電源に接続され、他方がグランドに接続されていることを特徴とする電源ノイズ抑制フィルタ。
    　
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