JP2014239261A

JP2014239261A - 配線基板

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Publication number: JP2014239261A
Application number: JP2014195319A
Authority: JP
Inventors: 学楠本; Manabu Kusumoto; 小林　直樹; Naoki Kobayashi; 小林　　直樹; 徳昭安道; Tokuaki Ando; 博鳥屋尾; Hiroshi Toyao
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-10-20
Filing date: 2014-09-25
Publication date: 2014-12-18
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Abstract

【課題】すでに設計されている配線基板にメタマテリアルの構造体を導入する場合において、メタマテリアルの構造体に不要なビアが接続し、メタマテリアルの特性が設計からずれることを抑制する。
【解決手段】ビア配置情報取得部は、複数の第１ビア２１２の配置を示すビア配置情報を取得する。第２導体情報取得部は、第２導体層２３０に繰り返し配置される複数の第２導体２３２の配置位置を示す第２導体情報を取得する。ビア抽出部は、複数の第２導体２３２別に、当該第２導体２３２と重なる第１ビア２１２を抽出ビアとして抽出する。ビア選択部は、複数の第２導体２３２別に、抽出ビアから予め定められた数の第１ビア２１２を選択ビアとして選択する。開口導入部は、複数の第２導体２３２それぞれに、ビア選択部によって選択されなかった抽出ビアと平面視で重なる第１開口２３４を導入する。
【選択図】図１

Description

本発明は、多層配線構造を有する配線基板の設計を支援する配線基板設計支援装置、配線基板設計方法、プログラム、及び配線基板に関する。

特定の構造を有する第２導体パターンを周期的に配置すること（以下、メタマテリアルと記載）で電磁波の伝播特性を制御できることが明らかになっている。メタマテリアルに関する先行技術としては、例えば特許文献１，２に記載の技術がある。特許文献１に記載の技術は、シート状の第２導体パターンの上方に島状の第２導体パターンを複数配置し、この島状の第２導体パターンそれぞれをビアでシート状の第２導体パターンに接続した構造、いわゆるマッシュルーム型のメタマテリアルに関するものである。

メタマテリアルは、ある特定の周波数帯において電磁波の伝播を抑制する、という特性を有している。このため、メタマテリアルとしての構造体を配線基板に導入することにより、配線基板の内部でノイズが伝播することを抑制できる、とされている（例えば特許文献３）

米国特許第６２６２４９５号明細書米国特許出願公開第２００７／０１７６８２７号明細書特開２００６−３０２９８６号公報

プリント基板やインターポーザなどの配線基板の配線構造は、その用途に合わせて設計されている。このため、ビアの位置を変更することは難しい。従って、すでに設計されている配線基板にメタマテリアルの構造体を導入する場合、ビアのレイアウトを変更せずにメタマテリアルの構造体を構築することが望ましい。しかしビアのレイアウトを変更しない場合、メタマテリアルの構造体に不要なビアが接続し、メタマテリアルの特性が設計からずれる可能性が出てくる。

本発明の目的は、すでに設計されている配線基板にメタマテリアルの構造体を導入する場合において、メタマテリアルの構造体に不要なビアが接続し、メタマテリアルの特性が設計からずれることを抑制できる配線基板設計支援装置、配線基板設計方法、プログラム、及び配線基板を提供することにある。

本発明によれば、第１導体層、第２導体層、及び前記第１導体層から前記第２導体層まで延伸する複数の第１ビアを有する配線基板を設計する配線基板設計支援装置であって、
前記複数の第１ビアは、一端側が前記第１導体層に位置する第１導体に接続しており、
前記複数の第１ビアの配置を示すビア配置情報を取得するビア配置情報取得手段と、
前記第２導体層に繰り返し配置される複数の第２導体の配置位置を示す第２導体情報を取得する第２導体情報取得手段と、
前記複数の第２導体別に、当該第２導体と重なる前記第１ビアを抽出ビアとして抽出するビア抽出手段と、
前記複数の第２導体別に、前記抽出ビアから予め定められた数の前記第１ビアを選択ビアとして選択するビア選択手段と、
前記複数の第２導体それぞれに、前記ビア選択手段によって選択されなかった前記抽出ビアと平面視で重なる第１開口を導入する開口導入手段と、
を備える配線基板設計支援装置が提供される。

本発明によれば、第１導体層、第２導体層、及び前記第１導体層から前記第２導体層まで延伸する複数の第１ビアを有する配線基板を設計する配線基板設計支援装置であって、
前記複数の第１ビアは、一端側が前記第１導体層に位置する第１導体に接続しており、
前記複数の第１ビアの配置を示すビア配置情報を取得するビア配置情報取得手段と、
前記第２導体層に繰り返し配置される複数の第２導体別に前記第２導体の配置可能領域を示している配置可能領域情報を取得する配置可能領域情報取得手段と、
前記複数の第２導体別に、当該第２導体の前記配置可能領域と重なる前記第１ビアを抽出ビアとして抽出するビア抽出手段と、
前記複数の第２導体別に、前記抽出ビアから予め定められた数の前記第１ビアを選択ビアとして選択するビア選択手段と、
前記第２導体が前記選択ビアに接続するように前記第２導体の配置を定める第２導体配置手段と、
を備える配線基板設計支援装置が提供される。

本発明によれば、第１導体層、第２導体層、及び前記第１導体層から前記第２導体層まで延伸する複数の第１ビアを有する配線基板を設計する配線基板設計方法であって、
前記複数の第１ビアは、一端側が前記第１導体層に位置する第１導体に接続しており、
前記複数の第１ビアの配置を示すビア配置情報を取得し、
前記第２導体層に繰り返し配置される複数の第２導体の配置位置を示す第２導体情報を取得し、
前記複数の第２導体別に、当該第２導体と重なる前記第１ビアを抽出ビアとして抽出し、
前記複数の第２導体別に、前記抽出ビアから予め定められた数の前記第１ビアを選択ビアとして選択し、
前記複数の第２導体それぞれに、前記選択ビアとして選択されなかった前記抽出ビアと平面視で重なる第１開口を導入する、配線基板設計方法が提供される。

本発明によれば、第１導体層、第２導体層、及び前記第１導体層から前記第２導体層まで延伸する複数の第１ビアを有する配線基板を設計する配線基板設計方法であって、
前記複数の第１ビアは、一端側が前記第１導体層に位置する第１導体に接続しており、
前記複数の第１ビアの配置を示すビア配置情報を取得し、
前記第２導体層に繰り返し配置される複数の第２導体別に前記第２導体の配置可能領域を示している第２導体情報を取得し、
前記複数の第２導体別に、当該第２導体の前記配置可能領域と重なる前記第１ビアを抽出ビアとして抽出し、
前記複数の第２導体別に、前記抽出ビアから予め定められた数の前記第１ビアを選択ビアとして選択し、
前記第２導体が前記選択ビアに接続するように前記第２導体の配置を定める配線基板設計方法が提供される。

本発明によれば、コンピュータを、第１導体層、第２導体層、及び前記第１導体層から前記第２導体層まで延伸する複数の第１ビアを有する配線基板を設計する配線基板設計装置として機能させるためのプログラムであって、
前記複数の第１ビアは、一端側が前記第１導体層に位置する第１導体に接続しており、
前記コンピュータに、
前記複数の第１ビアの配置を示すビア配置情報を取得する機能と、
前記第２導体層に繰り返し配置される複数の第２導体の配置位置を示す第２導体情報を取得する機能と、
前記複数の第２導体別に、当該第２導体と重なる前記第１ビアを抽出ビアとして抽出する機能と、
前記複数の第２導体別に、前記抽出ビアから予め定められた数の前記第１ビアを選択ビアとして選択する機能と、
前記複数の第２導体それぞれに、前記選択ビアとして選択されなかった前記抽出ビアと平面視で重なる第１開口を導入する機能と、
を実現させるプログラムが提供される。

本発明によれば、コンピュータを、第１導体層、第２導体層、及び前記第１導体層から前記第２導体層まで延伸する複数の第１ビアを有する配線基板を設計する配線基板設計装置として機能させるためのプログラムであって、
前記複数の第１ビアは、一端側が前記第１導体層に位置する第１導体に接続しており、
前記コンピュータに、
前記複数の第１ビアの配置を示すビア配置情報を取得する機能と、
前記第２導体層に繰り返し配置される複数の第２導体別に前記第２導体の配置可能領域を示している第２導体情報を取得する機能と、
前記複数の第２導体別に、当該第２導体の前記配置可能領域と重なる前記第１ビアを抽出ビアとして抽出する機能と、
前記複数の第２導体別に、前記抽出ビアから予め定められた数の前記第１ビアを選択ビアとして選択する機能と、
前記第２導体が前記選択ビアに接続するように前記第２導体の配置を定める機能と、
を実現させるプログラムが提供される。

本発明によれば、第１導体が設けられている第１導体層と、
平面視で前記第１導体と重なる領域に複数の第２導体が繰り返し設けられている第２導体層と、
一端側が前記第１導体に接続していて他端が前記第２導体層を貫通している複数の第１ビアと、
を備え、
前記複数の第２導体は、それぞれいずれかの前記第１ビアまたは第２ビアを介して前記第１導体に接続しており、
前記複数の第２導体の少なくとも一つは、第１の前記第１ビアと接続しており、かつ第２の前記第１ビアと重なる領域に開口を有している配線基板が提供される。

本発明によれば、第１導体が設けられている第１導体層と、
第２導体層と、
一端側が前記第１導体に接続していて他端が前記第２導体層を貫通している複数の第１ビアと、
前記第２配線層に繰り返し設けられ、一端がいずれかの前記第１ビアに接続しており、かつ当該第１ビア以外には接続していない複数の配線状の第２導体と、
を備え、
前記複数の第１ビアの一部には、前記第２導体が接続していない配線基板が提供される。

本発明によれば、すでに設計されている配線基板にメタマテリアルの構造体を導入する場合において、メタマテリアルの構造体に不要なビアが接続し、メタマテリアルの特性が設計からずれることを抑制できる。

第１の実施形態に係る電子装置の断面図である。図１に示した電子装置の上面図である。図１に示した配線基板の第３導体層の平面図である。図１に示した配線基板の第２導体層の平面図である。図１に示した配線基板の第１導体層の平面図である。配線基板の設計を支援する配線基板設計支援装置の機能構成を示すブロック図である。図６に示した配線基板設計支援装置を用いて配線基板を設計する方法を示すフローチャートである。図７に示す処理を行う前の状態において設計情報記憶部が記憶している設計データによる配線基板の構造を示す断面図である。図７に示した処理を説明するための配線基板の断面図である。図７に示した処理を説明するための配線基板の断面図である。図７に示した処理を説明するための配線基板の断面図である。図７のステップＳ４０の第１例を説明するための模式図である。図７のステップＳ４０の第２例を説明するための模式図である。図７のステップＳ４０の第３例を説明するための模式図である。図７のステップＳ４０の第４例を説明するための模式図である。第２の実施形態に係る電子装置の構成を示す断面図である。第３の実施形態に係る配線基板の第１導体層の構成を示す平面図である。第４の実施形態に係る配線基板の第２導体層の構成を示す平面図である。第５の実施形態に係る電子装置の構成を示す断面図である。図１９に示した電子装置の配線基板の第２導体層の平面図である。図１９における単位セルの等価回路図である。図１９に示した配線基板の設計を支援する配線基板設計支援装置の機能構成を示すブロック図である。図２２に示した配線基板設計支援装置を用いて配線基板を設計する方法を示すフローチャートである。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る電子装置の断面図である。この電子装置は配線基板２００を備えている。配線基板２００は、第１導体層２２０、第２導体層２３０、及び複数の第１ビア２１２を有している。第１導体層２２０には第１導体２２２が設けられており、第２導体層２３０には、複数の第２導体２３２が繰り返し、例えば周期的に設けられている。複数の第１ビア２１２は、一端側が第１導体層２２０に位置する第１導体２２２に接続しており、他端が第２導体層２３０を貫通している。複数の第２導体２３２は、それぞれいずれかの第１ビア２１２または第２ビア２１６を介して第１導体２２２に接続している。そして第２導体２３２の少なくとも一つ（例えば第２導体２３２ｂ）は、一端が第１の第１ビア２１２（例えば第１ビア２１２ｂ）に接続しており、かつ第２の第１ビア２１２（例えば第１ビア２１２ｃ）と重なる領域に第１開口２３４を有している。

配線基板２００は、さらに第３導体層２４０を備えている。第３導体層２４０は、第１導体層２２０を基準にしたときに第２導体層２３０と同一側に位置しており、平面視で第１導体２２２と重なる領域に第３導体２４２を有している。複数の第１ビア２１２は、配線基板２００の一面まで延伸している。第３導体２４２は、複数の第３開口２４４を有している。複数の第３開口２４４は、複数の第１ビア２１２を第３導体２４２に接触させずに通すため、平面視で複数の第１ビア２１２と重なる位置に設けられている。本実施形態において第１導体２２２はグラウンドプレーンであり、第３導体２４２は電源プレーンである。ただし電源プレーンとグラウンドプレーンは逆であってもよい。

このような構成において、第２導体２３２、第１導体２２２のうち第２導体２３２に対向している領域、並びに第２導体２３２及び第１導体２２２の双方に接続している第１ビア２１２又は第２ビア２１６によって、単位セル５００の少なくとも一部が構成されている。そして単位セル５００が繰り返し（例えば周期的）に配置されることにより、メタマテリアルとしての構造体が構成される。本図に示す例では、単位セル５００は、第２導体２３２、第１導体２２２のうち第２導体２３２に対向している領域、第２導体２３２及び第１導体２２２の双方に接続している第１ビア２１２、並びに第３導体２４２のうち第２導体２３２に対向している領域によって構成されており、いわゆるマッシュルーム構造を有している。具体的には、第１導体２２２が下側のプレーンに相当し、第３導体２４２が上側のプレーンに相当している。また第２導体２３２がマッシュルームの頭部に相当しており、第１ビア２１２がマッシュルームのインダクタンス部分に相当している。

ここで「繰り返し」単位セル５０を配置する場合、互いに隣り合う単位セル５０において、同一のビアの間隔（中心間距離）が、ノイズとして想定している電磁波の波長λの１／２以内となるようにするのが好ましい。また「繰り返し」には、いずれかの単位セル５０において構成の一部が欠落している場合も含まれる。また単位セル５０が２次元配列を有している場合には、「繰り返し」には単位セル５０が部分的に欠落している場合も含まれる。また「周期的」には、一部の単位セル５０において構成要素の一部がずれている場合や、一部の単位セル５０そのものの配置がずれている場合も含まれる。すなわち厳密な意味での周期性が崩れた場合においても、単位セル５０が繰り返し配置されている場合には、メタマテリアルとしての特性を得ることができるため、「周期性」にはある程度の欠陥が許容される。なおこれらの欠陥が生じる要因としては、単位セル５０の間に配線やビアを通す場合、既存の配線レイアウトにメタマテリアル構造を追加する場合において既存のビアやパターンによって単位セル５０が配置できない場合、製造誤差、及び既存のビアやパターンを単位セルの一部として用いる場合などが考えられる。

配線基板２００の一面には、電子素子の一例である半導体パッケージ３００が実装されている。半導体パッケージ３００のグラウンド端子３０２は、配線基板２００の一面に設けられた導体パターン２０２及び複数の第１ビア２１２を介して、第１導体２２２に接続している。また半導体パッケージ３００は、後述する電源端子３０１、導体パターン２０１、及び電源ビア２１１を介して、第３導体２４２に接続している。上記したように第１導体２２２はグラウンドプレーンであり、第３導体２４２は電源プレーンである。このため、半導体パッケージ３００がノイズ源となって電源プレーンである第３導体２４２にノイズが入ったり、逆に第３導体２４２を介して半導体パッケージ３００にノイズが伝播する可能性がある。これに対して本実施形態では、単位セル５００は、第２導体２３２、第１導体２２２のうち第２導体２３２に対向している領域、第２導体２３２及び第１導体２２２の双方に接続している第１ビア２１２、並びに第３導体２４２のうち第２導体２３２に対向している領域によって構成されている。このため、第３導体２４２を介してノイズが伝播することが抑制される。

図２は、図１に示した電子装置の上面図である。図１は、図２のＡ−Ａ´断面図に相当している。上記したように、配線基板２００の一面には半導体パッケージ３００が実装されている。半導体パッケージ３００は電源端子３０１、グラウンド端子３０２、及び信号端子３０３，３０４を有している。電源端子３０１は、導体パターン２０１を介して電源ビア２１１の一端に接続している。電源ビア２１１の他端側は図１に示した第３導体２４２に接続している。グラウンド端子３０２は、導体パターン２０２を介して第１ビア２１２の一端に接続している。信号端子３０３は、配線２０３ａ、電子素子（例えば抵抗素子又は容量素子などのアナログ阻止）４００、及び配線２０３ｂを介して他の第１ビア２１２の一端に接続している。信号端子３０４は配線２０４を介して図示しない信号ビアに接続している。

図３は、図１に示した配線基板２００の第３導体層２４０の平面図である。第３導体層２４０の第３導体２４２は電源プレーンであり、配線基板２００の一定の領域に渡ってシート状に形成されている。第３導体２４２には電源ビア２１１の他端側が接続している。また第３導体２４２は、信号ビア（図示せず）及び第１ビア２１２と重なる領域に第３開口２４４を有している。第３開口２４４が設けられることにより、信号ビア及び第１ビア２１２は、第３導体２４２と短絡することが防止される。

図４は、図１に示した配線基板２００の第２導体層２３０の平面図である。第２導体層２３０には、複数の第２導体２３２が格子を構成するように配置されている。本図に示す例において第２導体２３２は矩形（例えば正方形）を有している。そして第２導体２３２は、いずれかの第１ビア２１２と重なっている場合には第１ビア２１２を介して図１に示した第１導体２２２に接続しており、いずれの第１ビア２１２とも重なっていない場合には第２ビア２１６を介して第１導体２２２に接続している。第２ビア２１６は、第２導体２３２の中心と重なっている。また第２導体２３２は、信号ビア（図示せず）及び電源ビア２１１と重なっている領域に第１開口２３４を有している。第１開口２３４が設けられることにより、電源ビア２１１及び信号ビアは、第２導体２３２と短絡することが防止される。

なお一つの第２導体２３２は、予め定められた数（本図の例では一つ）の第１ビア２１２又は第２ビア２１６に接続すればよい。このため、第２導体２３２は、予め定められた数より多くの第１ビア２１２と重なっている場合には、予め定められた数の第１ビア２１２のみを接続させるために、余分の第１ビア２１２と重なる領域にも第１開口２３４を有している。

図５は、図１に示した配線基板２００の第１導体層２２０の平面図である。第１導体層２２０の第１導体２２２はグラウンドプレーンであり、配線基板２００の一定の領域に渡ってシート状に形成されている。第１導体２２２は平面視で第３導体２４２及び複数の第２導体２３２と重なっている。第１導体２２２には、第１ビア２１２及び第２ビア２１６が接続している。また第１導体２２２は、信号ビア（図示せず）及び電源ビア２１１と重なっている領域に開口２２４を有している。開口２２４が設けられることにより、電源ビア２１１及び信号ビアは、第１導体２２２と短絡することが防止される。

図６は、配線基板２００の設計を支援する配線基板設計支援装置の機能構成を示すブロック図である。配線基板設計支援装置は、ビア配置情報取得部３０、第２導体情報取得部４０、ビア抽出部５０、ビア選択部６０、及び開口導入部７０を備えている。ビア配置情報取得部３０は、複数の第１ビア２１２の配置を示すビア配置情報を取得する。第２導体情報取得部４０は、第２導体層２３０に繰り返し配置される複数の第２導体２３２の配置位置を示す第２導体情報を取得する。ビア抽出部５０は、複数の第２導体２３２別に、当該第２導体２３２と重なる第１ビア２１２を抽出ビアとして抽出する。ビア選択部６０は、複数の第２導体２３２別に、抽出ビアから予め定められた数の第１ビア２１２を選択ビアとして選択する。開口導入部７０は、複数の第２導体２３２それぞれに、ビア選択部６０によって選択されなかった抽出ビアと平面視で重なる第１開口２３４を導入する。

また配線基板設計支援装置は、第２導体選択部８０及び第２ビア導入部９０を有している。第２導体選択部８０は、複数の第２導体２３２のうち抽出ビアが選択されなかった第２導体２３２、すなわちいずれの第１ビア２１２も重なっていなかった第２導体２３２を選択する。第２ビア導入部９０は、第２導体選択部８０によって選択された第２導体２３２と第１導体２２２とを接続する第２ビアを配線基板に導入する処理を行う。

また配線基板設計支援装置は、設計情報記憶部１０及び第２導体情報記憶部２０を有している。設計情報記憶部１０は、配線基板２００の設計データを記憶している。設計情報記憶部１０が記憶している設計データは、ビア配置情報を含んでいる。また設計情報記憶部１０が記憶している設計データは、第２ビア導入部９０によって、複数の第２導体２３２、第１開口２３４、及び第２ビア２１６が導入された後の設計データに更新される。第２導体情報記憶部２０は、配線基板２００に導入すべき第２導体２３２の配置位置を示す第２導体情報を記憶している。

なお図６において、本発明の本質に関わらない部分の構成については省略してある。図６に示した配線基板設計支援装置の各構成要素は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。配線基板設計支援装置の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置には様々な変形例があることは、当業者には理解されるところである。そしてプログラムをコンピュータにインストールすることにより、図６に示した配線基板設計支援装置を構築することができるため、配線基板設計支援装置を容易に構築できる。

図７は、図６に示した配線基板設計支援装置を用いて配線基板２００を設計する方法を示すフローチャートである。図８は、図７に示す処理を行う前の状態において設計情報記憶部１０が記憶している設計データによる配線基板２００の構造を示す断面図である。図９〜図１１は、図７に示した処理を説明するための配線基板２００の断面図である。

図８の断面図に示すように、図７に示す処理を行う前の状態において、設計情報記憶部１０が記憶している設計データによる配線基板２００は、第１導体２２２、第３導体２４２、導体パターン２０１，２０２、配線２０３ａ，２０３ｂ，２０４、第１ビア２１２、及び第３開口２４４を備えている。

まず配線基板設計支援装置のビア配置情報取得部３０は、設計情報記憶部１０からビア配置情報を読み出し（図７のステップＳ１０）、第２導体情報取得部４０は、第２導体情報記憶部２０から第２導体情報を読み出す（図７のステップＳ２０）。

そしてビア抽出部５０は、第２導体情報に基づいて、複数の第２導体２３２を、配線基板２００の第２導体層２３０に導入する。そして複数の第２導体２３２別に、当該第２導体２３２と重なる第１ビア２１２を抽出ビアとして抽出する（図７のステップＳ３０及び図９）。図９に示す例では、第１ビア２１２ａ〜第１ビア２１２ｃが、抽出ビアとして抽出される。第２導体２３２ａには一つの第１ビア２１２ａのみが重なっているが、第２導体２３２ｂには、２つの第１ビア２１２ｂ、２１２ｃが重なっている。また第２導体２３２ｃには、いずれの第１ビア２１２も重なっていない。

そしてビア選択部６０は、複数の第２導体２３２別に、抽出ビアから予め定められた数の第１ビア２１２を選択ビアとして選択する（図７のステップＳ４０）。開口導入部７０は、複数の第２導体２３２それぞれに、ビア選択部６０によって選択されなかった抽出ビアと平面視で重なる位置に第１開口２３４を導入する（図７のステップＳ５０及び図１０）。図１０に示す例では、第１ビア２１２ａが第２導体２３２ａに対する選択ビアとして選択され、第１ビア２１２ｂが第２導体２３２ｂに対する選択ビアとして選択される。また第１ビア２１２ｃは抽出ビアとして抽出されたが選択ビアとしては選択されていない。このため、第２導体２３２ｂには、第１ビア２１２ｃと平面視で重なる位置に第１開口２３４が導入される。

また第２導体選択部８０は、複数の第２導体２３２のうち抽出ビアが選択されなかった第２導体２３２を選択する（図７のステップＳ６０）。そして第２ビア導入部９０は、第２導体選択部８０によって選択された第２導体２３２と第１導体とを接続する第２ビア２１６を配線基板に導入する処理を行う（図７のステップＳ７０及び図１１）。図１１に示す例では、第２導体２３２ｃが第２導体選択部８０によって選択される。そして第２導体２３２ｃに対して第２ビア２１６が導入される。第２ビア２１６が導入される領域は、例えば平面視で半導体パッケージ３００と重なる領域である。

その後第２ビア導入部９０は、設計情報記憶部１０が記憶している設計データを、複数の第２導体２３２、第１開口２３４、及び第２ビア２１６が導入された後の設計データに更新する（図７のステップＳ８０）。

図１２は、ビア選択部６０が選択ビアを選択する処理（図７のステップＳ４０）の第１例を説明するための模式図である。この例では、ビア選択部６０は、抽出ビアのうち基準位置に最も近い一つの第１ビア２１２を、選択ビアとして選択する。

図１３は、ビア選択部６０が選択ビアを選択する処理（図７のステップＳ４０）の第２例を説明するための模式図である。この例では、第２導体２３２の平面形状は多角形、例えば正方形である。そしてビア選択部６０は、抽出ビアのうち上記した多角形のいずれかの角からの距離が最も小さい一つの第１ビア２１２を、選択ビアとして選択する。本図に示す例では、図中上側の第１ビア２１２から図中右上の角までの距離が最も小さい。このため、図中上側の第１ビア２１２が選択ビアとして選択される。

図１４は、ビア選択部６０が選択ビアを選択する処理（図７のステップＳ４０）の第３例を説明するための模式図である。この例では、基準位置は複数ある。そしてビア選択部６０は、複数の基準位置それぞれについて、その基準位置から最も近い第１ビア２１２を選択ビアとして選択する。本図に示す例では、第２導体２３２は正方形であり、互いに対向する２辺の中心の近くに基準位置が設定されている。そしてこれら２つの基準位置それぞれについて、最も近い第１ビア２１２が選択ビアとして選択され、２つの基準位置のほぼ中間に位置する第１ビア２１２の周囲に第１開口２３４が導入されている。

図１５は、ビア選択部６０が選択ビアを選択する処理（図７のステップＳ４０）の第４例を説明するための模式図である。この例では、ビア選択部６０は複数の第１ビア２１２を選択ビアとして選択する。具体的には、基準位置は複数、例えば選択ビアの数と同数設定されている。そしてビア選択部６０は、抽出ビアそれぞれに対して、複数の基準位置それぞれからの距離の合計値を算出する。そしてこれらの合計値が小さい順に選択ビアを選択する。本図に示す例では、選択ビア及び基準位置はそれぞれ２つである。そして図中最も上に位置する第１ビア２１２以外の第１ビア２１２が、選択ビアとして選択されている。

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、既存の第１ビア２１２の一部を選択して構造体を構成している。ここで、構造体を構成しない第１ビア２１２が第２導体２３２と導通すると、構造体のメタマテリアルとしての特性が設計からずれるため、好ましくない。これに対して本実施形態では、第２導体２３２のうち構造体を構成しない第１ビア２１２と重なる領域には、第１開口２３４が導入される。このためすでに設計されている配線基板にメタマテリアルの構造体を導入する場合において、不要な第１ビア２１２がメタマテリアルの構造体に接続し、メタマテリアルの特性が設計からずれることを抑制できる。またすでに設計されている配線基板にメタマテリアルの構造体を導入することができるため、過去の配線基板の設計データを有効活用することができる。従って、配線基板２００の設計コストを低くすることができる。

また本実施形態では、第２ビア導入部９０が、いずれの第１ビア２１２とも重ならない第２導体２３２に対して第２ビア２１６を導入している。従って、単位セル５００を構成しない第２導体２３２が生じることを抑制できる。このため、所望の領域に確実に構造体を導入することができる。

（第２の実施形態）
図１６は、第２の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る電子装置は、以下の点を除いて第１の実施形態に係る電子装置と同様の構成である。

まず、配線基板２００の第２導体層２３０は第３導体層２４０よりも、配線基板２００の一面側に位置している。そして第３導体２４２には、平面視で第２ビア２１６と重なる領域に開口２４６を有している。開口２４６は、第２ビア導入部９０が第２ビア２１６を導入するときに、第３導体２４２に導入する。開口２４６が導入されることにより、第２ビア２１６が第３導体２４２と短絡することが防止される。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２導体２３２がシート状の第３導体２４２より上部に位置しているため、ビア２１６の長さ、及びビア２１２のうち第１導体２２２と第２導体２３２とを接続している部分の長さが、それぞれ第１の実施形態より長くなる。このため、インダクタンスが大きくなり、構造体が有するバンドギャップ周波数帯を低周波数側にシフトさせることができる。

（第３の実施形態）
図１７は、第３の実施形態に係る配線基板２００の第１導体層２２０の構成を示す平面図である。本実施形態は、第１導体層２２０の第１導体２２２に複数の第２開口２２５及び複数の配線２２６が設けられている点を除いて、第１の実施形態と同様である。第２開口２２５及び配線２２６は、第１導体２２２を選択的に除去することにより形成されている。

第２開口２２５は、第１ビア２１２のうち選択ビアとして選択されたビア、及び第２ビア２１６それぞれに対して設けられており、これらビアを内側に含むように設けられている。配線２２６は、一端が第１ビア２１２又は第２ビア２１６に接続しており、他端が第１導体２２２（第２開口２２５の縁）に接続している。

本実施形態では第２ビア導入部９０が開口導入部として機能する。すなわち第２ビア導入部９０は、第１導体２２２のうち、選択ビアとして選択された第１ビア２１２の周囲に位置する部分、及び第２ビア２１６の周囲に位置する部分を選択的に除去する処理を行うことにより、第２開口２２５及び配線２２６を導入する。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また配線２２６が第２ビア２１６とともにマッシュルーム構造のメタマテリアルのインダクタンス部分として機能する。このため、マッシュルーム構造のメタマテリアルにおけるインダクタンスを大きくすることができる。このインダクタンスが大きくなると、メタマテリアルが有するバンドギャップ周波数帯を低周波側にシフトする。

（第４の実施形態）
図１８は、第４の実施形態に係る配線基板２００の第２導体層２３０の構成を示す平面図である。本実施形態は、第２導体層２３０の第２導体２３２に複数の第２開口２３５及び複数の配線２３６が設けられている点を除いて、第１〜第３の実施形態のいずれかと同様である。第２開口２３５及び配線２３６は、第２導体２３２を選択的に除去することにより形成されている。第２開口２３５及び配線２３６の配置および形状は、第３の実施形態における第２開口２２５及び配線２２６の配置および形状と同様である。

本実施形態では第２ビア導入部９０が開口導入部として機能する。すなわち第２ビア導入部９０は、第２導体２３２のうち、選択ビアとして選択された第１ビア２１２の周囲に位置する部分、及び第２ビア２１６の周囲に位置する部分を選択的に除去する処理を行うことにより、第２開口２３５及び配線２３６を導入する。

本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また、電源パターンやグラウンドパターンを構成しない第２導体２３２に第２開口２３５及び配線２３６を導入しているため、電源パターンやグラウンドパターンに第２開口や配線を導入する場合と比較して、電源電位及びグラウンド電位の安定性が高くなる。

（第５の実施形態）
図１９は、第５の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図１に相当している。図２０は、図１９に示した電子装置の配線基板２００の第２導体層２３０の平面図である。この電子装置は、第２導体層２３０に、第２導体２３２ではなく第２導体２３３を有している点を除いて、第１の実施形態に係る電子装置と同様の構成である。

本実施形態において、第２導体層２３０は複数の配置可能領域２３７に区画されている。配置可能領域２３７には、第２導体２３３が一つずつ設けられている。第２導体２３３は、選択ビアとして選択された第１ビア２１２、及び第２ビア２１６それぞれに対して設けられている。第２導体２３３は配線状の導体であり、一端が第１ビア２１２又は第２ビア２１６に接続されており、他端が開放端となっている。第２導体２３３は第１ビア２１２又は第２ビア２１６以外には接続していない。また第１ビア２１２のうち選択ビアとして選択されていない第１ビア２１２には、第２導体２３３が設けられていない。本図に示す例では、単位セル５００は、第２導体２３３、第１導体２２２のうち第２導体２３２に対向している領域、第２導体２３２及び第１導体２２２の双方に接続している第１ビア２１２、並びに第３導体２４２のうち第２導体２３２に対向している領域によって構成されている。第２導体２３３は、オープンスタブとして機能する。

図２１は、図１９における単位セル５００の等価回路図である。本図に示すように、第３導体２４２と第１導体２２２の間には寄生容量Ｃ_Ｒが形成される。また第３導体２４２にはインダクタンスＬ_Ｒが形成される。また上記したように、第２導体２３３はオープンスタブとして機能しており、第１導体２２２のうち第２導体２３３に対向する部分と第２導体２３３とが伝送線路２５０、例えばマイクロストリップ線路を形成している。伝送線路２５０の他端は開放端になっている。

そして構造体を伝播する電磁波の特性は、インダクタンスＬ_Ｒに基づいた直列インピーダンスＺと、伝送線路２５０及び寄生容量Ｃ_Ｒに基づいたアドミタンスＹによって決まる。より詳細には、伝送線路２５０の入力アドミタンスは、伝送線路２５０の線路長（すなわち第２導体２３３の長さ）および伝送線路２５０の実効誘電率により決まる。ある周波数における伝送線路２５０の入力アドミタンスは伝送線路２５０の線路長および実効誘電率により、容量性もしくは誘導性となる。通常、伝送線路２５０の実効誘電率は、導波路を構成する誘電体材料により決まってしまう。これに対して伝送線路２５０の線路長には自由度があり、所望の帯域においてアドミタンスＹが誘導性となるように伝送線路２５０の線路長を設計することが可能である。

そして、単位セル５００の等価回路図において、伝送線路２５０の線路長を長くすることにより、バンドギャップが低周波側にシフトする。一般に、単位セル５００のサイズを小型化するとバンドギャップ帯域は高周波側にシフトするが、伝送線路２５０の線路長を長くすることにより、バンドギャップの下限周波数を変えずに単位セル５００のサイズを小型化することが可能となる。

図２２は、図１９に示した配線基板２００の設計を支援する配線基板設計支援装置の機能構成を示すブロック図である。この配線基板設計支援装置は、以下の点を除いて、図６に示した配線基板設計支援装置と同様の構成である。まず、第２導体情報記憶部２０の代わりに配置可能領域情報記憶部２２を有しており、第２導体情報取得部４０の代わりに配置可能領域情報取得部４２を有している。また第２導体選択部８０の代わりに配置可能領域選択部８２を有している。また開口導入部７０を有していない。また、第２導体配置部７２を有している。

配置可能領域情報記憶部２２は、配置可能領域情報を記憶している。配置可能領域情報は、第２導体層２３０に繰り返し配置される複数の第２導体２３３別に、第２導体２３３の配置可能領域２３７の位置及び形状を示している。配置可能領域情報取得部４２は、配置可能領域情報記憶部２２から配置可能領域情報を読み出す。ビア抽出部５０は、複数の第２導体２３３別に、当該第２導体２３３の配置可能領域２３７と重なる第１ビア２１２を抽出ビアとして抽出する。ビア選択部６０は、複数の第２導体２３３別に、抽出ビアから予め定められた数の第１ビア２１２を選択ビアとして選択する。そして第２導体配置部７２は、第２導体２３３が、例えば一端において選択ビアとしての第１ビア２１２に接続するように、第２導体２３３の配置を定める。

また本実施形態において、配置可能領域選択部８２は、複数の配置可能領域２３７のうち抽出ビアが選択されなかった配置可能領域２３７を選択する。第２ビア導入部９０は、配置可能領域選択部８２によって選択された配置可能領域２３７に、第２導体２３３と第１導体２２２とを接続するための第２ビア２１６を導入する。そして第２導体配置部７２は、配置可能領域選択部８２によって選択された配置可能領域２３７において、第２導体２３３が、例えば一端において第２ビア２１６に接続するように第２導体２３３の配置を定める。

図２３は、図２２に示した配線基板設計支援装置を用いて配線基板２００を設計する方法を示すフローチャートである。図２２に示す処理を行う前の状態において、設計情報記憶部１０が記憶している設計データによる配線基板２００は図８に示した状態にある。

まず配線基板設計支援装置のビア配置情報取得部３０は、設計情報記憶部１０からビア配置情報を読み出し（ステップＳ１２）、配置可能領域情報取得部４２は、配置可能領域情報記憶部２２から配置可能領域情報を読み出す（ステップＳ２２）。

そしてビア抽出部５０は、配置可能領域情報に基づいて、複数の配置可能領域２３７を、配線基板２００の第２導体層２３０に導入する。そして複数の配置可能領域２３７別に、当該第２導体２３２と重なる第１ビア２１２を抽出ビアとして抽出する（ステップＳ３２）。図１９に示す例では、第１ビア２１２ａ〜第１ビア２１２ｃが、抽出ビアとして抽出される。

そしてビア選択部６０は、複数の配置可能領域２３７別に、抽出ビアから予め定められた数（例えば一つ）の第１ビア２１２を選択ビアとして選択する（ステップＳ４２）。

また配置可能領域選択部８２は、複数の配置可能領域２３７のうち抽出ビアが選択されなかった配置可能領域２３７を選択する（ステップＳ５２）。そして第２ビア導入部９０は、配置可能領域選択部８２によって選択された配置可能領域２３７に対して第２ビア２１６を配線基板に導入する処理を行う（ステップＳ６２）。第２ビア２１６が導入される領域は、例えば平面視で半導体パッケージ３００と重なる領域である。

そして第２導体配置部７２は、第２導体２３３の配置が選択ビアとしての第１ビア２１２に接続するように、第２導体２３３を導入する。また第２導体配置部７２は、配置可能領域選択部８２によって選択された配置可能領域２３７において、第２導体２３３が、例えば一端において第２ビア２１６に接続するように第２導体２３３を導入する（ステップＳ７２）。

その後第２導体配置部７２は、設計情報記憶部１０が記憶している設計データを、複数の第２導体２３７及び第２ビア２１６が導入された後の設計データに更新する（ステップＳ８２）。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１の実施形態とは異なる構造を有するメタマテリアルを配線基板２００に導入することができる。このメタマテリアルは、第２導体層２３０に島状の第２導体２３２ではなく配線状の第２導体２３３を有している。このため、第２導体層２３０に、第２導体２３３の隙間を這うように信号線を引き回すことができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば上記した各実施形態では、配線基板２００には半導体パッケージ３００などが搭載されたが、配線基板２００は半導体チップが搭載されるインターポーザ基板であってもよい。

１０設計情報記憶部
２０第２導体情報記憶部
２２配置可能領域情報記憶部
３０ビア配置情報取得部
４０第２導体情報取得部
４２配置可能領域情報取得部
５０ビア抽出部
６０ビア選択部
７０開口導入部
７２第２導体配置部
８０第２導体選択部
８２配置可能領域選択部
９０第２ビア導入部
２００配線基板
２０１導体パターン
２０２導体パターン
２０３ａ配線
２０３ｂ配線
２０４配線
２１１電源ビア
２１２第１ビア
２１２ａ第１ビア
２１２ｂ第１ビア
２１２ｃ第１ビア
２１６第２ビア
２２０第１導体層
２２２第１導体
２２４開口
２２５第２開口
２２６配線
２３０第２導体層
２３２第２導体
２３２ａ第２導体
２３２ｂ第２導体
２３２ｃ第２導体
２３３第２導体
２３４第１開口
２３６配線
２３７配置可能領域
２４０第３導体層
２４２第３導体
２４４第３開口
２４６開口
２５０伝送線路
３００半導体パッケージ
３０１電源端子
３０２グラウンド端子
３０３信号端子
３０４信号端子
５００単位セル

Claims

第１導体が設けられている第１導体層と、
平面視で前記第１導体と重なる領域に複数の第２導体が繰り返し設けられている第２導体層と、
一端側が前記第１導体に接続していて他端が前記第２導体層を貫通している複数の第１ビアと、
を備え、
前記複数の第２導体は、それぞれいずれかの前記第１ビアまたは第２ビアを介して前記第１導体に接続しており、
前記複数の第２導体の少なくとも一つは、第１の前記第１ビアと接続しており、かつ第２の前記第１ビアと重なる領域に開口を有している配線基板。
第１導体が設けられている第１導体層と、
第２導体層と、
一端側が前記第１導体に接続していて他端が前記第２導体層を貫通している複数の第１ビアと、
前記第２配線層に繰り返し設けられ、一端がいずれかの前記第１ビアに接続しており、かつ当該第１ビア以外には接続していない複数の配線状の第２導体と、
を備え、
前記複数の第１ビアの一部には、前記第２導体が接続していない配線基板。
請求項１または２に記載の配線基板において、
前記第１導体層を基準にしたときに前記第２導体層と同一側に位置する第３導体層を有しており、
前記第３導体層は、平面視で前記第１導体と重なる領域に第３導体を有しており、
前記複数の第１ビアは、前記配線基板の一面まで延伸しており、
前記第３導体は、平面視で前記複数の第１ビアと重なる複数の第３開口を有している配線基板。
請求項３に記載の配線基板において、
一面に実装された電子素子を備え、
前記電子素子は、前記第１ビアの少なくとも一つに接続している配線基板。