JP5660044B2 - 配線基板設計支援装置、配線基板設計方法、及びプログラム - Google Patents
配線基板設計支援装置、配線基板設計方法、及びプログラム Download PDFInfo
- Publication number
- JP5660044B2 JP5660044B2 JP2011537116A JP2011537116A JP5660044B2 JP 5660044 B2 JP5660044 B2 JP 5660044B2 JP 2011537116 A JP2011537116 A JP 2011537116A JP 2011537116 A JP2011537116 A JP 2011537116A JP 5660044 B2 JP5660044 B2 JP 5660044B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- vias
- wiring board
- conductor layer
- board design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
- H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09718—Clearance holes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Structure Of Printed Boards (AREA)
Description
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記複数の第1ビアの配置を示すビア配置情報を取得するビア配置情報取得手段と、
前記第2導体層に繰り返し配置される複数の第2導体の配置位置を示す第2導体情報を取得する第2導体情報取得手段と、
前記複数の第2導体別に、当該第2導体と重なる前記第1ビアを抽出ビアとして抽出するビア抽出手段と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択するビア選択手段と、
前記複数の第2導体それぞれに、前記ビア選択手段によって選択されなかった前記抽出ビアと平面視で重なる第1開口を導入する開口導入手段と、
を備える配線基板設計支援装置が提供される。
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記複数の第1ビアの配置を示すビア配置情報を取得するビア配置情報取得手段と、
前記第2導体層に繰り返し配置される複数の第2導体別に前記第2導体の配置可能領域を示している配置可能領域情報を取得する配置可能領域情報取得手段と、
前記複数の第2導体別に、当該第2導体の前記配置可能領域と重なる前記第1ビアを抽出ビアとして抽出するビア抽出手段と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択するビア選択手段と、
前記第2導体が前記選択ビアに接続するように前記第2導体の配置を定める第2導体配置手段と、
を備える配線基板設計支援装置が提供される。
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記複数の第1ビアの配置を示すビア配置情報を取得し、
前記第2導体層に繰り返し配置される複数の第2導体の配置位置を示す第2導体情報を取得し、
前記複数の第2導体別に、当該第2導体と重なる前記第1ビアを抽出ビアとして抽出し、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択し、
前記複数の第2導体それぞれに、前記選択ビアとして選択されなかった前記抽出ビアと平面視で重なる第1開口を導入する、配線基板設計方法が提供される。
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記複数の第1ビアの配置を示すビア配置情報を取得し、
前記第2導体層に繰り返し配置される複数の第2導体別に前記第2導体の配置可能領域を示している第2導体情報を取得し、
前記複数の第2導体別に、当該第2導体の前記配置可能領域と重なる前記第1ビアを抽出ビアとして抽出し、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択し、
前記第2導体が前記選択ビアに接続するように前記第2導体の配置を定める配線基板設計方法が提供される。
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記コンピュータに、
前記複数の第1ビアの配置を示すビア配置情報を取得する機能と、
前記第2導体層に繰り返し配置される複数の第2導体の配置位置を示す第2導体情報を取得する機能と、
前記複数の第2導体別に、当該第2導体と重なる前記第1ビアを抽出ビアとして抽出する機能と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択する機能と、
前記複数の第2導体それぞれに、前記選択ビアとして選択されなかった前記抽出ビアと平面視で重なる第1開口を導入する機能と、
を実現させるプログラムが提供される。
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記コンピュータに、
前記複数の第1ビアの配置を示すビア配置情報を取得する機能と、
前記第2導体層に繰り返し配置される複数の第2導体別に前記第2導体の配置可能領域を示している第2導体情報を取得する機能と、
前記複数の第2導体別に、当該第2導体の前記配置可能領域と重なる前記第1ビアを抽出ビアとして抽出する機能と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択する機能と、
前記第2導体が前記選択ビアに接続するように前記第2導体の配置を定める機能と、
を実現させるプログラムが提供される。
平面視で前記第1導体と重なる領域に複数の第2導体が繰り返し設けられている第2導体層と、
一端側が前記第1導体に接続していて他端が前記第2導体層を貫通している複数の第1ビアと、
を備え、
前記複数の第2導体は、それぞれいずれかの前記第1ビアまたは第2ビアを介して前記第1導体に接続しており、
前記複数の第2導体の少なくとも一つは、第1の前記第1ビアと接続しており、かつ第2の前記第1ビアと重なる領域に開口を有している配線基板が提供される。
第2導体層と、
一端側が前記第1導体に接続していて他端が前記第2導体層を貫通している複数の第1ビアと、
前記第2配線層に繰り返し設けられ、一端がいずれかの前記第1ビアに接続しており、かつ当該第1ビア以外には接続していない複数の配線状の第2導体と、
を備え、
前記複数の第1ビアの一部には、前記第2導体が接続していない配線基板が提供される。
図1は、第1の実施形態に係る電子装置の断面図である。この電子装置は配線基板200を備えている。配線基板200は、第1導体層220、第2導体層230、及び複数の第1ビア212を有している。第1導体層220には第1導体222が設けられており、第2導体層230には、複数の第2導体232が繰り返し、例えば周期的に設けられている。複数の第1ビア212は、一端側が第1導体層220に位置する第1導体222に接続しており、他端が第2導体層230を貫通している。複数の第2導体232は、それぞれいずれかの第1ビア212または第2ビア216を介して第1導体222に接続している。そして第2導体232の少なくとも一つ(例えば第2導体232b)は、一端が第1の第1ビア212(例えば第1ビア212b)に接続しており、かつ第2の第1ビア212(例えば第1ビア212c)と重なる領域に第1開口234を有している。
図16は、第2の実施形態に係る電子装置の構成を示す断面図であり、第1の実施形態における図1に相当している。本実施形態に係る電子装置は、以下の点を除いて第1の実施形態に係る電子装置と同様の構成である。
図17は、第3の実施形態に係る配線基板200の第1導体層220の構成を示す平面図である。本実施形態は、第1導体層220の第1導体222に複数の第2開口225及び複数の配線226が設けられている点を除いて、第1の実施形態と同様である。第2開口225及び配線226は、第1導体222を選択的に除去することにより形成されている。
図18は、第4の実施形態に係る配線基板200の第2導体層230の構成を示す平面図である。本実施形態は、第2導体層230の第2導体232に複数の第2開口235及び複数の配線236が設けられている点を除いて、第1〜第3の実施形態のいずれかと同様である。第2開口235及び配線236は、第2導体232を選択的に除去することにより形成されている。第2開口235及び配線236の配置および形状は、第3の実施形態における第2開口225及び配線226の配置および形状と同様である。
図19は、第5の実施形態に係る電子装置の構成を示す断面図であり、第1の実施形態における図1に相当している。図20は、図19に示した電子装置の配線基板200の第2導体層230の平面図である。この電子装置は、第2導体層230に、第2導体232ではなく第2導体233を有している点を除いて、第1の実施形態に係る電子装置と同様の構成である。
Claims (16)
- 第1導体層、第2導体層、及び前記第1導体層から前記第2導体層まで延伸する複数の第1ビアを有する配線基板を設計する配線基板設計支援装置であって、
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記複数の第1ビアの配置を示すビア配置情報を取得するビア配置情報取得手段と、
前記第2導体層に繰り返し配置される第2導体の配置位置を示す第2導体情報を取得する第2導体情報取得手段と、
前記複数の第2導体別に、当該第2導体と重なる前記第1ビアを抽出ビアとして抽出するビア抽出手段と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択するビア選択手段と、
前記複数の第2導体それぞれに、前記ビア選択手段によって選択されなかった前記抽出ビアと平面視で重なる第1開口を導入する開口導入手段と、
を備える配線基板設計支援装置。 - 請求項1に記載の配線基板設計支援装置において、
前記複数の第2導体のうち前記抽出ビアが抽出されなかった前記第2導体を選択する第2導体選択手段と、
前記第2導体選択手段によって選択された前記第2導体と前記第1導体とを接続する第2ビアを導入する第2ビア導入手段と、
を備える配線基板設計支援装置。 - 請求項1又は2に記載の配線基板設計支援装置において、
前記ビア選択手段は、前記抽出ビアのうち基準位置に最も近い一つの前記第1ビアを、前記選択ビアとして選択する配線基板設計支援装置。 - 請求項3に記載の配線基板設計支援装置において、
前記基準位置は、前記第2導体の中心である配線基板設計支援装置。 - 請求項3に記載の配線基板設計支援装置において、
前記基準位置は複数あり、
前記ビア選択手段は、前記複数の基準位置それぞれに対して前記選択ビアを選択する配線基板設計支援装置。 - 請求項1又は2に記載の配線基板設計支援装置において、
前記第2導体の平面形状は多角形であり、
前記ビア選択手段は、前記抽出ビアのうち前記多角形のいずれかの角からの距離が最も小さい一つの前記第1ビアを、前記選択ビアとして選択する配線基板設計支援装置。 - 請求項1又は2に記載の配線基板設計支援装置において、
前記選択ビアは複数あり、
複数の基準位置が設定されており、
前記ビア選択手段は、
前記抽出ビアそれぞれに対して、前記複数の基準位置それぞれからの距離の合計値を算出し、前記合計値が小さい順に前記選択ビアを選択する配線基板設計支援装置。 - 請求項1〜7のいずれか一つに記載の配線基板設計支援装置において、
前記第1導体及び前記第2導体の少なくとも一方に対して、前記選択ビアの周囲に位置する部分を選択的に除去することにより、第2開口、及び前記第2開口内に位置している配線を導入し、かつ前記配線の一端を前記選択ビアに接続させて他端を前記第2開口の縁に接続させる開口導入手段をさらに備える配線基板設計支援装置。 - 第1導体層、第2導体層、及び前記第1導体層から前記第2導体層まで延伸する複数の第1ビアを有する配線基板を設計する配線基板設計支援装置であって、
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記複数の第1ビアの配置を示すビア配置情報を取得するビア配置情報取得手段と、
前記第2導体層に繰り返し配置される第2導体別に前記第2導体の配置可能領域を示している配置可能領域情報を取得する配置可能領域情報取得手段と、
前記複数の第2導体別に、当該第2導体の前記配置可能領域と重なる前記第1ビアを抽出ビアとして抽出するビア抽出手段と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択するビア選択手段と、
前記第2導体が前記選択ビアに接続するように前記第2導体の配置を定める第2導体配置手段と、
を備える配線基板設計支援装置。 - 請求項9に記載の配線基板設計支援装置において、
前記複数の配置可能領域のうち前記抽出ビアが選択されなかった前記配置可能領域を選択する配置可能領域選択手段と、
前記配置可能領域選択手段によって選択された前記配置可能領域に、前記第2導体と前記第1導体とを接続するための第2ビアを導入する第2ビア導入手段と、
を備え、
前記第2導体配置手段は、前記配置可能領域選択手段によって選択された前記配置可能領域において、前記第2導体が前記第2ビアに接続するように前記第2導体の配置を定める配線基板設計支援装置。 - 請求項9又は10に記載の配線基板設計支援装置において、
前記第2導体は配線状の導体であり、
前記第2導体配置手段は、前記第2導体の一端が前記選択ビアに接続するように前記第2導体の配置を定める配線基板設計支援装置。 - 請求項1〜11のいずれか一つに記載の配線基板設計支援装置において、
前記配線基板は、前記第1導体層を基準にしたときに前記第2導体層と同一側に位置する第3導体層を有しており、
前記第3導体層は、平面視で前記第1導体と重なる領域に第3導体を有しており、
前記複数の第1ビアは、前記配線基板の一面まで延伸しており、
前記第3導体は、平面視で前記複数の第1ビアと重なる複数の第3開口を有している配線基板設計支援装置。 - 第1導体層、第2導体層、及び前記第1導体層から前記第2導体層まで延伸する複数の第1ビアを有する配線基板を設計する配線基板設計方法であって、
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
コンピュータが、前記複数の第1ビアの配置を示すビア配置情報を取得し、
前記コンピュータが、前記第2導体層に繰り返し配置される第2導体の配置位置を示す第2導体情報を取得し、
前記コンピュータが、前記複数の第2導体別に、当該第2導体と重なる前記第1ビアを抽出ビアとして抽出し、
前記コンピュータが、前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択し、
前記コンピュータが、前記複数の第2導体それぞれに、前記選択ビアとして選択されなかった前記抽出ビアと平面視で重なる第1開口を導入する、配線基板設計方法。 - 第1導体層、第2導体層、及び前記第1導体層から前記第2導体層まで延伸する複数の第1ビアを有する配線基板を設計する配線基板設計方法であって、
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
コンピュータが、前記複数の第1ビアの配置を示すビア配置情報を取得し、
前記コンピュータが、前記第2導体層に繰り返し配置される第2導体別に前記第2導体の配置可能領域を示している第2導体情報を取得し、
前記コンピュータが、前記複数の第2導体別に、当該第2導体の前記配置可能領域と重なる前記第1ビアを抽出ビアとして抽出し、
前記コンピュータが、前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択し、
前記コンピュータが、前記第2導体が前記選択ビアに接続するように前記第2導体の配置を定める配線基板設計方法。 - コンピュータを、第1導体層、第2導体層、及び前記第1導体層から前記第2導体層まで延伸する複数の第1ビアを有する配線基板を設計する配線基板設計装置として機能させるためのプログラムであって、
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記コンピュータに、
前記複数の第1ビアの配置を示すビア配置情報を取得する機能と、
前記第2導体層に繰り返し配置される第2導体の配置位置を示す第2導体情報を取得する機能と、
前記複数の第2導体別に、当該第2導体と重なる前記第1ビアを抽出ビアとして抽出する機能と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択する機能と、
前記複数の第2導体それぞれに、前記選択ビアとして選択されなかった前記抽出ビアと平面視で重なる第1開口を導入する機能と、
を実現させるプログラム。 - コンピュータを、第1導体層、第2導体層、及び前記第1導体層から前記第2導体層まで延伸する複数の第1ビアを有する配線基板を設計する配線基板設計装置として機能させるためのプログラムであって、
前記複数の第1ビアは、一端側が前記第1導体層に位置する第1導体に接続しており、
前記コンピュータに、
前記複数の第1ビアの配置を示すビア配置情報を取得する機能と、
前記第2導体層に繰り返し配置される第2導体別に前記第2導体の配置可能領域を示している第2導体情報を取得する機能と、
前記複数の第2導体別に、当該第2導体の前記配置可能領域と重なる前記第1ビアを抽出ビアとして抽出する機能と、
前記複数の第2導体別に、前記抽出ビアから予め定められた数の前記第1ビアを選択ビアとして選択する機能と、
前記第2導体が前記選択ビアに接続するように前記第2導体の配置を定める機能と、
を実現させるプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011537116A JP5660044B2 (ja) | 2009-10-20 | 2010-10-06 | 配線基板設計支援装置、配線基板設計方法、及びプログラム |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009241648 | 2009-10-20 | ||
JP2009241648 | 2009-10-20 | ||
PCT/JP2010/005990 WO2011048763A1 (ja) | 2009-10-20 | 2010-10-06 | 配線基板設計支援装置、配線基板設計方法、プログラム、及び配線基板 |
JP2011537116A JP5660044B2 (ja) | 2009-10-20 | 2010-10-06 | 配線基板設計支援装置、配線基板設計方法、及びプログラム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014195319A Division JP6015727B2 (ja) | 2009-10-20 | 2014-09-25 | 配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2011048763A1 JPWO2011048763A1 (ja) | 2013-03-07 |
JP5660044B2 true JP5660044B2 (ja) | 2015-01-28 |
Family
ID=43900008
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011537116A Expired - Fee Related JP5660044B2 (ja) | 2009-10-20 | 2010-10-06 | 配線基板設計支援装置、配線基板設計方法、及びプログラム |
JP2014195319A Active JP6015727B2 (ja) | 2009-10-20 | 2014-09-25 | 配線基板 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014195319A Active JP6015727B2 (ja) | 2009-10-20 | 2014-09-25 | 配線基板 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9036365B2 (ja) |
JP (2) | JP5660044B2 (ja) |
CN (1) | CN102598003B (ja) |
WO (1) | WO2011048763A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111642085A (zh) * | 2020-06-19 | 2020-09-08 | 苏州浪潮智能科技有限公司 | 一种印刷电路板制作方法、系统、设备及计算机存储介质 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5733303B2 (ja) * | 2010-03-08 | 2015-06-10 | 日本電気株式会社 | 配線基板及び電子装置 |
US8866024B1 (en) * | 2012-06-22 | 2014-10-21 | Altera Corporation | Transceiver power distribution network |
CN104600433A (zh) * | 2013-10-30 | 2015-05-06 | 深圳光启创新技术有限公司 | 超材料面板及其制造方法、以及天线罩 |
JP6544981B2 (ja) * | 2015-04-20 | 2019-07-17 | ローム株式会社 | プリント配線基板 |
JPWO2017195739A1 (ja) * | 2016-05-11 | 2019-03-14 | 日本電気株式会社 | 構造体および配線基板 |
KR102602697B1 (ko) * | 2018-05-21 | 2023-11-16 | 삼성전자주식회사 | 베이스 기판을 가지는 전자 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009021594A (ja) * | 2007-07-12 | 2009-01-29 | Samsung Electro-Mechanics Co Ltd | 電磁気バンドギャップ構造物と、これを備えた印刷回路基板及びその製造方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2760829B2 (ja) | 1989-01-13 | 1998-06-04 | 株式会社日立製作所 | 電子基板 |
US6262495B1 (en) | 1998-03-30 | 2001-07-17 | The Regents Of The University Of California | Circuit and method for eliminating surface currents on metals |
JP4680410B2 (ja) * | 2001-04-24 | 2011-05-11 | 日本特殊陶業株式会社 | 配線基板 |
US7215007B2 (en) * | 2003-06-09 | 2007-05-08 | Wemtec, Inc. | Circuit and method for suppression of electromagnetic coupling and switching noise in multilayer printed circuit boards |
JP4387403B2 (ja) * | 2004-03-19 | 2009-12-16 | 株式会社ルネサステクノロジ | 電子回路 |
US7157646B2 (en) * | 2004-07-02 | 2007-01-02 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with split conductive layer, method of making same, electrical assembly utilizing same, and information handling system utilizing same |
US7136028B2 (en) * | 2004-08-27 | 2006-11-14 | Freescale Semiconductor, Inc. | Applications of a high impedance surface |
US7394458B2 (en) * | 2004-09-24 | 2008-07-01 | Apple Inc. | Low EMI capacitive trackpad |
JP4611010B2 (ja) | 2004-12-10 | 2011-01-12 | 日立ビアメカニクス株式会社 | 多層回路基板の製造方法 |
JP2006210777A (ja) * | 2005-01-31 | 2006-08-10 | Nec Electronics Corp | 半導体装置 |
JP2006302926A (ja) * | 2005-04-15 | 2006-11-02 | Seiko Epson Corp | レーザスクライブ用シリコン基板及びシリコン基板のダイシング方法 |
JP4676238B2 (ja) | 2005-04-18 | 2011-04-27 | 株式会社日立製作所 | バックプレーンバス用メインボード、および、それを用いたルータシステム、ストレージシステム |
WO2007046271A1 (ja) * | 2005-10-18 | 2007-04-26 | Nec Corporation | 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ |
US7457132B2 (en) * | 2005-10-20 | 2008-11-25 | Sanmina-Sci Corporation | Via stub termination structures and methods for making same |
US7446712B2 (en) | 2005-12-21 | 2008-11-04 | The Regents Of The University Of California | Composite right/left-handed transmission line based compact resonant antenna for RF module integration |
KR100851075B1 (ko) * | 2007-04-30 | 2008-08-12 | 삼성전기주식회사 | 전자기 밴드갭 구조물 및 인쇄회로기판 |
JP5264388B2 (ja) * | 2007-09-26 | 2013-08-14 | キヤノン株式会社 | プログラム及びプリント基板設計支援方法 |
WO2009082003A1 (ja) * | 2007-12-26 | 2009-07-02 | Nec Corporation | 電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタ |
KR101176800B1 (ko) * | 2008-12-23 | 2012-08-27 | 한국전자통신연구원 | 노이즈 억제 및 신호 특성 개선을 위한 전자파 억제 구조물의 배치 구조 |
CN102473994B (zh) * | 2009-07-21 | 2014-06-25 | 日本电气株式会社 | 在多层板中垂直设计的谐振元件和基于这些元件的滤波器 |
-
2010
- 2010-10-06 WO PCT/JP2010/005990 patent/WO2011048763A1/ja active Application Filing
- 2010-10-06 US US13/502,936 patent/US9036365B2/en not_active Expired - Fee Related
- 2010-10-06 JP JP2011537116A patent/JP5660044B2/ja not_active Expired - Fee Related
- 2010-10-06 CN CN201080047465.2A patent/CN102598003B/zh not_active Expired - Fee Related
-
2014
- 2014-09-25 JP JP2014195319A patent/JP6015727B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009021594A (ja) * | 2007-07-12 | 2009-01-29 | Samsung Electro-Mechanics Co Ltd | 電磁気バンドギャップ構造物と、これを備えた印刷回路基板及びその製造方法 |
Non-Patent Citations (2)
Title |
---|
JPN6010062115; 安道徳昭, 外3名: '電子機器の電源ノイズ抑制に向けたEBG構造の検討:インダクタンス増加型EBG構造の提案' 電子情報通信学会技術研究報告 Vol. 107, No. 456, 20080118, pp. 25-30, 社団法人電子情報通信学会 * |
JPN6010062116; Shahparnia, S., et al: 'Electromagnetic interference (EMI) reduction from printed circuit boards (PCB) using electromagnetic' IEEE Transactions on Electromagnetic Compatibility Vol. 46, No. 4, 20041130, pp. 580-587, IEEE * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111642085A (zh) * | 2020-06-19 | 2020-09-08 | 苏州浪潮智能科技有限公司 | 一种印刷电路板制作方法、系统、设备及计算机存储介质 |
CN111642085B (zh) * | 2020-06-19 | 2021-08-31 | 苏州浪潮智能科技有限公司 | 一种印刷电路板制作方法、系统、设备及计算机存储介质 |
US11770905B2 (en) | 2020-06-19 | 2023-09-26 | Inspur Suzhou Intelligent Technology Co., Ltd. | Method, system and device for manufacturing printed circuit board, and computer storage medium |
Also Published As
Publication number | Publication date |
---|---|
CN102598003B (zh) | 2015-08-12 |
US9036365B2 (en) | 2015-05-19 |
JPWO2011048763A1 (ja) | 2013-03-07 |
US20120261178A1 (en) | 2012-10-18 |
JP6015727B2 (ja) | 2016-10-26 |
CN102598003A (zh) | 2012-07-18 |
WO2011048763A1 (ja) | 2011-04-28 |
JP2014239261A (ja) | 2014-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6015727B2 (ja) | 配線基板 | |
JP4350132B2 (ja) | 回路基板 | |
TWI374692B (en) | Electromagnetic bandgap structure and printed circuit board | |
JP6252699B2 (ja) | 伝送線路およびフラットケーブル | |
US8994480B2 (en) | Resonant elements designed vertically in a multilayer board and filters based on these elements | |
JP6627648B2 (ja) | 回路基板及びこれを用いた電子回路モジュール | |
JP5019033B2 (ja) | コモンモード電流抑制ebgフィルタ | |
JP6013297B2 (ja) | 高周波伝送線路 | |
JP6959537B2 (ja) | 周波数選択板 | |
JP4660738B2 (ja) | プリント配線板及び電子機器 | |
JP4956466B2 (ja) | 段差が形成された伝導層を有する印刷回路基板 | |
WO2010044276A1 (ja) | 構造体、電子装置、及び配線基板 | |
JP2012060056A (ja) | 電子装置及び電子モジュール | |
JP6176242B2 (ja) | Ebg特性を有する導波路構造 | |
JP5353042B2 (ja) | プリント配線基板 | |
JP6013296B2 (ja) | 高周波伝送線路 | |
JP2011124503A (ja) | 電子装置及びノイズ抑制方法 | |
CN107360663B (zh) | 可选择对应接地层的电路板结构 | |
JP2012090207A (ja) | コプレーナ線路のエアブリッジ構造 | |
JP2012257084A (ja) | Ebg構造及びプリント基板 | |
TWI442839B (zh) | 軟性電路板 | |
JP5234527B2 (ja) | 部品内蔵基板 | |
JPWO2016129200A1 (ja) | 構造体および配線基板 | |
JP2016100687A (ja) | アンテナ基板 | |
JP5673874B2 (ja) | 周期構造体及び配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140902 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140925 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141104 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141117 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5660044 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |