WO2020059041A1 - 電子装置、電子機器、及び電子装置の設計支援方法 - Google Patents

電子装置、電子機器、及び電子装置の設計支援方法 Download PDF

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power supply
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河合憲一
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Definitions

  • the present invention relates to an electronic device, an electronic device, and a design support method for an electronic device.
  • an object is to reduce current concentration on some bumps.
  • an insulating film, a wiring layer and a via provided in the insulating film, and a plurality of power supply pads and a plurality of power supply pads provided on the insulating film surrounding a capacitor region where a capacitor is provided, to which a plurality of bumps are connected.
  • a ground pad, and an electronic component mounted on the board and electrically connected to the plurality of power pads and the plurality of ground pads via the wiring layer and the via.
  • the plurality of power supply pads are arranged in a row adjacent to the capacitor region along a side of an outer shape of the capacitor region, and the one or more first power supply pads contacting the via and the one or more first power supply And one or more second power pads having a smaller total area contacted by the vias than pads, and wherein the plurality of ground pads are adjacent to the capacitor region.
  • a second ground pad is arranged in a row adjacent to the capacitor region along a side of an outer shape of the capacitor region.
  • one or a plurality of first power supply pads that contact the via and a total area that the via contacts with is smaller than the one or more first power supply pads 1 or And a plurality of second power pads, and wherein the plurality of ground pads are in contact with the capacitor region and in a row arranged along a side of an outer shape of the capacitor region, and the one or more first pads are in contact with the via.
  • An electronic device that satisfies at least one of: one ground pad and one or more second ground pads having a smaller total contact area with the via than the one or more first ground pads.
  • an insulating film, a wiring layer and a via provided in the insulating film, and a plurality of power supply pads and a plurality of power supply pads provided on the insulating film surrounding a capacitor region where a capacitor is provided, to which a plurality of bumps are connected.
  • An electronic component mounted on the substrate and electrically connected to the plurality of power pads and the plurality of ground pads via the wiring layer and the via.
  • a computer is used to determine the magnitude of a current flowing through the plurality of bumps, and when there is a bump whose magnitude of the current exceeds a predetermined value among the plurality of bumps, the plurality of power supplies At least one of a power pad and a ground pad to which a bump exceeding the predetermined value among the plurality of ground pads is connected; By reducing the total contact area with the magnitude of the current flowing through the plurality of bumps to modify the design information of the substrate so as to be within the predetermined value, a design support method of the electronic device.
  • current concentration on some bumps can be reduced.
  • FIG. 1A is a cross-sectional view of an electronic device according to Comparative Example 1
  • FIG. 1B is a cross-sectional view taken along line II of FIG. 1A
  • FIG. 2 is a cross-sectional view of the electronic device according to the first embodiment.
  • FIG. 3 is a plan view of the package substrate according to the first embodiment.
  • FIG. 4A is an enlarged view of a region A in FIG. 3, and
  • FIG. 4B is a perspective view of the resist film in FIG. 4A.
  • FIG. 5 is a diagram illustrating a simulation result of the electronic device according to Comparative Example 2.
  • FIG. 6 is a diagram illustrating a simulation result of the electronic device according to the first embodiment.
  • FIG. 7 is a plan view of a package substrate according to the second embodiment.
  • FIG. 1A is a cross-sectional view of an electronic device according to Comparative Example 1
  • FIG. 1B is a cross-sectional view taken along line II of FIG. 1A.
  • FIG. 2
  • FIG. 8 is a diagram illustrating a simulation result of the electronic device according to the second embodiment.
  • FIG. 9 is a plan view of a package board according to the third embodiment.
  • FIG. 10 is a cross-sectional view of the electronic device according to the fourth embodiment.
  • FIG. 11 is a plan view of a package substrate according to the fourth embodiment.
  • FIG. 12 is a diagram illustrating a simulation result of the electronic device according to the fourth embodiment.
  • FIG. 13 is a simulation result showing the relationship between the width of the region where the via is not in contact and the maximum current value flowing through the bump.
  • FIG. 14 is a block diagram illustrating the design support device.
  • FIG. 15 is a block diagram in a case where the board design support apparatus is realized by a computer.
  • FIG. 16 is a flowchart illustrating an example of a package board design support method.
  • FIG. 1A is a cross-sectional view of an electronic device according to Comparative Example 1
  • FIG. 1B is a cross-sectional view taken along line II of FIG. 1A.
  • an electronic device 1000 of Comparative Example 1 includes a printed board 10, a package board 30, and an electronic component 50.
  • the package board 30 is mounted on the printed board 10 by a plurality of bumps 70.
  • the electronic component 50 is mounted on the package substrate 30 by a plurality of bumps 72.
  • the printed circuit board 10 is provided with a power supply 20.
  • the electronic component 50 is connected to the power supply 20 via the wiring layer 14, the via 16, and the pad 18 provided on the insulating film 12 of the printed board 10 and the wiring layer 34 and the via 36 provided on the insulating film 32 of the package substrate 30. It is electrically connected. As shown in FIG. 1B, vias 36 are provided immediately above the plurality of bumps 70 arranged in a grid.
  • the current supplied from the power supply 20 tends to concentrate on the inner bumps 70a and easily flow.
  • the bumps 70a 1 located at the center in the inner rows are arranged. and easy flow to concentrate on 70a 2.
  • the via 16 a connected to the bump 70 a is a via connected to the wiring layer 14 on the downstream side in the direction in which the current supplied from the power supply 20 flows through the wiring layer 14. Therefore, it is considered that the current hardly flows to the downstream side of the portion where the via 16a of the wiring layer 14 is connected, and as a result, the current flows to the via 16a in a concentrated manner.
  • the bump 70a 1 and 70a 2 is located at the center in the inner row, as compared to the other bumps 70, easy wiring distance becomes short between the power supply 20 and the electronic component 50, the resistance is reduced easily. Therefore, the current to the bump 70a 1 and 70a 2 is located at the center in the inner row is considered to become easy to concentrate. Further, the supply amount of the current from the power source 20 increases, considered current becomes to flow many bump 70a 3 and 70a 4 is located next to the bump 70a 1 and 70a 2.
  • FIG. 2 is a cross-sectional view of the electronic device according to the first embodiment.
  • FIG. 2 illustrates a part of the electronic apparatus according to the first embodiment for clarity.
  • the electronic device 100 according to the first embodiment includes a printed board 10, a package board 30, and an electronic component 50.
  • the printed board 10 is provided on the insulating film 12, a wiring layer 14 extending in a direction crossing the thickness direction of the insulating film 12, a via 16 extending in the thickness direction of the insulating film 12, and upper and lower surfaces of the insulating film 12.
  • Pad 18 is provided.
  • a power supply 20 is mounted on the upper surface of the insulating film 12.
  • the power supply 20 is a power supply unit that supplies power such as a DC-DC converter.
  • the pad 18 includes a ground pad 18a connected to the ground and a power supply pad 18b connected to the power supply side of the power supply 20.
  • the wiring layer 14 includes a ground wiring layer 14a connected to the ground pad 18a and a power wiring layer 14b connected to the power pad 18b.
  • the via 16 includes a ground via 16a connected to the ground pad 18a and the ground wiring layer 14a, and a power via 16b connected to the power pad 18b and the power wiring layer 14b.
  • the insulating film 12 is formed of, for example, an organic material mainly containing a resin material such as an epoxy resin or a ceramic material such as aluminum oxide.
  • the wiring layer 14, the via 16, and the pad 18 are formed of a metal such as copper or gold, for example.
  • a resist film 74 having an opening in a region where the pad 18 is provided is provided on the upper and lower surfaces of the printed circuit board 10.
  • the resist film 74 is, for example, a solder resist film.
  • the package board 30 is mounted on the printed board 10 by a plurality of bumps 70 such as solder balls.
  • the package substrate 30 is provided on the insulating film 32, a wiring layer 34 extending in a direction crossing the thickness direction of the insulating film 32, a via 36 extending in the thickness direction of the insulating film 32, and upper and lower surfaces of the insulating film 32.
  • Pad 38 is provided.
  • the pads 38 include a ground pad 38a connected to the ground and a power supply pad 38b connected to the power supply side of the power supply 20.
  • the package substrate 30 is mounted on the printed circuit board 10 by joining the ground pad 38a to the ground pad 18a by the bump 70 and joining the power supply pad 38b to the power supply pad 18b by the bump 70.
  • the wiring layer 34 includes a ground wiring layer connected to the ground pad 38a and a power wiring layer connected to the power pad 38b.
  • the via 36 includes a ground via connected to the ground pad 38a and the ground wiring layer, and a power via connected to the power supply pad 38b and the power wiring layer.
  • the insulating film 32 is formed of, for example, an organic material mainly containing a resin material such as an epoxy resin or a ceramic material such as aluminum oxide.
  • the wiring layer 34, the via 36, and the pad 38 are formed of a metal such as copper or gold, for example.
  • a capacitor 40 is mounted on the package substrate 30.
  • the capacitor 40 is, for example, a chip component, and is mounted on a ground wiring layer 34 a provided on the lower surface of the insulating film 32. Only one capacitor 40 may be provided, or two or more capacitors 40 may be provided.
  • a resist film 76 having an opening for exposing the pad 38 is provided on the lower surface of the package substrate 30.
  • the resist film 76 also has an opening exposing the ground wiring layer 34a in a region where the capacitor 40 is mounted.
  • the resist film 76 is, for example, a solder resist film.
  • the bump 70 is bonded to the pad 38 exposed at the opening of the resist film 76.
  • the electronic component 50 is mounted on the upper surface of the package substrate 30 by the plurality of bumps 72.
  • the electronic component 50 is a semiconductor component such as an LSI (Large Scale Integration), for example, but may be another component.
  • the electronic component 50 is electrically connected to the pad 38 via the wiring layer 34 and the via 36. That is, the electronic component 50 is electrically connected to the power supply 20 mounted on the printed circuit board 10 and operates with the power supplied from the power supply 20.
  • the capacitor 40 is provided to stably supply a constant voltage power to the electronic component 50.
  • FIG. 3 is a plan view of the package substrate according to the first embodiment.
  • FIG. 4A is an enlarged view of a region A in FIG. 3
  • FIG. 4B is a perspective view of the resist film in FIG. 4A.
  • FIG. 3 is a plan view of the lower surface side to which the bumps 70 of the package substrate 30 are connected. 3, the outline of the region 52 where the electronic component 50 is projected on the package substrate 30 is shown by a broken line, and the flow of current supplied from the power supply 20 is shown by a white arrow.
  • a plurality of ground pads 38a and a plurality of power supply pads 38b are provided so as to surround a capacitor region 42 in which the capacitor 40 is mounted.
  • the plurality of ground pads 38a and the plurality of power pads 38b are arranged alternately vertically and horizontally in a grid pattern.
  • the plurality of ground pads 38a have the same size as each other.
  • the plurality of power supply pads 38b have the same size as each other.
  • the ground pad 38a and the power pad 38b may have the same size or different sizes. Note that the same size is not limited to a case where the sizes are completely the same, but includes a case where the sizes are almost the same as a manufacturing error.
  • the ground pad 38a is formed by a portion of the ground wiring layer 34a, which is a solid film provided on the lower surface of the package substrate 30, exposed through the opening of the resist film 76.
  • the power supply pad 38b is located in an opening provided in the ground wiring layer 34a, and a gap 44 is provided between the power pad 38b and the ground wiring layer 34a.
  • the ground pad 38a and the power supply pad 38b are electrically disconnected. Since the bump 70 is bonded to the ground pad 38a and the power pad 38b exposed at the opening of the resist film 76, the ground pad 38a and the power pad 38b can be said to be metal films in the region where the bump 70 is bonded. It can be said that the metal film is in a region exposed from the opening 76.
  • Ground pads 38a includes a ground pad 38a 1 to the via 36 are in contact with the ground pad 38a 2 that via 36 is not in contact with, the.
  • the ground pads 38a 1 shown in white painted illustrates the ground pad 38a 2 in black.
  • Ground pads 38a 2 are arranged in the central portion of the outer sides of the capacitor region 42. Ground pads 38a 2 is an end portion of the side of the outer shape of the capacitor area 42 is not disposed.
  • the ground pad 38a is the point that is composed of the ground pads 38a 1 in contact with all the via 36 differs from the electronic device 100 of Example 1.
  • the configuration is the same as that of the electronic device 100 of the first embodiment.
  • the simulation was performed under the following conditions.
  • the printed board 10 was made of an FR4 board, and it was assumed that 12 wiring layers 14 were laminated.
  • the wiring layer 14, the via 16, and the pad 18 are assumed to be formed of copper.
  • the package substrate 30 is formed of an organic material containing an epoxy resin as a main component, and has 12 wiring layers 34 laminated.
  • the wiring layer 34, the via 36, and the pad 38 are formed of copper.
  • the bumps 70 were made of solder balls and had a pitch of 1 mm. For this structure, when the current consumption of the electronic component 50 was 200 A, the value of the current flowing through the bump 70 bonded to the ground pads 18a and 38a was calculated.
  • FIG. 5 is a diagram illustrating a simulation result of the electronic device according to Comparative Example 2.
  • FIG. 6 is a diagram illustrating a simulation result of the electronic device according to the first embodiment. 5 and 6, the current value (unit: A) flowing through the bump 70 is shown in the ground pad 38a.
  • the current value unit: A
  • FIG. 5 in the electronic device of Comparative Example 2, current concentrates on the bump 70 bonded to the ground pad 38a in the region 54 adjacent to the capacitor region 42 and located at the center of the outer side of the capacitor region 42. The result was flowing.
  • the maximum current value was 1.90A.
  • the current flowing through the bump 70 bonded to the ground pad 38a in the region 54 is smaller than that of the electronic device of the second comparative example. Instead, the current flowing through the bump 70 joining the ground pad 38a adjacent to the ground pad 38a in the region 54 in the same row 46 as the ground pad 38a in the region 54 is larger than that of the electronic device of Comparative Example 2.
  • the maximum current value was 1.72A.
  • the current value flowing through the bump 70 bonded to the ground pad 38a in the region 54 is smaller than that of the electronic device of the comparative example 2. This is considered to be due to the following reasons. That is, in Example 1, a ground pad 38a in the region 54 is a ground pad 38a 2 not in contact with the vias 36. Therefore, the bumps 70 to be bonded to the ground pad 38a 2 are current becomes difficult to flow a current to the bumps 70 to be bonded to the ground pad 38a 1 around the ground pad 38a 2 is considered to have to flow dispersed. Thus, the value of the current flowing through the bumps 70 to be bonded to the ground pad 38a 2 is considered to have reduced.
  • the plurality of ground pads 38 a are formed in the rows 46 adjacent to the capacitor region 42 along the sides of the capacitor region 42 and in the vias 36. not in contact with the ground pad 38a 1 and the via 36 in contact and a ground pad 38a 2.
  • the concentration of the current on some of the plurality of bumps 70 can be reduced. Therefore, the reliability of the bump 70 can be improved.
  • the ground pad 38a 2 shows the case where the via 36 is not in contact with the examples, good even when the via 36 is in contact with the ground pad 38a 2 a smaller area than the ground pad 38a 1 .
  • a plurality of ground pads 38a are in column 46, may be a case that includes a ground pad 38a 1 and ground pads 38a 2 total area is small vias 36 are in contact than the ground pad 38a 1 to the via 36 is in contact.
  • the bumps 70 to be bonded to the ground pad 38a 2 for current becomes hard to flow, it is possible to alleviate the current concentration.
  • the ground pad 38 a 2 is provided on a side located on the upstream side of the current supplied from the power supply 20 in each side of the outer shape of the capacitor region 42.
  • the current concentration on the bump 70 in the portion where the wiring distance between the power supply 20 and the electronic component 50 tends to be short (that is, the wiring resistance is likely to be small) can be effectively reduced.
  • FIG. 7 is a plan view of a package substrate according to the second embodiment.
  • FIG. 7 is a plan view of the lower surface side to which the bump 70 of the package substrate 30a is connected, similarly to FIG.
  • the ground pads 38a 2 are arranged from one end to the other end side of the outer shape of the capacitor region 42.
  • Other configurations of the electronic device according to the second embodiment are the same as those of the first embodiment, and thus illustration and description are omitted.
  • FIG. 8 is a diagram illustrating a simulation result of the electronic device according to the second embodiment.
  • a current value (unit: A) flowing through the bump 70 is shown in the ground pad 38a.
  • the simulation was performed under the same conditions as those described in the first embodiment.
  • the current flowing through the bump 70 bonded to the ground pad 38a in the row 46 was small, and the maximum current value was 1.46A.
  • the bump 70 having the maximum current value was the bump connected to the ground pad 38a located near the center of the outer side of the capacitor region 42.
  • the current through the bumps 70 to be bonded to the ground pad 38a in the row 46 is smaller is considered due to the provision over the other end of the ground pads 38a 2 from one end side of the outer shape of the capacitor region 42.
  • the ground pad 38a 2 of Figure 7 are arranged from one end to the other end side of the outer shape of the capacitor region 42.
  • the current flowing through the plurality of bumps 70 is further dispersed, and the concentration of current on some of the bumps 70 can be further reduced.
  • FIG. 9 is a plan view of a package board according to the third embodiment.
  • FIG. 9 is a plan view of the lower surface side to which the bump 70 of the package substrate 30b is connected, similarly to FIG. As shown in FIG. 9, in Example 3, ground pads 38a 2 are arranged to surround the capacitor region 42.
  • Other configurations of the electronic device according to the third embodiment are the same as those of the first embodiment, and thus illustration and description thereof are omitted.
  • the ground pads 38a 2 are arranged to surround the capacitor region 42. Thereby, the current concentration on some of the bumps 70 can be further reduced.
  • FIG. 10 is a cross-sectional view of the electronic device according to the fourth embodiment.
  • FIG. 11 is a plan view of a package substrate according to the fourth embodiment.
  • FIG. 11 is a plan view of the lower surface side to which the bump 70 of the package substrate 30c is connected.
  • the ground pad 38 a 2 is arranged from one end to the other end of the outer shape of the capacitor region 42.
  • the ground wiring layer 34 a provided in the capacitor region 42 is not in contact with the via 36 in at least a part of a region 48 of the region located near the column 46 adjacent to the capacitor region 42.
  • the region where the via 36 is not provided is expanded from the column 46 to the capacitor region 42.
  • the length of the region 48 in the direction along the column 46 is longer than the length of one of the ground pad 38a and the power supply pad 38b.
  • the length of the region 48 in the direction along the row 46 is longer than the diameter of one bump 70.
  • the region 48 is located to include the center of the outer side of the capacitor region 42. The other configuration is the same as that of the first embodiment, and the description is omitted.
  • FIG. 12 is a diagram illustrating a simulation result of the electronic device according to the fourth embodiment.
  • the current value (unit: A) flowing through the bump 70 is shown in the ground pad 38a.
  • the length L of the region 48 where the via 36 is not provided is 11 mm, and the width W is 1 mm.
  • the other conditions were the same as those described in Example 1.
  • the value of the current flowing through the bump 70 bonded to the ground pad 38a in the row 46 was further reduced, and the maximum current value was 1.29A.
  • the bump 70 having the maximum current value was the bump 70 connected to the ground pad 38a located near the center of the outer side of the capacitor region 42.
  • the reason why the current flowing through the bump 70 bonded to the ground pad 38a in the column 46 was reduced is considered to be that the ground wiring layer 34a did not contact the via 36 in the region 48.
  • the ground wiring layer 34 a provided in the capacitor region 42 is in contact with the via 36 in at least a part of the region 48 of the region adjacent to the column 46. Absent. Thereby, as shown in FIG. 12, the current concentration on some of the bumps 70 can be further reduced.
  • the length L in the direction along the column 46 is one of the ground pad 38a and the power supply pad 38b. It is preferable that the length is longer than one. Thus, the current concentration on some of the bumps 70 can be effectively reduced. From the viewpoint of reducing current concentration on some of the bumps 70, the length L of the region 48 in the direction along the column 46 is preferably three times or more the length of one of the ground pad 38a and the power supply pad 38b. 5 times or more is more preferable, and 7 times or more is further preferable.
  • the region 48 may extend from one side of the pair of sides of the outer shape of the capacitor region 42 to the other side. That is, the length L of the region 48 along the column 46 may be the same length as the outer side of the capacitor region 42. Further, the region 48 may be provided so as to make one round along the outer side of the capacitor region 42.
  • FIG. 13 is a simulation result showing a relationship between the width W of the region 48 not in contact with the via 36 and the maximum current value flowing through the bump 70. As shown in FIG. 13, until the width W of the region 48 becomes 3 mm, the maximum current value decreases as the width W increases. When the width W of the region 48 exceeds 3 mm, the result is that the maximum current value hardly decreases.
  • the region 48 of the ground wiring layer 34a provided in the capacitor region 42 where the via 36 is not in contact has a width W in a direction crossing the direction along the column 46 of greater than 0 mm. And it is preferable that it is 3.0 mm or less. In other words, a region larger than 0 mm and equal to or smaller than 3.0 mm from the end on the side of the ground pad 38 a in the column 46 of the ground wiring layer 34 a provided in the capacitor region 42 is defined as the region 48 to which the via 36 is not in contact. Is preferred.
  • the current concentration on some of the bumps 70 can be alleviated, and the area in which the via 36 is not provided can be prevented from becoming large, so that the stability of the constant voltage power supply to the electronic component 50 can be improved.
  • the width W of the region 48 is more preferably greater than 0 mm and less than or equal to 2.5 mm, and more preferably greater than 0 mm and less than or equal to 2.0 mm. .
  • a plurality of ground pads 38a are in column 46 adjacent to the capacitor region 42, a ground total area of ground pad 38a 1 and the via 36 than the ground pad 38a 1 to the via 36 is in contact is in contact is small a case that includes a pad 38a 2 shown in the example.
  • the present invention is not limited to this, and the same may be performed with the power supply pad 38b instead of or in addition to the ground pad 38a. That is, the plurality of power supply pads 38b include, in a row 46 adjacent to the capacitor region 42, a first power supply pad in contact with the via 36 and a second power supply pad having a smaller total area in contact with the via 36 than the first power supply pad. May be. Even in this case, the current concentration on some of the bumps 70 can be reduced.
  • Example 4 a wiring layer provided in the capacitor region 42, a case to the ground pad 38a 2 of electrically connected ground wiring layer 34a shown in the example, not limited to this case.
  • the wiring layer provided in the capacitor region 42 may be a power supply wiring layer electrically connected to the second power supply pad.
  • FIG. 14 is a block diagram illustrating the design support device.
  • design information 80 is input to the board design support apparatus 500 from a graphic processing system such as a CAD system.
  • the board design support device 500 includes an analysis unit 81, a determination unit 82, a correction unit 83, and a display unit 84.
  • FIG. 15 is a block diagram in a case where the board design support apparatus is realized by a computer.
  • the computer 510 includes a CPU 85, a memory 86, and a non-volatile storage unit 87.
  • the CPU 85, the memory 86, and the storage unit 87 are connected to each other via a bus 88.
  • the computer 510 includes a display 89, a keyboard 90, and a mouse 91, which are also connected to the bus 88.
  • the computer 510 includes an interface (I / O) 93 for connecting to a computer network or the like, and a device (R / W) 92 into which a storage medium is inserted and which reads and writes data from and to the inserted storage medium. Connected to.
  • the storage unit 87 stores a design support program 94 for causing the computer 510 to function as the board design support device 500.
  • the design support program 94 includes an analysis process 95, a determination process 96, and a correction process 97.
  • the CPU 85 reads the design support program 94 from the storage unit 87, expands the design support program 94 in the memory 86, and executes a process included in the design support program 94, whereby the computer 510 operates as the board design support device 500.
  • the CPU 85 operates as the analysis unit 81, the determination unit 82, or the correction unit 83 by executing the analysis process 95, the determination process 96, or the correction process 97.
  • FIG. 16 is a flowchart showing an example of a package board design support method.
  • the CPU 85 acquires the initial design information (layout pattern) of the printed board 10 and the package board 30, and calculates the initial value of the current flowing through the plurality of bumps 70 (Step S10).
  • the CPU 85 determines whether or not the current values of the plurality of bumps 70 are within a predetermined value (Step S12).
  • the predetermined value may be an allowable current value of the bump 70, for example, a current value serving as a threshold value for determining whether or not the bump 70 is disconnected.
  • the predetermined value is stored in, for example, the storage unit 87.
  • step S12: Yes When the current values of the plurality of bumps 70 are within the predetermined value (step S12: Yes), the CPU 85 sets the design information of the package substrate 30 to the current design information (here, the initial design information), and stores it in the storage unit 87. (Step S30). After that, the process ends. If there is a bump 70 whose current value exceeds a predetermined value (step S12: No), the via 36 contacting at least one of the ground pad 38a and the power supply pad 38b to which the bump 70 whose current value exceeds the predetermined value is deleted (step S12). Step S14). For example, the via 36 in contact with the ground pad 38a or the power supply pad 38b to which the bump 70 having the largest current value is connected is deleted.
  • the CPU 85 calculates the current values of the plurality of bumps 70, and determines whether or not the current values fall within a predetermined value (step S16).
  • the CPU 85 sets the design information of the package substrate 30 as the current design information and stores it in the storage unit 87 (Step S30). After that, the process ends. If there is a bump 70 whose current value exceeds a predetermined value (step S16: No), the process proceeds to step S18.
  • step S18 the CPU 85 determines whether the via 36 adjacent to the ground pad 38a from which the via 36 has been deleted or the power pad 38b adjacent to the power pad 38b from which the via 36 has been deleted can be deleted. (Step S18).
  • the case where the via 36 cannot be deleted is, for example, a case where there is no adjacent ground pad 38a or power supply pad 38b.
  • adjacent refers to the adjacency in the row 46 in FIG. 3, and may be one side or both sides.
  • step S18: No the process proceeds to step S22. If the via 36 cannot be deleted (Step S18: Yes), the CPU 85 determines that the bump 70 having the largest current value calculated in Step S16 is located near the bump 70 having the largest current value calculated in Step S10. It is determined whether or not (step S20). In addition, the vicinity includes, for example, a case where it is located next to or next to two. If the bump 70 is not located in the vicinity (step S20: No), the CPU 85 returns to step S14 to return to the ground pad 38a adjacent to the ground pad 38a from which the via 36 has been removed or the power supply pad 38b adjacent to the ground pad 38b from which the via 36 has been removed.
  • Step S20 Yes
  • step S22 the CPU 85 deletes the via 36 on the wiring layer 34 provided in the capacitor area 42 inside the ground pad 38a or the power supply pad 38b (step S22).
  • Remove. When returning from step S26 to be described later, the via 36 positioned adjacent to the via 36 deleted in the direction along the column 46 is deleted. That is, a region 48 of the wiring layer 34 provided in the capacitor region 42 that is not in contact with the via 36 is expanded from the center of the outer side of the capacitor region 42 to the end.
  • the CPU 85 calculates the current values of the plurality of bumps 70, and determines whether or not the current values fall within a predetermined value (step S24).
  • the CPU 85 sets the design information of the package substrate 30 as the current design information and stores it in the storage unit 87 (step S30). After that, the process ends.
  • step S24 determines whether or not the via 36 on the wiring layer 34 provided in the capacitor area 42 can be further deleted (step S24). Step S26). The determination as to whether or not the via 36 can be further deleted is made based on, for example, whether or not the via 36 exists in a region effective in reducing the maximum current value as described in the third embodiment. If the via 36 can be deleted (step S26: Yes), the CPU 85 returns to step S22 and repeats steps S22 to S26. If the via 36 cannot be deleted (step S26: No), the CPU 85 displays an error on the display 89 (step S28) and ends the process.
  • step S14 an example is shown in which the via 36 in contact with the ground pad 38a or the power supply pad 38b is deleted. However, when the total area of the via 36 in contact with the ground pad 38a or the power supply pad 38b is reduced. May be.
  • the magnitude of the current flowing through the plurality of bumps 70 is obtained (Step S10).
  • the total area of the via 36 contacting the ground pad 38a or the power supply pad 38b to which the bump 70 exceeding the predetermined value is connected is reduced so that the magnitude of the current falls within the predetermined value.
  • the design information of the package substrate 30 is corrected so as to be (Steps S14, S16, S30). Thus, the concentration of current on some of the bumps 70 can be reduced.
  • Step S16 there is a case where the current value does not fall within the predetermined value even if the total area where the via 36 contacts the ground pad 38a and the power supply pad 38b is reduced (Step S16: No).
  • the concentration of current on some of the bumps 70 can be reduced.
  • the case where the computer 510 implements the method for supporting the design of the package substrate 30 in the flowchart of FIG. 16 is described as an example.
  • the present invention is not limited to this case.
  • Various improvements and changes may be made without departing from the gist described above.
  • the case where the program is stored in the storage unit 87 in advance has been described as an example.
  • the present invention is not limited to this case, and the program is provided in a form stored in a storage medium such as a CD-ROM or a DVD-ROM. It is also possible.
  • PCB 12 insulating film 14 wiring layer 16 via 18 pads 18a ground pad 18b the power supply pad 20 supply 30, 30a, 30b, 30c package substrate 32 insulating film 34 wiring layers 34a ground wiring layer 36 via 38 pads 38a, 38a 1, 38a 2 ground pad 38b power pad 40 capacitor 42 capacitor area 44 gap 46 row 48 area 50 electronic component 54 area 70, 72 bump 74, 76 resist film 100, 400, 1000 electronic equipment 500 board design support device 510 computer

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Abstract

絶縁膜と、前記絶縁膜に設けられた配線層及びビアと、コンデンサが設けられるコンデンサ領域を囲んで前記絶縁膜に設けられ、複数のバンプが接続する複数の電源パッド及び複数のグランドパッドと、を含む基板と、前記基板に実装され、前記配線層及び前記ビアを介して前記複数の電源パッド及び前記複数のグランドパッドに電気的に接続された電子部品と、を備え、前記複数の電源パッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１電源パッドと前記１又は複数の第１電源パッドよりも前記ビアが接する合計面積が小さい１又は複数の第２電源パッドとを含む、及び、前記複数のグランドパッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１グランドパッドと前記１又は複数の第１グランドパッドよりも前記ビアが接する合計面積が小さい１又は複数の第２グランドパッドとを含む、ことの少なくとも一方を満たす、電子装置。

Description

電子装置、電子機器、及び電子装置の設計支援方法
　本発明は、電子装置、電子機器、及び電子装置の設計支援方法に関する。
　基板間を半田ボールなどのバンプで接続する方法が知られている。半田ボール内にエレクトロマイグレーションによるボイドの形成が抑制されるよう、パッドの周縁領域よりも中央領域でビアの面密度を高くして半田ボール内の電流密度の均一性を向上させる方法が知られている（例えば、特許文献１）。
特開２０１０－２５１７５４号公報
　電子部品が実装される第１基板が複数のバンプによって第２基板に実装される場合、複数のバンプのうちの一部のバンプに電流が集中して流れることがある。この場合、電流が集中するバンプでは、許容電流を超えた電流が流れることがあり、断線などの損傷が生じることがある。
　１つの側面では、一部のバンプへの電流集中を緩和することを目的とする。
　一つの態様では、絶縁膜と、前記絶縁膜に設けられた配線層及びビアと、コンデンサが設けられるコンデンサ領域を囲んで前記絶縁膜に設けられ、複数のバンプが接続する複数の電源パッド及び複数のグランドパッドと、を含む基板と、前記基板に実装され、前記配線層及び前記ビアを介して前記複数の電源パッド及び前記複数のグランドパッドに電気的に接続された電子部品と、を備え、前記複数の電源パッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１電源パッドと前記１又は複数の第１電源パッドよりも前記ビアが接する合計面積が小さい１又は複数の第２電源パッドとを含む、及び、前記複数のグランドパッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１グランドパッドと前記１又は複数の第１グランドパッドよりも前記ビアが接する合計面積が小さい１又は複数の第２グランドパッドとを含む、ことの少なくとも一方を満たす、電子装置である。
　一つの態様では、第１基板と、絶縁膜と、前記絶縁膜に設けられた配線層及びビアと、コンデンサが設けられるコンデンサ領域を囲んで前記絶縁膜に設けられた複数の電源パッド及び複数のグランドパッドと、を含み、複数のバンプが前記複数の電源パッド及び前記複数のグランドパッドに接続して前記第１基板に実装された第２基板と、前記第２基板に実装され、前記配線層及び前記ビアを介して前記複数の電源パッド及び前記複数のグランドパッドに電気的に接続された電子部品と、を備え、前記複数の電源パッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１電源パッドと前記１又は複数の第１電源パッドよりも前記ビアが接する合計面積が小さい１又は複数の第２電源パッドとを含む、及び、前記複数のグランドパッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１グランドパッドと前記１又は複数の第１グランドパッドよりも前記ビアが接する合計面積が小さい１又は複数の第２グランドパッドとを含む、ことの少なくとも一方を満たす、電子機器である。
　一つの態様では、絶縁膜と、前記絶縁膜に設けられた配線層及びビアと、コンデンサが設けられるコンデンサ領域を囲んで前記絶縁膜に設けられ、複数のバンプが接続する複数の電源パッド及び複数のグランドパッドと、を含む基板と、前記基板に実装され、前記配線層及び前記ビアを介して前記複数の電源パッド及び前記複数のグランドパッドに電気的に接続された電子部品と、を備える電子装置の設計支援方法において、コンピュータを用いて、前記複数のバンプを流れる電流の大きさを求め、前記複数のバンプのうち前記電流の大きさが所定値を超えるバンプがある場合、前記複数の電源パッド及び前記複数のグランドパッドのうちの前記所定値を超えるバンプが接続する電源パッド及びグランドパッドの少なくとも一方で前記ビアが接する合計面積を小さくすることにより、前記複数のバンプを流れる前記電流の大きさが前記所定値以内になるよう前記基板の設計情報を修正する、電子装置の設計支援方法である。
　一つの側面では、一部のバンプへの電流集中を緩和することができる。
図１（ａ）は、比較例１に係る電子機器の断面図、図１（ｂ）は、図１（ａ）のＩ－Ｉ間の断面図である。 図２は、実施例１に係る電子機器の断面図である。 図３は、実施例１におけるパッケージ基板の平面図である。 図４（ａ）は、図３の領域Ａの拡大図、図４（ｂ）は、図４（ａ）のレジスト膜を透視した図である。 図５は、比較例２に係る電子機器のシミュレーション結果を示す図である。 図６は、実施例１に係る電子機器のシミュレーション結果を示す図である。 図７は、実施例２におけるパッケージ基板の平面図である。 図８は、実施例２に係る電子機器のシミュレーション結果を示す図である。 図９は、実施例３におけるパケージ基板の平面図である。 図１０は、実施例４に係る電子機器の断面図である。 図１１は、実施例４におけるパッケージ基板の平面図である。 図１２は、実施例４に係る電子機器のシミュレーション結果を示す図である。 図１３は、ビアが接していない領域の幅とバンプを流れる最大電流値との関係を示すシミュレーション結果である。 図１４は、設計支援装置を示すブロック図である。 図１５は、基板設計支援装置をコンピュータで実現する場合のブロック図である。 図１６は、パッケージ基板の設計支援方法の一例を示すフローチャートである。
　以下、図面を参照して、本発明の実施例について説明する。
　まず初めに、比較例１に係る電子機器について説明する。図１（ａ）は、比較例１に係る電子機器の断面図、図１（ｂ）は、図１（ａ）のＩ－Ｉ間の断面図である。図１（ａ）のように、比較例１の電子機器１０００は、プリント基板１０、パッケージ基板３０、及び電子部品５０を備える。パッケージ基板３０は、複数のバンプ７０によってプリント基板１０に実装されている。電子部品５０は、パッケージ基板３０に複数のバンプ７２によって実装されている。プリント基板１０には電源２０が設けられている。電子部品５０は、プリント基板１０の絶縁膜１２に設けられた配線層１４、ビア１６、及びパッド１８並びにパッケージ基板３０の絶縁膜３２に設けられた配線層３４及びビア３６を介して電源２０に電気的に接続されている。図１（ｂ）のように、格子状に配置された複数のバンプ７０それぞれの直上にはビア３６が設けられている。
　比較例１では、図１（ａ）において、電源２０から供給される電流は内側のバンプ７０ａに集中して流れ易く、図１（ｂ）において、内側の列で中央部に位置するバンプ７０ａ１及び７０ａ２に集中して流れ易い。これは以下の理由によるものと考えられる。すなわち、バンプ７０ａに接続するビア１６ａは、電源２０から供給される電流が配線層１４を流れる方向において下流側で配線層１４に接続するビアである。このため、配線層１４のビア１６ａが接続する箇所よりも下流側には電流が流れに難く、その結果、ビア１６ａに電流が集中して流れるようになるためと考えられる。また、内側の列で中央部に位置するバンプ７０ａ１及び７０ａ２は、他のバンプ７０に比べて、電源２０と電子部品５０との間の配線距離が短くなり易く、抵抗が小さくなり易い。このため、内側の列で中央部に位置するバンプ７０ａ１及び７０ａ２に電流が集中し易くなるためと考えられる。また、電源２０からの電流の供給量が増大すると、バンプ７０ａ１及び７０ａ２の隣に位置するバンプ７０ａ３及び７０ａ４にも電流が多く流れるようになると考えられる。
　バンプ７０ａに電流が集中して流れると、バンプ７０ａに許容電流を超えた電流が流れて断線などの損傷が生じることがある。例えば、バンプ７０ａの電流密度が高くなることでエレクトロマイグレーションによる断線が生じることがある。そこで、複数のバンプ７０のうちの一部のバンプに電流が集中することを抑制可能な実施例について以下に説明する。
　図２は、実施例１に係る電子機器の断面図である。なお、図２では、図の明瞭化のために実施例１の電子機器の一部を図示している。図２のように、実施例１の電子機器１００は、プリント基板１０と、パッケージ基板３０と、電子部品５０と、を備える。
　プリント基板１０は、絶縁膜１２、絶縁膜１２の厚さ方向に交差する方向に延びた配線層１４、絶縁膜１２の厚さ方向に延びたビア１６、及び絶縁膜１２の上下面に設けられたパッド１８を備える。絶縁膜１２の上面には電源２０が実装されている。電源２０は、ＤＣ－ＤＣコンバータなどの電力を供給する電力供給部である。パッド１８は、グランドに接続するグランドパッド１８ａと電源２０の電力供給側に接続する電源パッド１８ｂを含む。配線層１４は、グランドパッド１８ａに接続するグランド配線層１４ａと電源パッド１８ｂに接続する電源配線層１４ｂを含む。ビア１６は、グランドパッド１８ａ及びグランド配線層１４ａに接続するグランドビア１６ａと電源パッド１８ｂ及び電源配線層１４ｂに接続する電源ビア１６ｂを含む。絶縁膜１２は、例えばエポキシ樹脂などの樹脂材料を主成分とする有機材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層１４、ビア１６、及びパッド１８は、例えば銅又は金などの金属で形成されている。
　プリント基板１０の上下面には、パッド１８が設けられた領域に開口を有するレジスト膜７４が設けられている。レジスト膜７４は、例えばソルダーレジスト膜である。
　パッケージ基板３０は、半田ボールなどの複数のバンプ７０によってプリント基板１０に実装されている。パッケージ基板３０は、絶縁膜３２、絶縁膜３２の厚さ方向に交差する方向に延びた配線層３４、絶縁膜３２の厚さ方向に延びたビア３６、及び絶縁膜３２の上下面に設けられたパッド３８を備える。パッド３８は、グランドに接続するグランドパッド３８ａと電源２０の電力供給側に接続する電源パッド３８ｂを含む。パッケージ基板３０は、グランドパッド３８ａがバンプ７０によってグランドパッド１８ａに接合し、電源パッド３８ｂがバンプ７０によって電源パッド１８ｂに接合することで、プリント基板１０に実装されている。
　配線層３４は、グランドパッド３８ａに接続するグランド配線層と電源パッド３８ｂに接続する電源配線層を含む。ビア３６は、グランドパッド３８ａ及びグランド配線層に接続するグランドビアと電源パッド３８ｂ及び電源配線層に接続する電源ビアを含む。絶縁膜３２は、例えばエポキシ樹脂などの樹脂材料を主成分とする有機材料或いは酸化アルミニウムなどのセラミック材料で形成されている。配線層３４、ビア３６、及びパッド３８は、例えば銅又は金などの金属で形成されている。
　パッケージ基板３０にはコンデンサ４０が実装されている。コンデンサ４０は、例えばチップ部品であり、絶縁膜３２の下面に設けられたグランド配線層３４ａに実装されている。コンデンサ４０は、１つだけ設けられていてもよいし、２つ以上の複数設けられていてもよい。
　パッケージ基板３０の下面には、パッド３８を露出させる開口を有するレジスト膜７６が設けられている。レジスト膜７６は、コンデンサ４０が実装される領域にグランド配線層３４ａを露出させる開口も有する。レジスト膜７６は、例えばソルダーレジスト膜である。バンプ７０は、レジスト膜７６の開口で露出したパッド３８に接合している。
　電子部品５０は、パッケージ基板３０の上面に複数のバンプ７２によって実装されている。電子部品５０は、例えばＬＳＩ（Large Scale Integration）などの半導体部品であるが、その他の部品でもよい。電子部品５０は、配線層３４及びビア３６を介してパッド３８に電気的に接続されている。つまり、電子部品５０は、プリント基板１０に実装された電源２０に電気的に接続し、電源２０から供給される電力によって動作する。コンデンサ４０は、電子部品５０に一定電圧の電力が安定して供給されるために設けられている。
　図３は、実施例１におけるパッケージ基板の平面図である。図４（ａ）は、図３の領域Ａの拡大図、図４（ｂ）は、図４（ａ）のレジスト膜を透視した図である。なお、図３は、パッケージ基板３０のバンプ７０が接続する下面側の平面図である。また、図３では、電子部品５０をパッケージ基板３０に投影した領域５２の外形を破線で図示し、電源２０から供給される電流の流れを白抜き矢印で示している。図３のように、グランドパッド３８ａ及び電源パッド３８ｂはそれぞれ、コンデンサ４０が搭載されるコンデンサ領域４２を囲んで複数設けられている。複数のグランドパッド３８ａと複数の電源パッド３８ｂは、縦横に交互に並んで、格子状に配置されている。複数のグランドパッド３８ａは互いに同じ大きさである。複数の電源パッド３８ｂは互いに同じ大きさである。グランドパッド３８ａと電源パッド３８ｂは、同じ大きさであってもよいし、異なる大きさであってもよい。なお、同じ大きさとは、完全に同じ大きさの場合に限られず、製造誤差程度に異なる場合も含むものである。
　図４（ａ）及び図４（ｂ）のように、グランドパッド３８ａは、パッケージ基板３０の下面に設けられたベタ膜であるグランド配線層３４ａのうちのレジスト膜７６の開口で露出した部分となる。電源パッド３８ｂは、グランド配線層３４ａに設けられた開口内に位置し、グランド配線層３４ａとの間に隙間４４が設けられている。これにより、グランドパッド３８ａと電源パッド３８ｂは電気的に非接続となっている。バンプ７０はレジスト膜７６の開口で露出したグランドパッド３８ａ及び電源パッド３８ｂに接合することから、グランドパッド３８ａ及び電源パッド３８ｂはバンプ７０が接合する領域における金属膜であると言え、また、レジスト膜７６の開口から露出する領域の金属膜であると言える。
　グランドパッド３８ａは、ビア３６が接するグランドパッド３８ａ１と、ビア３６が接していないグランドパッド３８ａ２と、を含む。図３では、グランドパッド３８ａ１を白塗りで図示し、グランドパッド３８ａ２を黒塗りで図示している。図３のように、複数のパッド３８によって形成される複数の列のうちのコンデンサ領域４２に隣接する列４６には、ビア３６が接する１又は複数のグランドパッド３８ａ１とビア３６が接していない１又は複数のグランドパッド３８ａ２とが含まれる。グランドパッド３８ａ２は、コンデンサ領域４２の外形の辺の中央部に配置されている。グランドパッド３８ａ２は、コンデンサ領域４２の外形の辺の端部には配置されていない。
　ここで、実施例１の電子機器１００及び比較例２の電子機器に対して行ったシミュレーションについて説明する。比較例２の電子機器は、グランドパッド３８ａは全てビア３６に接するグランドパッド３８ａ１で構成されている点が実施例１の電子機器１００と異なる。その他については、実施例１の電子機器１００と同じ構成をしている。シミュレーションは以下の条件で行った。プリント基板１０は、ＦＲ４基板からなり、配線層１４が１２層積層されているとした。配線層１４、ビア１６、及びパッド１８は銅で形成されているとした。パッケージ基板３０は、エポキシ樹脂を主成分とした有機材料で形成され、配線層３４が１２層積層されているとした。配線層３４、ビア３６、及びパッド３８は銅で形成されているとした。バンプ７０は、半田ボールからなり、ピッチ間隔が１ｍｍであるとした。この構造に対して、電子部品５０の消費電流が２００Ａである場合に、グランドパッド１８ａ及び３８ａに接合するバンプ７０を流れる電流値を計算した。
　図５は、比較例２に係る電子機器のシミュレーション結果を示す図である。図６は、実施例１に係る電子機器のシミュレーション結果を示す図である。図５及び図６において、バンプ７０を流れる電流値（単位：Ａ）をグランドパッド３８ａ内に記載している。図５のように、比較例２の電子機器では、コンデンサ領域４２に隣接し且つコンデンサ領域４２の外形の辺の中央部に位置する領域５４内のグランドパッド３８ａに接合するバンプ７０に電流が集中して流れる結果となった。最大電流値は１．９０Ａであった。図６のように、実施例１の電子機器１００では、領域５４内のグランドパッド３８ａに接合するバンプ７０を流れる電流が、比較例２の電子機器に比べて小さくなった。代わりに、領域５４内のグランドパッド３８ａに同じ列４６内で隣接するグランドパッド３８ａに接合するバンプ７０を流れる電流が、比較例２の電子機器に比べて大きくなった。最大電流値は１．７２Ａであった。
　このように、実施例１の電子機器１００は、比較例２の電子機器と比べて、領域５４内のグランドパッド３８ａに接合するバンプ７０を流れる電流値が小さくなった。これは以下の理由によるものと考えられる。すなわち、実施例１では、領域５４内のグランドパッド３８ａは、ビア３６に接していないグランドパッド３８ａ２である。このため、グランドパッド３８ａ２に接合するバンプ７０は電流が流れ難くなり、グランドパッド３８ａ２の周りのグランドパッド３８ａ１に接合するバンプ７０に電流が分散して流れるようになったと考えられる。これにより、グランドパッド３８ａ２に接合するバンプ７０を流れる電流値が低下したと考えられる。
　実施例１によれば、図３から図４（ｂ）のように、複数のグランドパッド３８ａは、コンデンサ領域４２に隣接してコンデンサ領域４２の辺に沿って並んだ列４６に、ビア３６に接するグランドパッド３８ａ１とビア３６に接していないグランドパッド３８ａ２とを含む。これにより、図５及び図６のように、複数のバンプ７０のうちの一部のバンプ７０に電流が集中することを緩和できる。よって、バンプ７０の信頼性を向上させることができる。なお、実施例１では、グランドパッド３８ａ２にはビア３６が接していない場合を例に示したが、グランドパッド３８ａ２にグランドパッド３８ａ１よりも小さな面積でビア３６が接している場合でもよい。すなわち、複数のグランドパッド３８ａは、列４６に、ビア３６が接するグランドパッド３８ａ１とグランドパッド３８ａ１よりもビア３６が接する合計面積が小さいグランドパッド３８ａ２とを含む場合でもよい。この場合でも、グランドパッド３８ａ２に接合するバンプ７０には電流が流れ難くなるため、電流集中を緩和することができる。
　比較例２の図５のように、コンデンサ領域４２の外形の辺の中央部に位置するバンプ７０は大きな電流が流れ易い。したがって、図３のように、グランドパッド３８ａ２はコンデンサ領域４２の外形の辺の中央部に配置され、端部には配置されていないようにしてもよい。これにより、一部のバンプ７０への電流集中を緩和できるとともに、ビア３６が接していないグランドパッド３８ａ２の個数を少なく抑えることで、電子部品５０に対する一定電圧の電力供給の安定性を向上させることができる。
　図３のように、グランドパッド３８ａ２は、コンデンサ領域４２の外形の各辺のうちの電源２０から供給される電流の上流側に位置する辺に位置して設けられることが好ましい。これにより、電源２０と電子部品５０との間の配線距離が短くなり易い（すなわち、配線抵抗が小さくなり易い）部分のバンプ７０への電流集中を効果的に緩和できる。
　図７は、実施例２におけるパッケージ基板の平面図である。図７は、図３と同様に、パッケージ基板３０ａのバンプ７０が接続する下面側の平面図を図示している。図７のように、実施例２では、グランドパッド３８ａ２は、コンデンサ領域４２の外形の辺の一端から他端にかけて配置されている。実施例２の電子機器のその他の構成は、実施例１と同じため図示及び説明を省略する。
　図８は、実施例２に係る電子機器のシミュレーション結果を示す図である。図８において、バンプ７０を流れる電流値（単位：Ａ）をグランドパッド３８ａ内に記載している。なお、シミュレーションは実施例１で説明した条件と同じ条件で行った。図８のように、実施例２の電子機器では、列４６内のグランドパッド３８ａに接合するバンプ７０を流れる電流が小さくなり、最大電流値は１．４６Ａであった。最大電流値となったバンプ７０は、コンデンサ領域４２の外形の辺の中央近傍に位置するグランドパッド３８ａに接続するバンプであった。列４６内のグランドパッド３８ａに接合するバンプ７０を流れる電流が小さくなったのは、グランドパッド３８ａ２をコンデンサ領域４２の外形の辺の一端から他端にかけて設けたためと考えられる。
　実施例２によれば、図７のように、グランドパッド３８ａ２は、コンデンサ領域４２の外形の辺の一端から他端にかけて配置されている。これにより、図８のように、複数のバンプ７０を流れる電流が更に分散され、一部のバンプ７０への電流集中を更に緩和することができる。
　図９は、実施例３におけるパケージ基板の平面図である。図９は、図３と同様に、パッケージ基板３０ｂのバンプ７０が接続する下面側の平面図を図示している。図９のように、実施例３では、グランドパッド３８ａ２は、コンデンサ領域４２を囲んで配置されている。実施例３の電子機器のその他の構成は、実施例１と同じであるため図示及び説明を省略する。
　実施例３によれば、グランドパッド３８ａ２は、コンデンサ領域４２を囲んで配置されている。これにより、一部のバンプ７０への電流集中を更に緩和することができる。
　図１０は、実施例４に係る電子機器の断面図である。図１１は、実施例４におけるパッケージ基板の平面図である。図１１は、パッケージ基板３０ｃのバンプ７０が接続する下面側の平面図を図示している。図１０及び図１１のように、実施例４の電子機器４００では、グランドパッド３８ａ２は、コンデンサ領域４２の外形の辺の一端から他端にかけて配置されている。コンデンサ領域４２に設けられたグランド配線層３４ａは、コンデンサ領域４２に隣接する列４６の傍に位置する領域のうちの少なくとも一部の領域４８でビア３６に接していない。このように、実施例４では、ビア３６が設けられていない領域が列４６からコンデンサ領域４２へと拡大している。領域４８は、列４６に沿った方向の長さがグランドパッド３８ａ及び電源パッド３８ｂの１つ分の長さよりも長くなっている。また、領域４８は、列４６に沿った方向の長さが１つのバンプ７０の直径よりも長くなっている。また、領域４８は、コンデンサ領域４２の外形の辺の中央部を含んで位置している。その他の構成は、実施例１と同じであるため説明を省略する。
　図１２は、実施例４に係る電子機器のシミュレーション結果を示す図である。図１２において、バンプ７０を流れる電流値（単位：Ａ）をグランドパッド３８ａ内に記載している。なお、シミュレーションは、ビア３６が設けられていない領域４８の長さＬを１１ｍｍ、幅Ｗを１ｍｍとした。その他は、実施例１で説明した条件と同じ条件で行った。図１２のように、実施例４では、列４６内のグランドパッド３８ａに接合するバンプ７０を流れる電流値が更に小さくなり、最大電流値は１．２９Ａであった。最大電流値となったバンプ７０は、コンデンサ領域４２の外形の辺の中央近傍に位置するグランドパッド３８ａに接続するバンプ７０であった。列４６内のグランドパッド３８ａに接合するバンプ７０を流れる電流が小さくなったのは、領域４８においてグランド配線層３４ａがビア３６に接しない構造にしたためと考えられる。
　実施例３によれば、図１０及び図１１のように、コンデンサ領域４２に設けられたグランド配線層３４ａは、列４６に隣接する領域のうちの少なくとも一部の領域４８でビア３６に接していない。これにより、図１２のように、一部のバンプ７０への電流集中を更に緩和することができる。
　図１１のように、コンデンサ領域４２に設けられたグランド配線層３４ａのうちのビア３６が接していない領域４８は、列４６に沿った方向の長さＬがグランドパッド３８ａ及び電源パッド３８ｂの１つ分の長さよりも長い場合が好ましい。これにより、一部のバンプ７０への電流集中を効果的に緩和することができる。一部のバンプ７０への電流集中の緩和の点から、領域４８の列４６に沿った方向の長さＬは、グランドパッド３８ａ及び電源パッド３８ｂの１つ分の長さの３倍以上が好ましく、５倍以上がより好ましく、７倍以上が更に好ましい。また、領域４８は、コンデンサ領域４２の外形の１対の辺の一方から他方にかけて延びていてもよい。すなわち、領域４８の列４６に沿った長さＬは、コンデンサ領域４２の外形の辺と同じ長さであってもよい。また、領域４８は、コンデンサ領域４２の外形の辺に沿って１周して設けられていてもよい。
　次に、領域４８の幅Ｗがバンプ７０を流れる電流の最大値にどのような影響を与えるかを調べたシミュレーションについて説明する。シミュレーションは、領域４８の長さＬを１１ｍｍに固定し、幅Ｗを１ｍｍ、２ｍｍ、３ｍｍ、又は４ｍｍと変化させた。その他は、実施例１で説明した条件と同じ条件で行った。図１３は、ビア３６が接していない領域４８の幅Ｗとバンプ７０を流れる最大電流値との関係を示すシミュレーション結果である。図１３のように、領域４８の幅Ｗが３ｍｍになるまでは、幅Ｗが大きくなるにつれて最大電流値が減少する結果となった。領域４８の幅Ｗが３ｍｍを超えると、最大電流値はほとんど減少しない結果となった。
　図１３のシミュレーション結果を踏まえると、コンデンサ領域４２に設けられたグランド配線層３４ａのうちのビア３６が接していない領域４８は、列４６に沿った方向に交差する方向の幅Ｗが０ｍｍより大きく且つ３．０ｍｍ以下である場合が好ましい。言い換えると、コンデンサ領域４２に設けられたグランド配線層３４ａのうちの列４６内のグランドパッド３８ａ側の端を起点として０ｍｍより大きく且つ３．０ｍｍ以下の領域をビア３６が接していない領域４８とすることが好ましい。これにより、一部のバンプ７０への電流集中を緩和しつつ、ビア３６が設けられていない領域が大きくなることを抑制できるため、電子部品５０に対する一定電圧の電力供給の安定性を向上させることができる。なお、電子部品５０に対する一定電圧の電流を供給する点から、領域４８の幅Ｗは、０ｍｍより大きく且つ２．５ｍｍ以下の場合がより好ましく、０ｍｍより大きく且つ２．０ｍｍ以下の場合が更に好ましい。
　比較例２の図５のように、コンデンサ領域４２の外形の辺の中央部に位置するバンプ７０は大きな電流が流れ易い。したがって、図１１のように、コンデンサ領域４２に設けられたグランド配線層３４ａのうちのビア３６が接していない領域４８は、コンデンサ領域４２の外形の辺の中央部を含んで位置していることが好ましい。
　実施例１から実施例４では、複数のグランドパッド３８ａは、コンデンサ領域４２に隣接する列４６に、ビア３６が接するグランドパッド３８ａ１とグランドパッド３８ａ１よりもビア３６が接する合計面積が小さいグランドパッド３８ａ２とを含む場合を例に示した。しかしながら、この場合に限られず、グランドパッド３８ａに代えて又はグランドパッド３８ａに加えて、電源パッド３８ｂでも同様のことを行ってもよい。すなわち、複数の電源パッド３８ｂは、コンデンサ領域４２に隣接する列４６に、ビア３６が接する第１電源パッドと第１電源パッドよりもビア３６が接する合計面積が小さい第２電源パッドとを含んでいてもよい。この場合でも、一部のバンプ７０への電流集中を緩和できる。
　実施例４では、コンデンサ領域４２に設けられた配線層が、グランドパッド３８ａ２に電気的に接続されたグランド配線層３４ａの場合を例に示したが、この場合に限られる訳ではない。コンデンサ領域４２に設けられた配線層は、上記の第２電源パッドに電気的に接続された電源配線層の場合でもよい。
　実施例５では、パッケージ基板３０の設計支援方法について説明する。図１４は、設計支援装置を示すブロック図である。図１４のように、基板設計支援装置５００にはＣＡＤシステムなどの図形処理システムから設計情報８０が入力される。基板設計支援装置５００は、解析部８１、判定部８２、修正部８３、及び表示部８４を備える。
　図１５は、基板設計支援装置をコンピュータで実現する場合のブロック図である。コンピュータ５１０は、ＣＰＵ８５、メモリ８６、及び不揮発性の記憶部８７を備える。ＣＰＵ８５、メモリ８６、及び記憶部８７は、バス８８を介して互いに接続される。コンピュータ５１０は、ディスプレイ８９、キーボード９０、及びマウス９１を備え、これらもバス８８に接続される。また、コンピュータ５１０は、コンピュータネットワークなどに接続するためのインターフェース（Ｉ／Ｏ）９３、及び、記憶媒体が挿入され、挿入された記憶媒体に対して読み書きする装置（Ｒ／Ｗ）９２がバス８８に接続される。
　記憶部８７には、コンピュータ５１０を基板設計支援装置５００として機能させるための設計支援プログラム９４が記憶されている。設計支援プログラム９４は、解析プロセス９５、判定プロセス９６、及び修正プロセス９７を含む。ＣＰＵ８５が設計支援プログラム９４を記憶部８７から読みだしてメモリ８６に展開し、設計支援プログラム９４が有するプロセスを実行することで、コンピュータ５１０は基板設計支援装置５００として動作する。ＣＰＵ８５が解析プロセス９５、判定プロセス９６、又は修正プロセス９７を実行することで、解析部８１、判定部８２、又は修正部８３として動作する。
　図１６は、パッケージ基板の設計支援方法の一例を示すフローチャートである。図１６のように、ＣＰＵ８５は、プリント基板１０及びパッケージ基板３０の初期の設計情報（レイアウトパターン）を取得し、複数のバンプ７０を流れる電流の初期値を算出する（ステップＳ１０）。次いで、ＣＰＵ８５は、複数のバンプ７０の電流値が所定値以内か否かを判断する（ステップＳ１２）。所定値とは、バンプ７０の許容電流値とすることができ、例えばバンプ７０に断線が生じるか否かの閾値となる電流値とすることができる。所定値は、例えば記憶部８７に記憶されている。
　複数のバンプ７０の電流値が所定値以内に収まっている場合（ステップＳ１２：Ｙｅｓ）、ＣＰＵ８５は、パッケージ基板３０の設計情報を現在の設計情報（ここでは初期の設計情報）にして記憶部８７に記憶する（ステップＳ３０）。その後、処理を終了する。電流値が所定値を超えるバンプ７０がある場合（ステップＳ１２：Ｎｏ）、電流値が所定値を超えたバンプ７０が接続するグランドパッド３８ａ及び電源パッド３８ｂの少なくとも一方に接するビア３６を削除する（ステップＳ１４）。例えば、電流値が最大のバンプ７０が接続するグランドパッド３８ａ又は電源パッド３８ｂに接するビア３６を削除する。
　次いで、ＣＰＵ８５は、複数のバンプ７０の電流値を算出し、電流値が所定値以内に収まったか否かを判定する（ステップＳ１６）。電流値が所定値以内に収まった場合（ステップＳ１６：Ｙｅｓ）、ＣＰＵ８５は、パッケージ基板３０の設計情報を現在の設計情報にして記憶部８７に記憶する（ステップＳ３０）。その後、処理を終了する。電流値が所定値を超えるバンプ７０がある場合（ステップＳ１６：Ｎｏ）、ステップＳ１８に移行する。ステップＳ１８では、ＣＰＵ８５は、ビア３６を削除したグランドパッド３８ａの隣りのグランドパッド３８ａ又はビア３６を削除した電源パッド３８ｂの隣りの電源パッド３８ｂに接するビア３６の削除が可能か否かを判断する（ステップＳ１８）。ビア３６の削除が不可能な場合とは、例えば隣りにグランドパッド３８ａ又は電源パッド３８ｂがない場合などである。なお、隣りとは、図３での列４６内での隣りを言い、片隣りでもよいし、両隣りでもよい。
　ビア３６の削除が不可能な場合（ステップＳ１８：Ｎｏ）、ステップＳ２２に移行する。ビア３６の削除が可能な場合（ステップＳ１８：Ｙｅｓ）、ＣＰＵ８５は、ステップＳ１６で算出した電流値が最大のバンプ７０は、ステップＳ１０で算出した電流値が最大のバンプ７０の近傍に位置するバンプか否かを判断する（ステップＳ２０）。なお、近傍とは、例えば１つ隣り又は２つ隣りまでに位置する場合を含むものである。近傍に位置するバンプ７０でない場合（ステップＳ２０：Ｎｏ）、ＣＰＵ８５は、ステップＳ１４に戻って、ビア３６を削除したグランドパッド３８ａの隣りのグランドパッド３８ａ又はビア３６を削除した電源パッド３８ｂの隣りの電源パッド３８ｂに接するビア３６を削除する。近傍に位置するバンプ７０である場合（ステップＳ２０：Ｙｅｓ）、隣りのグランドパッド３８ａ又は隣りの電源パッド３８ｂに接するビア３６を削除しても最大電流値を下げることが難しいため、ステップＳ２２に移行する。
　ステップＳ２２では、ＣＰＵ８５は、グランドパッド３８ａ又は電源パッド３８ｂより内側であるコンデンサ領域４２に設けられた配線層３４上のビア３６を削除する（ステップＳ２２）。例えば、最初の段階では、コンデンサ領域４２に設けられた配線層３４のうちのステップＳ１０で算出した電流値が最大のバンプ７０が接続するグランドパッド３８ａ又は電源パッド３８ｂに隣接する領域でのビア３６を削除する。後述するステップＳ２６から戻ってきた場合では、列４６に沿った方向で削除したビア３６の隣りに位置するビア３６を削除する。すなわち、コンデンサ領域４２に設けられた配線層３４のうちのビア３６に接していない領域４８をコンデンサ領域４２の外形の辺の中央部から端部側に広げていく。
　次いで、ＣＰＵ８５は、複数のバンプ７０の電流値を算出し、電流値が所定値以内に収まったか否かを判断する（ステップＳ２４）。電流値が所定値以内に収まった場合（ステップＳ２４：Ｙｅｓ）、ＣＰＵ８５は、パッケージ基板３０の設計情報を現在の設計情報にして記憶部８７に記憶する（ステップＳ３０）。その後、処理を終了する。
　一方、電流値が所定値を超えるバンプ７０がある場合（ステップＳ２４：Ｎｏ）、ＣＰＵ８５は、コンデンサ領域４２に設けられた配線層３４上のビア３６の削除が更に可能か否かを判断する（ステップＳ２６）。ビア３６の削除が更に可能か否かの判断は、例えば実施例３で説明したような最大電流値の低減に効果がある領域にビア３６があるか否かなどによって判断される。ビア３６の削除が可能な場合（ステップＳ２６：Ｙｅｓ）、ＣＰＵ８５は、ステップＳ２２に戻って、ステップＳ２２からステップＳ２６を繰り返し行う。ビア３６の削除が不可能な場合（ステップＳ２６：Ｎｏ）、ＣＰＵ８５は、ディスプレイ８９にエラーを表示し（ステップＳ２８）、処理を終了する。
　なお、図１６において、ステップＳ１４では、グランドパッド３８ａ又は電源パッド３８ｂに接するビア３６を削除する場合を例に示したが、グランドパッド３８ａ又は電源パッド３８ｂに接するビア３６の合計面積を低減する場合でもよい。
　実施例５によれば、図１６のように、複数のバンプ７０を流れる電流の大きさを求める（ステップＳ１０）。電流値が所定値を超えるバンプ７０がある場合、所定値を超えるバンプ７０が接続するグランドパッド３８ａ又は電源パッド３８ｂにビア３６が接する合計面積を小さくすることにより電流の大きさが所定値以内になるようパッケージ基板３０の設計情報を修正する（ステップＳ１４、Ｓ１６、Ｓ３０）。これにより、一部のバンプ７０に電流が集中することを緩和できる。
　図１６のように、グランドパッド３８ａ及び電源パッド３８ｂにビア３６が接する合計面積を小さくしても電流値が所定値以内にならない場合（ステップＳ１６：Ｎｏ）がある。この場合、コンデンサ領域４２に設けられた配線層３４に接するビア３６を削除することにより電流値が所定値以内になるようパッケージ基板３０の設計情報を修正することが好ましい（ステップＳ２２、Ｓ２４、Ｓ３０）。これにより、一部のバンプ７０に電流が集中することを緩和できる。
　実施例５では、図１６のフローチャートにおけるパッケージ基板３０の設計支援方法をコンピュータ５１０により実現する場合を例に示したが、この場合に限られる訳ではない。上記で説明した要旨を逸脱しない範囲において、各種の改良及び変更を行ってもよい。また、上記では、プログラムが記憶部８７に予め記憶されている場合を例に示したが、この場合に限られず、ＣＤ－ＲＯＭ又はＤＶＤ－ＲＯＭなどの記憶媒体に記憶されている形態で提供することも可能である。
　以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　プリント基板
　１２　絶縁膜
　１４　配線層
　１６　ビア
　１８　パッド
　１８ａ　グランドパッド
　１８ｂ　電源パッド
　２０　電源
　３０、３０ａ、３０ｂ、３０ｃ　パッケージ基板
　３２　絶縁膜
　３４　配線層
　３４ａ　グランド配線層
　３６　ビア
　３８　パッド
　３８ａ、３８ａ１、３８ａ２　グランドパッド
　３８ｂ　電源パッド
　４０　コンデンサ
　４２　コンデンサ領域
　４４　隙間
　４６　列
　４８　領域
　５０　電子部品
　５４　領域
　７０、７２　バンプ
　７４、７６　レジスト膜
　１００、４００、１０００　電子機器
　５００　基板設計支援装置
　５１０　コンピュータ

Claims (11)

  1. 　絶縁膜と、前記絶縁膜に設けられた配線層及びビアと、コンデンサが設けられるコンデンサ領域を囲んで前記絶縁膜に設けられ、複数のバンプが接続する複数の電源パッド及び複数のグランドパッドと、を含む基板と、
    　前記基板に実装され、前記配線層及び前記ビアを介して前記複数の電源パッド及び前記複数のグランドパッドに電気的に接続された電子部品と、を備え、
    　前記複数の電源パッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１電源パッドと前記１又は複数の第１電源パッドよりも前記ビアが接する合計面積が小さい１又は複数の第２電源パッドとを含む、及び、前記複数のグランドパッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１グランドパッドと前記１又は複数の第１グランドパッドよりも前記ビアが接する合計面積が小さい１又は複数の第２グランドパッドとを含む、ことの少なくとも一方を満たす、電子装置。
  2. 　前記１又は複数の第２電源パッド及び前記１又は複数の第２グランドパッドの少なくとも一方は、前記ビアに接していない、請求項１記載の電子装置。
  3. 　前記１又は複数の第２電源パッド及び前記１又は複数の第２グランドパッドの少なくとも一方は、前記コンデンサ領域の外形の辺の中央部に配置され、前記辺の端部には配置されていない、請求項１または２記載の電子装置。
  4. 　前記１又は複数の第２電源パッド及び前記１又は複数の第２グランドパッドの少なくとも一方は、前記コンデンサ領域の外形の辺の一端から他端にかけて配置されている、請求項１または２記載の電子装置。
  5. 　前記１又は複数の第２電源パッド及び前記１又は複数の第２グランドパッドの少なくとも一方は、前記コンデンサ領域を囲んで配置されている、請求項１または２記載の電子装置。
  6. 　前記基板は、前記複数の電源パッド及び前記複数のグランドパッドで囲まれた前記コンデンサ領域に前記１又は複数の第２電源パッド又は前記１又は複数の第２グランドパッドに電気的に接続された前記配線層を有し、
    　前記コンデンサ領域に設けられた前記配線層は、前記列に隣接する領域のうちの少なくとも一部の領域で前記ビアに接していない、請求項１から５のいずれか一項記載の電子装置。
  7. 　前記少なくとも一部の領域は、前記列に沿った方向の長さが前記複数の電源パッドのうちの１つの電源パッド及び前記複数のグランドパッドのうちの１つのグランドパッドの前記列に沿った方向の長さよりも長い、請求項６記載の電子装置。
  8. 　前記少なくとも一部の領域は、前記列に沿った方向に交差する方向の幅が０ｍｍより大きく且つ３．０ｍｍ以下である、請求項６または７記載の電子装置。
  9. 　前記少なくとも一部の領域は、前記コンデンサ領域の外形の辺の中央部を含んで位置している、請求項６から８のいずれか一項記載の電子装置。
  10. 　第１基板と、
    　絶縁膜と、前記絶縁膜に設けられた配線層及びビアと、コンデンサが設けられるコンデンサ領域を囲んで前記絶縁膜に設けられた複数の電源パッド及び複数のグランドパッドと、を含み、複数のバンプが前記複数の電源パッド及び前記複数のグランドパッドに接続して前記第１基板に実装された第２基板と、
    　前記第２基板に実装され、前記配線層及び前記ビアを介して前記複数の電源パッド及び前記複数のグランドパッドに電気的に接続された電子部品と、を備え、
    　前記複数の電源パッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１電源パッドと前記１又は複数の第１電源パッドよりも前記ビアが接する合計面積が小さい１又は複数の第２電源パッドとを含む、及び、前記複数のグランドパッドは、前記コンデンサ領域に隣接して前記コンデンサ領域の外形の辺に沿って並んだ列に、前記ビアが接する１又は複数の第１グランドパッドと前記１又は複数の第１グランドパッドよりも前記ビアが接する合計面積が小さい１又は複数の第２グランドパッドとを含む、ことの少なくとも一方を満たす、電子機器。
  11. 　絶縁膜と、前記絶縁膜に設けられた配線層及びビアと、コンデンサが設けられるコンデンサ領域を囲んで前記絶縁膜に設けられ、複数のバンプが接続する複数の電源パッド及び複数のグランドパッドと、を含む基板と、前記基板に実装され、前記配線層及び前記ビアを介して前記複数の電源パッド及び前記複数のグランドパッドに電気的に接続された電子部品と、を備える電子装置の設計支援方法において、
    　コンピュータを用いて、
    　前記複数のバンプを流れる電流の大きさを求め、
    　前記複数のバンプのうち前記電流の大きさが所定値を超えるバンプがある場合、前記複数の電源パッド及び前記複数のグランドパッドのうちの前記所定値を超えるバンプが接続する電源パッド及びグランドパッドの少なくとも一方で前記ビアが接する合計面積を小さくすることにより、前記複数のバンプを流れる前記電流の大きさが前記所定値以内になるよう前記基板の設計情報を修正する、電子装置の設計支援方法。
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