JP2022016732A - 実装基板及び半導体装置 - Google Patents

実装基板及び半導体装置 Download PDF

Info

Publication number
JP2022016732A
JP2022016732A JP2020119617A JP2020119617A JP2022016732A JP 2022016732 A JP2022016732 A JP 2022016732A JP 2020119617 A JP2020119617 A JP 2020119617A JP 2020119617 A JP2020119617 A JP 2020119617A JP 2022016732 A JP2022016732 A JP 2022016732A
Authority
JP
Japan
Prior art keywords
opening region
electrode pad
opening
extending
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020119617A
Other languages
English (en)
Other versions
JP7423462B2 (ja
Inventor
誠一 島田
Seiichi Shimada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2020119617A priority Critical patent/JP7423462B2/ja
Priority to US17/305,406 priority patent/US11664299B2/en
Publication of JP2022016732A publication Critical patent/JP2022016732A/ja
Application granted granted Critical
Publication of JP7423462B2 publication Critical patent/JP7423462B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item

Abstract

【課題】接続信頼性を向上することができる実装基板及び半導体装置を提供する。【解決手段】実装基板は、絶縁樹脂層と、電極パッドと、電極パッドの一部を露出する開口部が形成された絶縁性の保護膜と、を有し、平面視で、電極パッドは、第１方向に延びる第１辺と、第１方向に延び、第１方向に直交する第２方向で第１辺から離れた第２辺と、第１辺の第１端部と第２辺の第２端部とを結ぶ第３辺と、を有し、開口部は、少なくとも一部が電極パッドと重なる第１開口領域と、第１開口領域に第３辺側で繋がり、絶縁樹脂層の一部を露出する第２開口領域と、を有し、第１開口領域は、第１辺より第２辺側に位置し、第１方向に延びる第４辺と、第４辺と第２辺との間に位置し、第１方向に延びる第５辺と、を有し、第２開口領域の第２方向における最大寸法は、第４辺の第３辺側の第３端部と第５辺の第３辺側の第４端部との間の距離よりも大きい。【選択図】図１

Description

本開示は、実装基板及び半導体装置に関する。
チップ部品が実装される実装基板として、基板上に、電極パッドと、電極パッドの一部を露出する開口部が形成された保護膜とを備えたプリント配線板が提案されている（特許文献１）。このプリント配線板では、開口部に隣接するように、開口部と同じ幅の溜まり部が保護膜に隣接して形成されている。
特開平６－２１６５０８号公報
しかしながら、従来の実装基板の上に電子部品を実装した場合、十分な接続信頼性を得ることが困難である。
本開示は、接続信頼性を向上することができる実装基板及び半導体装置を提供することを目的とする。
本開示の一形態によれば、絶縁樹脂層と、前記絶縁樹脂層の上に設けられた電極パッドと、前記絶縁樹脂層の上に設けられ、前記電極パッドの一部を露出する開口部が形成された絶縁性の保護膜と、を有し、平面視で、前記電極パッドは、第１方向に延びる第１辺と、前記第１方向に延び、前記第１方向に直交する第２方向で前記第１辺から離れた第２辺と、前記第１辺の第１端部と前記第２辺の第２端部とを結ぶ第３辺と、を有し、前記開口部は、少なくとも一部が前記電極パッドと重なる第１開口領域と、前記第１開口領域に前記第３辺側で繋がり、前記絶縁樹脂層の一部を露出する第２開口領域と、を有し、前記第１開口領域は、前記第１辺より前記第２辺側に位置し、前記第１方向に延びる第４辺と、前記第４辺と前記第２辺との間に位置し、前記第１方向に延びる第５辺と、を有し、前記第２開口領域の前記第２方向における最大寸法は、前記第４辺の前記第３辺側の第３端部と前記第５辺の前記第３辺側の第４端部との間の距離よりも大きい実装基板が提供される。
開示の技術によれば、接続信頼性を向上することができる。
第１実施形態に係る実装基板を示す図である。 図１中の一部を拡大して示す図である。 第１実施形態における絶縁樹脂層及び電極パッドと、ソルダレジストとを別々に示す図である。 第２実施形態に係る半導体装置を示す図である。 第２実施形態に係る半導体装置の製造方法におけるはんだペーストの挙動を示す図である。 第１変形例及び第２変形例を示す平面図である。 第３変形例及び第４変形例を示す平面図である。 第５変形例を示す平面図である。 第６変形例を示す平面図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、本開示においては、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面と記載し、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面と記載し、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面と記載する。なお、便宜上、Ｚ１－Ｚ２方向を上下方向とする。また、平面視とは、Ｚ１側から対象物を見ることをいう。但し、実装基板及び半導体装置は天地逆の状態で用いることができ、又は任意の角度で配置することができる。Ｘ１－Ｘ２方向は第１方向の一例であり、Ｙ１－Ｙ２方向は第２方向の一例である。
（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は実装基板に関する。図１は、第１実施形態に係る実装基板を示す図である。図２は、図１中の一部を拡大して示す図である。図３は、第１実施形態における絶縁樹脂層及び電極パッドと、ソルダレジストとを別々に示す図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）中のIb-Ib線に沿った断面図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）中のIIb-IIb線に沿った断面図である。図３（ａ）は絶縁樹脂層及び電極パッドを示す平面図であり、図３（ｂ）はソルダレジストを示す平面図である。
第１実施形態に係る実装基板１は、図１に示すように、絶縁樹脂層１００と、絶縁樹脂層１００の上に設けられた複数の電極パッド２００と、絶縁樹脂層１００の上に設けられ、電極パッド２００の一部を露出する開口部３０３が形成されたソルダレジスト３００とを有する。実装基板１は、平面視で、４行×２列の合計８個の電極パッド２００を有する。すなわち、Ｘ１－Ｘ２方向に２個の電極パッド２００が並び、この電極パッド２００の組がＹ１－Ｙ２方向に４組並んでいる。例えば、Ｘ１－Ｘ２方向で隣り合う電極パッド２００の間の距離は０．５ｍｍ～１．５ｍｍであり、Ｙ１－Ｙ２方向で隣り合う電極パッドの間の距離は０．１ｍｍ～０．２ｍｍである。絶縁樹脂層１００は、例えばエポキシ又はポリイミド等の基材（図示せず）と、基材内に設けられた複数の配線層（図示せず）とを含み、電極パッド２００は、配線層の一部に接続されている。ソルダレジスト３００は、絶縁性の保護膜の一例である。
ここで、図２及び図３を参照しながら、Ｘ１－Ｘ２方向に並ぶ電極パッド２００のうちＸ１側に位置するものと、その周辺におけるソルダレジスト３００の構成について説明する。図２及び図３は、図１中の領域Ｒの構成を示す。
電極パッド２００の平面形状は、例えば長方形である。平面視で、電極パッド２００は、Ｘ１－Ｘ２方向に延びる辺２１１と、Ｘ１－Ｘ２方向に延び、Ｙ１－Ｙ２方向で辺２１１からＹ２側に離れた辺２１２とを有する。辺２１１と辺２１２とは互いに平行である。平面視で、電極パッド２００は、更に、Ｙ１－Ｙ２方向に延びる辺２１３と、Ｙ１－Ｙ２方向に延び、Ｘ１－Ｘ２方向で辺２１３からＸ２側に離れた辺２１４とを有する。辺２１３と辺２１４とは互いに平行である。辺２１３は、辺２１１のＸ１側の端部２２１と、辺２１２のＸ１側の端部２２２とを結ぶ。辺２１４は、辺２１１のＸ２側の端部２２３と、辺２１２のＸ２側の端部２２４とを結ぶ。例えば、辺２１１及び辺２１２の長さは０．２ｍｍ～０．５ｍｍであり、辺２１３及び辺２１４の長さは０．１ｍｍ～０．３ｍｍである。辺２１１は第１辺の一例であり、辺２１２は第２辺の一例であり、辺２１３は第３辺の一例である。また、端部２２１は第１端部の一例であり、端部２２２は第２端部の一例である。
開口部３０３は、少なくとも一部が電極パッド２００と重なる第１開口領域３０１と、第１開口領域３０１にＸ１側（辺２１３側）で繋がり、絶縁樹脂層１００の一部を露出する第２開口領域３０２とを有する。
第１開口領域３０１は、電極パッド２００の辺２１１よりも辺２１２側（Ｙ２側）に位置し、Ｘ１－Ｘ２方向に延びる辺３１１と、辺３１１と辺２１２との間に位置し、Ｘ１－Ｘ２方向に延びる辺３１２とを有する。第１開口領域３０１は、更に、辺３１１のＸ２側の端部と辺３１２のＸ２側の端部とを結ぶ辺３１３を有する。辺３１３は辺２１４よりもＸ１側に位置する。例えば、平面視において、辺３１１と辺２１１との間の距離は０．０３ｍｍ～０．０８ｍｍであり、辺３１２と辺２１２との間の距離は０．０３ｍｍ～０．０８ｍｍであり、辺３１３と辺２１４との間の距離は０．０３ｍｍ～０．０８ｍｍである。辺３１１は第４辺の一例であり、辺３１２は第５辺の一例である。
第２開口領域３０２は、辺３１１のＸ１側の端部３２１からＹ１側に延びる辺３１４と、辺３１２のＸ１側の端部３２２からＹ２側に延びる辺３１５とを有する。つまり、辺３１４は、端部３２１からＹ１－Ｙ２方向において辺３１２から離れる方向に延び、辺３１５は、端部３２２からＹ１－Ｙ２方向において辺３１１から離れる方向に延びる。第２開口領域３０２は、更に、Ｘ１－Ｘ２方向に延びる辺３１６及び辺３１７と、Ｙ１－Ｙ２方向に延びる辺３１８とを有する。辺３１６は、辺３１４のＹ１側の端部からＸ１側に延び、辺３１７は、辺３１５のＹ２側の端部からＸ１側に延びる。辺３１８は、辺３１６のＸ１側の端部と辺３１７のＸ１側の端部とを結ぶ。例えば、辺３１６及び辺３１７の長さは０．０５ｍｍ～０．１０ｍｍである。端部３２１は第３端部の一例であり、端部３２２は第４端部の一例である。辺３１４は第６辺の一例であり、辺３１５は第７辺の一例である。
開口部３０３において、第２開口領域３０２のＹ１－Ｙ２方向における最大寸法Ｗ２は、端部３２１と端部３２２との間の距離Ｗ１よりも大きく、最大寸法Ｗ２は、例えば辺２１１と辺２１２との間の距離以下である。最大寸法Ｗ２が辺２１１と辺２１２との間の距離と等しくてもよい。このように、開口部３０３は、Ｔ字状の平面形状を有する。
第１実施形態では、辺３１１の端部３２１及び辺３１２の端部３２２が電極パッド２００の辺２１３の上にある。すなわち、第１開口領域３０１と第２開口領域３０２との境界が辺２１３の上にある。更に、辺３１４及び辺３１５も辺２１３の上にある。そして、第２開口領域３０２は、端部２２１と端部２２２とを結ぶ直線Ｌ１上に、最大寸法Ｗ２を有する。
８個の電極パッド２００のうち、Ｘ１側に配置された残りの３個の電極パッド２００についても、同様の開口部３０３が形成されている。８個の電極パッド２００のうち、Ｘ２側に配置された４個の電極パッド２００については、Ｘ１－Ｘ２方向での配置が反対になって、同様の開口部３０３が形成されている。すなわち、例えば、Ｘ２側に配置された４個の電極パッド２００については、第２開口領域３０２が第１開口領域３０１にＸ２側で繋がっている。従って、Ｘ１－Ｘ２方向で隣り合う２個の開口部３０３に着目すると、一方の開口部３０３の第２開口領域３０２が他方の開口部３０３から離間する側に配置されている。
詳細は第２実施形態において説明するが、第１実施形態によれば、電極パッド２００と、実装基板１の上に実装される電子部品の電極との間の接続信頼性を向上することができる。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、第１実施形態に係る実装基板１を含む半導体装置に関する。図４は、第２実施形態に係る半導体装置を示す図である。図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）中のIVb-IVb線に沿った断面図である。
第２実施形態に係る半導体装置２は、図４に示すように、第１実施形態に係る実装基板１と、実装基板１の上に実装された電子部品５００とを有する。電子部品５００は、平面視で、４行×２列の合計８個の電極５１０を有する。すなわち、Ｘ１－Ｘ２方向に２個の電極５１０が並び、この電極５１０の組がＹ１－Ｙ２方向に４組並んでいる。電極５１０の各々は、Ｚ１－Ｚ２方向で電極パッド２００に対向し、電極５１０と電極パッド２００とがはんだ４００を介して接続されている。はんだ４００は、例えば鉛フリーのＳｎＳｂはんだである。
ここで、第２実施形態に係る半導体装置２の製造方法について説明する。図５は第２実施形態に係る半導体装置２の製造方法におけるはんだペーストの挙動を示す図である。図５には、図２に相当する領域を示す。図５（ａ）は、平面図であり、図５（ｂ）は、図５（ａ）中のVb-Vb線に沿った断面図である。ただし、図５（ａ）では、電子部品５００（電極５１０を含む）を省略している。
一般に、電子部品の実装の際には、電極パッドの上にはんだペーストが塗布され、はんだペーストの上に電子部品の電極が配置され、リフローが行われる。リフローの際には、はんだペースト中にボイドが発生する。ボイドは、例えば、はんだペースト中に内在していた空間から発生したり、はんだペーストに含まれるフラックスが気化して発生したりする。そして、リフロー後にボイドが電極パッドと電子部品の電極との間に残存していると、電気抵抗の上昇、機械的強度の低下等が生じ、十分な接続信頼性が得られない。また、ボイドを含んだはんだペーストがソルダレジスト上に広がることもあり、このような場合には、ボイドよりも先端に広がったはんだが冷却時にボイドの部分で分断され、ソルダレジストの上に残存することがある。ソルダレジストの上に残存するはんだは短絡を引き起こすおそれがある。
第１実施形態に係る実装基板１を含む半導体装置２の製造にあたっては、スクリーン印刷等により電極パッド２００の上にはんだペースト４１０が塗布され、はんだペースト４１０の上に電子部品５００の電極５１０が配置され、リフローが行われる。リフロー後の冷却により、はんだペースト４１０が固化して電極５１０と電極パッド２００とを接続するはんだ４００が得られる。リフローの際には、はんだペースト４１０中にボイド４１１が発生し得る。
実装基板１では、第２開口領域３０２の辺３１４が、第１開口領域３０１の辺３１１の端部３２１から、Ｙ１－Ｙ２方向において辺３１２から離れる方向に延び、第２開口領域３０２の辺３１５が、第１開口領域３０１の辺３１２の端部３２２から、Ｙ１－Ｙ２方向において辺３１１から離れる方向に延びている。このため、図５中で矢印Ａが示すように、リフロー時にはんだペースト４１０の一部が電極パッド２００の上から第２開口領域３０２に向けて容易に流れる。つまり、はんだペースト４１０は第２開口領域３０２の壁面からの抵抗を受けにくく、容易に第２開口領域３０２内に流れ込む。この時、はんだペースト４１０中のボイド４１１は、電極パッド２００と電極５１０との間に留まるよりも、第２開口領域３０２に移動しやすい。従って、リフロー後に電極パッド２００と電極５１０との間に残存するボイド４１１を低減し、接続信頼性を向上することができる。
また、第２開口領域３０２は、電極パッド２００と電極５１０との間から流れ出たはんだペースト４１０を貯留できるため、はんだペースト４１０をソルダレジスト３００の上に広がりにくくすることができる。更に、はんだペースト４１０は、第１開口領域３０１から第２開口領域３０２に向かって移動するため、冷却後に固化したはんだがソルダレジスト３００の上に残存するとしても、その位置は、平面視で、電極パッド２００及び電極５１０よりも電子部品５００の縁に近い位置となる。例えば、Ｘ１側に位置する４組の電極パッド２００及び電極５１０に着目すると、はんだが残る位置は、これら電極パッド２００及び電極５１０よりもＸ１側となる。また、Ｘ２側に位置する４組の電極パッド２００及び電極５１０に着目すると、はんだが残る位置は、これら電極パッド２００及び電極５１０よりもＸ２側となる。このような位置に残存したはんだは、複数の電極パッド２００及び電極５１０によって囲まれていないため、例えば超音波洗浄等により実装基板１と電子部品５００との間から除去しやすい。このように、第１実施形態に係る実装基板１を用いることで、ソルダレジスト３００の上のはんだの残存を抑制することができ、また、はんだの残存が生じるとしても、その位置を除去しやすい位置とすることができる。
なお、平面視で、第２開口領域３０２のＹ１側の縁（辺３１６）は、辺２１１の延長線上にあることが好ましい。Ｙ１－Ｙ２方向において、辺３１６が辺２１１の延長線よりも辺３１１とは反対側（Ｙ１側）にあると、当該開口部３０３の第２開口領域３０２と、当該開口部３０３のＹ１側に設けられた隣接開口部３０３の第２開口領域３０２との間で短絡が生じるおそれがあるためである。同様の理由で、平面視で、第２開口領域３０２のＹ２側の辺３１７は、辺２１２の延長線上にあることが好ましい。
平面視で、第２開口領域３０２のＹ１側の辺３１６が、Ｙ１－Ｙ２方向において、辺２１１の延長線よりも辺３１１側（Ｙ２側）にあってもよく、第２開口領域３０２のＹ２側の辺３１７が、Ｙ１－Ｙ２方向において、辺２１２の延長線よりも辺３１２側（Ｙ１側）にあってもよい。
（変形例）
次に、種々の変形例について説明する。電極パッド２００の平面形状は、長方形でなくてもよい。図６は、第１変形例及び第２変形例を示す平面図である。
図６（ａ）に示すように、電極パッド２００の辺２１３に円弧状にＸ１側に張り出す部分が含まれていてもよい。この場合、はんだペースト４１０の第２開口領域３０２への流れを促進し、ボイド４１１を電極パッド２００と電極５１０との間から排除しやすい。
図６（ｂ）に示すように、電極パッド２００の辺２１３に複数の極大及び極小を備えた波形の部分が含まれていてもよい。この場合、辺２１３の近傍ではんだペースト４１０同士の衝突が生じ、はんだペースト４１０内からボイド４１１を排除しやすい。
第１開口領域３０１の辺３１１の端部３２１及び辺３１２の端部３２２は、電極パッド２００の辺２１１の端部２２１と辺２１２の端部２２２とを結ぶ線分上になくてもよい。図７は、第３変形例及び第４変形例を示す平面図である。
図７（ａ）に示すように、端部３２１及び端部３２２が、端部２２１と端部２２２とを結ぶ直線Ｌ１よりＸ１側にあってもよい。逆に、図７（ｂ）に示すように、端部３２１及び端部３２２が、端部２２１と端部２２２とを結ぶ直線Ｌ１よりＸ２側にあってもよい。
各辺が線分でなくてもよい。図８は、第５変形例を示す平面図である。
図８に示すように、辺３１４に、端部３２１からテーパ状に湾曲する部分が含まれていてもよく、辺３１５に、端部３２２からテーパ状に湾曲する部分が含まれていてもよい。
電極パッドの数及び電極パッドの配列は特に限定されない。図９は、第６変形例を示す平面図である。
図９に示すように、合計で１６個の電極パッド２００が絶縁樹脂層１００上に設けられ、これらに対応するように、合計で１６個の開口部３０３がソルダレジスト３００に形成されていてもよい。例えば、１６個の電極パッド２００は、平面形状が矩形の絶縁樹脂層１００の４辺の各々に沿って４個ずつ配置されてもよい。この場合、各開口部３０３において、第２開口領域３０２は第１開口領域３０１よりも絶縁樹脂層１００の中心から離れる側に設けられていることが好ましい。上記のように、はんだがソルダレジスト３００の上に残存したとしても、超音波洗浄等により除去しやすいためである。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
１ 実装基板
２ 半導体装置
２００ 電極パッド
２１１、２１２、２１３、２１４ 辺
２２１、２２２、２２３、２２４ 端部
３００ ソルダレジスト
３０１ 第１開口領域
３０２ 第２開口領域
３０３ 開口部
３１１、３１２、３１３、３１４、３１５、３１６、３１７ 辺
３２１、３２２ 端部
４００ はんだ
４１０ はんだペースト
５００ 電子部品
５１０ 電極

Claims (7)

  1. 絶縁樹脂層と、
    前記絶縁樹脂層の上に設けられた電極パッドと、
    前記絶縁樹脂層の上に設けられ、前記電極パッドの一部を露出する開口部が形成された絶縁性の保護膜と、
    を有し、
    平面視で、
    前記電極パッドは、
    第１方向に延びる第１辺と、
    前記第１方向に延び、前記第１方向に直交する第２方向で前記第１辺から離れた第２辺と、
    前記第１辺の第１端部と前記第２辺の第２端部とを結ぶ第３辺と、
    を有し、
    前記開口部は、
    少なくとも一部が前記電極パッドと重なる第１開口領域と、
    前記第１開口領域に前記第３辺側で繋がり、前記絶縁樹脂層の一部を露出する第２開口領域と、
    を有し、
    前記第１開口領域は、
    前記第１辺より前記第２辺側に位置し、前記第１方向に延びる第４辺と、
    前記第４辺と前記第２辺との間に位置し、前記第１方向に延びる第５辺と、
    を有し、
    前記第２開口領域の前記第２方向における最大寸法は、前記第４辺の前記第３辺側の第３端部と前記第５辺の前記第３辺側の第４端部との間の距離よりも大きいことを特徴とする実装基板。
  2. 前記第２開口領域は、
    前記第４辺の前記第３辺側の第３端部から、前記第２方向において前記第５辺から離れる方向に延びる第６辺と、
    前記第５辺の前記第３辺側の第４端部から、前記第２方向において前記第４辺から離れる方向に延びる第７辺と、
    を有することを特徴とする請求項１に記載の実装基板。
  3. 前記第２開口領域は、前記第１端部と前記第２端部とを結ぶ直線上に、前記最大寸法を有することを特徴とする請求項１又は２に記載の実装基板。
  4. 平面視で、
    前記第２開口領域の前記第２方向における一方の縁は、前記第１辺の延長線上にあり、
    前記第２開口領域の前記第２方向における他方の縁は、前記第２辺の延長線上にあることを特徴とする請求項１乃至３のいずれか１項に記載の実装基板。
  5. 前記第３辺は曲線を含むことを特徴とする請求項１乃至４のいずれか１項に記載の実装基板。
  6. 前記絶縁樹脂層の上に、前記第１方向で隣り合うように２個の前記電極パッドが設けられ、
    前記保護膜には、それぞれが２個の前記電極パッドに対応するように２個の前記開口部が形成されており、
    ２個の前記開口部の各々は、前記第２開口領域が他方の前記開口部から離間する側に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の実装基板。
  7. 請求項１乃至６のいずれか１項に記載の実装基板と、
    前記実装基板の前記電極パッドに接続された電極を備えた電子部品と、
    を有することを特徴とする半導体装置。
JP2020119617A 2020-07-13 2020-07-13 実装基板及び半導体装置 Active JP7423462B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020119617A JP7423462B2 (ja) 2020-07-13 2020-07-13 実装基板及び半導体装置
US17/305,406 US11664299B2 (en) 2020-07-13 2021-07-07 Mounting board and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020119617A JP7423462B2 (ja) 2020-07-13 2020-07-13 実装基板及び半導体装置

Publications (2)

Publication Number Publication Date
JP2022016732A true JP2022016732A (ja) 2022-01-25
JP7423462B2 JP7423462B2 (ja) 2024-01-29

Family

ID=79172952

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020119617A Active JP7423462B2 (ja) 2020-07-13 2020-07-13 実装基板及び半導体装置

Country Status (2)

Country Link
US (1) US11664299B2 (ja)
JP (1) JP7423462B2 (ja)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216508A (ja) 1993-01-19 1994-08-05 Sony Corp プリント配線板
JP5048254B2 (ja) 2006-03-01 2012-10-17 株式会社リコー 通信装置及び機器遠隔管理システム
JP5452064B2 (ja) * 2009-04-16 2014-03-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5335731B2 (ja) 2010-05-17 2013-11-06 三井化学株式会社 離型フィルム及びそれを用いたｌｅｄパッケージの製造方法
EP2720171B1 (en) 2012-10-12 2015-04-08 MVTec Software GmbH Recognition and pose determination of 3D objects in multimodal scenes
JP5751245B2 (ja) 2012-11-30 2015-07-22 Tdk株式会社 チップ部品の実装構造及びこれを用いたモジュール製品
KR20160090705A (ko) * 2015-01-22 2016-08-01 에스케이하이닉스 주식회사 패키지 기판 및 이를 이용한 반도체 패키지
US10297631B2 (en) * 2016-01-29 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Metal block and bond pad structure

Also Published As

Publication number Publication date
US20220013440A1 (en) 2022-01-13
JP7423462B2 (ja) 2024-01-29
US11664299B2 (en) 2023-05-30

Similar Documents

Publication Publication Date Title
JP4068635B2 (ja) 配線基板
JP2013074054A (ja) 電子装置、配線基板、及び、電子装置の製造方法
JP6318638B2 (ja) プリント配線板および情報処理装置
JP2011142185A (ja) 半導体装置
JP2006339316A (ja) 半導体装置、半導体装置実装基板、および半導体装置の実装方法
WO2009110355A1 (ja) 実装構造およびその製造方法
JP2005012088A (ja) 多層回路基板および電子機器
JP2007005452A (ja) 半導体装置
JP2009182229A (ja) 配線回路基板およびその製造方法
JP7423462B2 (ja) 実装基板及び半導体装置
JP5213034B2 (ja) Ｂｇａパッケージ
JP2012164934A (ja) 回路モジュール、電子部品実装基板および回路モジュールの製造方法
JP2013211497A (ja) 部品接合構造
JP2010161295A (ja) プリント基板およびこれを備えた半導体装置
JP2016162813A (ja) プリント基板及びハンダ付け方法
US10181437B2 (en) Package substrate and method of manufacturing package substrate
JP6153406B2 (ja) プリント配線板、プリント回路板、プリント回路板の製造方法、及び電子機器
JP2008141036A (ja) プリント基板およびその製造方法
JP2005093743A (ja) プリント配線板
JP2011040575A (ja) 電子デバイス及びその製造方法
JP2010010611A (ja) プリント回路板及び電子機器
JP2009283811A (ja) 半導体装置、半導体装置の製造方法および分割前基板
JP2007189084A (ja) 半導体装置
JP2006066811A (ja) はんだ印刷用マスク、部品実装方法
JP2008028212A (ja) 回路モジュールおよび電気的接続構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230303

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231227

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240117

R150 Certificate of patent or registration of utility model

Ref document number: 7423462

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150