KR102468734B1 - 낮은 누화 수직 연결 인터페이스 - Google Patents

낮은 누화 수직 연결 인터페이스 Download PDF

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Abstract

칩 패키지들의 스택된 컴포넌트들과 전자 디바이스들 사이에 있고, 스택된 컴포넌트들 사이의 통신을 개선시키는 수직 연결 인터페이스들(120, 520, 620, 720, 820, 1000, 1100)이 제공된다. 본 명세서에 설명된 기법들은 누화에 대한 잠재성을 감소시키면서, 증가된 신호 연결 밀도를 허용한다. 예컨대, 연결들의 뱅크(210) 내에서, 접지 신호들을 전달하도록 구성된 수직 인터페이스(120, 520, 620, 720, 820, 1000, 1100) 내의 컴포넌트들 사이의 연결들의, 데이터 신호들을 전달하도록 구성된 연결들에 대한 접지 대 신호비는 에지-중심 그라디언트를 가지며, 이는 수직 인터페이스(120, 520, 620, 720, 820, 1000, 1100)에 걸친 컴포넌트들 사이의 통신에 이용가능한 신호 연결들의 양을 증가시키면서, 누화 임계치들을 충족시키는 데 필요한 접지 연결들의 양을 감소시킨다.

Description

낮은 누화 수직 연결 인터페이스
본 개시내용의 실시예들은 일반적으로 칩 패키지들 및 이를 갖는 전자 디바이스들에 관한 것이다. 특히, 칩 패키지들의 스택된 컴포넌트들과 전자 디바이스들 사이에 있고, 스택된 컴포넌트들 사이의 접지 및 데이터 신호 통신을 제공하는 수직 연결 인터페이스에 관한 것이다.
다른 것들 중에서도 태블릿들, 컴퓨터들, 서버, 실내 텔레콤, 실외 텔레콤, 산업용 컴퓨터들, 고성능 컴퓨팅 데이터 센서들, 복사기들, 디지털 카메라들, 스마트 폰들, 제어 시스템들 및 현금 자동 입출금기들과 같은 전자 디바이스들은 증가된 기능 및 더 높은 컴포넌트 밀도를 위해 칩 패키지들을 레버리징하는 전자 컴포넌트들을 종종 이용한다. 종래의 칩 패키지들은 집적 회로(IC) 다이들, TSV(through-silicon-via) 인터포저, 및 패키지 기판과 같은 하나 이상의 스택된 컴포넌트들을 포함하며, 칩 패키지 그 자체는 인쇄 회로 기판(PCB) 상에 스택되어 있다. IC 다이들은 메모리, 로직, MEMS, RF 또는 다른 IC 디바이스들을 포함할 수 있다.
이들 스택된 컴포넌트들 사이의 수직 인터페이스를 통해 납땜 연결들과 같은 신호 송신 라우팅들의 수 및 밀도가 더 커짐에 따라, 인접한 라우팅들 사이의 누화가 점차 문제가 되고 있다. 증가된 누화의 위험은 스택된 PCB들에 또한 존재한다.
칩 패키지 컴포넌트들과 스택된 PCB들 사이의 인터페이스에서 이용되는 종래의 탈출 라우팅(escape routing) 기법들은 수평 라우팅들을 수직으로 이격시키기 위해 다수의 층들을 일반적으로 이용한다. 층들의 두께는 누화 잠재성을 감소시키도록 선택될 수 있다. 그러나, 두꺼운 층들은 제조사에게 부가적인 비용을 나타내며, 탈출 라우팅의 수직 부분들(즉, 비아들) 사이의 누화 보호를 개선시키지 않는다.
따라서, 기술분야에서 종래에 이용되는 것과 비교하여 누화 잠재성을 감소시키는, 칩 패키지들의 스택된 컴포넌트들과 PCB들 사이의 개선된 수직 연결 인터페이스들에 대한 필요성이 존재한다.
칩 패키지들의 컴포넌트들을 스택시키기 위한 수직 연결 인터페이스들을 갖고 스택된 컴포넌트들 사이의 통신을 개선시키는 전자 디바이스들이 제공된다.
일 예에서, 제1 집적 회로 컴포넌트를 포함하는 집적 회로 디바이스가 제공된다. 제1 컴포넌트는 제1 컴포넌트의 제1 표면 상에 노출된 복수의 제1 노출된 도체들에서 종결되는 탈출 라우팅을 포함한다. 제1 노출된 도체들은, 복수의 제1 노출된 도체들의 일부 중에서 정의되는 제1 뱅크를 통해 모두 연장되는 제1 행(row), 제2 행 및 제3 행을 적어도 포함하는 복수의 행들로 배열된다. 제1 행은 제1 표면의 제1 에지에 평행하고 인접하게 배치된다. 제3 행은 제1 에지로부터 떨어져 이격되어 있다. 제2 행은 제1 행과 제3 행 사이에 배치된다. 제1 뱅크 내에서, 접지 신호들을 전달하도록 구성된 제1 노출된 도체들의, 데이터 신호들을 전달하도록 구성된 제1 노출된 도체들에 대한 접지 대 신호비는 제1 행에 비해 제3 행에서 더 크다.
일부 실시예들에서, 제1 뱅크 내에서, 접지 신호들을 전달하도록 구성된 제1 노출된 도체들의, 데이터 신호들을 전달하도록 구성된 제1 노출된 도체들에 대한 접지 대 신호비는 제1 행에 비해 제2 행에서 더 클 수 있다.
일부 실시예들에서, 제2 행의 접지 대 신호비는 제3 행의 접지 대 신호비보다 작을 수 있다.
일부 실시예들에서, 제1 뱅크를 통해 연장되는 복수의 행들에 걸친 접지 대 신호비는 일반적으로, 제1 에지로부터 더 멀리있는 행들에 비해 제1 에지에 더 가까운 행들에 대해 작을 수 있다.
일부 실시예들에서, 제1 뱅크를 통해 연장되는 복수의 행들에 걸친 접지 대 신호비는 일반적으로, 더 깊은 비아들을 갖는 행들에 비해 더 얕은 비아들을 갖는 행들에 대해 작을 수 있다.
일부 실시예들에서, 집적 회로는, 제2 컴포넌트의 제2 표면 상에 노출된 복수의 제2 노출된 도체들에서 종결되는 회로망을 갖는 제2 컴포넌트, 및 복수의 납땜 연결들을 더 포함할 수 있으며, 각각의 납땜 연결은 제1 컴포넌트 상에 노출된 디스크리이트(discreet) 도체들 중 고유한 도체를 커플링시킨다.
일부 실시예들에서, 제1 집적 회로 컴포넌트는 집적 회로(IC) 다이일 수 있다.
일부 실시예들에서, 제1 집적 회로 컴포넌트는 인터포저 또는 패키지 기판일 수 있다. 집적 회로 디바이스는 제1 집적 회로 컴포넌트의 제1 표면에 장착된 집적 회로(IC) 다이를 더 포함할 수 있다.
일부 실시예들에서, 제1 집적 회로 컴포넌트는 인쇄 회로 기판일 수 있다. 집적 회로 디바이스는 제1 집적 회로 컴포넌트의 제1 표면에 장착된 집적 회로(IC) 패키지를 더 포함할 수 있다. IC 패키지는 하나 이상의 IC 다이들을 가질 수 있다.
일부 실시예들에서, 제1 집적 회로 컴포넌트는 인터포저일 수 있다. 집적 회로 디바이스는 제1 집적 회로 컴포넌트의 제1 표면에 장착된 집적 회로(IC) 다이를 더 포함할 수 있다.
일부 실시예들에서, 제1 집적 회로 컴포넌트는 제1 인쇄 회로 기판일 수 있다.
일부 실시예들에서, 집적 회로 디바이스는 제1 인쇄 회로 기판 상에 스택된 제2 인쇄 회로 기판를 더 포함할 수 있다.
다른 예에서, 제1 집적 회로 컴포넌트를 포함하는 집적 회로 디바이스가 제공된다. 제1 집적 회로 컴포넌트는 제1 컴포넌트의 제1 표면 상에 노출된 복수의 제1 노출된 도체들에서 종결되는 탈출 라우팅을 포함한다. 제1 노출된 도체들은 제1 표면 상에 노출되며, 복수의 제1 노출된 도체들의 일부 중에서 정의되는 제1 뱅크를 통해 연장되는 복수의 행으로 배열된다. 제1 뱅크 내에서, 접지 신호들을 전달하도록 구성된 제1 노출된 도체들의, 데이터 신호들을 전달하도록 구성된 제1 노출된 도체들에 대한 접지 대 신호비는 에지-중심 그라디언트를 갖는다.
일부 실시예들에서, 접지 대 신호비는, 더 얕은 비아들에 커플링된 제1 노출된 도체들을 갖는 제1 뱅크의 에지 구역에 비해 더 깊은 비아들에 커플링된 제1 노출된 도체들을 갖는 제1 뱅크의 내부 구역에서 더 클 수 있다. 에지 구역은 제1 집적 회로 컴포넌트의 에지에 근접할 수 있고, 내부 구역은 에지로부터 이격될 수 있다.
일부 실시예들에서, 제1 뱅크 내의 2개의 행들의 접지 대 신호비는 동일할 수 있다.
일부 실시예들에서, 공통적인 깊은 비아들을 갖는 제1 뱅크 내의 행들의 접지 대 신호비는 동일할 수 있다.
일부 실시예들에서, 제1 뱅크의 중간 구역의 접지 대 신호비는 에지 구역보다 클 수 있고 내부 구역보다 작을 수 있다. 중간 구역은 내부 구역의 비아들보다 더 얕고 에지 구역의 비아들보다 더 깊은 비아들에 커플링된 제1 노출된 도체들을 가질 수 있다.
일부 실시예들에서, 제1 집적 회로 컴포넌트는 제1 뱅크에 측방향으로 인접하게 배치된 제2 뱅크를 더 포함할 수 있다. 제2 뱅크의 에지-중심의 접지 대 신호비는 제1 뱅크의 에지-중심의 접지 대 신호비와 실질적으로 동일할 수 있다.
다른 예에서, 제1 컴포넌트 아래에 스택되고 복수의 납땜 연결들에 의해 제1 컴포넌트에 커플링된 제2 컴포넌트를 포함하는 집적 회로 디바이스가 제공된다. 제1 컴포넌트는 제1 컴포넌트의 제1 표면 상에 노출된 복수의 제1 노출된 도체들에서 종결되는 회로망을 포함한다. 제2 컴포넌트는 제2 컴포넌트의 제2 표면 상에 노출된 복수의 제2 노출된 도체들에서 종결되는 탈출 라우팅을 포함한다. 제2 노출된 도체들은 제2 표면 상에 노출되며, 복수의 제2 노출된 도체들의 일부 중에서 정의되는 제1 뱅크를 통해 연장되는 복수의 행들로 배열된다. 제1 뱅크 내에서, 접지 신호들을 전달하도록 구성된 제2 노출된 도체들의, 데이터 신호들을 전달하도록 구성된 제2 노출된 도체들에 대한 접지 대 신호비는 에지-중심 그라디언트를 갖는다.
다른 예에서, 탈출 라우팅을 결정하기 위한 방법이 제공된다. 방법은, (A) 임계 누화 공차를 입력하는 단계; (B) 임계 누화 공차에 대한 응답으로 제1 깊이를 갖는 제1 비아들을 통해 커플링된 연결들에 대한 제1 접지 대 데이터 신호(GDS) 비를 결정하는 단계; (C) 임계 누화 공차에 대한 응답으로 제2 깊이를 갖는 제2 비아들을 통해 커플링된 연결들에 대한 제2 GDS 비를 결정하는 단계 ― 제1 깊이는 제2 깊이보다 크고, 제1 GDS는 제2 GDS보다 큼 ―; 및 (D) 임계 누화 공차에 대한 응답으로 제3 깊이를 갖는 제3 비아들을 통해 커플링된 연결들에 대한 제3 GDS 비를 결정하는 단계를 포함하며, 제2 깊이는 제3 깊이보다 크고, 제2 GDS는 제3 GDS보다 크다.
일부 실시예들에서, 방법은, 제1 GDS, 제2 GDS 및 제3 GDS를 이용하여 구성된 연결들을 포함하는 탈출 라우팅 명령들을 컴파일링하는 단계를 더 포함할 수 있다.
본 발명의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 발명의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있는데, 이러한 실시예들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 본 발명의 통상적인 실시예들만을 예시하는 것이므로, 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 상기 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1은 컴포넌트들 사이의 다수의 수직 인터페이스들을 예시하는, 인쇄 회로 기판 상에 장착된 집적 칩 패키지의 단면 개략도이다.
도 2는 도 1에 도시된 바와 같은 컴포넌트들 사이의 수직 인터페이스에 대한 일 예의 인터페이스 레이아웃의 개략적인 예시이다.
도 3은 도 2의 인터페이스 레이아웃에 대한 탈출 라우팅의 일부의 일 예의 개략적인 평면도이다.
도 4는 도 2의 인터페이스 레이아웃에 대한 탈출 라우팅의 일부의 일 예의 개략적인 단면도이다.
도 5는 1:6의 접지 대 신호비를 갖는 컴포넌트들 사이의 수직 인터페이스에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다.
도 6은 1:4의 접지 대 신호비를 갖는 컴포넌트들 사이의 수직 인터페이스에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다.
도 7은 1:3의 접지 대 신호비를 갖는 컴포넌트들 사이의 수직 인터페이스에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다.
도 8은 1:1의 접지 대 신호비를 갖는 컴포넌트들 사이의 수직 인터페이스에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다.
도 9는 상이한 접지 대 신호비들에 대한, 누화와 비아 깊이 사이의 관계를 예시한 그래프이다.
도 10은 컴포넌트들 중 하나의 컴포넌트의 에지로부터의 거리에 대해 변하는 접지 대 신호비를 갖는 컴포넌트들 사이의 수직 인터페이스에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다.
도 11은 컴포넌트들 중 하나의 컴포넌트의 에지로부터의 거리에 대해 변하는 접지 대 신호비를 갖는 컴포넌트들 사이의 수직 인터페이스에 대한 인터페이스 레이아웃의 다른 예의 개략적인 예시이다.
이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들이 다른 실시예들에 유리하게 통합될 수 있다는 것이 예상된다.
본 개시내용의 실시예들은 일반적으로, 칩 패키지들의 스택된 컴포넌트들과 전자 디바이스들 사이에 있고, 스택된 컴포넌트들 사이의 통신을 개선시키는 수직 연결 인터페이스들을 제공한다. 본 명세서에 설명되는 기법들은 누화에 대한 잠재성을 감소시키면서, 증가된 신호 연결 밀도를 허용한다. 구체적으로, 수직 연결 인터페이스들은 더 얕은 비아들을 갖는 구역들과 비교하여 더 깊은 비아들을 갖는 구역들에서 더 많은 접지 연결들을 이용한다. 더 깊은 비아들의 구역들이 통상적으로 탈출 라우팅들의 에지들로부터 떨어져 위치될 때, 연결들의 뱅크 내에서, 접지 신호들을 전달하도록 구성된 수직 인터페이스 내의 컴포넌트들 사이의 연결들의, 데이터 신호들을 전달하도록 구성된 연결들에 대한 접지 대 신호비는 에지-중심 그라디언트를 갖는다. 상이하게 나타내면, 탈출 라우팅의 컴포넌트 에지로부터 더 멀리있는 연결들의 행들은 일반적으로, 컴포넌트 에지에 더 가까운 연결들의 행들에 비해 수직 인터페이스 내의 도체들 사이의 연결들의 더 높은 접지 대 신호비를 갖는다. 유리하게, 접지 대 신호비 그라디언트는, 수직 인터페이스에 걸친 컴포넌트들 사이의 통신에 이용가능한 신호 연결들의 양을 증가시키면서, 누화 임계치들을 충족시키는 데 필요한 접지 연결들의 양을 감소시킨다.
이제 도 1을 참조하면, 집적 회로 전자 디바이스(110)는, 컴포넌트들 사이의 다수의 수직 인터페이스들(120)을 예시하는, 인쇄 회로 기판(PCB)(112) 상에 장착된 예시적인 집적 칩(IC) 패키지(100)를 갖는 것으로 개략적으로 예시된다. 컴포넌트들(그들 사이에서 수직 인터페이스들(120)이 정의될 수 있음)은 IC 패키지(100) 및 PCB(112) 그 자체들; IC 다이(102), 선택적인 TSV(through-substrate-via) 인터포저(104), 및 패키지 기판(106) 중 적어도 2개; 및 2개의 스택된 PCB들(112)을 포함한다. IC 다이들(102)은 프로그래밍가능 로직 디바이스들, 이를테면 필드 프로그래밍가능 게이트 어레이(FPGA)들, 메모리 디바이스들, 광학 디바이스들, 프로세서들 또는 다른 IC 로직 구조들일 수 있다. 광학 디바이스들은 광-검출기들, 레이저들, 광학 소스들 등을 포함한다.
일 예에서, 칩 패키지(100)는, 예컨대 FCBGA(flip chip ball grid array), BGA(ball grid array), 와이어 본드(wire bond) 등으로서 패키지 기판(106)에 직접 연결될 수 있는 하나 이상의 IC 다이들(102)을 포함한다. 다른 대안적인 예에서, 칩 패키지(100)는 수직으로 스택된 구성으로 2개 이상의 IC 다이들(102)을 갖도록 구성될 수 있으며, 3D 또는 스택된 다이 패키지로 또한 알려져 있다. 일 예에서, 칩 패키지(100)는 인터포저(104)를 통해 패키지 기판(106)에 연결될 수 있는 하나 이상의 IC 다이들(102)을 포함한다. 칩 패키지(100)가 다른 구성들을 가질 수 있다는 것이 예상된다. 하나의 IC 다이(102)가 도 1에 도시되지만, IC 다이들의 수는, 설계 기준들을 충족시키기 위해 1 내지 칩 패키지(100) 내에 끼워맞춰질 수 있을 만큼 다수의 범위에 있을 수 있다.
인터포저(104)는 IC 다이(102)의 회로망을 패키지 기판(106)의 회로망(114)에 전기적으로 연결시키기 위한 회로망(114)을 포함한다. 인터포저(104)의 회로망(114)은 선택적으로 트랜지스터들을 포함할 수 있다. 납땜 연결들(108), 이를테면 마이크로-범프들은 IC 다이(102)의 회로망을 인터포저(104)의 회로망(114)에 기계적으로 그리고 전기적으로 연결시키기 위해 이용될 수 있다. 납땜 연결들(108), 이를테면 패키지 범프들(즉, "C4 범프들")은 인터포저(104)의 회로망(114)과 패키지 기판(106)의 회로망(114) 사이에 전기 연결을 제공하기 위해 이용된다. 패키지 기판(106)은 납땜 연결들(122), 이를테면 납땜 볼들, 와이어 본딩 또는 다른 적합한 기법을 이용하여 PCB(112)에 장착되고 전기적으로 연결될 수 있다. 2개의 PCB들(112)이 선택적으로 스택될 경우, PCB들(112) 중 하나의 PCB의 회로망(114)은 납땜 연결들(122)을 이용하여 다른 PCB(112)의 회로망(114)에 커플링될 수 있다. 납땜 연결들(108, 122)은 수직 인터페이스들(120)을 포함하는 인접한 컴포넌트들의 대면 표면들을 연결시킨다.
도 2는 수직 인터페이스(220)에 대한 일 예의 인터페이스 레이아웃(200)의 개략적인 예시이다. 수직 인터페이스(220)는 도 1에 도시된 것과 같은 컴포넌트들 사이 또는 집적 회로 디바이스의 다른 수직으로 스택된 컴포넌트들 사이의 수직 인터페이스들(120) 중 임의의 수직 인터페이스일 수 있다. 도 2에 도시된 예에서, 인터페이스 레이아웃(200)은 예시적인 BGA의 인터페이스 레이아웃이다.
인터페이스 레이아웃(200)은 일반적으로, 인터페이스를 정의하는 컴포넌트들의 대면 표면들 사이의 납땜 연결들(이를테면, 도 1의 연결들(108 또는 116))을 통해 취해지는 것으로 도시된다. 인터페이스 레이아웃(200)은 일반적으로, 탈출 라우팅을 포함하지 않는 인터페이스(220)를 구성하는 컴포넌트의 에지들에 대응하는 에지들(202, 204, 206, 208)에 의해 경계가 지어진다. 인터페이스 레이아웃(200)은 또한, 에지들(202, 204, 206, 208)에 근접하게 배치된 에지 구역들(212) 및 에지 구역들(212)에 의해 둘러싸인 중심 내부 구역(214)을 포함한다.
도 2에서, 납땜 연결들은 신호 핀들(116) 및 접지 핀들(118)로서 개략적으로 예시된다. 핀들(116) 및 접지 핀들(118)은 또한, 인터페이스(220)를 포함하는 컴포넌트들의 대면 표면들 상에 형성되는 노출된 도체들, 즉 노출된 금속 또는 본드 패드들을 표현한다. 신호 및 접지 핀들(116, 118)은 연결들의 뱅크들(210)에서 그룹화되는 것으로 도시된다. 각각의 뱅크(210) 또는 뱅크들(210)의 그룹들은 일반적으로 IC 패키지(100)의 다이들(102) 중 특정한 다이에 대한 전기 연결들을 핸들링한다. 전력 연결들은 도시되지 않으며, 통상적으로 레이아웃(200)의 내부 구역(214)에 배치된다. 뱅크들(210)은 일반적으로 레이아웃(200)의 에지 구역들(212)에 로케이팅된다. 도 2에서 다이아몬드들로 도시된 다른 연결들은 다른 연결들을 제공한다. 뱅크들(210)은 대향하는 에지들(202, 204)을 따라 집중될 수 있다.
신호 및 접지 핀들(116, 118)은 또한 인터페이스(220)에 걸쳐 행들(260X) 및 열들(270Y)로 배열되며, 여기서 X 및 Y는 정수들이다. 예컨대, 인터페이스(220)의 납땜 연결들의 행(260)을 포함하는 핀들(116, 118)은 일반적으로, 에지들(202, 204)에 실질적으로 평행한 배향으로 배열된다. 유사하게, 인터페이스(220)의 납땜 연결들의 열(270)을 포함하는 핀들(116, 118)은 일반적으로, 에지들(206, 208)에 실질적으로 평행한 배향으로 배열된다. 도 2에 묘사된 실시예에서, 42개의 행들(260) 및 42개의 열(270)이 예시된다.
도 3 및 도 4는 도 2의 수직 연결 인터페이스(220)에 대한 탈출 라우팅의 일부의 일 예의 평면도 및 개략적인 단면도이다. 도 3 및 도 4 둘 모두를 참조하면, 인터페이스(220)는 제2 컴포넌트(300) 상에 스택된 제1 컴포넌트(400)를 포함한다. 컴포넌트들(300, 400)은 도 1을 참조하여 위에서 논의된 컴포넌트들의 조합의 임의의 컴포넌트일 수 있다.
제1 컴포넌트(400)는 복수의 제1 노출된 도체들(즉, 본드 패드들)(430)에서 종결되는 회로망(이를테면, 도 1에 도시된 회로망(114))을 포함한다. 제1 노출된 도체들(430)은 제1 컴포넌트(400)의 제1 측부(432) 상에 배치된다.
제2 컴포넌트(300)는 제1 컴포넌트(400) 아래에 스택된다. 제2 컴포넌트(300)는 복수의 제2 노출된 도체들(즉, 본드 패드들)(302)에서 종결되는 (제2 컴포넌트(300)의 회로망(114)에 포함된) 탈출 라우팅을 포함한다. 제2 노출된 도체들(302)은 제2 컴포넌트(300)의 제2 표면(434) 상에 배치된다. 제1 컴포넌트(400)의 제1 표면(432)은 제2 컴포넌트(300)의 제2 표면(434)을 향한다. 제2 표면(434) 상에 노출된 제2 노출된 도체들(302)은 제1 컴포넌트(400)에 의해 커버된다. 도 2에 도시된 것과 같이, 제1 및 제2 노출된 도체들(302, 430)은 복수의 행들 및 열들로 배열된다.
복수의 납땜 연결들(408), 이를테면 도 1에 도시된 납땜 연결들(108, 122)은 제2 컴포넌트(300)의 대면하는 제2 표면(434)에 제1 컴포넌트(400)의 제1 표면(432)을 기계적으로 커플링시킨다. 각각의 납땜 연결(408)은 또한, 인터페이스(220)를 포함하는 제2 컴포넌트(300) 상에 노출된 디스크리이트 도체들(430) 중 고유한 도체에, 제1 컴포넌트(400) 상에 노출된 디스크리이트 도체들(302) 중 고유한 도체를 전기적으로 커플링시킨다. 제1 컴포넌트(400)가 제2 컴포넌트(300)를 오버레이함에 따라, 제2 컴포넌트(300)의 노출된 도체들(302)의 포지션 위치는, 제1 컴포넌트(400)의 에지(204)와 동일-선상에 있는 제2 컴포넌트(300)를 통해 연장되는 도 4의 파선에 의해 도시된 바와 같이 제1 컴포넌트(400)의 에지들 중 하나를 참조하여 이루어질 수 있다. 따라서, 도 3 및 도 4에 예시된 바와 같이, 제1 컴포넌트(400)의 에지(204)에 가장 가까운 에지 구역(212) 내의 노출된 도체들(302, 430)은 제1 행(2601)으로 배향되는 반면, 에지(204)로부터 바로 가장 멀리있는 노출된 도체들(302, 430)은 제2 행(2602)으로 배열되며, 노출된 도체들(302, 430)의 부가적인 행들(260)은 에지(204)로부터 떨어져 제1 컴포넌트(400)의 내부 구역(214)을 향해 배치된다.
제2 컴포넌트(300)에 형성된 회로망(114)은 일반적으로, 하나 이상의 유전체 층들(404)에 의해 분리되어 있는, 실질적으로 수평 라우팅들(304) 및 실질적으로 수직 라우팅들(예컨대, 비아들)(406)을 포함한다. 접지 핀들(118)로서 이용되는 납땜 연결들(408)에 커플링된 회로망(114)은 일반적으로, 노출된 도체(434)를 통하여 비아(406)에 의해, 제1 컴포넌트(400)에 형성된 하나 이상의 접지 층들(402)에 커플링된 납땜 연결(408)을 갖는다. 상이한 깊이들 "h"를 갖는 비아들(406)에 커플링된 수평 라우팅들(304)은 적어도 하나의 접지 층(402)에 의해 분리된다. 제1 행(2601)에 배치되는 노출된 도체들(302)에 커플링된 수평 라우팅들(304)이 제1 컴포넌트(400)의 면적 규모 아래에서부터 용이하게 라우팅 아웃될 수 있으므로, 제1 행(2601)은 일반적으로, 예컨대 내부 구역(214)에 더 가까운 행들(260)에 배치되는 노출된 도체들(302)에 커플링된 수평 라우팅들(304)과 비교하여, 존재한다면, 더 적은 비아들(406)을 요구한다.
더욱이, 내부 구역(214)에 더 가까운 행들(260)은 일반적으로, 에지 구역(212)에 더 가까운 행들(260)과 비교하여 더 큰 깊이 "h"를 갖는 비아들(406)을 갖는다. 예컨대, 행(2604) 내의 노출된 도체(302)에 커플링된 비아(406)는 행(2608) 내의 노출된 도체(302)에 커플링된 비아(406)보다 짧은 깊이 "h"를 갖는다. 따라서, 평균적으로, 에지 구역(212) 내의 행들(260)은 에지 구역(214) 내의 행들(206)과 비교하여 더 짧은 비아 깊이 "h"를 갖는다.
회로망(114)에서의 누화에 대한 주요 기여자들 중 하나는 라우팅들(304, 406) 사이의 근접도이다. 수평 라우팅들(304)은 접지 층들(402)에 의해 적어도 수직 방향으로 누화로부터 실질적으로 차폐된다. 그러나, 비아들(406) 중 몇몇(즉, 접지 핀들(118)에 연결된 그 비아들(406))만이 접지 층들(402)에 커플링되므로, 신호 핀들(116)을 통해 통신 또는 데이터 신호들을 송신하기 위해 이용되는 비아들(406)은 누화에 훨씬 더 민감하다. 누화에 대한 민감도는 영향받은 비아(406)에 의해 나타낸 집계된 상호 인덕턴스(aggregated mutual inductance)에 의해 설명될 수 있다.
도식적으로, 집계된 상호 인덕턴스는, 인접 신호 전달 비아에 의해 일측 상에 경계가 지어지고 가장 가까운 접지 전달 비아에 의해 타측 상에 경계가 지어진 대상 신호 전달 비아를 둘러싸는 영역으로서 시각화될 수 있다. 예컨대, 도 4에 도시된 바와 같이, 영역(410)은 행(2607) 내의 비아(406)에 대한 집계된 상호 인덕턴스를 표현하고, 영역(412)은 행(2606) 내의 비아(406)에 대한 집계된 상호 인덕턴스를 표현하며, 영역(414)은 행(2602) 내의 비아에 대한 집계된 상호 인덕턴스를 표현한다. 영역(410, 412, 414)의 규모에서의 상대적인 차이들로부터 추론될 수 있는 바와 같이, 영역의 사이즈, 및 그에 따른 집계된 상호 인덕턴스는 가장 인접한 접지 전달 비아(406)로부터의 거리 및 그 비아(406)의 깊이 "h"에 따라 증가한다. 비아(406)의 깊이 "h"가 특정 탈출 구성의 수평 라우팅들(304)을 라우팅시키는 데 요구되는 층들의 수로 인해 최소화하기 어려우므로, 아래에서 설명되는 방법은, 과도한 수의 신호 전달 비아(406)를 불필요하게 희생시키지 않으면서 가장 인접한 접지 전달 비아(406)로부터의 비아들의 거리를 감소시키기 위해 이용될 수 있다. 그 결과, 높은 밀도의 신호 핀들(116)이 누화 제한들을 초과하지 않으면서 유리하게 실현될 수 있다.
집계된 상호 인덕턴스는 또한 수학적으로 표현될 수 있다. 예컨대, 행(2603) 내의 신호 핀(116)을 참조하면, 집계된 상호 인덕턴스 Mij는 다음과 같이 표현될 수 있으며:
Figure 112019116321716-pct00001
여기서:
Si는 행(2603) 내의 대상 신호 핀(116)과 가장 인접한 접지 핀(116) 사이의 거리이고;
Sij는 대상 신호 핀(116)에 대한 가장 인접한 접지 핀(116)의 반대편에 있는 인접한 신호 핀(116)과 행(2603) 내의 대상 신호 핀(116) 사이의 거리이며;
Sj는 Si와 Sij의 합이다.
집계된 상호 인덕턴스가 인터페이스(220) 내의 접지 핀들(118)의 배치를 결정하기 위해 어떻게 이용될 수 있는지를 예시하기 위해, 예시적인 접지 및 신호 핀 레이아웃들은, 뱅크(210)와 같이, 인터페이스의 일부를 포함하는 행들(260) 내의 접지 핀들(118) 대 신호 핀들(116)의 상이한 비율들을 예시하는 도 5 내지 도 8에 묘사된다. 도 5 내지 도 8의 레이아웃들은, 위에서 설명된 집계된 상호 인덕턴스 Mij에 대한 표현에 따라 도 9에 묘사된 상이한 접지 대 신호비들에 대해 누화와 비아 깊이 사이의 관계를 예시하는 그래프에 대한 콘텍스트를 부여하기 위해 제공된다.
도 5는 1:6의 접지 대 신호비를 갖는, 도 1에 도시된 것과 같은 전자 디바이스(110)의 컴포넌트들 사이의 수직 인터페이스(520)에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다. 예컨대, 각각의 행(260)은 각각의 접지 핀(118)에 대해 적어도 6개의 신호 핀들(116)을 포함한다. 접지 핀(118) 대 신호 핀(116)의 접지 대 신호비는 뱅크(210)에 걸쳐 실질적으로 균일하다.
도 6은 1:4의 접지 대 신호비를 갖는, 도 1에 도시된 것과 같은 전자 디바이스(110)의 컴포넌트들 사이의 수직 인터페이스(620)에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다. 예컨대, 각각의 행(260)은 각각의 접지 핀(118)에 대해 적어도 4개의 신호 핀들(116)을 포함한다. 접지 핀(118) 대 신호 핀(116)의 접지 대 신호비는 뱅크(210)에 걸쳐 실질적으로 균일하다. 도 5의 레이아웃과 비교하여 도 6의 레이아웃에서의 접지 핀들(118) 대 신호 핀들(116)의 더 높은 비율 때문에, 수직 인터페이스(620)는 주어진 비아 깊이에 대해 더 낮은 집계된 상호 인덕턴스 Mij를 가질 것이며, 따라서 도 5의 수직 인터페이스(520)와 비교하여 누화에 덜 민감할 것이다.
도 7은 1:3의 접지 대 신호비를 갖는, 도 1에 도시된 것과 같은 전자 디바이스(110)의 컴포넌트들 사이의 수직 인터페이스(720)에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다. 예컨대, 각각의 행(260)은 각각의 접지 핀(118)에 대해 적어도 3개의 신호 핀들(116)을 포함한다. 접지 핀(118) 대 신호 핀(116)의 접지 대 신호비는 뱅크(210)에 걸쳐 실질적으로 균일하다. 도 6의 레이아웃과 비교하여 도 7의 레이아웃에서의 접지 핀들(118) 대 신호 핀들(116)의 더 높은 비율 때문에, 수직 인터페이스(720)는 주어진 비아 깊이에 대해 더 낮은 집계된 상호 인덕턴스 Mij를 가질 것이며, 따라서 도 6의 수직 인터페이스(620)와 비교하여 누화에 덜 민감할 것이다.
도 8은 1:1의 접지 대 신호비를 갖는, 도 1에 도시된 것과 같은 전자 디바이스(110)의 컴포넌트들 사이의 수직 인터페이스(820)에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다. 예컨대, 각각의 행(260)은 각각의 접지 핀(118)에 대해 1개의 신호 핀(116)을 포함한다. 접지 핀(118) 대 신호 핀(116)의 접지 대 신호비는 뱅크(210)에 걸쳐 실질적으로 균일하다. 그리고 또한, 도 7의 레이아웃과 비교하여 도 8의 레이아웃에서의 접지 핀들(118) 대 신호 핀들(116)의 더 높은 비율 때문에, 수직 인터페이스(820)는 주어진 비아 깊이에 대해 더 낮은 집계된 상호 인덕턴스 Mij를 가질 것이며, 따라서 도 7의 수직 인터페이스(720)와 비교하여 누화에 덜 민감할 것이다.
도 9는 상이한 접지 대 신호비들에 대한, 누화와 비아 깊이 사이의 관계를 예시한 그래프(900)이다. 그래프(900)에서, Y-축은 누화를 표현하는 반면, X-축은 도 4에서 "h"로 도시된 비아 깊이를 표현한다. 누화는 위에서 설명된 바와 같이 집계된 상호 인덕턴스 Mij로 계산될 수 있다. 각각의 플롯 라인(910, 912, 914, 916)은 접지 핀들(118) 대 신호 핀들(116)의 상이한 밀도, 즉 접지 대 신호비에 대한 집계된 상호 인덕턴스 Mij이다. 예컨대, 플롯 라인(910)은 도 8에 도시된 것과 같은 1:1의 접지 대 신호비에 대한 집계된 상호 인덕턴스 Mij이고; 플롯 라인(912)은 도 7에 도시된 것과 같은 1:3의 접지 대 신호비에 대한 집계된 상호 인덕턴스 Mij이며; 플롯 라인(916)은 도 6에 도시된 것과 같은 1:6의 접지 대 신호비에 대한 집계된 상호 인덕턴스 Mij이다.
더 큰 비아 깊이가 더 높은 누화를 초래한다는 것이 그래프(900)로부터 자명하다. 플롯 라인들(910, 912, 914, 916) 모두에 의해 표시된 바와 같이, 비아가 더 깊어질수록, 누화가 더 높아진다. 예컨대, 파선(932)에 의해 표시된 비아 깊이에서의 누화는 파선(930)에 의해 표시된 비아 깊이에서의 누화보다 높다. 라인들(932 및 930)이 제6 및 제5 행(즉, 도 9의 V6 및 V5로서 식별된 행들(2606, 2605))의 비아 깊이들에 각각 대응하지만, 행들(2604, 2603, 2602, 2601)에 대한 비아 깊이들은 또한 도 9의 V4, V3, V2 및 V1으로서 X-축을 따라 각각 표시된다.
또한, 더 낮은 접지 대 신호비들이 더 높은 누화를 초래한다는 것이 그래프(900)로부터 자명하다. 플롯 라인들(910, 912, 914, 916) 사이의 비교에 의해 표시된 바와 같이, 접지 대 신호비가 더 높아질수록, 누화가 더 높아진다. 예컨대, 플롯 라인(916)에 의해 표시된 접지 대 신호비(1:1)에서의 누화는 플롯 라인(914)에 의해 표시된 접지 대 신호비(1:3)에서의 누화보다 더 높고; 플롯 라인(914)에 의해 표시된 접지 대 신호비(1:3)에서의 누화는 플롯 라인(912)에 의해 표시된 접지 대 신호비(1:4)에서의 누화보다 더 높으며; 플롯 라인(912)에 의해 표시된 접지 대 신호비(1:4)에서의 누화는 플롯 라인(910)에 의해 표시된 접지 대 신호비(1:6)에서의 누화보다 더 높다.
그래프(900)에 의해 제공된 정보는 타겟 누화 임계치에 대한 응답으로 수직 인터페이스에 대해 핀들(118, 116)의 원하는 접지 대 신호비를 선택하기 위해 이용될 수 있다. 주어진 비아 깊이에서 타겟 누화 임계치를 충족시킬 가장 낮은 접지 대 신호비를 선택함으로써, 신호 핀들(116)의 수가 최대화될 수 있으며, 이는 수직 인터페이스에 걸쳐 더 큰 밀도의 신호 핀들을 유리하게 제공한다. 예컨대, 누화 임계치(즉, 최대 허용가능 누화)가 파선(920)에 의해 그래프(900) 상에서 표현되면, 최대 허용가능한 접지 대 신호비는 타겟 누화 임계치(920)를 충족시킬 각각의 비아 깊이에 대해 결정될 수 있다. 행들(V1, V2, V3)에서 깊이들을 갖는 비아들이 플롯 라인들(910, 912, 914, 916)에 의해 표현된 접지 대 신호비들 모두에서 타겟 누화 임계치(920) 미만이라는 것이 명확하게 자명하다. 그러나, 가장 낮은 접지 대 신호비를 갖는 플롯 라인(916)을 선택하는 것은 더 많은 수의 신호 핀들(116)이 대응하는 행들에서 이용될 수 있게 할 것이다. 유사하게, 행들(V4, V5, V6)에서, 플롯 라인들(916, 914)은 타겟 누화 임계치(920)가 초과된다는 것을 예시하는 반면, 플롯 라인들(912, 910)은 타겟 누화 임계치(920) 미만의 누화를 예시한다. 그러나, 더 낮은 접지 대 신호비를 갖는 플롯 라인(912)을 선택하는 것은 더 많은 수의 신호 핀들(116)이 대응하는 행에서 이용될 수 있게 할 것이다.
다른 예에서, 누화 임계치(922)가 요구되면, 행들(V1, V2, V3, V4)에서 깊이들을 갖는 비아들은 플롯 라인들(910, 912, 914, 916)에 의해 표현된 접지 대 신호비들 모두에서 타겟 누화 임계치(922) 미만이다. 그러나, 가장 낮은 접지 대 신호비를 갖는 플롯 라인(916)을 선택하는 것은 더 많은 수의 신호 핀들(116)이 대응하는 행들에서 이용될 수 있게 할 것이다. 유사하게, 행들(V5, V6)에서, 플롯 라인(916)은 타겟 누화 임계치(920)가 초과된다는 것을 예시하는 반면, 플롯 라인들(914, 912, 910)은 타겟 누화 임계치(920) 미만의 누화를 예시한다. 그러나, 더 낮은 접지 대 신호비를 갖는 플롯 라인(916)을 선택하는 것은 더 많은 수의 신호 핀들(116)이 대응하는 행에서 이용될 수 있게 할 것이다.
따라서, 그래프(900)는, 누화 임계치가 주어진 비아 깊이에 대해 충족될 수 있게 하는 핀들(118, 116)에 대한 접지 대 신호비를 선택하기 위해 이용될 수 있다. 비아 깊이가 컴포넌트의 에지로부터 더 멀리 로케이팅된 연결들의 행들에 대해 변할 수 있으므로, 가장 많은 수의 신호 핀들을 제공하는 접지 대 신호비가 식별될 수 있으며, 그에 의해, 누화로 인한 성능을 포함하지 않으면서 신호 송신 핀 밀도를 향상시킨다. 따라서, 더 깊은 비아들을 갖는 위치들에서 접지 핀 대 신호 핀 밀도들의 더 큰 비율을 이용하므로, 에지 구역으로부터 중심 구역을 향해 증가하는 접지 핀 대 신호 핀 밀도의 비율의 그라디언트가 초래된다. 그러나, 하나 이상의 행들이 항상 에지에 더 가까운 행 내에서의 비율에 비해 더 큰 비율을 갖지는 않을 수 있으며, 구역(다수의 행들, 예컨대 내부 및 에지 구역)에 걸친 평균 비율이 그라디언트를 나타낼 것임이 예상된다.
도 10은 컴포넌트들 중 하나의 컴포넌트의 에지(이를테면, 에지(204))로부터의 거리에 대해 변하는 접지 대 신호비를 갖는, 도 1에 도시된 것과 같은 전자 디바이스(110)의 컴포넌트들 사이의 수직 인터페이스(1000)에 대한 인터페이스 레이아웃의 일 예의 개략적인 예시이다. 일 예에서, 수직 인터페이스(1000)의 레이아웃은 위에서 설명된 기법들을 사용하여 도출될 수 있다. 도 10에 묘사된 예에서, 변하는 접지 대 신호비는 에지 구역(212)과 내부 구역(214) 사이에서, 예컨대 그라디언트를 갖는다. 예컨대, 에지 구역(212)은 내부 구역(214)의 접지 대 신호비보다 더 작은 접지 대 신호비를 가질 수 있다. 에지 구역(212)과 내부 구역(214) 사이의 접지 대 신호비 그라디언트는 매끄럽게 또는 계단식으로 변할 수 있다. 예컨대, 내부 및 에지 구역들(212, 214) 사이의 중간 구역의 접지 대 신호비는 에지 및 내부 구역들(212, 214)의 접지 대 신호비들 사이에 있는 접지 대 신호비를 가질 수 있다. 도 10에 제공된 예에서, 행(2601) 내지 행(26010)은 1:4의 접지 대 신호비를 갖는 반면, 행(26011) 내지 행(26016)은 1:3의 접지 대 신호비를 갖는다. 이러한 방식으로, 에지(204)에 가장 가깝고 에지 구역(212)에 배치되는 행들(260)은 더 적은 접지 핀들(118)을 가져서, 누화 요건들을 충족시키면서 더 높은 밀도의 신호 핀들(116)을 유리하게 허용하는 반면, 에지(206)로부터 더 멀리있고 내부 구역(214)에 더 가까운 행들(260)은 비교적 더 많은 접지 핀들(118)을 가져서, 누화 요건들을 여전히 충족시키면서 더 깊은 비아들이 이용될 수 있게 한다.
도 11은 컴포넌트들 중 하나의 컴포넌트의 에지로부터의 거리에 대해 변하는 접지 대 신호비를 갖는, 도 1에 도시된 것과 같은 전자 디바이스(110)의 컴포넌트들 사이의 수직 인터페이스(1100)에 대한 인터페이스 레이아웃의 다른 예의 개략적인 예시이다. 일 예에서, 수직 인터페이스(1100)의 레이아웃은 위에서 설명된 기법들을 사용하여 도출될 수 있다. 도 11에 묘사된 예에서, 변하는 접지 대 신호비는, 도 10을 참조하여 위에서 설명된 것과 유사하게 에지 구역(212)과 내부 구역(214) 사이에서, 예컨대 그라디언트를 갖는다. 예컨대, 에지 구역(212)은 중간 구역의 접지 대 신호비보다 더 낮은 접지 대 신호비를 가질 수 있는 반면, 중간 구역은 내부 구역(214)의 접지 대 신호비보다 더 낮은 접지 대 신호비를 갖는다. 도 11에 제공된 예에서, 행(2601) 내지 행(2605)은 1:4의 접지 대 신호비를 갖는 반면, 행(2606) 내지 행(26010)은 1:3의 접지 대 신호비를 갖고, 행(26011) 내지 행(26017)은 1:2의 접지 대 신호비를 갖는다. 이러한 방식으로, 에지(204)에 더 가까운 행들(260)은 에지(204)로부터 더 멀리있는 행들(260)에 비해 더 적은 접지 핀들(118)을 가지며, 그에 의해 누화 요건들을 충족시키면서 더 높은 밀도의 신호 핀들(116) 및 더 깊은 비아들을 허용한다.
접지 대 신호비가 뱅크들(210) 사이의 공통 행(260)에서 변할 수 있다는 것이 도 10 및 도 11에서 예상된다. 또한, 접지 대 신호비가 상이한 뱅크들(210)을 통해 연장되는 공통 행들(260) 사이에서 동일할 수 있다는 것이 예상된다. 또한, 모든 각각의 행(260)이 에지에 더 가까운 행과 동일하거나 또는 그보다 큰 접지 대 신호비를 갖는 것은 아니라는 것이 예상된다. 또한, 납땜 연결들(408)과 핀들(116, 118) 사이의 기하학적 구조 관계를 설명하는 어레인지먼트(arrangement)가 컴포넌트들(300, 400)의 대면 표면들 상에 노출되어 있는 노출된 도체들(302, 430) 사이의 기하학적 구조 관계와 동일하다는 것이 이해될 것이다.
따라서, 칩 패키지들의 스택된 컴포넌트들과 전자 디바이스들 사이에 있고, 스택된 컴포넌트들 사이의 통신을 개선시키는 수직 연결 인터페이스가 설명되었다. 유리하게, 감소된 누화를 갖는 증가된 신호 연결 밀도는, 더 깊은 비아들을 갖는 구역들에서의 접지 연결들의 전략적으로 더 조밀한 분포를 이용함으로써 실현될 수 있다. 유리하게, 접지 연결의 전략적인 분배에 의해 제공되는 접지 대 신호비 그라디언트는, 수직 인터페이스에 걸친 컴포넌트들 사이의 통신에 이용가능한 신호 연결들의 양을 증가시키면서, 누화 임계치들을 충족시키는 데 필요한 접지 연결들의 양을 감소시킨다.
전술한 것이 본 개시내용의 실시예들에 관한 것이지만, 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 고안될 수 있으며, 본 개시내용의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (16)

  1. 집적 회로 디바이스로서,
    제2 집적 회로 컴포넌트 아래에 스택되도록 구성된 표면을 갖는 제1 집적 회로 컴포넌트를 포함하고,
    상기 제1 집적 회로 컴포넌트는 상기 제1 집적 회로 컴포넌트의 표면 상에 노출된 복수의 제1 노출된 도체들에서 종결되는 탈출 라우팅(escape routing)을 포함하고, 상기 제1 노출된 도체들은, 상기 복수의 제1 노출된 도체들의 일부 중에서 정의되는 제1 뱅크(bank)를 통해 모두 연장되는 제1 행(row), 제2 행 및 제3 행을 적어도 포함하는 복수의 행들로 배열되고, 상기 제1 행은 상기 제1 집적 회로 컴포넌트의 제1 에지에 평행하고 인접하게 배치되고, 상기 제3 행은 상기 제1 에지로부터 떨어져 이격되어 있고, 상기 제2 행은 상기 제1 행과 상기 제3 행 사이에 배치되며,
    상기 제1 뱅크 내에서, 접지 신호들을 전달하도록 구성된 상기 제1 노출된 도체들의, 데이터 신호들을 전달하도록 구성된 상기 제1 노출된 도체들에 대한 접지 대 신호비는 상기 제1 행에 비해 상기 제3 행에서 더 크고,
    상기 복수의 행들에 걸친 접지 대 신호비는 증가하는 에지-중심(edge to center) 그라디언트(gradient)를 가지며,
    상기 접지 신호들을 전달하도록 구성된 제1 노출된 도체들은 상기 데이터 신호들을 전달하도록 구성된 제1 노출된 도체들에 커플링된 라우팅들을 수직으로 차폐시키는 라우팅들에 커플링되는, 집적 회로 디바이스.
  2. 제1항에 있어서,
    상기 제1 뱅크 내에서, 상기 접지 신호들을 전달하도록 구성된 상기 제1 노출된 도체들의, 상기 데이터 신호들을 전달하도록 구성된 상기 제1 노출된 도체들에 대한 접지 대 신호비는 상기 제1 행에 비해 상기 제2 행에서 더 큰, 집적 회로 디바이스.
  3. 제2항에 있어서,
    상기 제2 행의 접지 대 신호비는 상기 제3 행의 접지 대 신호비보다 작은, 집적 회로 디바이스.
  4. 제1항에 있어서,
    상기 제1 뱅크를 통해 연장되는 상기 복수의 행들에 걸친 접지 대 신호비는 일반적으로, 상기 제1 에지로부터 더 멀리있는 행들에 비해 상기 제1 에지에 더 가까운 행들에 대해 작거나, 또는
    상기 제1 뱅크를 통해 연장되는 상기 복수의 행들에 걸친 접지 대 신호비는 일반적으로, 더 깊은 비아들을 갖는 행들에 비해 더 얕은 비아들을 갖는 행들에 대해 작은, 집적 회로 디바이스.
  5. 제1항에 있어서,
    제2 컴포넌트 ― 상기 제2 컴포넌트는, 상기 제2 컴포넌트의 제2 표면 상에 노출된 복수의 제2 노출된 도체들에서 종결되는 회로망을 포함함 ―; 및
    복수의 납땜 연결들을 더 포함하며,
    각각의 납땜 연결은 상기 제1 집적 회로 컴포넌트 상에 노출된 디스크리이트(discreet) 도체들 중 고유한 도체를 커플링시키는, 집적 회로 디바이스.
  6. 제1항에 있어서,
    상기 제1 집적 회로 컴포넌트는 집적 회로(IC) 다이인, 집적 회로 디바이스.
  7. 제1항에 있어서,
    상기 제1 집적 회로 컴포넌트는 인터포저(interposer) 또는 패키지 기판이며;
    상기 집적 회로 디바이스는, 상기 제1 집적 회로 컴포넌트의 제1 표면에 장착된 집적 회로(IC) 다이를 더 포함하는, 집적 회로 디바이스.
  8. 제1항에 있어서,
    상기 제1 집적 회로 컴포넌트는 인쇄 회로 기판이며;
    상기 집적 회로 디바이스는, 상기 제1 집적 회로 컴포넌트의 제1 표면에 장착된 집적 회로(IC) 패키지를 더 포함하고,
    상기 IC 패키지는 하나 이상의 IC 다이들을 갖는, 집적 회로 디바이스.
  9. 제1항에 있어서,
    상기 제1 집적 회로 컴포넌트는 제1 인쇄 회로 기판인, 집적 회로 디바이스.
  10. 제9항에 있어서,
    상기 제1 인쇄 회로 기판 상에 스택된 제2 인쇄 회로 기판을 더 포함하는, 집적 회로 디바이스.
  11. 집적 회로 디바이스로서,
    제1 집적 회로 컴포넌트를 포함하며,
    상기 제1 집적 회로 컴포넌트는 상기 제1 집적 회로 컴포넌트의 제1 표면 상에 노출된 복수의 제1 노출된 도체들에서 종결되는 탈출 라우팅을 포함하고, 상기 제1 노출된 도체들은, 상기 복수의 제1 노출된 도체들의 일부 중에서 정의되는 제1 뱅크를 통해 연장되는 복수의 행들로 배열되고, 상기 제1 뱅크 내에서, 접지 신호들을 전달하도록 구성된 상기 제1 노출된 도체들의, 데이터 신호들을 전달하도록 구성된 상기 제1 노출된 도체들에 대한 접지 대 신호비는 증가하는 행-행(row to row) 에지-중심 그라디언트를 가지며,
    상기 접지 신호들을 전달하도록 구성된 제1 노출된 도체들은 상기 데이터 신호들을 전달하도록 구성된 제1 노출된 도체들에 커플링된 라우팅들을 수직으로 차폐시키는 라우팅들에 커플링되는, 집적 회로 디바이스.
  12. 제11항에 있어서,
    상기 접지 대 신호비는, 더 얕은 비아들에 커플링된 제1 노출된 도체들을 갖는 상기 제1 뱅크의 에지 구역에 비해, 더 깊은 비아들에 커플링된 제1 노출된 도체들을 갖는 상기 제1 뱅크의 내부 구역에서 더 크며,
    상기 에지 구역은 상기 제1 집적 회로 컴포넌트의 에지에 근접하고, 상기 내부 구역은 상기 에지로부터 이격되어 있는, 집적 회로 디바이스.
  13. 제12항에 있어서,
    상기 제1 뱅크 내의 2개의 행들의 접지 대 신호비는 동일하거나, 또는 공통적인 깊은 비아들을 갖는 상기 제1 뱅크 내의 행들의 접지 대 신호비는 동일한, 집적 회로 디바이스.
  14. 제12항에 있어서,
    상기 제1 뱅크의 중간 구역의 접지 대 신호비는 상기 에지 구역보다 크고 상기 내부 구역보다 작으며,
    상기 중간 구역은 상기 내부 구역의 비아들보다 더 얕고 상기 에지 구역의 비아들보다 더 깊은 비아들에 커플링된 제1 노출된 도체들을 갖는, 집적 회로 디바이스.
  15. 제11항에 있어서,
    상기 제1 집적 회로 컴포넌트는, 상기 제1 뱅크에 측방향으로 인접하게 배치된 제2 뱅크를 더 포함하며,
    상기 제2 뱅크의 에지-중심 접지(edge to center ground) 대 신호비는 상기 제1 뱅크의 에지-중심 접지 대 신호비와 동일한, 집적 회로 디바이스.
  16. 집적 회로 디바이스로서,
    제2 집적 회로 컴포넌트 아래에 스택되도록 구성된 표면을 갖는 제1 집적 회로 컴포넌트를 포함하고,
    상기 제1 집적 회로 컴포넌트는 상기 제1 집적 회로 컴포넌트의 표면 상에 노출된 복수의 제1 노출된 도체들에서 종결되는 탈출 라우팅을 포함하고, 상기 제1 노출된 도체들은, 상기 복수의 제1 노출된 도체들의 일부 중에서 정의되는 제1 뱅크를 통해 모두 연장되는 제1 행(row), 제2 행 및 제3 행을 적어도 포함하는 복수의 행들로 배열되고, 상기 제1 행은 상기 제1 집적 회로 컴포넌트의 제1 에지에 평행하고 인접하게 배치되고, 상기 제3 행은 상기 제1 에지로부터 떨어져 이격되어 있고, 상기 제2 행은 상기 제1 행과 상기 제3 행 사이에 배치되며,
    상기 복수의 행들의 각각의 행은 집계된 상호 인덕턴스(aggregated mutual inductance)를 갖고, 상기 복수의 행들의 집계된 상호 인덕턴스는 에지-중심 방향으로 증가하며,
    접지 신호들을 전달하도록 구성된 제1 노출된 도체들은, 데이터 신호들을 전달하도록 구성된 제1 노출된 도체들에 커플링된 라우팅들을 수직으로 차폐시키는 라우팅들에 커플링되는, 집적 회로 디바이스.
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