JP6098285B2 - 配線基板及び電子装置 - Google Patents

Description

本発明は、配線基板及び電子装置に関する。

電子装置には、各種部品を実装する配線基板が広く利用されている。例えば、半導体素子を配線基板（パッケージ基板）に実装した電子装置（半導体パッケージ）や、半導体パッケージをマザーボード等の配線基板に実装した電子装置等が知られている。電子装置の高速化に伴い、配線基板として、一対の伝送路で信号を伝送する差動伝送方式の配線基板も用いられるようになっている。

特開２００１−２０３４７０号公報 特開２０１０−１９２７６７号公報

配線基板内で或いは配線基板外へ、一対の伝送路（配線基板内の配線、及びそれに電気的に接続され他の部品と接合される配線基板表面のシグナル電極）を用いて信号を伝送する配線基板において、異なる一対の伝送路間のクロストークが問題となる場合がある。

本発明の一観点によれば、基板と、前記基板の表面における第１矩形領域の各頂点に配置された第１グランド電極群と、前記表面の前記第１矩形領域内に配置され、前記第１矩形領域の一辺と平行な第１方向に並設された第１シグナル電極対と、前記表面の前記第１矩形領域内に配置され、前記基板内の導体から電気的に独立した電極端子対とを含む配線基板が提供される。

また、本発明の一観点によれば、上記のような配線基板を含む電子装置が提供される。

開示の技術によれば、配線基板表面、配線基板と部品との接合部のクロストークを抑制することが可能になる。開示の配線基板を用い、高性能、高信頼性の電子装置を実現することが可能になる。

電子装置の一例を示す図である。 配線基板の一例の説明図（その１）である。 配線基板の一例の説明図（その２）である。 配線基板の一例の説明図（その３）である。 第１の電極配置例の説明図である。 配線基板と部品との接合部の一例を示す図（その１）である。 第２の電極配置例の説明図である。 第３の電極配置例の説明図である。 第４の電極配置例の説明図である。 第５の電極配置例の説明図である。 クロストークのシミュレーションの説明図である。 シミュレーション結果の一例（その１）である。 シミュレーション結果の一例（その２）である。 マザーボードの一例の説明図（その１）である。 マザーボードの一例の説明図（その２）である。 第６の電極配置例の説明図である。 配線基板と部品との接合部の一例を示す図（その２）である。 配線基板を用いた電子装置の一例を示す図である。

図１は電子装置の一例を示す図である。図１には、電子装置の一例の要部断面を模式的に図示している。
図１に示す電子装置１００ａは、パッケージ基板（配線基板）２００と、パッケージ基板２００に実装された半導体素子３００と、半導体素子３００が実装されたパッケージ基板２００に接合されたマザーボード（配線基板）４００とを有している。

パッケージ基板２００は、例えば、ビルドアップ基板であり、コア層２１０、及びコア層２１０の表裏面にビルドアップ工法を用いて形成された配線層２２０及び配線層２３０を有している。

パッケージ基板２００のコア層２１０には、貫通ビア２１１が設けられている。コア層２１０の一方の側の配線層２２０内部には、コア層２１０の貫通ビア２１１に電気的に接続されたビア２２１及び配線２２２が設けられ、配線層２２０の表面には、半導体素子３００の電極３１０に対応する位置に電極２２３が設けられている。コア層２１０のもう一方の側の配線層２３０内部には、コア層２１０の貫通ビア２１１に電気的に接続されたビア２３１及び配線２３２が設けられ、配線層２３０の表面には、マザーボード４００の電極４１０に対応する位置に電極２３３が設けられている。

このようなパッケージ基板２００上に半導体素子３００が実装されている。半導体素子３００は、その電極３１０とパッケージ基板２００の電極２２３とがバンプ３２０を介して接合されることで、パッケージ基板２００に実装されている。半導体素子３００がパッケージ基板２００に実装され、半導体パッケージ１１０ａが形成される。

半導体パッケージ１１０ａは、そのパッケージ基板２００の電極２３３とマザーボード４００の電極４１０とがバンプ１２０を介して接合されることで、マザーボード４００に実装されている。マザーボード４００には、例えば、表裏面、又は表面若しくは裏面に導体パターン４２０ａを設けたプリプレグ４２０を積層したものを用いることができる。プリプレグ４２０の積層体に、レーザー等で孔開け加工を施し、その孔内に導電膜を形成することで、マザーボード４００の表裏面間を導通するスルーホール４３０が形成される。

電子装置１００ａにおいて、比較的高周波の信号が伝送される場合には、そのような高周波の信号が伝送される伝送路上に、ＡＣ（Alternating Current）結合コンデンサ５００が設けられる。図１には、そのような高周波信号が伝送されるマザーボード４００の伝送路上にＡＣ結合コンデンサ５００が、半田５１０で接合されて設けられている場合を例示している。

ところで、電子装置には、比較的高周波の信号を伝送する配線基板として、差動伝送方式で信号を伝送する一対の伝送路（ペア伝送路）を備えたものが使用される場合がある。このような配線基板では、異なるペア伝送路間でクロストーク（電磁的な干渉）が生じる可能性がある。クロストークを抑制する方法の１つとして、配線基板内において、異なるペア伝送路間に、グランド電位の導体による電磁的な遮蔽構造を設ける方法がある。一方、配線基板の表面には、ペア伝送路から引き出されるシグナル電極が露出するため、このシグナル電極と、配線基板と接合される部品の電極との接合部において、クロストークが生じる可能性がある。

ここで、図２〜図４は配線基板の一例の説明図である。
図２には配線基板の一例として、半導体素子を実装するパッケージ基板６００を例示している。パッケージ基板６００の図２（Ａ）に示す一方の面６１０には、半導体素子の実装領域６１１が設けられ、図２（Ｂ）に示す他方の面６２０には、パッケージ基板６００を他の部品、例えばマザーボードと電気的に接続するための電極６２１群が、所定領域に格子状に配列されている。

パッケージ基板６００がペア伝送路を備える場合、図２に示したような格子状の電極６２１群の中に、パッケージ基板６００内部の配線のペア（ペア配線）から引き出されたシグナル電極が含まれる。例えば、図３に示すように、電極６２１群の中にシグナル電極６２１ａのペア（図３では１つのペアを点線で囲んでいる）とグランド電極６２１ｂが含まれ、それらがパッケージ基板６００の面６２０上に混在して格子状に配列される。

図３のように異なるペアのシグナル電極６２１ａ同士を隣接させると、シグナル電極６２１ａ、或いはこれと接合されるマザーボードの電極との接合部において、クロストークが生じる可能性がある。このようなクロストークを抑制するためには、例えば、図４に示すように、異なるペアのシグナル電極６２１ａ（図４では１つのペアを点線で囲んでいる）の間にグランド電極６２１ｂを配置し、またそれにより、異なるペアのシグナル電極６２１ａの間に一定の距離を確保する。

しかし、その結果、パッケージ基板６００の面６２０上に配置される電極６２１群（シグナル電極６２１ａ及びグランド電極６２１ｂを含む）の個数が増大し、電極６２１群の配置面積が増大する。高性能化の要求から電子装置に搭載される半導体素子が多ピン化し、大型化すれば、このようなクロストーク対策としての電極６２１群の個数、配置面積の増大と相俟って、パッケージ基板６００が多ピン化し、大型化する。

一方、高速化の観点からは、周波数の増加に伴って増加する伝送損失を低減するために、電極６２１群の間隔を狭めて配置密度を高め、多ピン化によるパッケージ基板６００の大型化を抑制し、配線長を短くすることが行われている。

上記図３に示す電極配置では、クロストークを有効に抑制することができず、また上記図４に示す電極配置では、一定のクロストーク抑制効果は得られるものの、パッケージ基板６００の多ピン化、大型化を招き、配線が長くなり伝送損失が増加する恐れがある。

以上のような点に鑑み、ここでは次の図５に示すような電極配置をパッケージ基板等の配線基板に採用する。
図５は第１の電極配置例の説明図である。図５には、配線基板の一部の領域における電極配置の一例を模式的に示している。

図５に示す配線基板１０は、その表面１１の一部に、図５に点線で示すような矩形領域２０Ａの各頂点に配置された４つのグランド電極２１と、その矩形領域２０Ａ内に配置されてグランド電極２１に囲まれたシグナル電極２２のペアとを有している。

配線基板１０は、例えば、パッケージ基板である。パッケージ基板としては、ビルドアップ基板、セラミック基板、ガラスセラミック基板、コアレス基板等、様々な形態のものが挙げられる。グランド電極２１及びシグナル電極２２が配置される配線基板１０の表面１１は、例えば、マザーボード等の他の部品と接合される側の表面である。グランド電極２１は、配線基板１０においてグランド電位とされる電極であり、シグナル電極２２のペアは、配線基板１０内部に設けられるペア配線の各々に電気的に接続される電極である。

シグナル電極２２のペアは、矩形領域２０Ａの一辺２３と平行な方向Ｓに、間隔ａ（シグナル電極２２のペアの中心間の距離（ピッチ）ａ）で、並設されている。
矩形領域２０Ａは、例えば、正方形とされる。４つのグランド電極２１は、シグナル電極２２のペアの間隔ａよりも大きい間隔ｂ（隣接するグランド電極２１の中心間のピッチｂ）で、正方形の矩形領域２０Ａの各頂点に配置される。グランド電極２１の間隔ｂは、例えば、シグナル電極２２の間隔ａの２倍（ｂ＝ａ×２）になるように設定され、シグナル電極２２の間隔ａを１ｍｍとすれば、グランド電極２１の間隔ｂは２ｍｍとなる。

このように、図５に示す配線基板１０では、方向Ｓに並設されるシグナル電極２２のペアを、正方形の矩形領域２０Ａの各頂点に配置した４つのグランド電極２１で囲む電極配置を採用する。この図５に示すような電極配置とすることで、シグナル電極２２のペアの、他のシグナル電極への或いは他のシグナル電極からの電磁的な干渉、即ちクロストークを、周りの４つのグランド電極２１で抑制する。

図６は配線基板と部品との接合部の一例を示す図である。図６には、配線基板とマザーボードとの接合部の一例を透視図で模式的に示している。
図６において、４つのグランド電極２１及びシグナル電極２２のペアは、上記図５のような電極配置で配線基板１０の表面に設けられている。各グランド電極２１及び各シグナル電極２２にはそれぞれ、配線基板１０内に設けられたビア１５が接続されている。シグナル電極２２のペアに接続されたビア１５には、配線基板１０内に設けられたシグナル配線１６のペア（ペア配線）が接続されている。

このようなグランド電極２１及びシグナル電極２２がそれぞれ、バンプ６０を介して、マザーボードの表面に設けられたグランド電極６１及びシグナル電極６２に接合されている。各グランド電極６１及び各シグナル電極６２にはそれぞれ、マザーボード内に設けられたビア６３が接続されている。シグナル電極２２と電気的に接続されたビア６３には、マザーボード内に設けられたシグナル配線６４が接続されている。

上記図５のような電極配置を有する配線基板１０は、例えば、この図６に示すようにしてマザーボードと接合される。配線基板１０のシグナル電極２２とマザーボードのシグナル電極６２との接合部が、配線基板１０のグランド電極２１とマザーボードのグランド電極６１との接合部に囲まれることで、シグナル電極２２とシグナル電極６２との接合部のクロストークが抑制される。

上記図５に示したような電極配置は、配線基板１０の表面１１の複数箇所に設けることができる。
図７は第２の電極配置例の説明図である。図７には、配線基板の一部の領域における電極配置の一例を模式的に示している。

図７には、上記図５に示したような電極配置を、表面１１の隣接する２箇所に設けた配線基板１０を例示している。
図７に示す配線基板１０は、その表面１１に、矩形領域２０Ａの各頂点に配置されたグランド電極２１と、その矩形領域２０Ａ内にあって方向Ｓに並設されたシグナル電極２２のペアとを有している。

更に、この図７に示す配線基板１０は、その表面１１に、矩形領域２０Ａに隣接する矩形領域２０Ｂの各頂点に配置された４つのグランド電極２１と、その矩形領域２０Ｂ内に配置されたシグナル電極２２のペアとを有している。矩形領域２０Ｂ内のシグナル電極２２のペアは、その矩形領域２０Ｂの一辺２４と平行で、方向Ｓと直交する方向Ｔに、並設されている。

図７の例では、矩形領域２０Ａと矩形領域２０Ｂとの境界において、矩形領域２０Ａの方向Ｔに並ぶグランド電極２１のペアと、矩形領域２０Ｂの方向Ｔに並ぶグランド電極２１のペアとが、共有されている。

図７に示すように、２組のシグナル電極２２のペアをそれぞれ直交する方向Ｓと方向Ｔに並設させることで、同一方向に並設させた場合に比べて、２組のシグナル電極２２のペアを離して配置することができる。

また、２組のシグナル電極２２のペアについて、上記図４のような格子状の電極配置を採用すると、クロストークの抑制のためにグランド電極２１が１６個要するのに対し、図７の電極配置では、そのようなグランド電極２１が６個で足りる。図７に示すような電極配置によれば、配線基板１０の表面１１に配置する電極数の減少が図られる。

図８は第３の電極配置例の説明図である。図８には、配線基板の一部の領域における電極配置の一例を模式的に示している。
図８には、上記図７に示したような電極配置を、一部のグランド電極２１のペアを共有させるようにして複数組み合わせて表面１１に設けた配線基板１０を例示している。図８の配線基板１０では、シグナル電極２２のペアが並ぶ方向（図８に点線で示す方向Ｕ，Ｖ）が、いずれも、配線基板１０の端辺１２と非平行で且つ直交しない方向となるように、グランド電極２１及びシグナル電極２２が配置されている。即ち、配線基板１０では、シグナル電極２２のペアが並ぶ方向Ｕ，Ｖが、端辺１２と鋭角の角度θで交差する方向となるように、グランド電極２１及びシグナル電極２２が配置されている。例えば、シグナル電極２２のペアが並ぶ方向Ｕ，Ｖが、配線基板１０の端辺１２に対して等しい角度θ、即ち４５°になるように、グランド電極２１及びシグナル電極２２が配置される。

グランド電極２１及びシグナル電極２２を図８に示すように配置することで、上記図４のような格子状の電極配置に比べて、一定数のシグナル電極２２のペアを囲むために配置するグランド電極２１の数を減らすことができる。

更に、グランド電極２１及びシグナル電極２２を図８に示すように配置することで、それらの配置領域の長さを短縮することができる。例えば、図８にはシグナル電極２２のペアを７組配置した場合を示すが、上記図４のようにそれと同数の７組のシグナル電極６２１ａを配置した場合に比べて、電極配置領域の長さＬを約２０％短縮することができる。

図９は第４の電極配置例の説明図である。図９には、配線基板の一方の表面側から見た平面模式図の一例を示している。
図９には、上記図８に示したような電極配置を、表面１１の外周部１３に設けた配線基板１０を例示している。配線基板１０の、外周部１３よりも内側の領域には、格子状に配列した電極３０群が設けられている。

図９に示す配線基板１０のように、シグナル電極２２のペアを外周部１３に配置することで、シグナル電極２２のペアから引き出す配線が、他の電極（シグナル電極）と近接する状況が生じるのを抑え、クロストークを抑制することができる。

配線基板１０の外周部１３を、図９のような電極配置とすることで、シグナル電極２２とグランド電極２１を格子状に配列させる場合（図４）に比べて、一定数のシグナル電極２２のペアを囲むグランド電極２１の数を減らすことができる。

更に、配線基板１０の外周部１３を、図９のような電極配置とすることで、外周部１３にシグナル電極２２のペアを一定数設ける場合に、それらをグランド電極２１と共に格子状に配列させる場合（図４）に比べて、電極配置領域の長さを短縮することができる。

図９に示す配線基板１０によれば、シグナル電極２２を介した配線基板１０とマザーボードとの接合部のクロストークを、シグナル電極２２の周りに設けるグランド電極２１の数を抑えて、抑制することが可能になる。更に、外周部１３のグランド電極２１及びシグナル電極２２の配置領域の長さを短縮することができるため、配線基板１０の外形サイズを縮小することが可能になる。配線基板１０の外形サイズの縮小により、シグナル電極２２から引き出す配線の長さを短縮することが可能になり、配線基板１０を比較的高周波の信号の伝送に用いる場合に、その伝送損失を低減することが可能になる。

図９のようにシグナル電極２２のペア及びそれらを囲むグランド電極２１を外周部１３に配置する配線基板１０において、外周部１３よりも内側の領域には、電極３０として、電源用電極（電源電位又はグランド電位とされる電極）が配置される。

尚、配線基板１０に、比較的高周波の信号伝送用の電極と、比較的低周波の信号伝送用の電極とを配置する場合は、高周波の信号伝送用の電極を外周部１３にシグナル電極２２として配置し、低周波の信号伝送用の電極を外周部１３よりも内側に電極３０として配置する。配線基板１０の中央部の電極３０群には、このように電源用電極のほか、信号伝送用のシグナル電極も含まれ得る。

電極３０は、図９に示すように、格子状の配列とすることができる。この場合、電極３０は、例えば、外周部１３に配置するシグナル電極２２のペアの間隔ａと同一或いは略同一の間隔で、格子状に配列する。配線基板１０の中央部の電極配置を格子状にすることで、中央部には外周部１３の電極配置に比べて高密度で電極３０を配置し、配線基板１０に設ける電極の総数が減るのを抑制することができる。

尚、図９には、配線基板１０の表面１１の中央部に電極３０群の未形成領域を設けた形態を例示するが、配線基板１０は、その表面１１の中央部にも電極３０群を格子状に配列した形態とすることもできる。

また、ここでは、配線基板１０の、マザーボードと接合される側の表面１１を例に、グランド電極２１及びシグナル電極２２並びに電極３０の配置を説明した。上記図８に示したような電極配置は、配線基板１０の、半導体素子が接合（実装）される側の表面に採用することもできる。

図１０は第５の電極配置例の説明図である。図１０には、配線基板の他方の表面側から見た平面模式図の一例を示している。
図１０には、配線基板１０の、半導体素子が実装される側の表面１４に設けられた、半導体素子の実装領域１４ａに、上記図８に示したような電極配置を採用した形態を例示している。

実装領域１４ａについても、その外周部１４ａａに、上記図８と同様に、矩形領域の各頂点に配置した４つのグランド電極２１でシグナル電極２２のペアを囲んだ電極配置を、一部のグランド電極２１のペアを共有させるように複数組み合わせて設ける。隣接するシグナル電極２２のペア同士は、互いのシグナル電極２２のペアの並設方向が直交するように配置される。実装領域１４ａに配置されるシグナル電極２２のペアは、いずれもその並設方向が、実装領域１４ａの端辺１４ａｂに対して等しい角度（４５°）になるように配置される。

電源用電極、比較的低周波の信号伝送用のシグナル電極は、実装領域１４ａの、外周部１４ａａよりも内側の領域に、格子状に配列させて設けることができる。
半導体素子の実装領域１４ａに、図１０のような電極配置を採用することで、シグナル電極２２を介した配線基板１０と半導体素子との接合部のクロストークを、シグナル電極２２の周りに設けるグランド電極２１の数を抑えて、抑制することが可能になる。また、図１０のような電極配置を採用することで、実装領域１４ａのサイズの縮小、配線基板１０内に設ける配線の長さの短縮を図ることも可能になる。

続いて、以上のような電極配置を採用した場合のクロストークのシミュレーションについて述べる。
図１１はクロストークのシミュレーションの説明図、図１２及び図１３はシミュレーション結果の一例である。

シミュレーションでは、図１１に示すように、ポート１からポート２の間の伝送路を基準の伝送路５とし、ポート３からポート４の間の伝送路を評価対象の伝送路６として、基準の伝送路５から評価対象の伝送路６が受けるクロストークを評価する。伝送路５及び伝送路６は、配線基板１０のシグナル電極２２（ポート１及びポート３に対応）と、マザーボード等の部品の電極（ポート２及びポート４に対応）との接合部（異なるペアの接合部）である。シミュレーションでは、クロストークとして、ポート１とポート３の間の近端クロストーク（Ｓｄｄ３１）と、ポート１とポート４の間の遠端クロストーク（Ｓｄｄ４１）とを評価する。

シミュレーションにより得られる伝送信号周波数［ＧＨｚ］と近端クロストークＳｄｄ３１［ｄＢ］との関係の一例を図１２に、伝送信号周波数［ＧＨｚ］と遠端クロストークＳｄｄ４１［ｄＢ］との関係の一例を図１３に、それぞれ示す。図１２及び図１３にはそれぞれ、伝送路５及び伝送路６に、上記図３の電極配置を採用した場合の結果Ｘ、上記図４の電極配置を採用した場合の結果Ｙ、及び上記図８の電極配置を採用した場合の結果Ｚを示している。

図１２及び図１３より、上記図３の電極配置に対し、上記図４の電極配置を採用することで、近端クロストークＳｄｄ３１及び遠端クロストークＳｄｄ４１を低減することができる（結果Ｘ，Ｙ）。また、図１２及び図１３より、上記図８の電極配置を採用した場合には、上記図４の電極配置を採用した場合よりも更に、近端クロストークＳｄｄ３１及び遠端クロストークＳｄｄ４１を低減することができる（結果Ｙ，Ｚ）。

上記図８の電極配置によれば、上記のようなグランド電極２１の減少、電極配置領域の短縮等の効果に加え、優れたクロストーク抑制効果を得ることができる。
以上、マザーボード、半導体素子といった部品との接合部のクロストークが抑制可能な電極配置を備えた配線基板１０について説明した。このような配線基板１０を用いた、比較的高周波の信号が伝送される伝送路を含む電子装置では、低周波ノイズをカットするために、そのような高周波信号の伝送路上に、ＡＣ結合コンデンサを設けることがある。このＡＣ結合コンデンサは、電子装置内の高周波信号の伝送路上であれば、配線基板１０のほか、それと接合されるマザーボードに搭載することもできる。

ここで、図１４及び図１５はＡＣ結合コンデンサが搭載可能なマザーボードの一例の説明図である。
図１４に示すマザーボード７０ａは、信号が伝送される１本のシグナル配線７２の途中に、ＡＣ結合コンデンサを搭載する一対のパッド電極部７３を設けた構造部を有している。この構造部のシグナル配線７２は、マザーボード７０ａの内部に設けられ、ビア（図示せず）を介して表面のシグナル電極７４に引き出され、パッド電極部７３に電気的に接続されている。マザーボード７０ａの表面には、一対のパッド電極部７３に接続されたシグナル電極７４を挟むようにしてグランド電極７５が配置されている。マザーボード７０ａは、このような構造部のペアを１組とし、更にそれを複数組並設させた構成を有している。

このような構成を有するマザーボード７０ａでは、上記図３について述べたのと同様に、マザーボード７０ａの表面において、異なるペアのシグナル配線７２に接続されたパッド電極部７３及びシグナル電極７４が隣接することで、クロストークが生じる可能性がある。

そして、このようなクロストークを抑制するために、上記図４と同様の考え方で、図１５に示すマザーボード７０ｂのように、異なるペアのシグナル配線７２に接続されたパッド電極部７３及びシグナル電極７４の間にグランド電極７５を配置する。しかし、このような電極配置のマザーボード７０ｂでは、ＡＣ結合コンデンサを搭載するための面積が増加し、それによってマザーボード７０ｂの外形サイズが大きくなったり、配線が長くなって伝送損失が増加したりする可能性がある。

このような点に鑑み、以下に、ＡＣ結合コンデンサを配線基板１０に搭載する手法の一例について説明する。
図１６は第６の電極配置例の説明図である。図１６には、配線基板の一部の領域における電極配置の一例を模式的に示している。

図１６に示す配線基板１０は、上記図５と同様、その表面１１の一部に、矩形領域２０Ａ（点線）の各頂点に配置された４つのグランド電極２１と、その矩形領域２０Ａ内に配置されてグランド電極２１に囲まれたシグナル電極２２のペアとを有している。シグナル電極２２のペアは、方向Ｓに並設されている。各シグナル電極２２には、表面１１の矩形領域２０Ａ内に配置されたパッド電極部２２ａが電気的に接続されている。

図１６に示す配線基板１０は更に、表面１１の矩形領域２０Ａ内に配置されて方向Ｔに並設された電極端子２５のペアを有している。電極端子２５のペアは、例えば、シグナル電極２２のペアの中間を通り方向Ｓと直交する線上（即ち方向Ｔの線上）に並設され、シグナル電極２２のペアの間隔ａと同一又は略同一の間隔で配置される。各電極端子２５には、表面１１の矩形領域２０Ａ内に配置されたパッド電極部２５ａが電気的に接続されている。電極端子２５単体、及びそれに接続されたパッド電極部２５ａ単体は、配線基板１０の表面１１に、電気的に独立して配置されている。

図１６に示す配線基板１０の、シグナル電極２２に接続されたパッド電極部２２ａと、電極端子２５に接続されたパッド電極部２５ａには、ＡＣ結合コンデンサ２６が接合されている。パッド電極部２２ａとパッド電極部２５ａは、ＡＣ結合コンデンサ２６を介して結合されている。

この図１６に示すような構成を有する配線基板１０が、マザーボード等の部品と接合される。
図１７は配線基板と部品との接合部の一例を示す図である。図１７には、配線基板とマザーボードとの接合部の一例を透視図で示している。

図１７において、４つのグランド電極２１及びシグナル電極２２のペアは、上記図１６のような電極配置で配線基板１０の表面に設けられている。各グランド電極２１及び各シグナル電極２２にはそれぞれ、配線基板１０内に設けられたビア１５が接続されている。シグナル電極２２のペアに接続されたビア１５には、配線基板１０内に設けられたシグナル配線１６のペアが接続されている。シグナル電極２２に接続されたパッド電極部２２ａと、電極端子２５に接続されたパッド電極部２５ａには、ＡＣ結合コンデンサ２６が接合されている。

電極端子２５は、バンプ６０を介して、マザーボードの表面に設けられたシグナル電極６２に接合されている。同様に、グランド電極２１は、バンプ６０を介して、マザーボードの表面に設けられたグランド電極６１に接合されている。各グランド電極６１及び各シグナル電極６２にはそれぞれ、マザーボード内に設けられたビア６３が接続されている。電極端子２５と電気的に接続されたビア６３には、マザーボード内に設けられたシグナル配線６４が接続されている。

このように図１７の例では、シグナル配線１６にビア１５で電気的に接続されたシグナル電極２２が、パッド電極部２２ａ、ＡＣ結合コンデンサ２６、パッド電極部２５ａを介して、電極端子２５に電気的に接続される。電極端子２５は、バンプ６０を介して、マザーボードのシグナル電極６２に電気的に接続され、シグナル電極６２は、ビア６３でシグナル配線６４に電気的に接続される。これにより、ＡＣ結合コンデンサ２６を途中に含む伝送路が実現され、低周波ノイズをカットして高周波信号を伝送することのできる伝送路、及びそのような伝送路を含む電子装置が実現可能になる。

配線基板１０の表面１１のシグナル電極２２から電極端子２５までの伝送路は、グランド電極２１で囲まれ、電極端子２５とマザーボードのシグナル電極６２との接合部は、配線基板１０のグランド電極２１とマザーボードのグランド電極６１との接合部に囲まれる。これにより、配線基板１０とマザーボードの間の領域でのクロストークが抑制される。

図１６及び図１７に示すような電極配置では、単純な格子状の電極配置に比べ、方向Ｓに並ぶシグナル電極２２のペアと、それらと平行に並ぶグランド電極２１のペアとの間に、スペースが生まれる。このスペースを、ＡＣ結合コンデンサ２６の配置領域として利用する。例えば、シグナル電極２２の間隔ａを１ｍｍ、グランド電極２１の間隔ｂを２ｍｍとした場合、幅０．３ｍｍ、長さ０．５ｍｍ、厚さ０．２ｍｍといったサイズのＡＣ結合コンデンサ２６は十分に配置することが可能である。

電極端子２５は、グランド電極２１と同様にバンプ６０を用いてマザーボードに接合するための電極として機能するため、グランド電極２１と同一又は略同一の平面サイズとすることが好ましい。電極端子２５をこのような平面サイズとすることで、グランド電極２１と共通のバンプ６０を用い、配線基板１０とマザーボードを一定のギャップで、接続不良等を抑えて、接合することが可能になる。シグナル電極２２は、ＡＣ結合コンデンサ２６を接合するパッド電極部２２ａに電気的に接続される電極として機能するため、シグナル電極２２をシグナル配線１６と接続するビア１５の直径（例えば１００μｍ）以上の平面サイズとすればよい。

また、図１７のようにマザーボードと接合する配線基板１０は、上記図６のＡＣ結合コンデンサ２６を搭載しない場合のシグナル電極２２の位置に、電極端子２５が配置されるような構造とすることができる。図１７の配線基板１０では、シグナル電極２２の並設方向が、上記図６のシグナル電極２２の並設方向から９０°回転させた方向になっており、そのようなシグナル電極２２にシグナル配線１６が電気的に接続されている。配線基板１０を、この図１７のような構造とすることで、マザーボード側の構造を変更せずに、そのグランド電極６１にバンプ６０を用いて電極端子２５を接合することが可能になる。

配線基板１０には、図１６及び図１７に示すような電極配置を、上記図７〜図１０の例に従い、隣接させて複数箇所に設けることができる。
以上説明したような配線基板１０を用いた電子装置の一例を図１８に示す。図１８には、電子装置の一例の断面を模式的に図示し、説明の便宜上、一部を透視的に図示している。

図１８に示す電子装置１００は、配線基板１０と、配線基板１０に実装された半導体素子８０と、半導体素子８０が実装された配線基板１０に接合されたマザーボード７０とを有している。ここでは一例として、配線基板１０の、マザーボード７０との接合面側に、ＡＣ結合コンデンサ２６が搭載されている場合を図示している。

配線基板１０は、例えば、コア層１７とその両面に設けられた配線層１８及び配線層１９とを有するビルドアップ基板とされる。コア層１７には、貫通ビア１７ａが設けられている。

配線層１８の内部には、貫通ビア１７ａに電気的に接続されたビア１８ａ及び配線１８ｂが設けられ、配線層１８の表面には、半導体素子８０の電極８１に対応する位置に電極１８ｃが設けられている。配線基板１０の電極１８ｃが、半導体素子８０の電極８１とバンプ９０を介して接合され、半導体素子８０が配線基板１０に実装された半導体パッケージ１１０が形成されている。

配線層１９の内部には、貫通ビア１７ａに電気的に接続されたビア１９ａ及び配線１９ｂが設けられ、配線層１９の、マザーボード７０側の表面の中央部には、マザーボード７０の電極７１に対応する位置に電極１９ｃ（３０）が設けられている。

配線層１９の、マザーボード７０側の表面の外周部には、グランド電極２１、シグナル電極２２、及び電極端子２５が設けられている。各グランド電極２１及び各シグナル電極２２にはそれぞれ、配線基板１０内に設けられたビア１９ａ（１５）が接続され、シグナル電極２２に接続されたビア１９ａには、配線基板１０内に設けられたシグナル配線（１６）となる配線１９ｂが接続されている。配線層１９上には、シグナル電極２２に電気的に接続されたパッド電極部２２ａと、電極端子２５に電気的に接続されたパッド電極部２５ａとを結合するＡＣ結合コンデンサ２６が設けられている。

電極端子２５は、バンプ６０（点線で図示）を介して、マザーボード７０の表面に設けられたシグナル電極（６２）となる電極７１に接合されている。同様に、グランド電極２１は、バンプ６０を介して、マザーボード７０の表面に設けられたグランド電極（６１）となる電極７１に接合されている。電極７１には、マザーボード７０内に設けられたビア７６及び配線７７が接続されている。電極端子２５と電気的に接続されたビア７６には、マザーボード７０内に設けられたシグナル配線（６４）となる配線７７が接続されている。

半導体素子８０が実装された配線基板１０の電極１９ｃ、電極端子２５及びグランド電極２１が、バンプ６０を介してマザーボード７０の電極７１に接合され、半導体パッケージ１１０がマザーボード７０に実装された電子装置１００が形成されている。

これにより、配線基板１０上にＡＣ結合コンデンサ２６が設けられ、低周波ノイズをカットして高周波信号を伝送することのできる伝送路を備えた電子装置１００が実現される。電子装置１００では、配線基板１０に上記図１６及び図１７に示したような電極配置を採用することで、シグナル電極２２と電極７１（シグナル電極６２）のバンプ６０を介した接合部のクロストークを抑制することができる。更に、配線基板１０の外形サイズを縮小し、配線の長さを短縮することができ、比較的高周波の信号伝送時の伝送損失を低減することができる。

尚、上記のような配線基板１０は、所定の導体パターンを設けたシート部材を、所定の層数、コア層１７の両面に積層することで、形成される。コア層１７には、ガラスエポキシ基板等の一定の剛性を有する基板が用いられ、レーザー等で孔開け加工を施し、その孔内に導電部を形成することで、貫通ビア１７ａが形成される。コア層１７に積層するシート部材には、例えば、所定の導体パターンを設けた、エポキシ樹脂等の一定の可撓性を有する樹脂シートを用いることができる。このようなシート部材を、所定の層数、積層することで、上記のビア１８ａ，１９ａ、配線１８ｂ，１９ｂ、電極１８ｃ，１９ｃ、並びに、グランド電極２１、シグナル電極２２、電極端子２５及びパッド電極部２２ａ，２５ａが形成される。

また、マザーボード７０には、例えば、表裏面、又は表面若しくは裏面に導体パターンを設けたプリプレグを積層したものを用いることができる。マザーボード７０には、所定層のプリプレグ、又はプリプレグの積層体に、レーザー等で孔開け加工を施し、その孔内に導電膜を形成することで、表裏面間を導通するスルーホールを形成してもよい。

尚、ここでは配線基板１０上にＡＣ結合コンデンサ２６を設けた電子装置１００を例示したが、マザーボード７０上に伝送路を設け、その伝送路上にＡＣ結合コンデンサ２６を設けることもできる。

また、ここでは配線基板１０上に半導体素子８０を実装した半導体パッケージ１１０を例示したが、配線基板１０上には、半導体素子８０のほか、他の部品（例えばＡＣ結合コンデンサ等のチップ部品）が実装されていてもよい。

更にまた、少なくともマザーボード７０との接合面側に上記のような電極配置を設けた配線基板内に、半導体素子等の部品を内蔵した、所謂部品内蔵型配線基板を、マザーボード７０に実装してもよい。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 基板と、
前記基板の表面における第１矩形領域の各頂点に配置された第１グランド電極群と、
前記表面の前記第１矩形領域内に配置され、前記第１矩形領域の一辺と平行な第１方向に並設された第１シグナル電極対と
を含むことを特徴とする配線基板。

（付記２） 前記表面における、前記第１矩形領域に隣接する第２矩形領域の各頂点に配置された第２グランド電極群と、
前記表面の前記第２矩形領域内に配置され、前記第１方向と直交する第２方向に並設された第２シグナル電極対と
を更に含むことを特徴とする付記１に記載の配線基板。

（付記３） 前記第１グランド電極群のうちの一対の第１グランド電極と、前記第２グランド電極群のうちの一対の第２グランド電極とが共通であることを特徴とする付記２に記載の配線基板。

（付記４） 前記第１シグナル電極対は、第１ピッチで配置され、前記第１グランド電極群は、前記第１ピッチの２倍の第２ピッチで配置されていることを特徴とする付記１乃至３のいずれかに記載の配線基板。

（付記５） 前記第１方向は、前記基板の端辺と鋭角で交差する方向であることを特徴とする付記１乃至４のいずれかに記載の配線基板。
（付記６） 前記第１グランド電極群及び前記第１シグナル電極対は、前記表面の外周部に配置されていることを特徴とする付記１乃至５のいずれかに記載の配線基板。

（付記７） 前記表面の前記外周部よりも内側に、格子状に配列された電極群を更に含むことを特徴とする付記６に記載の配線基板。
（付記８） 前記基板内に配置され、差動信号が伝送される配線対を更に含み、
前記第１シグナル電極対は、前記配線対に電気的に接続されていることを特徴とする付記１乃至７のいずれかに記載の配線基板。

（付記９） 前記表面の前記第１矩形領域内に配置され、前記基板内の導体から電気的に独立した電極端子対を更に含むことを特徴とする付記１乃至８のいずれかに記載の配線基板。

（付記１０） 前記電極端子対は、前記第１シグナル電極対の中間を通り前記第１方向と直交する線上に並設されていることを特徴とする付記９に記載の配線基板。
（付記１１） 前記表面の上方に配置され、一対の前記電極端子と前記第１シグナル電極をそれぞれ結合するコンデンサを更に含むことを特徴とする付記９又は１０に記載の配線基板。

（付記１２） 基板と、前記基板の表面における第１矩形領域の各頂点に配置された第１グランド電極群と、前記表面の前記第１矩形領域内に配置され、前記第１矩形領域の一辺と平行な第１方向に並設された第１シグナル電極対とを含む第１配線基板と、
前記第１配線基板に実装された電子部品と
を含むことを特徴とする電子装置。

（付記１３） 前記第１配線基板は、
前記表面における、前記第１矩形領域に隣接する第２矩形領域の各頂点に配置された第２グランド電極群と、
前記表面の前記第２矩形領域内に配置され、前記第１方向と直交する第２方向に並設された第２シグナル電極対と
を更に含むことを特徴とする付記１２に記載の電子装置。

（付記１４） 前記第１方向は、前記基板の端辺と鋭角で交差する方向であることを特徴とする付記１２又は１３に記載の電子装置。
（付記１５） 前記第１配線基板の前記第１グランド電極群及び前記第１シグナル電極対は、前記表面の外周部に配置されていることを特徴とする付記１２乃至１４のいずれかに記載の電子装置。

（付記１６） 前記第１配線基板は、前記表面の前記外周部よりも内側に、格子状に配列された電極群を更に含むことを特徴とする付記１５に記載の電子装置。
（付記１７） 前記第１配線基板が実装された第２配線基板を更に含むことを特徴とする付記１２乃至１６のいずれかに記載の電子装置。

（付記１８） 前記第１配線基板は、
前記表面の前記第１矩形領域内に配置され、前記基板内の導体から電気的に独立した電極端子対と、
前記表面の上方に配置され、一対の前記電極端子と前記第１シグナル電極をそれぞれ結合するコンデンサと
を更に含み、
前記電極端子対がそれぞれ前記第２配線基板と電気的に接続されていることを特徴とする付記１７に記載の電子装置。

１，２，３，４ ポート
５，６ 伝送路
１０ 配線基板
１１，１４ 表面
１２，１４ａｂ 端辺
１３，１４ａａ 外周部
１４ａ，６１１ 実装領域
１５，１８ａ，１９ａ，６３，７６，２２１，２３１ ビア
１６，６４，７２ シグナル配線
１７，２１０ コア層
１７ａ，２１１ 貫通ビア
１８，１９，２２０，２３０ 配線層
１８ｂ，１９ｂ，７７，２２２，２３２ 配線
１８ｃ，１９ｃ，３０，７１，８１，２２３，２３３，３１０，４１０，６２１ 電極
２０Ａ，２０Ｂ 矩形領域
２１，６１，７５，６２１ｂ グランド電極
２２，６２，７４，６２１ａ シグナル電極
２２ａ，２５ａ，７３ パッド電極部
２３，２４ 辺
２５ 電極端子
２６，５００ ＡＣ結合コンデンサ
６０，９０，１２０，３２０ バンプ
７０，７０ａ，７０ｂ，４００ マザーボード
８０，３００ 半導体素子
１００，１００ａ 電子装置
１１０，１１０ａ 半導体パッケージ
２００，６００ パッケージ基板
４２０ プリプレグ
４２０ａ 導体パターン
４３０ スルーホール
５１０ 半田
６１０，６２０ 面
Ｓ，Ｔ，Ｕ，Ｖ 方向
θ 角度

Claims (11)

1. 基板と、
   前記基板の表面における第１矩形領域の各頂点に配置された第１グランド電極群と、
   前記表面の前記第１矩形領域内に配置され、前記第１矩形領域の一辺と平行な第１方向に並設された第１シグナル電極対と、
   前記表面の前記第１矩形領域内に配置され、前記基板内の導体から電気的に独立した電極端子対と
   を含むことを特徴とする配線基板。
2. 前記表面における、前記第１矩形領域に隣接する第２矩形領域の各頂点に配置された第２グランド電極群と、
   前記表面の前記第２矩形領域内に配置され、前記第１方向と直交する第２方向に並設された第２シグナル電極対と
   を更に含むことを特徴とする請求項１に記載の配線基板。
3. 前記第１方向は、前記基板の端辺と鋭角で交差する方向であることを特徴とする請求項１又は２に記載の配線基板。
4. 前記第１グランド電極群及び前記第１シグナル電極対は、前記表面の外周部に配置されていることを特徴とする請求項１乃至３のいずれかに記載の配線基板。
5. 前記表面の前記外周部よりも内側に、格子状に配列された電極群を更に含むことを特徴とする請求項４に記載の配線基板。
6. 前記表面の上方に配置され、一対の前記電極端子と前記第１シグナル電極をそれぞれ結合するコンデンサを更に含むことを特徴とする請求項１乃至５のいずれかに記載の配線基板。
7. 基板と、前記基板の表面における第１矩形領域の各頂点に配置された第１グランド電極群と、前記表面の前記第１矩形領域内に配置され、前記第１矩形領域の一辺と平行な第１方向に並設された第１シグナル電極対と、前記表面の前記第１矩形領域内に配置され、前記基板内の導体から電気的に独立した電極端子対とを含む第１配線基板と、
   前記第１配線基板に実装された電子部品と
   を含むことを特徴とする電子装置。
8. 前記第１配線基板は、
   前記表面における、前記第１矩形領域に隣接する第２矩形領域の各頂点に配置された第２グランド電極群と、
   前記表面の前記第２矩形領域内に配置され、前記第１方向と直交する第２方向に並設された第２シグナル電極対と
   を更に含むことを特徴とする請求項７に記載の電子装置。
9. 前記第１配線基板が実装された第２配線基板を更に含むことを特徴とする請求項７又は８に記載の電子装置。
10. 前記第１配線基板は、前記表面の上方に配置され、一対の前記電極端子と前記第１シグナル電極とをそれぞれ結合するコンデンサを更に含むことを特徴とする請求項７乃至９のいずれかに記載の電子装置。
11. 前記電極端子対がそれぞれ前記第２配線基板と電気的に接続されていることを特徴とする、請求項９を引用する請求項１０に記載の電子装置。
    
    

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