JP4005451B2 - 多層基板及び半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は多層基板及び半導体装置に係り、特にグランド層，電源層，及び信号層と、これら各層を層間接続するビアが設けられた多層基板及び半導体装置に関する。
【０００２】
【従来の技術】
図１乃至図５は、従来の一例である多層基板及び半導体装置を示している。図１は従来の一例である半導体装置１の正面図であり、図２は半導体装置１の多層基板３を拡大して示す断面図であり、図３は多層基板３の底面図である。
【０００３】
図１に示す例では、半導体装置１はシステムボード８に実装される構成とされている。この半導体装置１は、大略すると半導体素子２と多層基板３とにより構成されている。半導体素子２は、バンプ４を用いて多層基板３の上面にフリップチップ実装される。
【０００４】
また、多層基板３は下面にランド６が形成されており、このランド６には外部接続端子となる接続ピン７（半田ボール）が配設されている。そして、この接続ピン７を接続電極９に接合することにより、半導体素子２は多層基板３を介してシステムボード８に接続される。
【０００５】
図２に示すように、多層基板３は絶縁材１０の内部に上部からグランド層１１，信号層１２，電源層１３，及びグランド層１４が順次多層形成された構成とされている。この各層１１〜１４は、多層基板３の面方向（図中、水平方向）に延在するよう形成されている。
【０００６】
また、絶縁材１０の内部には、グランドビア１５，信号ビア１６，及び電源ビア１７が形成されている。この各ビア１５〜１７は、前記した各層１１〜１４の延在方向に対し略直交する方向（図中、上下方向）に延在するよう形成され、これにより所定の層１１〜１４を層間接続する。
【０００７】
具体的には、グランドビア１５は、グランド層１１，１４とグランドランド６Ｇとを接続する。また、グランドランド６Ｇにはグランドピン７Ｇが配設され、このグランドピン７Ｇはシステムボード８のグランド電極９に接合される。同様に、信号ビア１６は、信号層１２と信号ランド６Ｓとを接続する。また、信号ランド６Ｓには信号ピン７Ｓが配設され、この信号ピン７Ｓはシステムボード８の信号電極９Ｇに接合される。更に、電源ビア１７は、電源層１３と電源ランド６Ｐとを接続する。また、電源ランド６Ｐには電源ピン７Ｐが配設され、この電源ピン７Ｐはシステムボード８の電源電極９Ｐに接合される。
【０００８】
尚、図２では、グランド関係の構成要素であるグランド層１１，１４、グランドビア１５、グランドランド６Ｇ、及びグランドピン７Ｇの各構成要素に格子模様を付している。また、信号関係の構成要素である信号層１２、信号ビア１６、信号ランド６Ｓ、信号ピン７Ｓについては梨地模様を付し、電源関係の構成要素である電源層１３、電源ビア１７、電源ランド６Ｐ、信号ピン７Ｐについては斜線模様（ハッチング）付している。また、半田ボール7を個別に指定して説明する場合には、上記のようにグランドピン７Ｇ，信号ピン７Ｓ，電源ピン７Ｐというものとする。
【０００９】
ここで、図３を参照して多層基板３の底面（最下層面１８）に注目する。同図に示すように従来の多層基板３では、グランドピン７Ｇ，信号ピン７Ｓ，及び電源ピン７Ｐの３種類のピンが全て最下層面１８に格子状に配設された構成とされていた。
【００１０】
図４は、半導体素子２と信号ピン７Ｓとを接続する信号配線ラインの１ラインを示している。また図５は、図４におけるＡ−Ａ線に沿う断面を示している。
【００１１】
半導体素子２に配設されているバンプ４は、多層基板３の上面に形成されたパッド１９に接合される。このパッド１９は、信号ビア１６Ａ，信号層１２，及び信号ビア１６Ｂを介して信号ランド６Ｓに接続されている。この際、信号ビア１６Ｂとグランド層１４が短絡しないよう、グランド層１４にはクリアランス１４Ａが形成されている。信号ビア１６Ｂは、このクリアランス１４Ａを挿通して信号ランド６Ｓに接続されている。
【００１２】
一方、信号ビア１６Ｂの周囲には、図５に示されるように複数のグランドビア１５が配設されている。このグランドビア１５は、グランド層１１及びグランド層１４に接続された構成とされている。この構成とすることにより、信号ビア１６Ｂのインピーダンスコントロールを行い、信号特性の劣化を防止することができる。尚、この構成の詳細については、特開平６−８５０９９号公報に開示されている。
【００１３】
従来、このクリアランス１４Ａの大きさ（直径Ｗ２：図４に矢印Ｗ２で示す）の設定については特に考慮されることはなく、単に信号ビア１６Ｂが内部を挿通可能な大きさに設定されていた。このため、クリアランス１４Ａの直径Ｗ２は、信号ランド６Ｓの直径（図４に矢印Ｗ１で示す）に対して小さく設定されていた（Ｗ２＜Ｗ１）。
【００１４】
【発明が解決しようとする課題】
ところで、近年では多層基板３の多ピン化が進み、１多層基板３あたりのピン数は加速的に増加している。例えば、1000ピンの多層基板３では、信号ピン７Ｓに500ピン、電源ピン７Ｐに250ピン、グランドピン７Ｇに250ピンを割りてている。また、現状の多層基板３のサイズは変えずに、1多層基板３あたりの信号ピン７Ｓを更に増やしたいという要求も増大している。
【００１５】
この要求を1000ピンの多層基板３で実現しようとした場合、例えば信号ピン７Ｓを500ピンから700ピンに増やすと、グランドピン７Ｇ及び電源ピン７Ｐは150ピンづつの割り当てとなり、現状よりそれぞれ100ピンのピン数減少となる。この結果、電源及びグランドへの供給が貧弱化し、例えば電源ドロップや同時スイッチングノイズに対処できない等の問題が発生するおそれが生じる。
【００１６】
この対処策として、多層基板３内の電源層及びグランド層の層数を増やし、電源及びグランドの強化を行う方法が考えられる。しかしながらこの方法では、層数を増やすことで製造コストが上昇すると共に、多層基板３の基板厚が増してしまう等の問題がある。
【００１７】
また、多層基板３の最下層の外部接続端子部分は、ランド６及び接続ピン７と、１つ上の層にあるベタ面（図示した例ではグランド層１４）との結合が大きく、これに伴い容量が大きくなる。このため、信号ビア１６のインピーダンスに対して、この部分のインピーダンスが低くなってしまう。この結果、多層基板３の最下層部分で信号反射が生じ信号特性の劣化が発生する。よって、この部分でのインピーダンス整合が必要である。
【００１８】
この信号ビア１６Ｂのインピーダンスコントロールを行う手段としては、前記した特開平６−８５０９９号公報に開示された、信号ビア１６Ｂを中心としてその周囲の円周上に数個のグランドビア１５Ａ〜１５Ｃを設けること（図４及び図５参照）が有効であるが、従来では単に信号ビア１６Ｂの外周にグランドビア１５Ａ〜１５Ｃを設けるだけで、その最も効率のよい配置に関しては考慮されていなかった。
【００１９】
本発明は上記の点に鑑みてなされたものであり、基板或いは装置の形状を変えることなく信号ピン数の増大を図り得る多層基板及び半導体装置を提供することを目的とする。
【００２０】
更に、本発明の他の目的は、信号ビアに対するインピーダンスコントロールを適正に行なうことにある。
【００２１】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００２２】
請求項１記載の発明に係る多層基板は、
絶縁材と、
該絶縁材内に形成されると共にグランドビアにより層間接続されるグランド層と、
前記絶縁材内に形成されると共に電源ビアにより層間接続される電源層と、
前記絶縁材内に形成されると共に信号ビアにより層間接続される信号層と、
前記絶縁材の最下層に形成され、前記グランドビアより前記グランド層と接続される最下層グランド層と
を有し、
前記最下層グランド層には複数のクリアランスが設けられ、
前記クリアランス内には、前記電源層と接続されると共に外部接続される電源ランドまたは、前記信号層と接続されると共に外部接続される信号ランドのいずれかが形成され、
前記最下層グランド層は、前記クリアランスによって、前記電源ランド及び前記信号ランドとは絶縁され、
前記最下層グランド層には、外部接続端子として機能する導電性フィルムが設けられていることを特徴とするものである。
【００２３】
上記発明によれば、絶縁材の最下層に最下層グランド層を形成したことにより、この最下層グランド層の任意位置で外部とグランド接続することが可能となる。また、最下層にグランドピンを配設する必要がなくなるため、従来のグランドピンの配設位置に信号ピンを割り当てることが可能となる。このため、多層基板の大きさを変化させることなく、信号ピンの配設数を増やすことができる。
【００２４】
また、上記のように最下層グランド層の任意位置で外部とグランド接続することが可能となることにより、半田ボール等の従来の手段でグランド接続を行うよりも接続面積を大きく取ることが可能となり、よって電気特性及び実装信頼性の向上を図ることができる。更に、絶縁材内に配設するグランド層を1層分減らすことが可能となり、多層基板の薄型化を図ることができる。
【００３０】
また、請求項２記載の発明は、
半導体素子と、一面に該半導体素子を搭載すると共に、他面に外部接続される外部接続端子が設けられる基板とを具備する半導体装置において、
該基板として、請求項１に記載の多層基板を用いたことを特徴とするものである。
【００３１】
上記発明によれば、多層基板の信号ピン数が増大すると共にグランドの強化が図られるため、高密度化した、また安定性の高い半導体装置を実現することができる。
【００３２】
また、請求項３記載の発明に係る多層基板は、
絶縁材と、
該絶縁材内に形成されると共にグランドビアにより層間接続されるグランド層と、
前記絶縁材内に形成されると共に電源ビアにより層間接続される電源層と、
前記絶縁材内に形成されると共に信号ビアにより層間接続される信号層と、
前記絶縁材の最下層に形成され、前記電源ビアにより前記電源層と接続される最下層電源層
を有し、
前記最下層電源層には複数のクリアランスが設けられ、
前記クリアランス内には、前記グランド層と接続されると共に外部接続されるグランドランドまたは、前記信号層と接続されると共に外部接続される信号ランドのいずれかが形成され、
前記最下層電源層は、前記クリアランスによって、前記グランドランド及び前記信号ランドとは絶縁され、
前記最下層電源層には、外部接続端子として機能する導電性フィルムが設けられていることを特徴とするものである。
【００３３】
上記発明によれば、絶縁材の最下層に最下層電源層を形成したことにより、この最下層電源層の任意位置で外部と電源接続することが可能となる。また、最下層に電源ピンを配設する必要がなくなるため、従来の電源ピンの配設位置に信号ピンを割り当てることが可能となる。このため、多層基板の大きさを変化させることなく、信号ピンの配設数を増やすことができる。
【００３４】
また、上記のように最下層電源層の任意位置で外部と電源接続することが可能となることにより、半田ボール等の従来の手段で電源接続を行うよりも接続面積を大きく取ることが可能となり、よって電気特性及び実装信頼性の向上を図ることができる。更に、絶縁材内に配設する電源層を1層分減らすことが可能となり、多層基板の薄型化を図ることができる。
【００４０】
また、請求項４記載の発明は、
半導体素子と、
一面に該半導体素子を搭載すると共に、他面に外部接続される外部接続端子が設けられる基板とを具備する半導体装置において、
該基板として、請求項３に記載の多層基板を用いたことを特徴とするものである。
【００４１】
上記発明によれば、多層基板の信号ピン数が増大すると共に電源の強化が図られるため、高密度化した、また安定性の高い半導体装置を実現することができる。
【００４３】
上記発明のように、信号ランドの直径Ｗ１に対し、この信号ランドに最も近いグランド層に形成されたクリアランスの直径Ｗ２を大きく設定（Ｗ２≧Ｗ１）したことにより、信号ビアのインピーダンス不整合を抑制でき、信号特性の劣化を抑えることができる。
【００４５】
この構成とすることにより、グランドビアの形成位置に拘わらず、クリアランスの大きさを任意に設定することが可能となる。
【００５０】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００５１】
図６乃至図８は、本発明の第１実施例である半導体装置２０及び多層基板２３を示している。図６は第１実施例である半導体装置２０の正面図であり、図７は半導体装置２０に設けられた多層基板２３を拡大して示す断面図であり、図８は多層基板２３の底面図である。
【００５２】
本実施例に係る半導体装置２０は、図６に示すように、システムボード２８に実装される例を示している。この半導体装置２０は、大略すると半導体素子２２と多層基板２３とにより構成されている。
【００５３】
半導体素子２２は、その回路形成面（図中下面）に複数のバンプ２４が形成されている。半導体素子２２は多層基板２３に対し、バンプ２４を多層基板２３の上面に形成されたパッド４６（図１１参照）にフリップチップ接合することにより実装される。また、半導体素子２２が多層基板２３にフリップチップ接合された後、半導体素子２２と多層基板２３との間にはアンダーフィル樹脂２５が介装され、接合の機械的強度の向上が図られている。
【００５４】
また、多層基板２３は、その下面に複数の接続ピン２７（半田バンプよりなる）が配設されている。そして、この接続ピン２７をシステムボード２８に接合することにより、半導体装置２０はシステムボード２８に実装される。
【００５５】
次に、図７を参照して多層基板２３の内部構造について説明する。図７は、多層基板２３の一部を拡大して示す断面図である。同図に示すように、多層基板２３は絶縁性樹脂よりなる絶縁材３０の内部に、図中上部からグランド層３１，信号層３２，名詞電源層３３，及び本実施例の特徴となる最下層グランド層４１が順次多層形成された構成とされている。この各層３１〜３３，４１は、例えば銅等の導電性材料よりなり、多層基板２３の面方向（図中、水平方向）に所定パターンを有して形成されている。
【００５６】
また、絶縁材３０の最下層には、最下層グランド層４１と共に電源ランド２６Ｐ及び信号ランド２６Ｓが形成されている。この各ランド２６Ｐ，２６Ｓは、最下層グランド層４１と共に絶縁材３０の最下層に形成されている。この各ランド２６Ｐ，２６Ｓも、各層３１〜３３，４１と同様に銅等の導電性材料より形成されている。
【００５７】
この電源ランド２６Ｐには電源ピン２７Ｐが接合され、よって電源ランド２６Ｐは電源ピン２７Ｐを介してシステムボード２８に外部接続がされる。同様に、信号ランド２６Ｓには信号ピン２７Ｓが接合され、よって信号ランド２６Ｓは信号ピン２７Ｓを介してシステムボード２８に外部接続がされる。
【００５８】
更に、絶縁材３０の内部には、グランドビア３５，信号ビア３６，及び電源ビア３７が形成されている。各ビア３５〜３７は、所定位置に各層間を連通するよう形成された孔に、銅を装填することにより形成されている。この各ビア３５〜３７は、前記した各層３１〜３３，４１の延在方向に対し略直交する方向（図中、上下方向）に延在するよう形成されている。これにより各層３１〜３３，４１は、各ビア３５〜３７により層間接続される。
【００５９】
具体的には、信号ビア３６は、信号層３２と信号ランド２６Ｓとを接続する。また、信号ランド２６Ｓには信号ピン２７Ｓが配設され、この信号ピン２７Ｓはシステムボード２８の信号電極２９Ｓに接合される。また、電源ビア３７は、電源層３３と電源ランド２６Ｐとを接続する。また、電源ランド２６Ｐには電源ピン２７Ｐが配設され、この電源ピン２７Ｐはシステムボード２８の接続電極２９ｐに接合される。
【００６０】
更に、グランドビア３５は、グランド層３１と最下層グランド層４１とを接続する。また、最下層グランド層４１には導電性フィルム部材４０が配設されており、この導電性フィルム部材４０はシステムボード２８のグランド電極２９Ｇに接合される（説明の便宜上、導電性フィルム部材４０及び最下層グランド層４１の詳細については後述する）。
【００６１】
尚、図７において、グランド関係の構成要素については格子模様を付し、信号関係の構成要素については梨地模様を付し、更に電源関係の構成要素については斜線模様（ハッチング）付して区別を容易にしている。
【００６２】
また、接続ピン２７をその機能ごとに個別に指定する場合には、上記のようにグランドピン２７Ｇ，信号ピン２７Ｓ，電源ピン２７Ｐというものとする。
【００６３】
次に、図８を参照しつつ、多層基板２３の底面（最下層）について説明する。同図に示すように、本実施例に係る多層基板２３の最下層には、最下層グランド層４１がグランドベタ面として形成された構成とれさている。この最下層グランド層４１は、電源ランド２６Ｐ（即ち、電源ピン２７Ｐ）及び信号ランド２６Ｓ（即ち、信号ピン２７Ｓ）の形成位置を除き、多層基板２３の最下層全面に形成されている。具体的には、各ランド２６Ｐ，２６Ｓと最下層グランド層４１との間にはクリアランス４３が形成されており、各ランド２６Ｐ，２６Ｓと最下層グランド層４１との短絡を防止している。
【００６４】
このように本実施例では、絶縁材３０の最下層に最下層グランド層４１を形成したことにより、この最下層グランド層４１の任意位置でシステムボード２８とグランド接続することが可能となる。即ち、最下層グランド層４１は、その全面がグランドランドとして機能するため、ランド２６Ｐ，２６Ｓが形成されていない位置であれば、任意の位置でシステムボード２８と最下層グランド層４１とをグランド接続することができる。
【００６５】
また本実施例では、最下層グランド層４１とシステムボード２８のグランド用接続電極２９Ｇとを電気的に接続するのに、導電性フィルム部材４０を用いている。この導電性フィルム部材４０は、例えばガラス繊維よりなるフィルム状ベースに導電材料である銀フィラーを含浸させたものであり導電性を有している。従って、この導電性フィルム部材４０を用いて最下層グランド層４１とシステムボード２８とを電気的に接続することができる。
【００６６】
導電性フィルム部材４０は、例えば導電性接着剤を用いて最下層グランド層４１の任意位置に容易に固定することができる。そこで本実施例では、導電性フィルム部材４０を配設するのに、図７に示すように、各電源ピン２７Ｐ，２７Ｐの配設位置に対する各隣接位置に設けた構成としている。
【００６７】
また、最下層グランド層４１とグランド層３１との接続は、グランドビア３５で接続される。この際、最下層グランド層４１は最下層の略全面に形成されているため、グランドビア３５を最下層グランド層４１の任意の位置に接続させることができる。
【００６８】
これにより、グランドビア３５の配設位置の自由度を高めることができ、絶縁材３０内における各ビア３５，３６，３７及び各層３１，３２のレイアウトが容易となる。よって、各ビア３５，３６，３７及び各層３１，３２を高密度に配置することが可能となり、多層基板２３の小型薄型化、或いはピン数の増大を図ることができる。
【００６９】
また本実施例では、最下層にグランドピンを配設する必要がなくなるため、従来のグランドピンの配設位置に信号ピン２７Ｓを割り当てることが可能となる。具体的には、図３に示す従来構成に比べ、図８に示す本実施例の構成では、信号ピン２７Ｓが４本増えた構成となっている。このように、絶縁材３０の最下層に最下層グランド層４１を形成することにより、多層基板２３の大きさを変化させることなく、信号ピン２７Ｓの配設数を増やすことができる。
【００７０】
また、上記のように最下層グランド層４１の任意位置でシステムボード２８とグランド接続することが可能となることにより、半田ボール等の従来の手段でグランド接続を行うよりも接続面積を大きく取ることが可能となる。即ち、最下層グランド層４１とシステムボード２８とを接続する導電性フィルム部材４０は、信号ランド２６Ｓ（信号ピン２７Ｓ）及び電源ランド２６Ｐ（電源ピン２７Ｐ）の配設位置以外であれば、任意位置に任意数配設することが可能である。
【００７１】
よって、最下層グランド層４１の任意位置でシステムボード２８との電気的接続面積を大きくとることができるため、実装における電気的接続性の強化を図ることができる。また、導電性フィルム４０は最下層グランド層４１の任意位置に容易に配設することができるため、導電性フィルム４０を設けることにより各ランド２６Ｓ，２６Ｐの配設位置が規制されるようなこともない。
【００７２】
更には、絶縁材３０の最下層に最下層グランド層４１を形成することにより、絶縁材３０内に配設するグランド層を1層分減らすことが可能となり、多層基板２３の薄型化を図ることができる。
【００７３】
よって、上記の種々の効果を有する多層基板２３を半導体装置２０の基板として用いることにより、小型薄型化を図れると共に、高密度化及び高安定性を有した半導体装置２０を実現することができる。
【００７４】
次に、本発明の第２実施例について説明する。
図９及び図１０は、本発明の第２実施例である多層基板２３を示している。尚、図９及び図１０において、また後述する第３実施例以降の説明で用いる図１１乃至図１８において、第１実施例の説明に用いた図６乃至図８に示した構成と同一構成については同一符号を付して、その説明を省略するものとする。
【００７５】
前記した第１実施例に係る多層基板２３では、絶縁材３０の最下層に最下層グランド層４１を形成し、これによりグランドピンを削除することにより信号ピン２７Ｓの数を増大させる構成とした。これに対し、本実施例に係る多層基板２３では、絶縁材３０の最下層に最下層電源層４２を形成し、これにより電源ピンを削除することにより信号ピン２７Ｓの数を増大させる構成としたことを特徴とするものである。
【００７６】
よって、本実施例の構成は、第１実施例の構成に対し、グランド関係の構成要素と電源関係の構成要素が入れ替わったような構成となっている。また、本実施例の作用効果も、第１実施例による作用効果と略等しいものとなる。
【００７７】
具体的には、絶縁材３０の最下層に最下層電源層４２を形成したことにより、最下層電源層４２は、その全面が電源ランドとして機能するため任意の位置でシステムボード２８と電源接続することができる。また本実施例においても、導電性フィルム部材４０を用いて最下層電源層４２とシステムボード２８とを電気的に接続するため、半田ボール等の従来の手段で電源接続を行うよりも最下層電源層４２とシステムボード２８との接続面積を大きく取ることが可能となる。よって、実装における最下層電源層４２とシステムボード２８との電気的接続性の強化を図ることができる。
【００７８】
また、電源ビア３７の配設位置の自由度を高めることができ、絶縁材３０内における各ビア３５，３６，３７及び各層３１，３２のレイアウトが容易となるため、多層基板２３の小型薄型化、或いはピン数の増大を図ることができる。また本実施例においても最下層に電源ピンを配設する必要がなくなるため、従来の電源ピンの配設位置に信号ピンを割り当てることが可能となり、多層基板２３の大きさを変化させることなく信号ピン２７Ｓの配設数を増やすことができる。
【００７９】
更には、絶縁材３０の最下層に最下層電源層４２を形成することにより、絶縁材３０内に配設する電源層を1層分減らすことが可能となり、多層基板２３の薄型化を図ることができる。よって、本実施例に係る多層基板２３を半導体装置２０の基板として用いることによっても、小型薄型化を図れると共に高密度化及び高安定性を有した半導体装置２０を実現することができる。
【００８０】
次に、本発明の第３実施例について説明する。
図１１及び図１２は、本発明の第３実施例である多層基板２３を示している。図１１は多層基板２３の断面図であり、半導体素子２２と信号ピン２７Ｓとを接続する信号配線ラインの１ラインを示している。また図１２は、図１１におけるＢ−Ｂ線に沿う断面を示している。
【００８１】
半導体素子２２に配設されているバンプ２４は、多層基板２３の上部に形成されたパッド４６に接合される。このパッド４６は、信号ビア３６Ａ，信号層３２，及び信号ビア３６Ｂを介して信号ランド２６Ｓに接続されている。この際、信号ビア３６Ｂとグランド層３１が短絡しないよう、グランド層３１にはクリアランス４３が形成されている。信号ビア３６ｂは、このクリアランス４３内を挿通して信号ランド２６Ｓに接続される。
【００８２】
一方、信号ビア３６ｂの周囲には、図１２に示されるように複数のグランドビア３５が配設されている。このグランドビア３５は、上層に位置するグランド層３１及び下層に位置するグランド層３４にそれぞれ接続された構成とされている。この構成とすることにより、信号ビア３６Ｂのインピーダンスコントロールを行い、信号特性の劣化を防止することができる。
【００８３】
ここで、図１４に示す多層基板２３のモデルを仮定し、信号ランド２６Ｓの直径Ｗ１に対し、クリアランス４３の直径Ｗ２を変化させた場合における透過特性の変化をシミュレーションした結果を図１３に示す。同図に示す結果は、周波数領域での信号の透過特性を表しており、縦軸がｄB、横軸が周波数である。また、周波数が大きくなるにつれて、dBが下がるほど信号の透過特性が悪いことを示している。
【００８４】
図１３において、矢印Ａの実線で示す特性は、信号ランド２６Ｓの直径Ｗ１（Ｗ１＝800μｍ）に対し、クリアランス４３の直径Ｗ２を等しい直径（Ｗ２＝800μｍ）か、それ以上の直径（Ｗ２＝1000μｍ）とした場合の特性を示している。これに対し、矢印Ｂの破線で示す特性は、信号ランド２６Ｓの直径Ｗ１（Ｗ１＝800μｍ）に対し、クリアランス４３の直径Ｗ２を小さい直径（Ｗ２＝400μｍ）とした場合の特性を示している。尚、直径Ｗ２＝800μｍの特性と、直径Ｗ２＝1000μｍの特性は略同一であったため、図では１本の実線で示している。
【００８５】
同図に示す結果から信号ランド２６Ｓの直径Ｗ１に対し、この信号ランド２６Ｓに最も近いグランド層３４に形成されたクリアランス４３の直径Ｗ２を大きく設定する（Ｗ２≧Ｗ１）ことにより、信号ビア３６ｂにおける信号の透過特性が向上していることが分かる。つまり、外部接続端子部分のインピーダンス不整合による信号反射を抑制し、信号特性の劣化を抑える効果があることが分かる。このため、本実施例では上記のシミュレーション結果に基づき、信号ランド２６Ｓの直径Ｗ１に対しクリアランス４３の直径Ｗ２を大きく設定した（Ｗ２≧Ｗ１）ことを特徴としている。
【００８６】
ところで、上記のようにクリアランス４３の直径Ｗ２を大きく設定すると、これに伴いグランド層３４に接続されるグランドビア３５と信号ビア３６Ｂとの離間距離（図１２に矢印Ｌ１で示す：以下、ビア間距離という）も大きくなる。このビア間距離Ｌ１が大きくなると、信号特性は向上するものの、多層基板２３の高密度化に反することとなり、多層基板２３が大型化してしまう問題点が生じる。
【００８７】
そこで本実施例では、クリアランス４３内に延出する延出配線４４を形成したことを特徴としている。この延出配線４４は、一端がグランド層３４と一体的に接続されており、他端はクリアランス４３内に延出した構成とされている。そして、クリアランス４３内に延出した先端部にグランドビア３５が電気的に接続される構成とされている。
【００８８】
この構成とすることにより、信号ビア３６Ｂとグランドビア３５との離間極Ｌ１を小さく維持したままで、換言すれば多層基板２３の高密度化を維持しつつ、かつ、クリアランス４３の直径Ｗ２を大きく設定できるため信号特性を良好なものとすることができる。また、上記構成とされた多層基板２３を半導体装置に用いることにより、信号特性が良好でかつ小型薄型化された半導体装置を実現することができる。
【００８９】
次に、本発明の第４実施例について説明する。
図１５及び図１６は、本発明の第４実施例である多層基板２３を示している。図１５は多層基板２３の断面図であり、半導体素子２２と信号ピン２７Ｓとを接続する信号配線ラインの１ラインを示している。また図１２は、図１１におけるＣ−Ｃ線に沿う断面を示している。
【００９０】
本実施例は前記した第３実施例と類似した構成であるが、図１１に示すように第３実施例ではグランド層３４が絶縁材３０の内部に位置していたのに対し、本実施例では信号ランド２６Ｓと、この信号ランド２６Ｓに最も近いグランド層である最下層グランド層４１とを、絶縁材３０の最下層に共に形成したことを特徴としている。
【００９１】
このように、を絶縁材３０の最下層に信号ランド２６Ｓと最下層グランド層４１とを共に形成するため、図１６に示すように、信号ランド２６Ｓと最下層グランド層４１との間にはクリアランス４３が形成されており、電気的に絶縁された構成とされている。
【００９２】
また、第３実施例で説明したと同様の理由により、最下層グランド層４１には信号ビア３６Ｂに向け延出した延出配線４４が形成されており、グランドビア３５は延出配線４４の先端部に接続する構成とされている。これにより、多層基板２３の高密度化と信号特性の劣化防止を両立している。
【００９３】
また、延出配線４４の上部には、絶縁膜が形成されている。これは、信号ランド２６Ｓに配設される信号ピン２７Ｓが、延出配線４４と短絡するのを防止するためである。
【００９４】
上記構成とすることにより、最下層において信号ビア３６Ｂのインピーダンスコントロールが可能となり、信号特性劣化の防止を図ることができる。また、絶縁材３０内にグランド層３４及び延出配線４４を形成する第３実施例に比べ、最下層に最下層グランド層４１及び延出配線４４を形成する構成の方が、多層基板２３の層構造の簡単化を図ることができる。
【００９５】
次に、本発明の第５実施例について説明する。
図１７は、本発明の第５実施例である多層基板２３の底面図である。前記した各実施例では、絶縁材３０の最下層の全面に最下層グランド層４１或いは最下層電源層４２を配設した構成とした。しかしながら、最下層グランド層４１或いは最下層電源層４２は、絶縁材３０の最下層の全面に必ずしも配設する必要はなく、本実施例のように最下層グランド層４１と最下層電源層４２を最下層に混在させることも可能である。
【００９６】
また、絶縁材３０の最下層に最下層グランド層４１或いは最下層電源層４２のいずれか一方を配設する場合であっても、必ずしも最下層の全面に書く層４１，４２を配設する必要はなく、部分的に配設いる構成としてもよい。この場合、上記した信号ピン２７Ｓの数を増大させ、また多層基板２３の高密度化を実現するには、絶縁材３０の最下層面積に対する各層４１，４２の面積を５０パーセント以上とすることが望ましい。
【００９７】
次に、本発明の第６実施例について説明する。
図１８は、本発明の第６実施例である多層基板の断面図である。前記した実施例では、絶縁材３０の最下層に最下層グランド層４１或いは最下層電源層４２が露出した状態で配設された構成とされていた。
【００９８】
これに対して本実施例では、最下層に最下層グランド層４１を配設する場合には、この最下層グランド層４１を覆うように絶縁膜４５を形成し（信号ランド２６Ｓ，電源ランド２６Ｐの形成位置を除く）、また最下層に最下層電源層４２を配設する場合には、この最下層電源層４２を覆うように絶縁膜４５を形成し（信号ランド２６Ｓ，グランドランド２６Ｇの形成位置を除く）たことを特徴とするものである。
【００９９】
本実施例のように、各層４１，４２に対して絶縁膜４５を配設する等のオーバーコート処理を行なうことは、最下層グランド層４１及び最下層電源層４２の保護、多層基板２３の保護、或いは半導体装置２０の構成上からの必要性等から行なわれるものである。このように、各層４１，４２の下部にオーバーコート処理が実施され膜形成された構成も、各層４１，４２は実質的に絶縁材３０の最下層に形成されたものであり、本願発明に含まれることは勿論である。
【０１００】
以上の説明に関し、更に以下の項を開示する。
【０１０１】
（付記１） 絶縁材と、
該絶縁材内に形成されると共にグランドビアにより層間接続されるグランド層と、
前記絶縁材内に形成されると共に電源ビアにより層間接続される電源層と、
前記絶縁材内に形成されると共に信号ビアにより層間接続される信号層と、
前記絶縁材の最下層に形成され、前記電源層と接続されると共に外部接続される電源ランドと、
前記絶縁材の最下層に形成され、前記信号層と接続されると共に外部接続される信号ランドと、
前記絶縁材の最下層に形成され、前記電源ランド及び前記信号ランドの形成位置を除き形成されると共に前記グランド層と接続される最下層グランド層と
を設けてなることを特徴とする多層基板。
（付記２） 付記１記載の多層基板において、
前記グランド層と前記最下層グランド層とを、前記グランドビアにより接続したことを特徴とする多層基板。
（付記３） 付記１または２記載の多層基板において、
前記最下層グランド層は、外部接続端子として機能する導電性フィルムが設けられてなることを特徴とする多層基板。
（付記４） 付記１乃至３のいずれか１項に記載の多層基板において、
前記最下層グランド層の形成面積を前記絶縁材の最下層の面積の５０パーセント以上としたことを特徴とする多層基板。
【０１０２】
（付記５） 半導体素子と、
一面に該半導体素子を搭載すると共に、他面に外部接続されるの外部接続端子が設けられる基板とを具備する半導体装置において、
該基板として、付記１乃至４のいずれか１項に記載の多層基板を用いたことを特徴とする半導体装置。
（付記６） 絶縁材と、
該絶縁材内に形成されると共にグランドビアにより層間接続されるグランド層と、
前記絶縁材内に形成されると共に電源ビアにより層間接続される電源層と、
前記絶縁材内に形成されると共に信号ビアにより層間接続される信号層と、
前記絶縁材の最下層に形成され、前記グランド層と接続されると共に外部接続されるグランドランドと、
前記絶縁材の最下層に形成され、前記信号層と接続されると共に外部接続される信号ランドと、
前記絶縁材の最下層に形成され、前記グランドランド及び前記信号ランドの形成位置を除き形成されると共に前記電源層と接続される最下層電源層と
を設けてなることを特徴とする多層基板。
（付記７） 付記６記載の多層基板において、
前記電源層と前記最下層電源層とを前記電源ビアにより接続したことを特徴とする多層基板。
（付記８） 付記６または７記載の多層基板において、
前記最下層電源層は、外部接続端子として機能する導電性フィルムが設けられてなることを特徴とする多層基板。
（付記９） 付記６乃至８のいずれか１項に記載の多層基板において、
前記最下層電源層の形成面積を前記絶縁材の最下層の面積の５０パーセント以上としたことを特徴とする多層基板。
【０１０３】
（付記１０） 半導体素子と、
一面に該半導体素子を搭載すると共に、他面に外部接続されるの外部接続端子が設けられる基板とを具備する半導体装置において、
該基板として、付記６乃至９のいずれか１項に記載の多層基板を用いたことを特徴とする半導体装置。
（付記１１） 絶縁材と、
該絶縁材内に形成されると共にグランドビアにより層間接続されるグランド層と、
前記絶縁材内に形成されると共に信号ビアにより層間接続される信号層と、
前記絶縁材の最下層に形成され、前記グランド層と接続されると共に外部接続されるグランドランドと、
前記絶縁材の最下層に形成され、前記信号層と接続されると共に外部接続される信号ランドとを具備しており、
前記信号ビアを中心とし、その外周近傍にグランドビアを配設してなる多層基板であって、
前記信号ランドの直径をＷ１とし、前記信号ランドを挿通させるため該信号ランドに最も近いグランド層に形成されたクリアランスの直径をＷ２とした場合、Ｗ２≧Ｗ１となるよう構成したことを特徴とする多層基板。
（付記１２） 付記１１記載の多層基板において、
前記信号ランドに最も近いグランド層と、前記クリアランス内に位置するグランドビアとを、前記グランド層と一体的に形成された配線により接続したことを特徴とする多層基板。
【０１０４】
（付記１３） 付記１１または１２記載の多層基板において、
前記信号ランドと、前記信号ランドに最も近いグランド層とが、前記絶縁材の最下層に共に形成されてなることを特徴とする多層基板。（１０）
（付記１４） 半導体素子と、
一面に該半導体素子を搭載すると共に、他面に外部接続されるの外部接続端子が設けられる基板とを具備する半導体装置において、
該基板として、付記１１乃至１３のいずれか１項に記載の多層基板を用いたことを特徴とする半導体装置。
【０１０５】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【０１０６】
請求項１または３記載の発明によれば、多層基板の大きさを変化させることなく信号ピンの配設数を増やすことができると共に、電気特性及び実装信頼性の向上を図ることができ、更に絶縁材内に配設するグランド層或いは電源層を1層分減らすことが可能となり多層基板の薄型化を図ることができる。
【０１０９】
また、請求項２または４記載の発明によれば、多層基板の信号ピン数が増大すると共にグランド或いは電源の強化が図られるため、高密度化した、また安定性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【図１】従来の一例である半導体装置を示す正面図である。
【図２】従来の一例である半導体装置の断面図である。
【図３】従来の一例である半導体装置の底面図である。
【図４】従来の一例である半導体装置の信号ビア近傍の構成を示す図である。
【図５】図４におけるＡ−Ａ線に沿う断面図である。
【図６】本発明の第１実施例である半導体装置の正面図である。
【図７】本発明の第１実施例である半導体装置の断面図である。
【図８】本発明の第１実施例である半導体装置の底面図である。
【図９】本発明の第２実施例である半導体装置の断面図である。
【図１０】本発明の第２実施例である半導体装置の底面図である。
【図１１】本発明の第３実施例である半導体装置の信号ビア近傍の構成を示す図である。
【図１２】図１１におけるＢ−Ｂ線に沿う断面図である。
【図１３】本発明者が実施したシミュレーションの結果を示す図である。
【図１４】図１３に示すシミュレーションの結果の条件を説明するための図である。
【図１５】本発明の第４実施例である半導体装置の信号ビア近傍の構成を示す図である。
【図１６】図１５におけるＣ−Ｃ線に沿う断面図である。
【図１７】本発明の第５実施例である半導体装置の底面図である。
【図１８】本発明の第６実施例である半導体装置の断面図である。
【符号の説明】
２０ 半導体装置
２２ 半導体素子
２３ 多層基板
２４ バンプ
２５ アンダーフィル樹脂
２６Ｓ 信号ランド
２６Ｇ グランドランド
２６Ｐ 電源ランド
２７ 半田ボール
２７Ｓ 信号ピン
２７Ｇ グランドピン
２７Ｐ 電源ピン
２８ システムボード
３０ 絶縁材
３１，３４ グランド層
３２ 信号層
３３ 電源層
３５ グランドビア
３６ 信号ビア
３７ 電源ビア
４０ 導電性フィルム部材
４１ 最下層グランド層
４２ 最下層電源層
４３ クリアランス
４４ 延出配線
４５ 絶縁膜

Claims (4)

  1. 絶縁材と、
    該絶縁材内に形成されると共にグランドビアにより層間接続されるグランド層と、
    前記絶縁材内に形成されると共に電源ビアにより層間接続される電源層と、
    前記絶縁材内に形成されると共に信号ビアにより層間接続される信号層と、
    前記絶縁材の最下層に形成され、前記グランドビアより前記グランド層と接続される最下層グランド層と
    を有し、
    前記最下層グランド層には複数のクリアランスが設けられ、
    前記クリアランス内には、前記電源層と接続されると共に外部接続される電源ランドまたは、前記信号層と接続されると共に外部接続される信号ランドのいずれかが形成され、
    前記最下層グランド層は、前記クリアランスによって、前記電源ランド及び前記信号ランドとは絶縁され、
    前記最下層グランド層には、外部接続端子として機能する導電性フィルムが設けられている
    ことを特徴とする多層基板。
  2. 半導体素子と、
    一面に該半導体素子を搭載すると共に、他面に外部接続される外部接続端子が設けられる基板とを具備する半導体装置において、
    該基板として、請求項１に記載の多層基板を用いたことを特徴とする半導体装置。
  3. 絶縁材と、
    該絶縁材内に形成されると共にグランドビアにより層間接続されるグランド層と、
    前記絶縁材内に形成されると共に電源ビアにより層間接続される電源層と、
    前記絶縁材内に形成されると共に信号ビアにより層間接続される信号層と、
    前記絶縁材の最下層に形成され、前記電源ビアにより前記電源層と接続される最下層電源層
    を有し、
    前記最下層電源層には複数のクリアランスが設けられ、
    前記クリアランス内には、前記グランド層と接続されると共に外部接続されるグランドランドまたは、前記信号層と接続されると共に外部接続される信号ランドのいずれかが形成され、
    前記最下層電源層は、前記クリアランスによって、前記グランドランド及び前記信号ランドとは絶縁され、
    前記最下層電源層には、外部接続端子として機能する導電性フィルムが設けられている
    ことを特徴とする多層基板。
  4. 半導体素子と、
    一面に該半導体素子を搭載すると共に、他面に外部接続される外部接続端子が設けられる基板とを具備する半導体装置において、
    該基板として、請求項３に記載の多層基板を用いたことを特徴とする半導体装置。
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