KR101870931B1 - 공정 균일성과 열 방산을 개선하기 위한 더미 티에스브이 - Google Patents

공정 균일성과 열 방산을 개선하기 위한 더미 티에스브이 Download PDF

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Abstract

각각이 활성 회로 영역들을 포함하고 있는 칩들의 스택에서, 복수의 TSV 개구부들을 멀티-칩 스택에 패터닝하고, 식각하고 그리고 열 전도성 물질로 충전함에 의해서 멀티 칩 스택으로부터 열을 전도시키기 위한 복수의 관통-실리콘-비아(TSV) 구조들이 형성된다. 복수의 TSV 개구부들은 임의의 활성 회로 영역을 관통함이 없이 멀티-칩 스택 전체를 실질적으로 관통하여 연장되는 상대적으로 큰 제 1 TSV 개구부와 아래쪽으로 연장되지만 활성 회로 영역을 관통하지 않는 상대적으로 작은 제 2 TSV 개구부를 포함한다.

Description

공정 균일성과 열 방산을 개선하기 위한 더미 티에스브이{DUMMY TSV TO IMPROVE PROCESS UNIFORMITY AND HEAT DISSIPATION}
일반적으로 본 발명은 집적회로에 관한 것이다. 일 양상에서 본 발명은 적층 반도체 다이 디바이스들과 이를 설계 및 제조하는 방법에 관련된다.
반도체 산업에서는, 집적회로 구성요소들을 위해 필요한 2-차원(2D) 칩 면적을 감소시킴으로써 더 높은 밀도의 회로(예를 들어, 아날로그 회로, 메모리, CPU, 그래픽 회로 등등)와 전자 부품들(트랜지스터, 다이오드, 저항, 캐패시터 등)을 추구해 왔다. 하지만, 2층 이상의 회로 기판들 혹은 웨이퍼들을 적층 다이 구조로 결합함에 의해서 더 높은 디바이스 밀도를 획득하기 위한 3-차원(3D) 집적회로를 개발하는데 대한 관심이 많아지고 있다. 적층 다이 구조를 포함하는 3D 패키징 구조는 2D 패키징 구조에 비하여 더 높은 회로 밀도를 제공할 수 있으며, 그리고 적층 다이의 서로 다른 레벨들에 위치한 회로들 사이에서의 배선 길이를 감소시킴으로써 성능을 또한 향상시킬 수 있다. 예를 들어, 메모리가 논리 회로들에 의해서 둘러싸이는 2차원(2D) 시스템-온-칩(system-on-chip : SoC) 집적회로에서, 메모리 대역폭에 관한 시스템 성능은 다수의 인자들(가령, 장거리 배선의 길이, 마더 다이 상의 인터페이스 패드들의 개수 등등)에 의해서 제한된다. 하지만, 3차원(3D) 집적회로의 경우, 메모리와 논리 회로들 사이의 물리적인 거리가 감소된다.
하지만, 많은 개수의 디바이스들이 적층 디바이스 층들에 조밀하게 패킹되는 경우에 나타나는 설계상의 당면 과제들(가령, 열 방산, 전력 전달 및 제조 공정 등)이 존재하고 있다.
따라서, 본 발명의 발명자에 의해서 발견된 종래 기술의 다양한 문제점들을 해결할 수 있는 적층된 반도체 다이 디바이스를 설계 및 제조하기 위한 개선된 시스템에 대한 요구가 존재한다. 종래 기술들 및 해결책들의 많은 제약들과 단점들은 본 출원의 도면들과 발명의 상세한 설명의 참조하면 해당 기술분야의 당업자에게 명백해질 것이다. 배경 기술 부분의 서술들은 서술된 주제가 종래 기술임을 인정하는 역할을 수행하는 것으로 의도되지 않았음을 유의해야 한다.
일반적으로, 본 발명은 활성 회로 영역 위에(혹은 아래에) 얕은 "더미" TSV 구조(부분적인 TSV 혹은 PTSV 라고도 함)를 형성함에 의해서, 관통-실리콘-비아(Through-Silicon-Via : TSV) 구조를 적층된 반도체 다이 디바이스에 할당 및 형성하기 위한 시스템, 방법 및 장치를 제공한다. 본 발명에 따르면, "더미(dummy)" 및 "실제(real)" TSV들의 더 균일한 분포를 야기할 수 있어, 열 제거 및/또는 공정 균일성을 개선할 수 있다. 선택된 실시예들에서는, 더미 TSV 구조의 피처 사이즈를 실제 TSV 구조의 피처 사이즈보다 작게 형성함으로써, "더미" TSV와 "실제" TSV를 서로 다른 깊이로 형성하도록 식각 공정이 제어된다. TSV 구조들의 깊이들을 달리하는 것은, 소정 구조에 대한 식각 비율이 피처 사이즈에 따라 다르다는 사실에 기인한다. 즉, 큰 피처 사이즈는 소정의 식각 공정에 대해서 작은 피처 사이즈에 의해서 야기될 수 있는 깊이보다 깊은 TSV 깊이를 야기한다. 이러한 방법에 따르면, 실리콘의 다른 일측(전면:front side)에 도달함이 없이 더미 TSV 구조가 특정한 활성 회로로부터 수 마이크론 내에 도달하도록, 적절한 깊이를 갖는 더미 TSV 구조가 3D 적층 집적회로 내의 소정의 디바이스 층에 있는 특정한 활성 회로(active circuit)의 위에(혹은 아래에) 위치될 수 있다. 특정한 활성 회로에 근접하게 더미 TSV 구조를 위치시키는 것은, 활성 회로들의 외곽(outside)에만 TSV 구조를 사용하는 경우에 비하여 열 방산을 향상시킨다. 추가적인(더 작은) 더미 TSV 구조들의 존재는, 공정 균일성 및 안정성을 향상시킬 것인바, 왜냐하면 임의의 추가 공정 단계들이 없이도 활성 회로의 존재에 상관없이 혹은 실리콘의 다른 일측이 아닌 곳에, 이들을 필요로 하는 임의의 곳에 TSV들이 위치될 수 있기 때문이다.
선택된 예시적인 실시예들에서는, 복수의 칩들을 하나의 멀티-칩 스택에 형성하기 위한 멀티-칩 스택 디바이스와 제조 방법이 제공되는바, 여기서 각각의 칩은 하나 이상의 활성 회로 영역들과 하나 이상의 비활성 회로 영역들을 포함한다. 선택된 실시예들에서는, 제 1 웨이퍼(혹은, 상부 웨이퍼)(다수의 칩들 및 어레이된 TSV 구조들이 제 1 웨이퍼에 형성됨)와 제 2 웨이퍼(혹은, 하부 웨이퍼)(다수의 칩들 및 어레이된 TSV 구조들이 제 2 웨이퍼에 형성됨)를 어셈블링 혹은 본딩함에 의해서 멀티-칩 스택이 형성된다. 제 1 웨이퍼와 제 2 웨이퍼가 어셈블링되는 때, 서로 다른 웨이퍼 레벨들에서 결합된 TSV 구조들을 형성하도록 상기 칩들 및 어레이된 TSV 구조들이 정렬되며, 이러한 결합된 TSV 구조들은 아래 방향으로 연장되지만, 각 레벨 내의 활성 회로 영역들을 관통하지는 않는다. 다른 실시예들에서는, 하나 이상의 적층된 칩들을 제 1 웨이퍼(하나 이상의 칩들 및 어레이된 TSV 구조들이 상기 제 1 웨이퍼에 형성됨)에 어셈블링 혹은 본딩함에 의해서 멀티-칩 스택이 형성되며, 여기서 적층된 각각의 칩은 하나 이상의 어레이된 TSV 구조들을 포함하고, 이러한 하나 이상의 어레이된 TSV 구조들은 서로 다른 칩 레벨에서 결합된 TSV 구조들을 형성하도록 멀티-칩 스택에서 정렬되는바, 결합된 TSV 구조들은 아래 방향으로 연장되지만, 각각의 칩 레벨 내의 활성 회로 영역들을 관통하지는 않는다. 또 다른 실시예에서는, 회로 영역(들)을 갖는 개별 칩들 및 어레이된 TSV 구조들이 멀티-칩 스택 내에 어셈블리 혹은 본딩될 수 있는데, 멀티-칩 스택 내의 어레이된 TSV 구조들은 서로 다른 칩 레벨에서 결합된 TSV 구조들을 형성하도록 정렬되며, 그리고 이러한 결합된 TSV 구조들은 아래 방향으로 연장되지만, 각각의 칩 레벨 내의 활성 회로 영역들을 관통하지는 않는다. 하나 이상의 활성 회로들이 형성되는 제 1 웨이퍼 레벨(혹은 칩 레벨)에서는, 임의의 활성 회로 영역들을 관통함이 없이 웨이퍼 레벨(혹은 칩 레벨) 전체를 관통하여 연장되는 제 1 TSV 개구부와 그리고 아래쪽으로 연장되지만 활성 회로 영역을 관통하지 않는 제 2 TSV 개구부를 포함하는 복수의 관통-실리콘-비아(TSV) 개구부들을 패터닝 및 식각함에 의해서, 상기 어레이된 TSV 구조들이 형성될 수 있다. 이러한 패터닝 및 식각 공정은 다음과 같이 구현될 수 있는바, 웨이퍼 위에 포토레지스트 층을 형성하고, 포토레지스트 층을 패터닝 및 식각하여 제 2 TSV 개구부보다 큰 제 1 TSV 개구부를 포함하는 식각 마스크를 형성하고, 그리고 이러한 식각 마스크를 이용하여 웨이퍼를 선택적으로 식각하여, 임의의 활성 회로 영역을 관통함이 없이 웨이퍼 레벨 전체를 관통하게 제 1 TSV 개구부를 연장시키고 그리고 아래쪽으로 연장되지만 활성 회로 영역을 관통하지 않도록 제 2 개구부를 연장시킴에 의해서, 구현될 수 있다. 이후, 각각의 웨이퍼 레벨에서 TSV 개구부들은 하나 이상의 전도성 층들로 충전될 수 있으며, 그리고 충전된 각각의 TSV 개구부 위에 추가적인 전도성 콘택층이 옵션적으로 형성될 수도 있는데, 이는 웨이퍼들/칩들이 서로 정렬 및 부착(혹은 연결)되는 때에 서로 다른 웨이퍼/칩 레벨들에 있는 TSV 구조들 간의 콘택을 용이하게 하기 위한 것이다. 제 1 웨이퍼 레벨(혹은 칩 레벨) 위의 웨이퍼 레벨들(혹은 칩 레벨들)에서는, 아래에 놓인 TSV 구조들에 정렬되어 TSV 구조들이 형성되는데(가령, 패터닝, 에칭 및 TSV 개구부의 충전에 의해서), 이는 상부 웨이퍼 레벨들로 통하는 전기적인 도관(conduit) 및/또는 열 도관을 제공하기 위한 것이다. 본 발명의 다른 실시예에서는, 임의의 활성 회로 영역을 관통함이 없이 멀티-칩 스택 전체를 실질적으로 관통하여 연장되는 복수의 제 1 TSV 개구부들을 패터닝 및 식각하고, 아래쪽으로 연장되지만 활성 회로 영역을 관통하지 않는 복수의 제 2 TSV 개구부들을 패터닝 및 식각하고, 그리고 멀티-칩 스택으로부터의 열을 전도시키기 위한 TSV 구조를 형성하도록 하나 이상의 전도층들로 TSV 개구부들을 충전함에 의해서(가령, 복수의 TSV 개구부들 내에 구리를 전기도금함에 의해서), TSV 구조들이 형성될 수도 있다. 이와 같이 형성되면, 복수의 TSV 구조들은 멀티-칩 스택에 걸쳐서 실질적으로 균일하게 분포되어, 멀티-칩 스택 디바이스 상에 형성된 열 흡수원(heat sink)에 열 접촉(thermal contact)하는 열/전기적 도관을 형성할 수 있다.
다른 실시예에서는, 복수의 디바이스 층들을 갖는 집적회로를 제조하는 방법이 설명된다. 개시된 방법에서는, 복수의 칩 영역들을 갖는 제 1 웨이퍼 기판(예컨대, 실리콘 웨이퍼 기판 층)이 제공되며, 각각의 칩 영역은 제 1 웨이퍼 기판의 제 1 측면(side)에 형성된 하나 이상의 활성 회로 영역들을 포함한다. 각각의 칩 영역에는, 열/전기(thermally/electrically) 전도성인 관통-실리콘-비아 구조들이 형성되며, 이러한 관통-실리콘-비아 구조들은 열/전기 전도성인 제 1 관통-실리콘-비아 구조(제 1 관통-실리콘-비아 구조는 하나 이상의 활성 회로 영역을 관통함이 없이 제 1 웨이퍼 기판을 통해 연장되며)와 열 전도성인 제 2 관통-실리콘-비아 구조(제 2 관통-실리콘-비아 구조는 제 1 웨이퍼 기판의 임의의 활성 회로 영역을 관통함이 없이 제 1 웨이퍼 기판을 부분적으로 관통하여(partially through) 연장되며)를 포함한다. 열 전도성인 관통-실리콘-비아 구조들은 제 1 웨이퍼 기판의 제 2 측면 상의 칩 영역들에 개구부들을 선택적으로 식각함에 의해서 형성될 수 있는바, 이러한 개구부들은 임의의 활성 회로 영역의 외곽에 위치되며 그리고 제 1 웨이퍼 기판을 관통하여 연장되는 제 1 개구부와 그리고 활성 회로 영역 위에 위치되며, 제 1 웨이퍼 기판의 하나 이상의 활성 회로 영역들쪽으로 제 1 웨이퍼 기판을 부분적으로 관통하여 연장되는 제 2 개구부를 포함한다. 선택적인 식각 공정은, 제 1 관통-실리콘-비아 개구부를 위한 제 1 패턴 개구부와 제 2 관통-실리콘-비아 개구부를 위한 제 2 패턴 개구부(제 1 패턴 개구부는 제 2 패턴 개구부 보다 큼)를 포함하는 식각 마스크를 형성하도록 제 1 웨이퍼 기판의 제 2 측면 상에 포토레지스트 층을 증착(deposition), 패터닝, 그리고 식각하는 공정과 그리고 이에 후속하여 이러한 식각 마스크를 이용하여 제 1 웨이퍼 기판을 이방성으로 식각하여 임의의 활성 회로 영역을 관통함이 없이 제 1 웨이퍼 기판을 관통하게끔 제 1 관통-실리콘-비아 개구부를 연장시키고 그리고 하나 이상의 활성 회로 영역들 중 임의의 것을 관통하여 연장함이 없이 제 1 웨이퍼 기판을 부분적으로 관통하게 제 2 관통-실리콘-비아 개구부를 연장시키는 공정을 포함한다. 이러한 식각 마스크에서, 제 1 패턴 개구부는 활성 회로 영역들의 외곽에 위치되어, 제 2 웨이퍼 기판에 형성된 열 전도성인 임의의 관통-실리콘-비아 구조들과 정렬될 수 있는데, 여기서 제 2 웨이퍼 기판은 제 1 웨이퍼 기판의 제 1 측면에 본딩된다. 선택적으로 식각된 개구부들 내에는, 하나 이상의 전도성 층들이 증착되어(예컨대, 전기도금된 구리), 열 전도성인 제 1 및 제 2 관통-실리콘-비아 구조들을 형성할 수 있다. 제 1 웨이퍼 기판을 형성하는 것과 관련하여, 제 1 측면 상에 활성 영역들을 구비한 복수의 칩 영역들을 갖는 제 2 웨이퍼 기판이 또한 제공될 수 있는데, 제 2 웨이퍼 기판은 제 1 세트의 열/전기 전도성인 관통-실리콘-비아 구조들을 각각의 칩 영역에서 포함하며, 이들 제 1 세트의 열/전기 전도성인 관통-실리콘-비아 구조들은 제 2 웨이퍼 기판을 관통하여 연장되며 그리고 제 1 웨이퍼 기판의 대응되는 제 1 열/전기 전도성 관통-실리콘-비아에 정렬되도록 위치된다. 제 2 웨이퍼 기판의 제 2 측면을 제 1 웨이퍼 기판의 제 1 측면에 결합함으로써, 제 2 웨이퍼 기판에 있는 열/전기 전도성인 제 1 세트의 관통-실리콘-비아 구조들 각각은 제 1 웨이퍼 기판에 있는 대응하는 열/전기 전도성인 제 1 관통-실리콘-비아 구조들에 콘택하도록 정렬된다. 다른 실시예 혹은 대안 실시예에서는, 제 1 측면 상에 복수의 칩 영역들과 활성 회로 영역들을 갖는 제 3 웨이퍼 기판이 제공될 수 있으며, 여기서 제 3 웨이퍼 기판은 각각의 칩 영역에서 제 2 세트의 열 전도성 관통-실리콘-비아 구조들을 포함하며, 이들은 제 3 웨이퍼 기판을 오직 부분적으로 관통하여 연장되며 그리고 제 1 웨이퍼 기판에 있는 대응하는 제 1 열/전기 전도성 관통-실리콘-비아 구조에 정렬되도록 위치된다. 제 3 웨이퍼 기판의 제 2 측면을 제 1 웨이퍼 기판의 제 1 측면에 본딩함에 의해서, 제 3 웨이퍼 기판의 제 2 세트의 열 전도성 관통-실리콘-비아 구조들 각각은 제 1 웨이퍼 기판의 대응하는 제 1 열/전기 전도성 관통-실리콘-비아 구조들에 접촉되도록 정렬된다. 마지막으로, 제 1 측면 상에 복수의 칩 영역들과 활성 회로 영역들을 갖는 제 4 웨이퍼 기판이 제공될 수 있으며, 여기서 제 4 웨이퍼 기판은 각각의 칩 영역에서 제 3 세트의 열/전기 전도성 관통-실리콘-비아 구조들을 포함하며, 이들은 제 4 웨이퍼 기판을 통해 연장된다. 따라서, 제 4 웨이퍼 기판의 제 1 측면이 제 1 웨이퍼 기판의 제 2 측면에 본딩되는 경우, 제 1 웨이퍼 기판의 제 1 및 제 2 열 전도성 관통-실리콘-비아 구조들 각각은 제 4 웨이퍼 기판의 대응하는 제 3 세트의 열 전도성 관통-실리콘-비아 구조들 중 하나와 접촉하도록 정렬된다.
첨부된 도면을 참조하면 본 발명이 더욱 용이하게 이해될 것이며, 그리고 본 발명의 다양한 목적들, 피처들 및 장점들은 해당 기술분야의 당업자에게 명백해질 것이다. 여러 도면들에서 사용되는 동일한 도면부호는 비슷하거나 혹은 유사한 구성요소를 나타낸다.
도1은 서로 다른 깊이의 관통-실리콘-비아 구조들이 형성되어 있는 적층 다이들을 포함하는 패키지 구조의 단면을 예시한다.
도2는 도1에 도시된 관통-실리콘-비아 구조들을 형성하기 위한 패터닝된 개구부들의 예시적인 TSV 분포 레이아웃을 도시한다.
도3은 각각의 다이 레벨에서 활성 영역들의 위치에 기초하여 서로 다른 깊이의 관통-실리콘-비아 구조들이 형성되어 있는 적층 다이들을 포함하는 패키지 구조의 단면을 예시한다.
도4는 각각의 다이 레벨에서 활성 영역들의 위치들에 대한 투시도를 예시하며 그리고 도3에 도시된 관통-실리콘-비아 구조들을 형성하기 위한 패터닝된 개구부들의 TSV 분포 레이아웃을 이용하여 각각의 다이 레벨에 대하여 서로 다른 식각 마스크를 정의하도록 이들이 어떻게 병합될 수 있는지를 예시한다.
도5는 본 발명의 일실시예에 따라 TSV 및 PTSV 개구부들의 패턴을 할당하기 위한 설계 및 제조 시퀀스에 대한 순서도이다.
더욱 양호한 TSV 식각 공정 마진과 안정성을 제공하고 그리고 개선된 열 방산을 제공하도록 부분적인(partial) 혹은 "더미(dummy)" 관통-실리콘-비아(TSV) 구조를 형성하기 위한 3차원(3D) 웨이퍼 혹은 다이 패키징 아키텍처와 제조 방법이 설명된다. 그 웨이퍼 층을 관통하여 연장되도록 정규(regular) TSV 개구부들이 특정 웨이퍼 층에 식각되는 것과 동시에, 더미 TSV 개구부들을 식각하기 위한 더 작게 패터닝된 개구부들을 이용하여 더미 TSV 개구부들이 상기 특정 웨이퍼 층에 부분적인 깊이로 형성될 수 있는바, 따라서 깊은 정규 TSV 개구부들과 얕은 더미 TSV 개구부들이 형성된다. 이후, 이들 개구부들은 하나 이상의 전도성 물질로 충전되어 상기 특정 웨이퍼 층에서 정규 및 더미 TSV 구조들을 형성하게 되는바, 이는 유효 열 저항(effective thermal resistance)을 감소시킬 수 있다. 적층된 다이들에서 아래에 놓인 활성 회로 영역들에 관하여, 패터닝된 개구부들의 간격과 사이즈를 적절히 제어함으로써, 특정 웨이퍼 층의 활성 회로 영역들 위에 더미 TSV 구조들이 형성될 수 있는데, 이는 더미 TSV 구조들이 상기 특정 웨이퍼 층의 오직 일부분까지만 연장되며, 그리고 소정의 다이 레벨에 있는 활성 회로 영역에 미치치 않게 정지되기 때문이다. 특정 웨이퍼 층 위의 웨이퍼 레벨(혹은 칩 레벨)에는, 아래쪽의 TSV 구조들과 정렬되게 TSV 구조들이 형성되어(예컨대, TSV 개구부를 패터닝, 식각 및 충전함에 의해서), 상부 웨이퍼 혹은 칩 레벨로 통하는 열/전기 경유 도관들을 제공할 수 있다. TSV 분포에 있어서의 이러한 개선은 적층 다이로부터의 열 방산을 향상시키는데, 왜냐하면, 활성 회로의 존재에 상관없이 필요한 곳이라면 어디에라도 혹은 실리콘의 다른 일 측면이 아닌 곳에 더미 TSV들이 형성될 수 있기 때문이며 그리고 이러한 모든 것들은 추가적인 공정 단계를 필요로 하지 않는다. 또한, 개선된 TSV 분포는 공정 균일성과 안정성을 향상시킨다. 열 방산 및 공정 균일성에 관한 이와 같은 장점들은, 적층 다이 아키텍처를 채용하는 임의의 제품(예컨대, TSV 기법을 이용하는 그래픽 칩들과 CPU 칩들을 포함하지만 이에 한정되는 것은 아님)에 유용하게 적용될 수 있다.
첨부된 도면을 참조하여 본 발명의 예시적인 다양한 실시예들이 상세히 설명될 것이다. 하기의 설명에는 다양한 세부사항들이 서술되어 있지만 본 발명은 이러한 특정 세부사항이 없이도 구현될 수 있음을 유의해야 한다. 또한, 실시예별로 달라질 수 있는 공정 기술에 관련된 제약사항들 및 설계-관련 제약사항들과 같은 개발자의 특정한 목표들을 달성하기 위해서는, 수많은 실시 형태별로 고유의 결정들이 본 발명에 대해서 이루어질 수도 있다는 점을 유의해야 한다. 또한, 이러한 개발 노력들은 복잡하고 시간 소모적이기는 하지만, 그럼에도 불구하고 본원 개시의 이익을 갖는 당업자에게 있어서는 일상적인 일이라는 것을 알 수 있을 것이다.
예를 들어, 본 발명의 선택된 양상들은 상세하게 도시되는 것이 아니라 블록도의 형태로 도시되는데, 이는 본 발명을 제한하거나 혹은 불명료하게 만들지 않기 위함이다. 또한, 선택된 양상들은 모든 디바이스 피처들 혹은 형상들을 포함함이 없이 반도체 디바이스의 간략화된 단면도를 참조하여 예시되는데, 이 역시 본 발명을 제한하거나 혹은 불명료하게 만들지 않기 위함이다. 이러한 설명들과 표현들은 자신들의 연구성과를 다른 당업자에게 설명하거나 혹은 전달하기 위하여 해당 기술분야의 당업자에 의해서 이용된다. 또한, 예시적인 특정 물질들이 본 명세서에 기술되어 있지만, 해당 기술분야의 당업자라면 유사한 속성을 갖는 다른 물질들로 이들 특정 물질을 기능의 손실없이 대체할 수 있음을 능히 이해할 것이다. 또한, 발명의 상세한 설명에서는 반도체 구조를 제조하기 위하여 소정 물질들이 형성되고 그리고 제거될 것임을 유의해야 한다. 이러한 물질들을 형성 혹은 제거하기 위한 특정 공정이 상세히 설명되지 않은 경우, 이러한 물질들을 성장, 증착, 제거하거나 혹은 이러한 물질들을 적절한 두께로 형성하기 위한 당업자에게 통상적인 기술들이 고려될 수 있다. 이러한 세부사항들은 잘 알려진 것이며 그리고 본 발명을 활용 혹은 이용하는 방법을 해당 기술분야의 당업자에게 가르치는데는 필요하지 않다고 간주될 수 있다.
이제 도1을 참조하면, 적층된 다이들(120, 124, 128)을 포함하는 패키지 구조(100)의 부분적인 단면도가 도시되어 있는데, 이들 적층된 다이들은 층간 유전체 층(118, 122, 126, 130)에 의해서 서로 격리되며 그리고 상기 패키지 구조는 복합(composite)/패키지 기판(110), 열 흡수원 구조(180) 그리고 하나 이상의 밀봉재(encapsulant) 층들(미도시)을 포함한다. 이해되는 바와 같이, 각각의 층간 유전체 층(예컨대, 118)은 다중-금속층 콘택 스택을 형성하는데 이용되는 하나 이상의 성분들을 갖는 유전체 층들로 형성될 수 있으며 그리고 하나의 디바이스 층을 다른 하나의 디바이스 층에 접착시키는데 이용되는 하나 이상의 유전체 접착층을 또한 포함할 수 있다. 또한, 적층된 다이들(120, 124, 128)을 형성하기 위하여 임의의 적절한 기술들(예컨대, 다이-투-웨이퍼(die-to-wafer) 본딩 기술 등등)이 이용될 수 있으며, 여기서 복수의 개별 다이들 혹은 디바이스 레벨들(120, 124, 128)은 동일한 웨이퍼에 본딩되며, 그리고 각각의 다이들 혹은 디바이스 레벨들(120, 124, 128)은 활성 집적회로를 포함한다. 명시적으로 도시되어 있지는 않지만, 신호 및 기준 서플라이/전압들이 패키지 내의 하부 파워/접지 평면(112)으로부터 전달되며, 비아들 및 연결 패드 혹은 범프를 경유하여, 활성 디바이스 층들(DL1 120, DL2 124, DLN 128) 상의 온-칩 파워/접지 그리드에 연결된다. "N" 개의 디바이스 층들이 도시되어 있지만, 3차원 집적회로는 활성 회로들 혹은 디바이스들의 2개 이상의 층들을 포함하며, 이는 2차원 집적회로에 비하여 훨씬 더 큰 전류를 패키지 파워/접지 평면으로부터 인출할 수 있기에, 결과적으로 신뢰성과 성능을 심각하게 저하시키는 과도한 고온을 야기할 수 있다. 따라서, 3차원 다이 패키징 아키텍처에서의 증가된 디바이스 및 파워 밀도는, 패키지 구조(100)에 상당한 열 제거 부담(heat removal burden)을 주게되는데, 특히나, 층간 유전체(118, 122, 126, 130)와 임의의 절연 접착층(들)의 매우 느린 열-대류 속성들을 감안하면 더욱 그러하다.
열을 방산하기 위하여, 패키지 구조(100)는 본 발명의 일실시예에 따라 서로 다른 깊이를 갖는 관통-실리콘-비아 구조들(131 ~ 138)을 포함한다. 서로 다른 깊이로 형성된 TSV 구조들을 갖는 특정 디바이스 층(예를 들면, 디바이스 층 DL2 124)의 경우, 짧은 TSV 구조들(133~138)의 피처 사이즈가 완전한 길이를 갖는 TSV 구조들(131, 132)의 피처 사이즈 보다 작게 형성되도록 상기 특정 디바이스 층(및 그 위의 임의의 유전체 층)에 적용되는 식각 공정을 제어함으로써, 서로 다른 깊이로 TSV들이 형성된다. TSV 구조들의 깊이가 달라지는 것은, 구조에 대한 식각 비율이 피처 사이즈에 따라 달라진다는 사실에 기인한다. 이후, 특정 디바이스 층(예컨대, 124)은 적층된 다른 디바이스 층(예컨대, 118/120/122 및 126/128/130)과 정렬될 수 있으며 그리고 이에 부착될 수 있는데, 이들 다른 디바이스 층들 각각은 정렬되는 별도로 형성된 그들 자신만의 TSV 구조들을 가지며, 이들 TSV 구조들은 아래쪽으로 연장되지만 각 레벨의 활성 회로 영역들을 관통하지 않는 결합된 TSV 구조들을 서로 다른 웨이퍼 레벨들에서 형성하도록 적층 구조에서 정렬된다. 이와 같은 방식으로, TSV 구조들(131 ~138)이 형성되어, 대기로의 주요한 열 제거 경로로서, 패키지 구조(100)의 꼭대기에 있는 열 흡수원 구조(180)로 열을 전달한다. 통상적으로 TSV 구조들(131, 132)은 모든 디바이스 레벨들(120, 124, 128)로부터 열을 추출하기 위하여 패키지 구조의 전체 깊이를 관통하게 형성되지만, TSV 구조들(131, 132)의 이러한 깊이는 하부 디바이스 층의 임의의 활성 회로 영역 위에 TSV 구조들(131, 132)이 형성될 수 없게 한다. 그 결과, 정규 TSV 구조들(131, 132)은 활성 회로 영역의 외곽에만 형성되며(예컨대, 패키지 구조 100의 가장자리), 이에 의하면 활성 회로 영역들이 존재하는 패키지 구조(100) 내의 디바이스 층 영역들에 대한 유효한 열 방산 기능을 감소시키게 된다. 패키지 구조(100)에서 열 방산을 개선하기 위하여, 하나 이상의 추가적인 "더미" TSV 구조들(133 ~ 138)이 다른 깊이 혹은 얕은 깊이로 형성되며(아래에 놓인 활성 회로 영역을 관통하는 것을 방지하도록), 따라서 활성 영역의 존재에 상관없이 필요한 곳이라면 어디든지 혹은 실리콘의 다른 측면이 아닌 곳에 얕은 더미 TSV 구조들이 위치되는 것을 허용할 수 있다.
비록 간략화된 형태로 도시되었지만, 특정 디바이스 레벨에 있는 TSV 구조들(131 ~138)의 각각의 부분은, 다른 디바이스 레벨들에 있는 TSV 구조들(131 ~138)의 다른 부분들에 정렬 및 연결될 수 있음을 유의해야 한다. 또한, 특정 디바이스 레벨에 있는 TSV 구조들(131 ~138)의 각각의 부분은, 개별 디바이스 레벨들을 적층된 구조(118, 120, 122, 124, 126, 128, 130)에 정렬 및 연결하기 전에 각각의 개별 디바이스 레벨을 제조하는 동안에 형성되는 상호연결 구성 피처들(가령, 전도성 콘택, 패드들, 금속 라인들 및 비아 구조들)을 포함할 수 있다.
대안적으로는, 적층된 웨이퍼 다이들(118, 120, 122, 124, 126, 128, 130)을 하나의 집적된 3차원 구조로 조립 혹은 본딩하고 그리고 더미 TSV 개구부들(133-138)을 정의하는 패턴화된 식각 공정을 적용함에 의해서, 전부 또는 일부의 TSV 구조들(131-138)이 동일한 공정 단계들을 이용하여 형성될 수도 있는바, 여기서 더미 TSV 개구부들(133-138)은, 정규 TSV 개구부들(131-132) 보다 작은 사이즈를 가지며 따라서 더미 TSV 개구부들(133-138)은 활성 회로 영역이 존재하는 임의의 영역에서 디바이스 층들(120, 124, 128)의 다른 일측면(전면:front side)에 도달하지 않는다. 다른 깊이들을 갖는 TSV 구조들(131-138)을 형성하기 위해 임의의 바람직한 식각 공정이 이용될 수 있지만, 본 발명의 선택된 실시예는 각각의 특정 디바이스 레벨에서 포토리소그래피 및/또는 선택적 식각 기법을 채용하는바, 각각의 특정 디바이스 레벨에서는 정규 TSV들을 위한 개구부들 보다 작은 더미 TSV들을 위한 개구부들을 정의하기 위하여 특정 디바이스 층 및/또는 층간 유전체 층 위에 보호 마스크 혹은 포토레지스트 층을 증착 및 패터닝함에 의해서 서로 다른 깊이들의 TSV들이 형성될 수 있다. 마스크/포토레지스트 층에 이방성 식각 공정을 적용함에 의해서, 패터닝된 개구부의 사이즈는 식각되는 피처 혹은 개구부의 식각률 혹은 종횡비를 제어할 것이며, 이는 또한, TSV 개구부의 깊이를 제어한다. 따라서, 더 큰 TSV 패턴 개구부는 더 깊은 식각 피처를 야기하게 되는 반면에 더 작은 TSV 패턴 개구부는 더 얕은 식각 피처를 야기할 것이다. 보호 마스크/포토레지스트 층(미도시)에 정의된 서로 다른 사이즈를 갖는 개구부들을 이용하는, 하나 이상의 이방성 식각 공정들(예컨대, 반응성 이온 에칭법)이 적용되어 식각되는 물질의 유형에 따라 정규 TSV들(깊은 TSV)을 위한 개구부들과 더미 TSV들(얕은 TSV)을 위한 개구부들을 형성할 수 있다. 각각의 디바이스 레벨에 형성된 개구부들에는, 가령, 화학기상증착(CVD), 스퍼터링, 물리기상증착(PVD), 전기-도금, 무전해-도금(electroless plating), 등등에 의해 하나 이상의 층들 혹은 적절한 전도성 물질(가령, 구리)을 이용하여 TSV 구조들이 형성될 수 있다.
패터닝된 개구부들의 간격과 사이즈를 간단히 제어함에 의해서 적층된 구조 위의 임의의 지점에 얕은 더미 TSV 구조가 소정 깊이로 형성되는 것을 허용함으로써, 더미 TSV 구조들은 적층된 칩 영역 내부 및 활성 영역들 위에 형성될 수 있으며, 이는 더미 TSV 구조들이 적층된 칩들의 오직 일부분까지만 연장되며, 소정의 다이 레벨에 있는 활성 회로 영역에 미치치 않게 정지되기 때문이다. 패터닝된 개구부들(200)의 예시적인 TSV 분포 레이아웃이 도2에 도시되는데, 이는 도1에 도시된 디바이스 층(DL2, 124) 등등에 관통-실리콘-비아 구조들(131-138)을 형성하기 위한 것이다. 예시된 바와 같이, 패터닝된 개구부들은 작은 개구부들(영역 202)과 큰 개구부들(영역 204-260)을 포함한다. 영역(202)에 형성된 작은 개구부들의 경우, 적용되는 식각 공정은 디바이스 층(DL2, 124)의 중앙 영역에 더미 TSV 개구부들(133-138)을 형성하도록 도금 혹은 충전되는 얕은 TSV 개구부들을 생성하며, 그리고 이와 동시에 디바이스 층(DL2, 124)의 주변 영역에 활성 TSV 개구부들(131-132)을 형성하도록 도금 혹은 충전되는 깊은 TSV 개구부들이 생성된다.
각각의 다이 레벨을 제조하는 동안 아래에 놓인 활성 회로 영역들에 대하여 패터닝된 개구부들의 간격과 사이즈를 적절히 조절함에 의해서, 더미 TSV 구조들이 적층된 칩 영역 내부에 형성될 수 있으며 더미 TSV 구조들은 적층된 칩들의 일부까지에만 연장되며 그리고 소정의 다이 레벨에 있는 활성 회로 영역에 미치치 않게 정지된다. 하부의 활성 영역들에 대하여 더미 TSV 구조들이 어떻게 제어될 수 있는지에 관한 일례를 예시하도록 이제 도3이 참조된다. 도3은 층간 유전체 층(318, 322, 326, 330)에 의해서 서로 격리되는 적층된 다이 층들(320, 324, 328)을 포함하는 패키지 구조(300)의 단면을 도시하며, 패키지 구조(300)는 복합/패키지 기판(310), 열 흡수원 구조(380) 그리고 하나 이상의 밀봉재 층들(미도시)을 포함한다. 적층된 다이들(320, 324, 328) 각각에는 도4에 도시된 바와 같이 소정 영역에 형성된 활성 영역들(A1, A2, AN)이 존재하는데, 도4는 각각의 다이 레벨(320, 324, 328)에 있는 활성 영역들(A1, A2, AN)의 위치를 나타내는 투시도이다. 또한, 도4는 일련의 식각 마스크들(400, 500, 600)을 예시하며, 이들 마스크들은 패터닝된 개구부들의 TSV 분포 레이아웃을 각각의 디바이스 레벨(320, 324, 328)에서 각각 정의하는데 이용된다.
제조 시퀀스의 일례를 예시하면 다음과 같다. 제 1 식각 마스크(400)가 이용되어 제 1 다이 레벨(320)에 TSV 개구부들을 식각할 수 있으며, 이는 TSV 구조들(340-342, 350-351)의 일부분을 형성하는데 이용될 것이다. 함께 위치된 임의의 다른 디바이스 레벨들에서도 활성 회로 영역들이 없는, 제 1 다이 레벨(320)의 영역들(예컨대, A1, A2 및 AN 영역들의 외곽)에서, 상기 마스크(400)는 제 1 세트의 패턴 개구부들(예컨대, 440-442)을 포함하는바, 제 1 세트의 패턴 개구부들은 제 1 다이 레벨(320)을 완전히 관통하여 식각하기에 충분한 상대적으로 큰 제 1 사이즈로 정의된다. 하지만, 활성 회로 영역들이 위치하고 있는 제 1 다이 레벨(320)의 영역들에서, 상기 마스크(400)는 제 2 세트의 작은 패턴 개구부들(예컨대, 450, 451)을 포함하는데, 제 2 세트의 작은 패턴 개구부들은 A1 회로 영역 위에 형성된 TSV 구조들의 깊이를 제한하도록 정의된다. 상기 마스크(400)가 제 1 다이 레벨(320)에 적용되는 경우(또한, 제 1 다이 레벨 위에 형성된 임의의 층간 유전체 층에도 적용됨), 상기 식각 마스크(400)에 적용되는 이방성 식각 공정은, 제 1 세트의 패턴 개구부들(440-442)이 형성된 곳에서는 완전한 깊이의 TSV 개구부들이 형성되게 하며 그리고 제 2 세트의 작은 패턴 개구부들(450, 451)이 형성된 곳에서는 부분적인 깊이의 TSV 개구부들이 형성되게 한다. 제 2 세트의 패턴 개구부들의 상대적인 사이즈를 제어함에 의해서, 활성 회로 영역 A1로부터 기결정된 거리(예컨대, 수 마이크론) 이내로 연장하는 개구부들을 식각하도록 이방성 식각 공정이 제한된다.
이와 유사한 방식으로, 제 2 식각 마스크(500)를 이용하여 다음번 다이 레벨(324)을 패터닝 및 식각하여 TSV 개구부들을 정의할 수 있으며, 이는 TSV 구조들(340-342, 350-351 및 360-361)의 일부분을 형성하는데 이용될 것이다. 제 2 식각 마스크(500)는 제 1 세트의 패턴 개구부들(540-542, 550-551)을 포함하는바, 이들 제 1 세트의 패턴 개구부들(540-542, 550-551)은, 상기 제 1 식각 마스크(400)의 제 1 및 제 2 세트의 패턴 개구부들(예컨대, 440-442 및 450-451)에 정렬되며 그리고 제 2 다이 레벨(324)을 완전히 관통하여 식각하기에 충분한 상대적으로 큰 제 1 사이즈로 정의된다. 또한, 제 2 식각 마스크(500)는 활성 회로 영역들이 위치하고 있는 제 2 다이 레벨(324)의 영역들(예컨대, A2 영역)에서 제 2 세트의 작은 패턴 개구부들(560, 561)을 포함하는바, A2 영역에는 작은 패턴 개구부들이 정의되므로 A2 회로 영역 위에 형성되는 TSV 구조들의 깊이를 제한할 수 있다. 따라서, 식각 마스크(500)에 적용되는 이방성 식각 공정은, 제 1 세트의 패턴 개구부들(540-542 및 550-551)이 형성된 곳에서는 완전한 깊이의 TSV 개구부들이 형성되게 하며 그리고 제 2 세트의 작은 패턴 개구부들(560, 561)이 형성된 곳에서는 부분적인 깊이의 TSV 개구부들이 형성되게 하는데, 이는 제 2 세트의 패턴 개구부들의 작은 사이즈가 활성 회로 영역 A2로부터 기결정된 거리(예컨대, 수 마이크론) 이내로 연장하는 개구부들을 식각하도록 이방성 식각 공정을 제한하기 때문이다.
마지막으로, TSV 구조들(340-342, 350-351, 360-361 및 370-373)의 일부분을 형성하는데 이용될 예정인 TSV 개구부들을 정의하도록 제 3 식각 마스크(600)를 이용하여 마지막 다이 레벨(328)이 패터닝 및 식각될 수 있다. 제 3 식각 마스크(600)는 제 1 세트의 패턴 개구부들(640-642, 650-651 및 660-661)을 포함하는바, 이들 제 1 세트의 패턴 개구부들(640-642, 650-651 및 660-661)은 상기 제 1 및 제 2 세트의 패턴 개구부들(예컨대, 540-542, 550-551 및 560-561)에 정렬되며 그리고 마지막 다이 레벨(328)을 완전히 관통하여 식각하기에 충분한 상대적으로 큰 제 1 사이즈로 정의된다. 또한, 제 3 식각 마스크(500)는 활성 회로 영역들이 위치하고 있는 제 3 다이 레벨(328)의 영역들(예컨대, AN 영역)에서 제 2 세트의 작은 패턴 개구부들(670-673)을 포함하는바, AN 영역에는 작은 패턴 개구부들이 정의되므로 AN 회로 영역 위에 형성되는 TSV 구조들의 깊이를 제한할 수 있다. 따라서, 식각 마스크(600)에 적용되는 이방성 식각 공정은, 제 1 세트의 패턴 개구부들(640-642, 650-651 및 660-661)이 형성된 곳에서는 완전한 깊이의 TSV 개구부들이 형성되게 하며 그리고 제 2 세트의 작은 패턴 개구부들(670-673)이 형성된 곳에서는 부분적인 깊이의 TSV 개구부들이 형성되게 하는데, 이는 제 2 세트의 패턴 개구부들의 작은 사이즈가 활성 회로 영역 AN로부터 기결정된 거리(예컨대, 수 마이크론) 이내로 연장하는 개구부들을 식각하도록 이방성 식각 공정을 제한하기 때문이다.
식각 마스크들(400, 500, 600)을 이용하여 서로 다른 다이 레벨들(320, 324, 328)에서 개구부들을 식각한 이후 각 다이 레벨의 개구부들은 하나 이상의 전도성 층들로 충전되며, 그리고 이후 다이 레벨들은 TSV 구조들(304-342, 350-351, 360-361, 370-373)를 갖는 적층 디바이스로 결합되는바, 이들 TSV 구조들은 도3에 도시된 활성 영역들(A1, A2, AN)의 위치에 기초하여 서로 다른 깊이로 형성된다. 예시된 바와 같이, 활성 회로 영역들이 없는 적층 다이들의 영역들(예컨대, A1, A2, 및 AN 영역들의 외곽)에는, 적층 다이 전체를 관통하여 연장되는 완전한 깊이를 갖는 TSV 구조(340-342)가 형성된다. 하지만, 제 1 디바이스 레벨(320)의 활성 회로 영역 A1 위의 적층 다이들의 영역에는, 제 1 디바이스 레벨(320)의 활성 회로 영역 A1로부터 기결정된 거리(예컨대, 수 마이크론) 이내로 연장되는 부분적인 깊이를 갖는 TSV 구조(350, 351)가 형성된다. 이와 유사하게, 제 2 디바이스 레벨(324)의 활성 회로 영역 A2 위에는, 제 2 디바이스 레벨(324)의 활성 회로 영역 A2로부터 기결정된 거리 이내로 연장되는 부분적인 깊이를 갖는 TSV 구조(360, 361)가 형성되며 그리고 N번째 디바이스 레벨(328)의 활성 회로 영역 AN 위에는, N번째 디바이스 레벨(328)의 활성 회로 영역 AN으로부터 기결정된 거리 이내로 연장되는 부분적인 깊이를 갖는 TSV 구조(370-373)가 형성된다.
각 다이 레벨(320, 324, 328)의 활성 영역들(A1, A2, AN)의 위치에 기초하여 TSV 구조들을 서로 다른 깊이로 형성함으로써, 패키지 구조(300)의 꼭대기에 형성된 열 흡수원 구조(380)쪽으로 열을 전도하는 더욱 양호한 열 방산(heat dissipation)이 획득된다. 물론, 서로 다른 깊이의 TSV 구조들은 아래에 놓인 활성 회로 영역들을 관통하지 않도록 다른 다양한 방식으로 위치 및 배치될 수도 있음을 유의해야 한다. 열 방산을 개선시키는 것 이외에도, 추가적인 더미 TSV 혹은 부분적인 TSV 구조들은 TSV 분포의 균일성을 향상시킴으로써 더욱 양호한 TSV 식각 공정 마진 및 안정성을 제공할 수 있다. 패터닝된 식각 개구부들이 균일하게 분포되지 않는 경우, 로딩 효과(loading effect)로 인하여 서로 다른 식각율(etch rate) 및 깊이가 야기될 수 있다. 하지만, 추가적인 더미 TSV 혹은 부분적인 TSV 구조들을 제공함에 의해서, 패터닝된 식각 개구부들이 좀더 균일하게 분포될 수 있고, 식각 공정은 주어진 면적에 대하여 더 균일한 식각률을 획득할 수 있으며, 이는 개선된 안정성 및 성능을 구비한 TSV 제조 공정이 제공될 수 있게 한다.
도5는 완전한 깊이와 부분적인 깊이를 갖는 패턴 개구부들의 패턴을 복수의 마스크들에 배치하기 위한 설계 및 제조 시퀀스(501)의 순서로도서, 이들 마스크들은 본 발명의 일실시예에 따라 적층 다이에서 TSV 구조들을 제조하는데 이용된다. 상기 시퀀스는 초기 설계 단계인 단계 502에서 시작한다. 이 시점에서, 다양한 TSV 구조들의 위치는 아직 정의되지 않았다(즉, 초기값 N=0).
단계 504에서, 적층 IC 디바이스의 각각의 디바이스 레벨의 활성 회로 영역들에 대한 레이아웃 패턴들이 검색되며 그리고 적층된 디바이스 레벨들의 중첩(overlapping) 영역 내에 배치된다. 예를 들어, 3개의 디바이스 레벨들, DL1, DL2, DLN이 적층 디바이스에 포함된다면, 제 1 디바이스 레벨(DL1)의 임의의 활성 영역(예컨대, A1)이 적층된 디바이스 레벨들의 중첩 영역을 참고하여 위치 혹은 결정된다. 이와 유사한 방식으로, 제 2 디바이스 레벨(DL2)혹은 N번째 디바이스 레벨(DLN) 각각의 임의의 활성 영역들(A2, AN)이 적층된 디바이스 레벨들의 중첩 영역을 참고하여 위치 혹은 결정된다. 이해되는 바와 같이, 중첩 영역의 활성 영역(들)이 모든 디바이스 레벨들에 대하여 위치되면, 중첩 영역의 어떤 부분들이 활성 영역들을 갖고 있지 않음을 알 수 있다.
단계 506에서, 개구부들의 TSV 패턴이 제 1 마스크에 대해 할당되며, 상기 제 1 마스크는 제 1 디바이스 층을 제작하는데 이용된다. 제 1 마스크에서, 완전한 깊이의 개구 사이즈를 갖는 TSV 패턴 개구부들은, 임의의 디바이스 층에서 활성 영역들이 위치하고 있지 않은 중첩된 칩 영역의 임의의 부분에 할당된다. 이해되는 바와 같이, 임의의 할당 패턴이 이용될 수도 있지만, 본 발명의 선택된 실시예에서는, 할당 패턴은 선정된 칩 영역에서 할당된 개구부들의 균일한 패턴을 제공한다. 본 발명의 선택된 실시예에 따르면, 완전한 깊이의 개구 사이즈는, 적용가능한 공정 플로우(예컨대, 적용가능한 층의 물질들, 두께, 이용되는 식각 화학제의 타입 등등)를 고려하여 결정되며, 따라서 제작 동안에 TSV 개구부들을 형성하는데 이용되는 특정한 식각 공정에 의해서 개구부들의 깊이는 디바이스 층들 전체를 관통하여 연장된다.
단계 508에서, 디바이스 층 카운트를 증분시킴에 의해서(N=N+1), 다음 디바이스 층에 대한 패턴 할당 프로세스가 시작된다. 이러한 다음 레벨의 경우, 개구부들의 TSV 패턴이 제 2 마스크에 할당되며, 제 2 마스크는 새로운 디바이스 층을 제작하는데 이용된다. 단계 510에서는, 임의의 디바이스 층에서 활성 영역들이 위치하고 있지 않은 중첩된 칩 영역의 임의의 부분에 대해서, 완전한 깊이의 개구 사이즈를 갖는 TSV 패턴 개구부들이 제 2 마스크에 할당된다. 또한, 아래에 놓인 임의의 TSV 패턴 개구부들과 정렬되도록 완전한 깊이의 TSV 패턴 개구부들이 제 2 마스크에 할당된다. 단계 512에서, 마스크 N에 대해서, 디바이스 층(N)의 활성 영역(들)(그 위쪽으로는 활성 영역들이 없음) 위에 부분적인 깊이의 개구 사이즈를 갖는 TSV 패턴 개구부들이 할당된다. 부분적인 깊이를 갖는 개구부의 사이즈는 적용가능한 공정 플로우(예컨대, 적용가능한 층의 물질들, 두께, 이용되는 식각 화학제의 타입 등등)를 고려하여 결정되며, 따라서 제작 동안에 TSV 개구부들을 형성하는데 이용되는 특정한 식각 공정에 의해서 개구부들의 깊이는 아래쪽으로 연장될 것이지만, N번째 디바이스 층의 활성 영역을 관통하지 않는다. 마찬가지로, 임의의 할당 패턴이 이용될 수 있다.
단계 514에서, 모든 디바이스 층들에 대해서 마스크들이 할당되었는지의 여부를 결정한다. 만일, 아니라면(결정 단계 514의 '아니오' 출력), 공정 시퀀스는 루프 백하여(loop back), 디바이스 층 카운트 N을 증분시킴에 의해서(단계 508) 다음번 디바이스 층에 대한 패턴 할당 프로세스를 시작하며 그리고 완전한 깊이와 부분적인 깊이를 갖는 개구부들의 TSV 패턴들을 다음 디바이스 층 N에 대한 마스크에 할당한다(단계 510, 512). 이러한 루프는 모든 디바이스 레벨들에 대해서 패턴 개구부들이 할당될 때까지 계속되며(결정 단계 514의 '예' 출력), 이 시점에서 상기 시퀀스는 적층된 다이에서 할당된 패턴들을 이용하여 TSV 구조들을 제작하도록 진행되며(단계 516), 그리고 시퀀스가 종료된다(단계 518).
이제, 다중-층 집적회로와 그 제조 방법이 개시되었음을 이해할 수 있을 것이다. 개시된 바와 같이, 집적회로는 복수의 디바이스 층들을 갖도록 형성된다. 제 1 기판 디바이스 층은 제 1 측면(side)과 제 2 측면을 가지며, 제 1 활성 회로 영역은 제 2 측면 상에 형성된다. 또한, 제 1 기판 디바이스 층은 제 1 활성 회로 영역을 관통함이 없이 제 1 기판 디바이스 층을 관통하여 연장되는 제 1 세트의 열/전기 전도성 관통-실리콘-비아 구조들을 포함하며, 그리고 제 1 활성 회로 영역으로부터 열을 전도시키 위해 제 1 기판 디바이스 층을 오직 부분적으로만 관통하여(partially through) 연장되는 제 2 세트의 열 전도성 관통-실리콘-비아 구조들을 포함한다. 제 1 유전체 층은, 제 1 기판 디바이스 층의 제 1 측면 위에 형성되며 그리고 제 3 세트의 열/전기 전도성 관통-실리콘-비아 구조들을 포함하는바, 제 3 세트의 열/전기 전도성 관통-실리콘-비아 구조들은 제 1 유전체 층을 관통하여 연장되며 그리고 제 1 및 제 2 세트의 열 전도성 관통-실리콘-비아 구조들과 정렬된다. 제 1 측면과 제 2 측면을 갖는 제 2 기판 디바이스 층이 제 1 유전체 층 위에 형성되며, 제 2 기판 디바이스 층에서 제 2 활성 회로 영역은 제 2 측면 상에 형성된다. 제 2 기판 디바이스 층은, 상기 제 1 유전체 층의 제 3 세트의 열/전기 전도성 관통-실리콘-비아 구조들에 정렬되도록 제 2 기판 디바이스 층을 관통하여 연장되는 제 4 세트의 열/전기 전도성 관통-실리콘-비아 구조들을 포함하며, 그리고 제 2 활성 회로 영역으로부터 열을 전도시키 위해 제 2 기판 디바이스 층을 오직 부분적으로만 관통하여 연장되는 제 5 세트의 열 전도성 관통-실리콘-비아 구조들을 포함한다. 마지막으로, 상기 집적회로는 제 2 기판 디바이스 층 위에 형성되는 열 흡수원을 포함하는바, 열 흡수원은 상기 제 1, 2, 3, 4 및 5 세트의 열 전도성 관통-실리콘-비아 구조들과 열 접촉(thermal contact)한다.
비록, 본 명세서에 개시된 예시적인 실시예들은 다양한 적층 반도체 디바이스 구조들 및 이를 제조하는 방법에 관한 것이지만, 매우 다양한 반도체 공정들 및/또는 디바이스들에 적용가능한 본 발명의 양상들을 설명하고 있는 예시적인 실시예만으로 본 발명이 제한될 필요는 없다. 따라서, 앞서 설명된 특정한 실시예들은 단지 일례일 뿐이며 그리고 본 발명을 한정하는 것으로 간주되지 않아야 하는바, 이는 본 개시 내용의 이득을 갖는 해당 기술분야의 당업자에게는 명백한, 상이하지만 등가적인 방법들로 본 발명이 수정 및 실시될 수 있기 때문이다. 예를 들어, TSV 구조 및 더미(혹은 부분적인) TSV 구조는, 도시된 것과는 다른 형상들, 다른 상대적인 치수, 그리고 다른 패터닝 레이아웃 배치를 이용하여 정의될 수도 있다. 또한, TSV 구조 및 더미(혹은 부분적인) TSV 구조는, 서로 다른 패턴 개구부 사이즈들을 구비한 하나의 식각 마스크를 형성함으로써, 하나의 식각 시퀀스로 형성될 수도 있는데, 이러한 서로 다른 패턴 개구부 사이즈들은 아래쪽으로 연장되지만, 하부에 있는 임의의 활성 회로 영역을 관통하지 않도록 연장되는 식각된 개구부의 최종 깊이를 제어하도록 선택될 수 있다. 또한, 다중-칩 스택을 형성하기 위한 여러 방법들이 존재할 수 있는바, 이러한 방법들은 가령, 그 각각이 완전한 깊이의 TSV 구조들과 부분적인 깊이의 TSV 구조들을 포함하고 있는 웨이퍼들을 적층하고 이에 후속하여 이러한 웨이퍼 스택을 절단하여 다중-칩 스택을 형성하는 방법, 혹은 정의된 TSV 구조들을 구비한 개별 칩들을 웨이퍼 상에 혹은 정의된 TSV 구조들을 구비한 개별 칩 상에 적층하고 이에 후속하여 이러한 조립물을 절단하여 다중-칩 스택을 형성하는 방법 등을 포함할 수 있지만 이에 한정되는 것은 아니다. 따라서, 전술한 설명들은 개시된 특정 형태로 본 발명을 제한하고자 의도된 것이 아니며 이와 반대로, 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위 내에 포함되는 이러한 대안예들, 변형예들, 및 등가물들을 커버하도록 의도된 것이다. 따라서, 해당 기술분야의 당업자라면 가장 넓은 형태인 본 발명의 사상 및 범위를 벗어남이 없이도 다양한 변경예들, 대체예들, 대안예들이 가능함을 능히 이해할 것이다. 또한, 다음을 유의해야 하는바, 예시적인 실시예 또는 실시예들은 단지 일례일 뿐이며, 본 발명의 범주, 적용 가능성, 또는 구성을 어떠한 식으로든 제한하기 위한 것이 아니다. 오히려, 상기 상세한 설명은 당업자에게 상기 설명된 실시예 또는 실시예들을 실행하기 위한 편리한 로드 맵(road map)을 제공할 것이다. 또한, 첨부된 청구항들 및 이들의 법적 등가물들에 개시된 본 발명의 범주를 벗어남이 없이, 예시적인 실시예에서 설명된 구성 요소들의 기능 및 배열에 있어 다양한 변경이 이루어질 수도 있음을 유의해야 한다.
따라서, 앞서 설명된 특정한 실시예들은 단지 일례일 뿐이며 그리고 본 발명을 한정하는 것으로 간주되지 않아야 하는바, 이는 본 개시 내용의 이득을 갖는 해당 기술분야의 당업자에게는 명백한, 상이하지만 등가적인 방법들로 본 발명이 수정 및 실시될 수 있기 때문이다. 따라서, 전술한 설명들은 개시된 특정 형태로 본 발명을 제한하고자 의도된 것이 아니며 이와 반대로, 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위 내에 포함되는 이러한 대안예들, 변형예들, 및 등가물들을 커버하도록 의도된 것이다. 따라서, 해당 기술분야의 당업자라면 가장 넓은 형태인 본 발명의 사상 및 범위를 벗어남이 없이도 다양한 변경예들, 대체예들, 대안예들이 가능함을 능히 이해할 것이다.

Claims (20)

  1. 다중-칩 스택을 조립하는데 이용되는 적어도 제 1 집적회로를 형성하는 방법으로서,
    복수의 제 1 관통-실리콘 비아(through-silicon via) 개구부들을 제 1 웨이퍼에 형성된 적어도 제 1 집적회로에 패터닝 및 식각하는 단계, 상기 복수의 제 1 관통-실리콘 비아 개구부들은,
    상기 제 1 집적회로에 형성된 임의의 활성 회로 영역을 관통함이 없이 제 1 측면(side)으로부터 상기 제 1 집적회로 전체를 관통하여 제 2 측면으로 연장되는 적어도 제 1 관통-실리콘 비아 개구부와, 그리고
    상기 제 1 측면으로부터 상기 제 1 집적회로에 형성된 활성 회로 영역쪽으로 연장되지만, 상기 활성 회로 영역을 관통하지는 않는 적어도 제 2 관통-실리콘 비아 개구부를 포함하며;
    열 전도를 위한 복수의 제 1 관통-실리콘-비아 구조들을 상기 제 1 집적회로에 형성하도록 하나 이상의 전도성 층들을 상기 복수의 제 1 관통-실리콘 비아 개구부들에 형성하는 단계;
    복수의 제 2 관통-실리콘 비아 개구부들을 제 2 웨이퍼에 있는 적어도 제 2 집적회로에 패터닝 및 식각하는 단계, 상기 복수의 제 2 관통-실리콘 비아 개구부들은,
    상기 제 2 집적회로에 형성된 임의의 활성 회로 영역을 관통함이 없이 상기 제 2 집적회로 전체를 관통하여 연장되는 적어도 제 3 관통-실리콘 비아 개구부와, 그리고
    아래쪽으로 연장되지만 상기 제 2 집적회로에 형성된 임의의 활성 회로 영역을 관통하지 않는 적어도 제 4 관통-실리콘 비아 개구부를 포함하며;
    상기 복수의 제 1 관통-실리콘 비아 구조들과 정렬되게 위치하는 복수의 제 2 관통-실리콘 비아 구조들을 형성하도록 하나 이상의 전도성 층들을 상기 복수의 제 2 관통-실리콘 비아 개구부들에 형성하는 단계; 및
    상기 제 2 웨이퍼에 형성된 상기 복수의 제 2 관통-실리콘 비아 구조들이 상기 제 1 웨이퍼에 형성된 상기 복수의 제 1 관통-실리콘 비아 구조들 중 대응하는 것들에 열 전도를 위해 정렬되어 콘택되도록, 상기 제 2 웨이퍼를 상기 제 2 측면에 본딩하는 단계
    를 포함하는 집적회로 형성방법.
  2. 제1항에 있어서,
    상기 제 1 측면을 제 3 웨이퍼에 본딩하되, 상기 제 3 웨이퍼에 형성된 복수의 제 3 관통-실리콘-비아 구조들이 상기 제 1 웨이퍼의 상기 복수의 제 1 관통-실리콘-비아 구조들과 정렬되어 접촉하도록 본딩하는 단계
    를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  3. 제1항에 있어서,
    상기 복수의 제 1 관통-실리콘 비아 개구부들을 패터닝 및 식각하는 단계는,
    상기 제 1 집적회로 위에 형성된 적어도 제 1 유전체 층에 상기 복수의 제 1 관통-실리콘 비아 개구부들을 패터닝 및 식각하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성방법.
  4. 제1항에 있어서,
    상기 복수의 제 1 관통-실리콘 비아 개구부들을 패터닝 및 식각하는 단계는,
    상기 제 1 집적회로 위에 포토레지스트 층을 증착하는 단계와;
    상기 포토레지스트 층을 패터닝 및 식각하여 상기 제 1 집적회로에 대한 식각 마스크를 형성하는 단계와, 상기 식각 마스크는 상기 제 2 관통-실리콘 비아 개구부를 위한 제 2 패턴 개구부보다 큰, 상기 제 1 관통-실리콘 비아 개구부를 위한 제 1 패턴 개구부를 포함하며; 그리고
    임의의 활성 회로 영역을 관통함이 없이 상기 제 1 집적회로를 관통하여 상기 제 1 관통-실리콘 비아 개구부를 연장시키고, 그리고 아래쪽으로 연장되지만 상기 제 1 집적회로에 형성된 임의의 활성 회로 영역을 관통하지 않게끔 상기 제 2 관통-실리콘 비아 개구부를 연장시키도록 상기 제 1 집적회로를 선택적으로 식각하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 형성방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 복수의 제 1 관통-실리콘 비아 개구부들을 패터닝 및 식각하는 단계는,
    상기 제 1 집적회로에 균일하게 분포되도록 상기 복수의 제 1 관통-실리콘 비아 개구부들을 패터닝 및 식각하는 것을 특징으로 하는 집적회로 형성방법.
  7. 제1항에 있어서,
    상기 하나 이상의 전도성 층들을 형성하는 단계는,
    상기 복수의 제 1 관통-실리콘 비아 개구부들 내에 구리를 전기 도금하는 것을 특징으로 하는 집적회로 형성방법.
  8. 제1항에 있어서,
    상기 복수의 제 1 관통-실리콘 비아 구조들과 열 접촉(thermal contact)하는 열 흡수원을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 집적회로 형성방법.
  9. 제1항에 있어서,
    상기 하나 이상의 전도성 층들을 형성하는 단계는,
    상기 제 1 집적회로의 하나 이상의 활성 회로 영역들 중 임의의 것을 관통함이 없이 상기 제 1 집적회로 전체를 관통하여 연장되는 적어도 제 1 열 전도성 관통-실리콘 비아 구조와, 그리고 상기 제 1 집적회로의 상기 하나 이상의 활성 회로 영역들 중 하나의 활성 회로 영역 쪽으로 상기 제 1 집적회로를 부분적으로 관통하여 연장되는 적어도 제 2 열 전도성 관통-실리콘 비아 구조를 형성하도록 하나 이상의 전도성 층들을 상기 복수의 제 1 관통-실리콘 비아 개구부들에 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성방법.
  10. 복수의 디바이스 층들을 갖는 집적회로를 제작하는 방법으로서,
    복수의 칩 영역들을 포함하는 제 1 웨이퍼 기판을 제공하는 단계, 각각의 칩 영역은 상기 제 1 웨이퍼 기판의 제 1 측면(side) 상에 형성된 하나 이상의 활성 회로 영역들을 포함하며; 그리고
    상기 복수의 칩 영역들 각각에 제 1 전도성 관통-실리콘 비아 구조들을 형성하는 단계, 상기 제 1 전도성 관통-실리콘 비아 구조들은, 상기 하나 이상의 활성 회로 영역들 중 임의의 활성 회로 영역을 관통함이 없이, 상기 제 1 측면으로부터 상기 제 1 웨이퍼 기판을 관통하여 상기 제 1 웨이퍼 기판의 제 2 측면까지 연장되며;
    상기 복수의 칩 영역들 각각에 제 2 전도성 관통-실리콘 비아 구조들을 형성하는 단계, 상기 제 2 전도성 관통-실리콘 비아 구조들은, 상기 제 1 웨이퍼 기판의 임의의 활성 회로 영역을 관통함이 없이, 상기 제 2 측면으로부터 상기 제 1 웨이퍼 기판을 부분적으로 관통하여 상기 제 1 측면쪽으로 연장되되 상기 제 1 측면에 도달하지는 않으며;
    복수의 칩 영역들을 포함하는 제 2 웨이퍼 기판을 제공하는 단계, 각각의 칩 영역은 상기 제 2 웨이퍼 기판의 제 1 측면(side) 상에 형성된 하나 이상의 활성 회로 영역들을 포함하며;
    상기 제 2 웨이퍼 기판의 복수의 칩 영역들 각각에 제 3 전도성 관통-실리콘 비아 구조들을 형성하는 단계, 상기 제 3 전도성 관통-실리콘 비아 구조들은 상기 제 2 웨이퍼 기판의 임의의 활성 회로 영역을 관통함이 없이, 상기 제 2 웨이퍼 기판의 상기 제 1 측면으로부터 상기 제 2 웨이퍼 기판을 관통하여 상기 제 2 웨이퍼 기판의 제 2 측면까지 연장되며;
    상기 제 2 웨이퍼 기판의 상기 복수의 칩 영역들 각각에 제 4 전도성 관통-실리콘 비아 구조들을 형성하는 단계, 상기 제 4 전도성 관통-실리콘 비아 구조들은 상기 제 2 웨이퍼 기판의 임의의 활성 회로 영역을 관통함이 없이, 상기 제 2 웨이퍼 기판의 상기 제 2 측면으로부터 상기 제 2 웨이퍼 기판을 부분적으로 관통하여 상기 제 2 웨이퍼 기판의 상기 제 1 측면쪽으로 연장되되 상기 제 1 측면에 도달하지는 않으며; 그리고
    상기 제 2 웨이퍼 기판에 있는 상기 제 3 및 제 4 전도성 관통-실리콘 비아 구조들 각각이 상기 제 1 웨이퍼 기판에 있는 제 1 전도성 관통-실리콘 비아 구조들에 정렬되어 콘택되도록, 상기 제 2 웨이퍼 기판의 상기 제 2 측면을 상기 제 1 웨이퍼 기판의 상기 제 1 측면에 본딩하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 제작방법.
  11. 제10항에 있어서,
    상기 제 1 웨이퍼 기판을 제공하는 단계는, 실리콘 웨이퍼 기판 층을 제공하는 것을 특징으로 하는 집적회로 제작방법.
  12. 제10항에 있어서,
    상기 제 1 및 제 2 전도성 관통-실리콘 비아 구조들을 형성하는 단계는,
    제 1 관통-실리콘 비아 개구부는 상기 제 2 측면으로부터 상기 제 1 웨이퍼 기판을 관통하여 상기 제 1 측면으로 연장되고, 그리고 제 2 관통-실리콘 비아 개구부는 상기 제 2 측면으로부터 상기 제 1 웨이퍼 기판을 부분적으로 관통하여 상기 제 1 측면쪽으로 연장되되, 상기 제 1 측면에 도달함이 없이 그리고 상기 제 1 웨이퍼 기판의 상기 하나 이상의 활성 회로 영역들에는 도달함이 없이 연장되도록, 상기 제 1 웨이퍼 기판의 제 2 측면 상의 복수의 칩 영역들 각각에 제 1 및 제 2 관통-실리콘 비아 개구부들을 선택적으로 식각하는 단계와; 그리고
    상기 제 1 및 제 2 전도성 관통-실리콘 비아 구조들을 형성하도록 상기 복수의 칩 영역들 각각에서 하나 이상의 전도성 층들을 상기 제 1 및 제 2 관통-실리콘 비아 개구부들에 형성하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 제작방법.
  13. 제12항에 있어서,
    상기 제 1 및 제 2 관통-실리콘 비아 개구부들을 선택적으로 식각하는 단계는,
    상기 제 1 웨이퍼 기판의 상기 제 2 측면 위에 포토레지스트 층을 증착하는 단계와;
    식각 마스크를 형성하도록 상기 포토레지스트 층을 패터닝 및 식각하는 단계와, 상기 식각 마스크는 상기 제 2 관통-실리콘 비아 개구부를 위한 제 2 패턴 개구부보다 큰, 상기 제 1 관통-실리콘 비아 개구부를 위한 제 1 패턴 개구부를 포함하며; 그리고
    임의의 활성 회로 영역을 관통함이 없이 상기 제 1 웨이퍼 기판을 관통하게끔 상기 제 1 관통-실리콘 비아 개구부를 연장시키고, 그리고 상기 하나 이상의 활성 회로 영역들 중 임의의 활성 회로 영역을 관통함이 없이 상기 제 1 웨이퍼 기판을 부분적으로 관통하게끔 상기 제 2 관통-실리콘 비아 개구부를 연장시키도록, 상기 식각 마스크를 이용하여 상기 제 1 웨이퍼 기판을 이방성으로 식각하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 제작방법.
  14. 제12항에 있어서,
    상기 하나 이상의 전도성 층들을 형성하는 단계는,
    상기 제 1 및 제 2 관통-실리콘 비아 개구부들 내에 구리를 전기 도금하는 것을 특징으로 하는 집적회로 제작방법.
  15. 제10항에 있어서,
    상기 제 1 및 제 2 전도성 관통-실리콘 비아 구조들을 형성하는 단계는,
    상대적으로 큰 제 1 세트의 마스크 개구부들과 상대적으로 작은 제 2 세트의 마스크 개구부들을 상기 복수의 칩 영역들 각각에 정의하도록 상기 제 1 웨이퍼 기판의 제 2 측면 위에 식각 마스크를 형성하는 단계와, 상대적으로 큰 상기 제 1 세트의 마스크 개구부들은 상기 하나 이상의 활성 회로 영역들의 외곽에 위치하며 그리고 상대적으로 작은 상기 제 2 세트의 마스크 개구부들은 상기 하나 이상의 활성 회로 영역들 위에 위치하며;
    상대적으로 큰 상기 제 1 세트의 마스크 개구부들 아래에 제 1 세트의 관통-실리콘 비아 개구부들을 형성하고 그리고 상대적으로 작은 상기 제 2 세트의 마스크 개구부들 아래에 제 2 세트의 관통-실리콘 비아 개구부들을 형성하도록 상기 식각 마스크를 이용하여 상기 제 1 웨이퍼 기판을 이방성으로 식각하는 단계와, 상기 제 1 세트의 관통-실리콘 비아 개구부들은 상기 제 1 웨이퍼 기판을 관통하여 연장되며 그리고 상기 제 2 세트의 관통-실리콘 비아 개구부들은 상기 제 1 웨이퍼 기판을 오직 부분적으로만 관통하여 연장되며; 그리고
    전도성 관통-실리콘 비아 구조들을 형성하도록, 상기 복수의 칩 영역들 각각에서 상기 제 1 세트의 관통-실리콘 비아 개구부들과 상기 제 2 세트의 관통-실리콘 비아 개구부들 내에 하나 이상의 전도성 층들을 형성하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 제작방법.
  16. 제15항에 있어서,
    상기 식각 마스크를 형성하는 단계는,
    상기 제 1 웨이퍼 기판의 상기 제 1 측면에 본딩될 제 2 웨이퍼 기판에 형성된 임의의 전도성 관통-실리콘 비아 구조들과 정렬되도록, 상기 하나 이상의 활성 회로 영역의 외곽에 위치한 상대적으로 큰 상기 제 1 세트의 마스크 개구부들을 정의하는 것을 특징으로 하는 집적회로 제작방법.
  17. 삭제
  18. 삭제
  19. 제10항에 있어서,
    복수의 칩 영역들을 포함하는 제 3 웨이퍼 기판을 제공하는 단계, 각각의 칩 영역은 상기 제 3 웨이퍼 기판의 제 1 측면 상에 형성된 하나 이상의 활성 회로 영역들을 포함하며;
    상기 제 3 웨이퍼 기판의 상기 제 1 측면 상에 형성된 하나 이상의 활성 회로 영역들 중 임의의 활성 회로 영역을 관통함이 없이 상기 제 3 웨이퍼 기판의 제 2 측면으로부터 상기 제 3 웨이퍼 기판을 관통하여 상기 제 3 웨이퍼 기판의 제 1 측면으로 연장되는 제 5 전도성 관통-실리콘 비아 구조들을, 상기 제 3 웨이퍼 기판의 상기 복수의 칩 영역들 각각에 형성하는 단계; 및
    상기 제 1 웨이퍼 기판에 있는 제 1 및 제 2 전도성 관통-실리콘 비아 구조들 각각이 상기 제 3 웨이퍼 기판에 있는 상기 제 5 전도성 관통-실리콘 비아 구조들에 정렬되어 콘택되도록, 상기 제 3 웨이퍼 기판의 제 1 측면을 상기 제 1 웨이퍼 기판의 제 2 측면에 본딩하는 단계
    를 더 포함하는 것을 특징으로 하는 집적회로 제작방법.
  20. 복수의 디바이스 층들을 갖는 집적회로로서,
    제 1 기판층 -상기 제 1 기판층은, 제 1 측면, 제 1 활성 회로 영역이 형성되어 있는 제 2 측면, 상기 제 1 활성 회로 영역을 관통함이 없이 상기 제 1 측면으로부터 상기 제 1 기판층을 관통하여 상기 제 2 측면으로 연장되는 제 1 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들, 그리고 상기 제 1 활성 회로 영역으로부터의 열을 전도하기 위해, 상기 제 1 측면으로부터 상기 제 1 기판층을 부분적으로 관통하여 상기 제 1 활성 회로 영역쪽으로 연장되되 상기 제 1 활성 회로 영역에는 도달하지 않게 연장되는 제 2 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들을 포함하며- 과;
    상기 제 1 기판층의 상기 제 1 측면상에 형성된 제 1 유전체층 -상기 제 1 유전체층은, 상기 제 1 유전체층을 관통하여 연장되며 그리고 상기 제 1 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들 및 상기 제 2 세트의 열 전도성 관통-실리콘 비아 구조들과 정렬되는 제 3 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들을 포함하며- 과;
    상기 제 1 유전체층 위에 형성된 제 2 기판층 -상기 제 2 기판층은 제 1 측면, 제 2 활성 회로 영역이 형성되어 있는 제 2 측면, 상기 제 1 유전체층에 있는 상기 제 3 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들과 정렬되도록 상기 제 2 기판층을 관통하여 연장되는 제 4 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들, 그리고 상기 제 2 활성 회로 영역으로부터의 열을 전도하기 위해, 상기 제 2 기판층을 오직 부분적으로 관통하여 상기 제 2 활성 회로 영역쪽으로 연장되되 상기 제 2 활성 회로 영역에 도달하지 않게 연장되는 제 5 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들을 포함하며 -과; 그리고
    상기 제 2 기판층 위에 형성되며 그리고 상기 제 1, 2, 3, 4, 및 5 세트의 열 혹은 전기 전도성 관통-실리콘 비아 구조들과 열 접촉하는 열 흡수원
    을 포함하는 집적회로.
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