KR102144734B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 제1 다이 내에 제1 TSV 후보 영역을 결정하고, 상기 제1 다이와 수직 방향으로 배치된 제2 다이 내에 제2 TSV 후보 영역을 결정하고, 상기 제1 다이의 제1 핀의 수평 위치와, 상기 제2 다이의 제2 핀의 수평 위치를 포함하는 제1 바운드 영역을 결정하고, 상기 제1 TSV 후보 영역과, 상기 제2 TSV 후보 영역과, 상기 제1 바운드 영역이 중첩되는 영역의 제1 면적을 계산하고, 상기 제1 면적을 기초로, 상기 제1 핀과 상기 제2 핀을 연결하는 라우팅이 결정된다.

Description

반도체 장치 제조 방법{METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 공정의 한계를 극복하고 집적도를 향상시키기 위해 멀티 칩 모듈(Multi-chip Module)의 개념을 수직 방향으로 확장시킨 3차원 집적회로에서, 복수의 다이들은 수직 방향으로 적층된다. 여러 다이에 형성된 컴포넌트들을 연결하기 위해 TSV(Through-Silicon Via) 기술이 사용될 수 있다. TSV의 위치는 서로 다른 다이 간 신호 전달을 위한 라우팅 및 그 배선 길이에 영향을 미치므로, TSV를 효율적으로 사용하여 3차원 집적회로에서 사용되는 배선 길이를 줄이는 것이 중요하다.
한국공개특허 제2009-0011013호는 데이터 저장장치 및 방법을 개시하고 있다.
본 발명이 해결하려는 과제는 배선 길이를 줄이고 배선 혼잡도를 낮출 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 실시예는, 제1 다이 내에 제1 TSV 후보 영역을 결정하고, 제1 다이와 수직 방향으로 배치된 제2 다이 내에 제2 TSV 후보 영역을 결정하고, 제1 다이의 제1 핀의 수평 위치와, 제2 다이의 제2 핀의 수평 위치를 포함하는 제1 바운드 영역을 결정하고, 제1 TSV 후보 영역과, 제2 TSV 후보 영역과, 제1 바운드 영역이 중첩되는 영역의 제1 면적을 계산하고, 제1 면적을 기초로, 제1 핀과 제2 핀을 연결하는 라우팅이 결정된다.
상기 제1 다이 및 상기 제2 다이는 각각 제3 핀 및 제4 핀을 더 포함하고, 상기 제1 다이의 제3 핀의 수평 위치와, 상기 제2 다이의 제4 핀의 수평 위치를 포함하는 제2 바운드 영역을 결정하고, 상기 제1 TSV 후보 영역과, 상기 제2 TSV 후보 영역과, 상기 제2 바운드 영역이 중첩되는 영역의 제2 면적을 계산하고, 상기 제1 면적 및 상기 제2 면적을 기초로, 상기 제1 핀과 상기 제2 핀을 연결하는 라우팅과, 상기 제3 핀과 상기 제4 핀을 연결하는 라우팅의 순서를 결정하는 것을 더 포함할 수 있다.
상기 제1 TSV 후보 영역을 결정하는 것은, 상기 제1 다이에 형성되는 전자 소자들 사이의 간격이 상기 전자 소자들 사이의 척력의 크기에 비례하도록 배치하고, 상기 제1 다이 상에서 상기 전자 소자들이 미형성된 영역을 상기 제1 TSV 후보 영역으로 결정하는 것을 포함하고, 상기 전자 소자들 사이의 척력은 상기 전자 소자들 사이에 형성되는 TSV 개수에 비례할 수 있다.
상기 전자 소자들 사이의 간격은 하기 수학식 (1) 및 (2)에 의해 계산되는 상기 전자 소자들 사이의 척력(repulsive force)의 크기에 비례하여 정해질 수 있다:
f(i, j) = l x (a x ki x b x kj) / r2, r이 0이 아닌 경우 (1)
f(i, j) = 2 x l x (a x ki x b x kj), r이 0인 경우 (2)
상기 식에서, f(i, j)는 i번째 전자 소자와 j번째 전자 소자 사이의 척력의 크기를 구하는 함수, l은 i번째 전자 소자와 j번째 전자 소자 사이의 유효 거리, r은 i번째 전자 소자와 j번째 전자 소자 사이의 실제 거리, ki는 i번째 전자 소자가 필요로 하는 TSV의 개수, kj는 j번째 전자 소자가 필요로 하는 TSV의 개수, a, b는 0 이상의 상수일 수 있다.
상기 제1 바운드 영역의 형상은 다각형 형상을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 실시예는, 수직으로 적층된 복수의 다이 각각에 대해 TSV를 형성하기 위한 TSV 후보 영역들을 결정하고, 상기 복수의 다이 중 적어도 일부에 형성된 핀들을 각각 포함하는 서로 다른 복수의 네트 각각에 대해, 상기 네트에 포함된 핀들의 수평 위치를 모두 포함하는 바운드 영역들을 결정하고, 상기 복수의 네트 각각에 대해, 상기 TSV 후보 영역들과 상기 바운드 영역이 중첩되는 중첩 영역들의 면적을 계산하고, 상기 복수의 네트 각각의 중첩 영역들의 면적들을 기초로 상기 복수의 네트 각각의 라우팅 순서를 결정하고, 상기 라우팅 순서에 따라 네트 별로 라우팅을 수행하는 것을 포함할 수 있다.
상기 복수의 네트 각각의 라우팅 순서를 결정하는 것은, 상기 복수의 네트 각각의 상기 중첩 영역들의 면적의 총합이 작은 네트가 우선적으로 라우팅되도록 순서를 결정하는 것을 포함할 수 있다.
상기 복수의 네트 각각의 라우팅 순서를 결정하는 것은, 상기 복수의 네트 중 하기 수학식 (3)에 의해 계산되는 값이 작은 네트가 우선적으로 라우팅되도록 순서를 결정하는 것을 포함할 수 있다:
Cost_net_ordering = a x min(overlapping_area) + b x total(overlapping_area) (3)
상기 식에서, Cost_net_ordering은 상기 중첩 영역들의 면적을 보정한 값, overlapping_area는 상기 중첩 영역들의 면적, min(overlapping_area)는 상기 중첩 영역들의 면적 중 최소값, total(overlapping_area)는 상기 중첩 영역들의 면적의 총합, a, b는 0 이상의 상수이다.
상기 복수의 네트 각각의 라우팅 순서를 결정하는 것은, 상기 핀들이 적어도 2 개의 서로 다른 다이에 형성된 네트들을 제1 그룹으로 분류하고, 상기 핀들이 동일한 다이에만 형성된 네트들을 제2 그룹으로 분류하고, 상기 제1 그룹에 속하는 네트들이 상기 제2 그룹에 속하는 네트들보다 우선적으로 라우팅 되도록 순서를 결정하는 것을 포함할 수 있다.
상기 라우팅을 수행하는 것은, 상기 네트에 포함된 핀들 및 TSV 후보 영역들을 나타내는 노드와, 상기 핀들 사이의 거리 및 상기 TSV 후보 영역의 혼잡도(congestion cost)를 기초로 가중치를 부여한 에지를 포함하는 최소비용신장트리(Minimum Spanning Tree)를 생성하고, 상기 최소비용신장트리를 순회하여 상기 가중치의 총합이 최소인 경로를 라우팅 경로로 결정하는 것을 포함할 수 있다.
상기 TSV 후보 영역의 혼잡도는 하기 수학식 (4)에 의해 계산될 수 있다:
Congestion_Cost = (1 / (1 - Ck)) - 2 (4)
상기 식에서, Congestion_Cost는 상기 TSV 후보 영역의 혼잡도, Ck는 상기 TSV 후보 영역에 포함되는 TSV 후보의 개수 중 라우팅이 완료된 TSV들의 개수의 비를 나타낸다.
상기 에지는, 동일한 다이 상의 핀과 핀 사이의 연결을 나타내는 제1 에지, TSV의 상부와 상기 TSV의 상부에 연결되는 핀 사이의 연결을 나타내는 제2 에지, 및 상기 TSV의 하부와 상기 TSV의 하부에 연결되는 핀 사이의 연결을 나타내는 제3 에지를 포함하고,
상기 제1 에지 및 상기 제3 에지에 부여되는 가중치는 하기 수학식 (5)에 의해 계산될 수 있다:
Cost_routing = a x WL + b x CC (5)
상기 식에서, Cost_routing은 상기 제1 에지 및 상기 제3 에지에 부여되는 가중치, WL은 핀들 사이의 배선 길이, CC는 상기 TSV 후보 영역의 혼잡도, a, b는 0 이상의 상수이다.
상기 제2 에지에 부여되는 가중치는 하기 수학식 (6)에 의해 계산될 수 있다:
Cost_routing_Etp = a x (WL + c x nTSV) + b x (CC + CC_TSV) (6)
상기 식에서, Cost_routing_Etp는 상기 제2 에지에 부여되는 가중치, WL은 핀들 사이의 배선 길이, nTSV는 상기 TSV 후보의 개수, CC는 상기 TSV 후보 영역의 혼잡도, CC_TSV는 상기 TSV 후보의 혼잡도, a, b, c는 0 이상의 상수이다.
상기 라우팅 순서에 따라 네트 별로 라우팅을 수행하는 것은, 상기 라우팅에 실패한 경우, 상기 라우팅에 실패한 네트의 중첩 영역과 중첩되는 중첩 영역을 갖는 네트 중 가장 최근에 라우팅에 성공한 네트의 라우팅 결과를 삭제하고, 상기 가장 최근에 라우팅에 성공한 네트 및 상기 라우팅에 실패한 네트에 대해 재라우팅(re-routing)을 수행하는 것을 더 포함할 수 있다.
상기 라우팅 순서에 따라 네트 별로 라우팅을 수행하는 것은, 미리 정해진 시간 동안 상기 재라우팅에 계속적으로 실패하는 경우, 상기 핀들 사이의 거리 및 상기 TSV 후보 영역의 혼잡도의 비율을 변경하여 가중치 값을 재계산하고, 상기 재계산된 가중치 값에 따라 상기 재라우팅을 수행하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 또 다른 실시예는, 복수의 핀들이 형성되고 수직으로 적층된 N개(단, N은 2 이상의 정수)의 다이 각각에 대해, TSV를 형성할 수 있는 N개의 TSV 후보 영역들을 결정하고, 제1 네트에 포함되는 핀들의 수평 위치를 모두 포함하는 제1 바운드 영역과 제2 네트에 포함되는 핀들의 수평 위치를 모두 포함하는 제2 바운드 영역을 결정하고, 제1 바운드 영역과 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들을 모두 합하여 제1 중첩 면적을 계산하고, 제2 바운드 영역과 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들을 모두 합하여 제2 중첩 면적을 계산하고, 제1 중첩 면적이 제2 중첩 면적보다 작은 경우 제1 네트를 제2 네트보다 먼저 라우팅하도록 라우팅 순서를 결정하는 것을 포함할 수 있다.
상기 제1 바운드 영역과 상기 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들 중 최소값을 선택하여 제1 최소 면적을 계산하고, 상기 제2 바운드 영역과 상기 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들 중 최소값을 선택하여 제2 최소 면적을 계산하는 것을 더 포함하고, 상기 제1 네트와 상기 제2 네트의 라우팅 순서를 결정하는 것은, 상기 제1 최소 면적이 상기 제2 최소 면적보다 작은 경우 상기 제1 네트를 상기 제2 네트보다 먼저 라우팅하도록 라우팅 순서를 결정하는 것을 포함할 수 있다.
복수의 핀들을 포함하는 제3 네트를 더 포함하고, 상기 제1 네트 및 상기 제2 네트에 포함되는 각각의 핀들은 서로 다른 2개 이상의 다이 상에 형성되고 상기 제3 네트에 포함되는 핀들은 하나의 다이 상에 형성된 경우, 상기 제3 네트는 상기 제1 네트 및 상기 제2 네트의 라우팅 순서보다 후순위일 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 3a 및 도 3b는 TSV 후보 영역을 결정하는 것을 설명하기 위한 개략도이다.
도 4a 및 도 4b는 TSV 후보 영역을 결정하기 위해 전자 소자 블록을 배치하는 것을 설명하기 위한 개략도이다.
도 5a 및 도 5b는 복수의 네트에 대한 라우팅 순서에 따라 달라지는 라우팅 결과를 설명하기 위한 개략도이다.
도 6은 바운드 영역과 TSV 후보 영역이 중첩되는 영역의 면적을 계산하는 것을 설명하기 위한 개략도이다.
도 7은 바운드 영역과 TSV 후보 영역의 중첩 영역의 면적을 기초로 라우팅 순서를 결정하는 것을 설명하기 위한 개략도이다.
도 8은 바운드 영역과 TSV 후보 영역의 중첩 영역의 최소 면적을 기초로 라우팅 순서를 결정하는 것을 설명하기 위한 개략도이다.
도 9는 복수의 네트에 대한 라우팅 순서를 설명하기 위한 개략도이다.
도 10a는 라우팅을 수행하기 위해 핀 노드와 TSV 노드로 트리를 구성하는 것을 설명하기 위한 개략도이다.
도 10b는 라우팅을 수행하기 위해 구성된 최소비용신장트리를 나타낸 개략도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 패키지가 적용되는 메모리 카드를 보여주는 개략도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 패키지가 적용되는 전자 시스템을 보여주는 블록도이다.
도 13은 도 12의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 제1 소자가 제2 소자에 "직접 연결" 또는 "직접 접속"된다는 것은, 제1 소자와 제2 소자 사이에 다른 소자가 개재되지 않음을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략도이다.
도 1을 참조하면, 반도체 장치(1)는 수직 방향으로 배치된 복수의 다이(102, 112, 122)를 포함한다. 각 다이(102, 112, 122)에 전자 소자 블록(132, 134, 136, 138, 140)이 형성될 수 있다. 예를 들면, 다이(102)에 전자 소자 블록(138, 140)이 형성되고, 다이(112)에 전자 소자 블록(136)이 형성되고, 다이(122)에 전자 소자 블록(132, 134)이 형성될 수 있다.
수직 방향으로 배치된 복수의 다이(102, 112, 122) 사이에는 금속 라우팅 층(104, 114, 124) 및 절연층(106, 116)이 형성될 수 있다. 금속 라우팅 층(104, 114, 124)은 도전 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 이러한 금속의 예로는, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 절연층(106, 116)은 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 구체적으로, 절연층(106, 116)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
금속 라우팅 층(104, 114, 124) 및 절연층(106, 116)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
전자 소자 블록(132, 134, 136, 138, 140)은 금속 라우팅 층(104, 114, 124) 및 절연층(106, 116)을 관통하여 형성된 TSV(202, 204, 206)를 통해 서로 전기적으로 연결될 수 있다. 예를 들면, 다이(122)에 형성된 전자 소자 블록(132)과 다이(102)에 형성된 전자 소자 블록(138)은 TSV(202, 204)와 배선(152, 156, 158)에 의해 서로 전기적으로 연결될 수 있다. 마찬가지로, 다이(122)에 형성된 전자 소자 블록(134)과 다이(102)에 형성된 전자 소자 블록(138)은 TSV(206)와 배선(154, 160)에 의해 서로 전기적으로 연결될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 먼저 다이(102, 112, 122) 내에 TSV 후보 영역을 확보한다(S302). TSV 후보 영역은 다이(102, 112, 122)에 TSV가 형성될 수 있는 영역으로서, 예를 들면, 다이(102, 112, 122)에 전자 소자 블록(132, 134, 136, 138, 140)이 형성되지 않은 영역이 될 수 있다. TSV는 전자 소자 블록(132, 134, 136, 138, 140)과 겹쳐서 형성될 수는 없기 때문이다. 구체적으로, 다이(102, 112, 122)에 전자 소자 블록(132, 134, 136, 138, 140)이 형성되지 않은 영역을 골고루 분산시켜 TSV를 형성할 수 있는 공간을 확보하기 위해, 전자 소자 블록들을 재배치하며, 이에 대한 구체적인 내용은 도 3a 내지 도 4b를 참조하여 후술하도록 한다. 다음으로, 확보된 상기 영역을 TSV 후보 영역으로 결정한다(S303).
TSV 후보 영역을 결정한 후, 복수의 네트(net)의 라우팅 순서를 결정한다(S304). 네트는 다이(102, 112, 122)에 형성되는 복수의 핀들은 포함하며, 핀들 사이에 배선이 이루어져 서로 전기적으로 연결된 것을 의미한다. 도 1을 다시 참조하면, 다이(122)에 형성된 전자 소자 블록(132)과 다이(102)에 형성된 전자 소자 블록(138)은 전기적으로 연결된 상태로서 하나의 네트를 형성하고 있고, 다이(122)에 형성된 전자 소자 블록(134)과 다이(102)에 형성된 전자 소자 블록(138) 역시 전기적으로 연결된 상태로서 다른 네트를 형성하고 있다. 이렇게 복수의 네트의 라우팅 순서를 적절하게 결정함으로써 반도체 장치(1)에서의 배선 길이를 줄일 수 있는데, 이에 대한 자세한 내용은 후술하기로 한다.
다음으로, 결정된 라우팅 순서에 따라 복수의 네트 각각을 라우팅한다(S306). 네트를 라우팅하는 것은 네트에 포함되는 복수의 핀들과 TSV를 적절하게 선택하여 전기적으로 연결해 주는 것을 의미하며, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서는 최소비용신장트리(Minimum Spanning Tree)를 사용하여 핀들 사이의 거리와 TSV 후보 영역의 혼잡도(congestion cost)가 최소화되도록 라우팅된다. 이에 대한 자세한 내용도 후술하기로 한다. 한편, 복수의 네트 각각에 대해 라우팅을 수행하면서 라우팅을 성공했는지 검사한 후(S308), 라우팅을 실패한 경우에는 재라우팅(re-routing)을 수행하고(S310), 라우팅을 성공한 경우에는 아직 라우팅을 수행하지 않은 네트를 상기 결정된 라우팅 순서에 따라 선택하여 라우팅을 수행한다(S312).
도 2b를 참조하면, 복수의 네트의 라우팅 순서를 결정하는 것(S304)는 복수의 네트 각각에 대해 바운드 영역을 결정하고(S322), 복수의 네트 각각에 대해, TSV 후보 영역들과 바운드 영역이 중첩되는 중첩 영역들의 면적을 계산하고(S324), 계산된 중첩 영역들의 면적을 기초로 복수의 네트의 라우팅 순서를 결정하는 것(S326)을 포함한다.
이하, 도 3a 내지 도 4b를 참조하며 TSV 후보 영역을 결정하는 것을 설명하도록 한다.
도 3a 및 도 3b는 TSV 후보 영역을 결정하는 것을 설명하기 위한 개략도이다.
도 3a를 참조하면, 다이(400a) 상에는 복수의 전자 소자 블록들이 배치되고, 전자 소자 블록이 미형성된 영역이 TSV 후보 영역(402, 404, 406, 408, 410)이 될 수 있다. 즉, TSV 후보 영역(402, 404, 406, 408, 410)은 전자 소자 블록이 형성되지 않은 영역이므로 TSV를 형성할 수 있는 것이다. 그런데, 도 3a에서의 TSV 후보 영역(402, 404, 406, 408, 410)은 특정 영역에 밀집되어 배치되어 있어, 예를 들어 '8'번 블록의 주위에는 TSV를 형성할 수 있는 공간이 확보되지 못한다. 따라서, 전자 소자 블록들을 재배치하여 TSV를 형성할 수 있는 공간 확보가 필요하다. 도 3b는 전자 소자 블록들을 재배치하여 새롭게 결정된 TSV 후보 영역(412, 414, 416)을 도시하고 있다. 이렇게 전자 소자 블록들 사이의 공간을 확보함으로써, 도 3에 도시된 다이(400a) 상에는 TSV를 형성할 수 있는 영역이 골고루 분산되어 분포되어 있음을 알 수 있다.
도 4a 및 도 4b는 TSV 후보 영역을 결정하기 위해 전자 소자 블록을 배치하는 것을 설명하기 위한 개략도이다.
상술한 바와 같이 다이 상의 전자 소자 블록들 사이의 공간을 확보하기 위해, 본 발명의 몇몇의 실시예에 따른 반도체 장치 제조 방법은 포스 디렉티드 기법(force-directed technique)을 사용할 수 있다. 전자 소자 블록에 상하좌우 네 방향으로 척력(repulsive force)이 존재한다고 가정하여, 전자 소자 블록 사이의 척력의 크기에 따라 전자 소자 블록 사이의 간격을 결정하는 것이다. 척력은 다음 수학식 1 및 수학식 2에 의해 계산될 수 있다.
[ 수학식 1]
f(i, j) = l x (a x ki x b x kj) / r2, r이 0이 아닌 경우
[ 수학식 2]
f(i, j) = 2 x l x (a x ki x b x kj), r이 0인 경우
상기 식에서, f(i, j)는 i번째 전자 소자 블록과 j번째 전자 소자 블록 사이의 척력의 크기를 구하는 함수, l은 i번째 전자 소자와 j번째 전자 소자 사이의 유효 거리, r은 i번째 전자 소자와 j번째 전자 소자 사이의 실제 거리, ki는 i번째 전자 소자가 필요로 하는 TSV의 개수, kj는 j번째 전자 소자가 필요로 하는 TSV의 개수, a, b는 0 이상의 상수이다.
도 4a를 참조하면, 블록(i, j) 사이의 척력(fij)은 블록(i, j) 사이의 실제 거리(r)와 유효 거리(l) 및 블록(i, j) 각각이 필요로 하는 TSV의 수에 비례하는 값(ki, kj)에 의해 계산되며, 도 4a에서는 척력(fij)이 블록(j)의 우측 방향으로 작용함을 나타낸다. 이것은 블록(j)가 블록(i)와의 관계에서, TSV를 형성할 수 있는 공간을 확보하기 위해서는 블록(j)가 우측으로 이동 배치되어야 함을 의미한다. 한편, 도 4b를 참조하면, 블록(j)는 블록(j)의 좌측 방향으로 작용하는 척력(fhj)과 블록(j)의 우측 방향으로 작용하는 척력(fij)을 동시에 받고 있다. 여기서 척력(fhj)은 블록(j)가 블록(i)와의 관계에서 받는 힘이고, 척력(fij)은 블록(j)가 블록(h)와의 관계에서 받는 힘이다. 만일 척력(fhj)의 크기가 척력(fij)보다 더 크다면, 블록(j)은 척력(fhj)의 크기에서 척력(fij)의 크기를 제한 만큼 좌측으로 이동 배치되어야 한다. 척력의 크기와 다이 상에서 이동되는 양과의 관계는, 본 발명의 다양한 실시예에 따른 반도체 장치 제조 방법이 실제로 구현되는 환경에 따라 제한없이 설정될 수 있다.
도 5a 및 도 5b는 복수의 네트에 대한 라우팅 순서에 따라 달라지는 라우팅 결과를 설명하기 위한 개략도이다.
도 5a 및 도 5b를 같이 참조하면, 제1 네트(NET1)는 다이(530, 532) 상에 형성된 복수의 핀(502, 504, 506, 508)을 포함하고, 제2 네트(NET2)는 다이(530, 532) 상에 형성된 복수의 핀(510, 512, 514)을 포함한다. 도 5a는 TSV(524)에 대해서 제2 네트(NET2)가 먼저 라우팅된 결과를 나타낸다. TSV(524)에 대해서 제2 네트(NET2) 먼저 라우팅되면 TSV(524)는 제2 네트(NET2)에 의해 점유되었으므로, 아직 라우팅이 되지 않은 제1 네트(NET1)는 TSV(524)를 사용할 수 없다. 이에 따라 제1 네트(NET1)는 TSV(524) 대신 TSV(522)를 사용하여 라우팅을 하게 될 것이다. 그런데 이러한 상황에서 제1 네트(NET1)와 제2 네트(NET2)의 라우팅 순서가 달라지면, 도 5b에 도시된 바와 같이 전혀 다른 결과가 나타난다. TSV(524)에 대해서 제1 네트(NET1)가 먼저 라우팅되면 TSV(524)는 제1 네트(NET1)에 의해 점유되었으므로, 아직 라우팅이 되지 않은 제2 네트(NET2)는 TSV(524)를 사용할 수 없다. 이에 따라 제2 네트(NET2)는 TSV(524) 대신 TSV(522)를 사용하여 라우팅을 하게 될 것이다. 이 경우, 제2 네트(NET2)는 핀(510)과 핀(512)를 연결하기 위해 가까운 경로에 해당하는 TSV(524)를 통과하지 못하고 먼 경로에 해당하는 TSV(522)를 통과하게 됨으로써 경로를 우회하여 배선 길이를 증가시킬 수 있다. 이에 본 발명의 다양한 실시예에 따른 반도체 장치의 제조 방법에 의해 제1 네트(NET1) 및 제2 네트(NET2)의 라우팅 순서를 적절하게 판단함으로써, 전체적인 배선 길이를 줄이도록 라우팅할 수 있다.
도 6은 바운드 영역과 TSV 후보 영역이 중첩되는 영역의 면적을 계산하는 것을 설명하기 위한 개략도이고, 도 7은 바운드 영역과 TSV 후보 영역의 중첩 영역의 면적을 기초로 라우팅 순서를 결정하는 것을 설명하기 위한 개략도이다..
도 6을 참조하면, 도 4a 및 도 4b와 관련하여 설명한 방식으로 다이(602) 내에 제1 TSV 후보 영역(604)을 결정하고, 다이(602)와 수직 방향으로 배치된 다이(612) 내에 제2 TSV 후보 영역(614)을 결정한다. 그 후, 다이(602, 612) 상에 형성된 핀들을 포함하는 네트에 대해 바운드 영역(601)을 결정한다. 바운드 영역(601)은 다이(602, 612) 상에 형성된 핀들의 수평 위치를 모두 포함하는 영역이다. 바운드 영역(601)은, 예를 들면, 사각형을 비롯한 다각형 형상으로 결정될 수 있다. 구체적으로, 하나의 네트를 구성하는 핀들 중, 다이(602)에 형성된 핀들의 수평 위치를 가상의 평면(600) 상에 투영하고, 다이(612)에 형성된 핀들의 수평 위치도 가상의 평면(600) 상에 투영한 후, 가상의 평면(600) 상에 투영된 핀들이 위치한 위치들을 모두 포함하는 바운드 영역(601)을 결정할 수 있다. 이에 따라, 제1 TSV 후보 영역(604)과 바운드 영역(601)이 중첩되는 중첩 영역(610)과 제2 TSV 후보 영역(614)과 바운드 영역(601)이 중첩되는 중첩 영역(620)을 획득할 수 있다. 이로부터 중첩 영역(610, 620)의 면적을 계산할 수 있다.
복수의 네트 각각에 대해 이러한 중첩 영역의 면적을 계산한 후, 복수의 네트 각각의 중첩 영역의 면적들을 기초로 라우팅 순서를 결정할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서는 복수의 네트 각각의 중첩 영역들의 면적의 총합이 작은 네트가 우선적으로 라우팅되도록 순서를 결정할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제2 네트(NET2)에 대해 계산한 중첩 영역 면적의 총합이 제1 네트(NET1)에 대해 계산한 중첩 영역 면적의 총합보다 크다면, 제2 네트(NET2)는 TSV를 형성할 수 있는 후보들이 제1 네트(NET1)보다 많다는 의미가 되므로, 상대적으로 적은 후보들을 보유하는 제1 네트(NET1)를 먼저 라우팅할 수 있다. 이에 따라, 동일한 바운드 영역 내에서 서로 경합되는 TSV 후보에 대해서 제1 네트(NET1)가 라우팅의 우선권을 갖고 먼저 TSV 후보를 점유하더라도, 제2 네트(NET2)는 바운드 영역 내의 다른 TSV 후보를 사용할 수 있다.
한편, 본 발명의 몇몇의 실시예에서 복수의 네트 각각의 라우팅 순서를 결정하는 것은, 핀들이 적어도 2 개의 서로 다른 다이에 형성된 네트들을 제1 그룹으로 분류하고, 핀들이 동일한 다이에만 형성된 네트들을 제2 그룹으로 분류하고, 제1 그룹에 속하는 네트들이 제2 그룹에 속하는 네트들보다 우선적으로 라우팅 되도록 순서를 결정할 수 있다.
도 8은 바운드 영역과 TSV 후보 영역의 중첩 영역의 최소 면적을 기초로 라우팅 순서를 결정하는 것을 설명하기 위한 개략도이다.
본 발명의 몇몇의 실시예에서 복수의 네트 각각의 라우팅 순서를 결정하는 것은, 복수의 네트 중 수학식 3에 의해 계산되는 값이 작은 네트가 우선적으로 라우팅되도록 순서를 결정할 수 있다.
[ 수학식 3]
Cost_net_ordering = a x min(overlapping_area) + b x total(overlapping_area) (3)
상기 식에서, Cost_net_ordering은 상기 중첩 영역들의 면적을 보정한 값, overlapping_area는 상기 중첩 영역들의 면적, min(overlapping_area)는 상기 중첩 영역들의 면적 중 최소값, total(overlapping_area)는 상기 중첩 영역들의 면적의 총합, a, b는 0 이상의 상수이다.
상술한 바와 같이, 네트들의 라우팅 순서는 중첩 영역의 면적에 의해 정해지지만, 도 8에 도시된 바와 같은 경우에, 단순히 중첩 영역의 면적의 총합으로 라우팅 순서를 정하면 문제가 발생할 수 있다. 앞에서 설명한 대로라면, 중첩 면적의 총합은 제1 네트(NET1)의 경우가 더 클 것이므로, 라우팅 순서의 우선권은 제2 네트(NET2)가 가지게 될 것이지만, 다이(602)와 다이(612) 사이에서는 제1 네트(NET1)가 사용할 수 있는 TSV 후보의 수가 상대적으로 부족함에는 변함이 없다. 따라서, 제2 네트(NET2)가 먼저 라우팅되어 다이(602)와 다이(612) 사이에 제1 네트(NET2)가 사용할 수 있는 TSV 후보가 제2 네트(NET2)에 의해 선점된다면, 다이(602)와 다이(612) 사이의 제1 네트(NET2)의 핀들을 연결하기 위해서는 다른 경로로 우회를 해야 하는 문제가 발생한다. 이러한 문제를 완화하기 위하여, 수학식 3에서는 중첩 영역들의 면적 중 최소값을 일정 부분 고려하는 것이다. 수학식 3에서 알 수 있는 바와 같이, 중첩 영역들의 면적의 총합과 중첩 영역들의 면적 중 최소값 사이의 비율은 상수 a, b에 의해 적절하게 조절될수 있으며, 이러한 비율은 본 발명의 다양한 실시예에 따른 반도체 장치 제조 방법이 실제로 구현되는 환경에 따라 제한없이 설정될 수 있다.
도 9는 복수의 네트에 대한 라우팅 순서를 설명하기 위한 개략도이다.
도 9를 참조하면, 제1 네트(NET1)는 다이(701, 702, 703, 704)에 형성된 핀들(P11, P12, P13, P14, P15)을 포함하고, 제2 네트(NET2)는 다이(701, 702, 703, 704)에 형성된 핀들(P21, P22, P23, P24, P25, P26)을 포함하고, 제3 네트(NET3)는 다이(703)에만 형성된 핀들(P31, P32, P33)을 포함한다. 상술한 내용에 따라 제1 네트(NET1), 제2 네트(NET2) 및 제3 네트(NET3)에 대한 라우팅 순서를 결정하면 다음과 같다. 먼저 제3 네트(NET3)에 포함된 핀들은 모두 동일한 다이(703)에 형성되어 있으므로, 제3 네트(NET3)를 구성하는 핀들은 TSV를 사용할 필요가 없다. 따라서, 제3 네트(NET3)의 라우팅 순서는 제1 네트(NET1)와 제2 네트(NET2)보다 후순위가 된다.
제1 네트(NET1)와 제2 네트(NET1)의 라우팅 순서는 다음과 같이 결정된다. 제1 네트(NET1)에 포함되는 핀들(P11, P12, P13, P14, P15)의 수평 위치를 모두 포함하는 제1 바운드 영역과, 다이(701, 702, 703, 704) 상에서 결정된 TSV 후보 영역들이 중첩되는 면적들을 모두 합하여 제1 중첩 면적을 계산한다. 마찬가지로, 제2 네트(NET2)에 포함되는 핀들(P21, P22, P23, P24, P25, P26)의 수평 위치를 모두 포함하는 제2 바운드 영역과, 다이(701, 702, 703, 704) 상에서 결정된 TSV 후보 영역들이 중첩되는 면적들을 모두 합하여 제2 중첩 면적을 계산한다. 도 9에서 도시된 바와 같이, 제1 중첩 면적이 제2 중첩 면적보다 작으므로, 제1 네트(NET1)를 제2 네트(NET2)보다 먼저 라우팅하도록 한다. 물론, 도 8과 함께 설명한 것과 같이, 중첩 영역의 면적 중 최소값을 고려하여 수학식 3을 사용하여 라우팅 순서를 정할 수도 있다.
도 10a는 라우팅을 수행하기 위해 핀 노드와 TSV 노드로 트리를 구성하는 것을 설명하기 위한 개략도이다.
도 10a를 참조하면, 핀을 나타내는 핀 노드와 TSV 후보를 나타내는 TSV 노드로 트리를 구성할 수 있다. 핀 노드(P11, P12)는 제1 다이(DIE1)에 형성된 핀들에 대응되고, 핀 노드(P21, P22, P23)는 제2 다이(DIE2)에 형성된 핀들에 대응되고, 핀 노드(P31, P32)는 제3 다이(DIE3)에 형성된 핀들에 대응된다. TSV 노드(T21, T22, T23, T24, T25)는 제3 다이(DIE3)와 제2 다이(DIE2) 사이에 형성될 수 있는 TSV 후보에 대응되고, TSV 노드(T11, T12, T13, T14, T15)는 제2 다이(DIE2)와 제1 다이(DIE1) 사이에 형성될 수 있는 TSV 후보에 대응된다. 이렇게 구성한 트리의 에지에 다음과 같은 수학식 4 내지 수학식 6에 의해 계산되는 가중치를 부여할 수 있다.
[ 수학식 4]
Congestion_Cost = (1 / (1 - Ck)) - 2
상기 식에서, Congestion_Cost는 상기 TSV 후보 영역의 혼잡도, Ck는 상기 TSV 후보 영역에 포함되는 TSV 후보의 개수 중 라우팅이 완료된 TSV들의 개수의 비를 나타낸다. TSV 영역의 혼잡도란 TSV 후보에 연결되는 배선 경로에 신호가 얼마나 집중되어 있는지를 수치적으로 나타내는 값이다. 본 발명의 몇몇의 실시예에서, Congestion_Cost는, Ck < 0.5인 구간에서는 0의 값을 갖고 Ck >= 1인 구간에서는 무한대의 값을 가지며, 0.5 <= Ck < 1인 구간에서는 상기 수학식 4에 의해 계산되도록 설정될 수 있다.
[ 수학식 5]
Cost_routing = a x WL + b x CC
상기 식에서, Cost_routing은 상기 에지에 부여되는 가중치, WL은 핀들 사이의 배선 길이, CC는 상기 TSV 후보 영역의 혼잡도, a, b는 0 이상의 상수이다.
[ 수학식 6]
Cost_routing_Etp = a x (WL + c x nTSV) + b x (CC + CC_TSV)
상기 식에서, Cost_routing_Etp는 상기 에지 중 일부에 부여되는 가중치, WL은 핀들 사이의 배선 길이, nTSV는 상기 TSV 후보의 개수, CC는 상기 TSV 후보 영역의 혼잡도, CC_TSV는 상기 TSV 후보의 혼잡도, a, b, c는 0 이상의 상수이다. 본 발명의 몇몇의 실시예에서, CC_TSV는 TSV 후보가 점유된 경우 무한대의 값을 갖고, 그렇지 않은 경우 0의 값을 갖는다.
구체적으로, 트리의 에지들 중, 동일한 다이 내에서의 핀과 핀 사이의 연결을 나타내는 에지(예컨대, 핀 노드(P31, P32) 사이의 에지) 및 TSV의 하부와 TSV의 하부에 연결되는 하위 핀 사이의 연결을 나타내는 에지(예컨대, TSV노드(T25)와 핀 노드(P21) 사이의 에지)에는 상기 수학식 5에 의해 계산되는 가중치가 부여될 수 있다. 한편, 트리의 에지들 중, TSV의 상부와 TSV의 상부에 연결되는 상부 핀 사이의 연결을 나타내는 에지(예컨대, 핀 노드(P32)와 TSV노드(T25)와 사이의 에지)에는 상기 수학식 6에 의해 계산되는 가중치가 부여될 수 있다.
도 10b는 라우팅을 수행하기 위해 구성된 최소비용신장트리를 나타낸 개략도이다.
도 10a와 관련하여 설명한 바와 같이, 트리에 가중치를 부여한 후, 가중치의 총합이 최소인 경로를 찾기 위해 최소비용신장트리를 구성한다. 최소비용신장트리는 크러스컬 알고리즘(Kruskal's Algorithm), 프림 알고리즘(Prim's Algorithm) 등의 알고리즘을 사용하여 순회할 수 있다. 순회한 결과 산출되는 최소의 가중치 값을 갖는 경로를 해당 네트의 라우팅 경로로 결정한다.
한편, 각 네트에 대해 라우팅을 수행하는 중에 특정 네트의 라우팅에 실패한 경우, 본 발명의 몇몇의 실시예에서, 라우팅에 실패한 네트의 중첩 영역과 중첩되는 중첩 영역을 갖는 네트 중 가장 최근에 라우팅에 성공한 네트의 라우팅 결과를 삭제하고, 가장 최근에 라우팅에 성공한 네트 및 라우팅에 실패한 네트에 대해 재라우팅(re-routing)을 수행할 수 있다. 또한, 미리 정해진 시간 동안 재라우팅에 계속적으로 실패하는 경우, 핀들 사이의 거리 및 TSV 후보 영역의 혼잡도의 비율을 변경하여 가중치 값을 재계산하고, 재계산된 가중치 값에 따라 재라우팅을 수행할 수 있다.
본 발명에 의해, 복수의 다이를 포함하는 3차원 집적회로에서 다이 간 배선을 가능하게 하는 TSV를 효율적으로 배치하여, 회로에서 사용되는 배선 길이를 줄이고 배선 혼잡도를 낮출 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치가 적용되는 메모리 카드를 보여주는 개략도이다.
도 11을 참조하면, 메모리 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
이러한 제어기(820) 또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 포함할 수 있다.
이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치가 적용되는 전자 시스템을 보여주는 블록도이다.
도 12를 참조하면, 전자 시스템(900)은 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지를 채용할 수 있다. 구체적으로, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있다.
이러한, 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있으며, 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 이러한, 프로세서(914) 및 램(916)은 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따라 구현될 수 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다.
이러한 메모리 시스템(912)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(912)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
메모리 시스템(912)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 13은 도 12의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다. 이처럼 전자 시스템(도 12의 900)이 스마트 폰(1000)에 적용되는 경우, 앞서 설명한 전자 시스템(도 12의 900)은 예를 들어, AP(Application Processor)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
그 밖에, 전자 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치
102, 112, 122, 400a, 530, 532, 602, 612, 701, 702, 703, 704: 다이
104, 114, 124: 금속 라우팅 층 106, 116: 절연층
132, 134, 136, 138, 140: 전자 소자 블록
152, 154, 156, 158, 160: 배선 202, 204, 206, 522, 524: TSV
402, 404, 406, 408, 410, 412, 414, 416: TSV 후보 영역
502, 504, 506, 508, 510, 512, 514: 핀
601: 바운드 영역 604: 제1 TSV 후보 영역
610, 620: 중첩 영역 614: 제2 TSV 후보 영역

Claims (10)

  1. 제1 다이 내에 제1 TSV 후보 영역을 결정하고, 상기 제1 다이와 수직 방향으로 배치된 제2 다이 내에 제2 TSV 후보 영역을 결정하고,
    상기 제1 다이의 제1 핀의 수평 위치와, 상기 제2 다이의 제2 핀의 수평 위치를 포함하는 제1 바운드 영역을 결정하고,
    상기 제1 다이의 제3 핀의 수평 위치와, 상기 제2 다이의 제4 핀의 수평 위치를 포함하는 제2 바운드 영역을 결정하고,상기 제1 TSV 후보 영역과, 상기 제2 TSV 후보 영역과, 상기 제1 바운드 영역이 중첩되는 영역의 제1 면적을 계산하고,
    상기 제1 TSV 후보 영역과, 상기 제2 TSV 후보 영역과, 상기 제2 바운드 영역이 중첩되는 영역의 제2 면적을 계산하고,
    상기 제1 면적 및 상기 제2 면적을 기초로, 상기 제1 핀과 상기 제2 핀을 연결하는 라우팅과, 상기 제3 핀과 상기 제4 핀을 연결하는 라우팅의 순서를 결정하고,
    상기 제1 면적 및 상기 제2 면적을 기초로, 개별적으로 상기 제1 핀과 상기 제2 핀을 연결하는 라우팅 및 상기 제3 핀과 상기 제4 핀을 연결하는 라우팅이 결정되는 것을 포함하는 반도체 장치 제조 방법.
  2. 삭제
  3. 수직으로 적층된 복수의 다이 각각에 대해 TSV를 형성하기 위한 TSV 후보 영역들을 결정하고,
    상기 복수의 다이 중 적어도 일부에 형성된 핀들을 각각 포함하는 서로 다른 복수의 네트 각각에 대해, 상기 네트에 포함된 핀들의 수평 위치를 모두 포함하는 바운드 영역들을 결정하고,
    상기 복수의 네트 각각에 대해, 상기 TSV 후보 영역들과 상기 바운드 영역이 중첩되는 중첩 영역들의 면적을 계산하고,
    상기 복수의 네트 각각의 중첩 영역들의 면적들을 기초로 상기 복수의 네트 각각의 라우팅 순서를 결정하고,
    상기 라우팅 순서에 따라 네트 별로 라우팅을 수행하는 것을 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 복수의 네트 각각의 라우팅 순서를 결정하는 것은,
    상기 복수의 네트 각각의 상기 중첩 영역들의 면적의 총합이 작은 네트가 우선적으로 라우팅되도록 순서를 결정하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제3항에 있어서,
    상기 복수의 네트 각각의 라우팅 순서를 결정하는 것은,
    상기 복수의 네트 중 하기 수학식 (3)에 의해 계산되는 값이 작은 네트가 우선적으로 라우팅되도록 순서를 결정하는 것을 포함하는 반도체 장치 제조 방법:
    Cost_net_ordering = a x min(overlapping_area) + b x total(overlapping_area) (3)
    상기 수학식에서, Cost_net_ordering은 상기 중첩 영역들의 면적을 보정한 값, overlapping_area는 상기 중첩 영역들의 면적, min(overlapping_area)는 상기 중첩 영역들의 면적 중 최소값, total(overlapping_area)는 상기 중첩 영역들의 면적의 총합, a, b는 0 이상의 상수이다.
  6. 제3항에 있어서,
    상기 라우팅 순서에 따라 네트 별로 라우팅을 수행하는 것은,
    상기 라우팅에 실패한 경우, 상기 라우팅에 실패한 네트의 중첩 영역과 중첩되는 중첩 영역을 갖는 네트 중 가장 최근에 라우팅에 성공한 네트의 라우팅 결과를 삭제하고,
    상기 가장 최근에 라우팅에 성공한 네트 및 상기 라우팅에 실패한 네트에 대해 재라우팅(re-routing)을 수행하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 라우팅 순서에 따라 네트 별로 라우팅을 수행하는 것은,
    미리 정해진 시간 동안 상기 재라우팅에 계속적으로 실패하는 경우, 상기 핀들 사이의 거리 및 상기 TSV 후보 영역의 혼잡도의 비율을 변경하여 가중치 값을 재계산하고,
    상기 재계산된 가중치 값에 따라 상기 재라우팅을 수행하는 것을 포함하는 반도체 장치 제조 방법.
  8. 복수의 핀들이 형성되고 수직으로 적층된 N개(단, N은 2 이상의 정수)의 다이 각각에 대해, TSV를 형성할 수 있는 N개의 TSV 후보 영역들을 결정하고,
    제1 네트에 포함되는 핀들의 수평 위치를 모두 포함하는 제1 바운드 영역과 제2 네트에 포함되는 핀들의 수평 위치를 모두 포함하는 제2 바운드 영역을 결정하고,
    상기 제1 바운드 영역과 상기 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들을 모두 합하여 제1 중첩 면적을 계산하고,
    상기 제2 바운드 영역과 상기 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들을 모두 합하여 제2 중첩 면적을 계산하고,
    상기 제1 중첩 면적이 상기 제2 중첩 면적보다 작은 경우 상기 제1 네트를 상기 제2 네트보다 먼저 라우팅하도록 라우팅 순서를 결정하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 제1 바운드 영역과 상기 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들 중 최소값을 선택하여 제1 최소 면적을 계산하고,
    상기 제2 바운드 영역과 상기 N개의 TSV 후보 영역들이 중첩되는 영역의 면적들 중 최소값을 선택하여 제2 최소 면적을 계산하는 것을 더 포함하고,
    상기 제1 네트와 상기 제2 네트의 라우팅 순서를 결정하는 것은,
    상기 제1 최소 면적이 상기 제2 최소 면적보다 작은 경우 상기 제1 네트를 상기 제2 네트보다 먼저 라우팅하도록 라우팅 순서를 결정하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제8항에 있어서,
    복수의 핀들을 포함하는 제3 네트를 더 포함하고,
    상기 제1 네트 및 상기 제2 네트에 포함되는 각각의 핀들은 서로 다른 2개 이상의 다이 상에 형성되고 상기 제3 네트에 포함되는 핀들은 하나의 다이 상에 형성된 경우, 상기 제3 네트는 상기 제1 네트 및 상기 제2 네트의 라우팅 순서보다 후순위인 반도체 장치 제조 방법.
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