KR100919860B1 - Ｔｓｖ를 가지는 반도체 칩 디바이스 및 그 제조방법 - Google Patents

Ｔｓｖ를 가지는 반도체 칩 디바이스 및 그 제조방법

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KR100919860B1
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Abstract

본 발명의 TSV를 구비하는 반도체 디바이스는 활성표면(active surface), 후방표면(back surface), 및 상기 활성표면 위에 형성된 본딩패드(bonding pad)를 구비하는 칩(chip); 활성표면 위에 배치되며, 상기 본딩패드에 전기적으로 연결된 재분배된(redistributed) 패드를 포함하는 재분배된 트레이스(trace) 층; 노출된 상기 재분배된 패드를 가지고 상기 재분배된 트레이스 층을 커버하기 위해서 상기 활성표면 위에 형성되는 패시베이션(passivation) 층; 상기 대응하는 재분배된 패드를 통해서 형성되며, 상기 활성표면에서 상기 후방표면으로 칩에 침투하는 관통홀; 상기 관통홀에 형성되는 절연층; 그리고 제1 터미널 및 제2 터미널을 구비하며, 제1 터미널은 상기 재분배된 패드에 본딩되고, 제2 터미널은 상기 관통홀을 통과하고, 상기 칩의 상기 후방표면으로부터 돌출하는 플렉서블 메탈 와이어로 구성되는 TSV를 구비하는 반도체 디바이스에 관한 것이다.

Description

ＴＳＶ를 가지는 반도체 칩 디바이스 및 그 제조방법{Semiconductor Chip Device Having Through-Silicon-Via (TSV) and Its Fabrication Method}
본 발명은 반도체 칩 내에 상호연결 기술에 관련된다. 특히 본 발명은 TSV (Through-Silicon-Via)를 구비하는 반도체 디바이스와 그 제조방법에 관련된다.
집적회로(IC)는 칩의 활성표면(active surface) 상에 제조된다. 통상적으로 칩의 전기단자(electrical terminals)는 본딩패드(bonding pad)와 같은 능동표면상에 단지 형성되었다. 가장 작은 푸트프린트(foot print)내의 패키지 밀도를 증가시키고, 칩 간의 전기적 연결을 증대하기 위해 칩의 활성표면 상에 뿐만 아니라 후방표면 상에도 전기단자가 배치된 복수의 칩이 수직으로 적층된다. 이것이 TSV 전극 연결이 개발된 이유이며, TSV는 칩의 후방표면 상에서 뿐만 아니라 활성표면 상에 전기단자를 통해서 수직으로 적층된 칩을 전기적으로 연결한다. 하지만, 현재의 TSV기술은 복수의 포토마스크(photo masks), 복수의 포토리소그래피(photolithography), 스퍼팅(sputting), 전기도금(electrical plating) 공정, 및 칩 얼라인먼트(chip alignment), 칩 본딩, 솔더볼 배치(solder ball placement) 등의 다수의 백-엔드(back-end) 패키징 제조 공정을 포함한다. TSV에 전도 물질을 채우기 위한 가장 일반적인 프로세스는 다음과 같은 단계를 포함한다. 여전히 블라인드 비아(blind via)이지만 웨이퍼 형태의 관통홀{through hole(TH)}은 아닌 TSV는 유전체 비아(dielectric via)를 형성하기 위해서 미리 유전체로 덮여야 하고, 그런 다음 전도체 시드층(seed layer)은 유전체 비아에 배치된 후에 전도물질을 전기도금한 후에야 웨이퍼 상태의 TSV가 얻어진다. 웨이퍼는 TSV가 웨이퍼의 뒷면으로부터 노출될 때까지 랩(lapped)된다. TSV의 복잡한 제조방법 때문에, 그 프로세스는 낮은 수율(yield)와 높은 비용으로 불안정하게 되었다. 통상적인 TSV 기술은 미국특허 등록 출원 번호 2003/0092256 A1에 나타난 Mashino에 의해 알려지게 되었다.
도 1에 도시된 바와 같이, 통상적인 반도체 디바이스(100)는 칩(100), 재분배된(redistributed) 패드(120), 패시베이션(passivation) 층(130), 복수의 관통홀(TH)(140)로 채워진 전도 물질(160), 및 절연층(150)으로 구성된다. 칩(110)은 활성표면(111) 및 반대편 뒷면(112)을 가진다. 재분배된 패드(120)는 (도면에 도시되지 않은) 칩의 본딩 패드에 전기적으로 연결되고, 패시베이션 층(130)은 재분배된 패드(120)를 제외한 칩(110)의 활성표면(111) 위에 배치된다. 관통홀(140)은 대응하는 재분배된 패드(120)를 통해서 형성되고, 활성표면(111)으로부터 뒷면(112)으로 침투한 다음, 전도 물질(160)이 채워지고, 웨이퍼가 뒤쪽에서 랩(lapped)된다. 하지만, TSV 제조공정 중, 관통홀(140)은 실제로 칩(110)을 "침투하지" 않고, 유전체 층(113) 및 시드층(170)을 데포지션(deposit)하기 위한 블라인드 비아(blind via)이다. 유전체층(113)은 전기적 절연을 위해 관통홀(14) 내에 형성된다. 시드층(170)은 관통홀(140) 내에 배치되고 전도물질(160)을 도금하기 위해서 대응하는 재분배된 패드(120)에 전기적으로 연결되도록 절연층(150) 위에 형성된다. 칩(110)을 통해 수직으로 전기적인 연결을 제공하기 위해서, 전도 물질(160)은 여전히 블라인드 비아의 단계에 있는 관통홀(140)로 채워진다. 그런 다음, 칩(110)의 후방표면(112)은 전도물질(160)이 칩(110)의 후방표면(112)으로부터 노출될 때까지 랩핑(lapped)된다. 웨이퍼 랩핑(lapping) 후에, 관통홀(140)은 "블라인드 비아" 대신에 "관통홀"이 된다. 전도물질(160)은 구리로 도금되거나 또는 폴리크리스탈 실리콘으로 도핑되기 때문에, 신뢰성 문제를 야기하는 스트레스에 대한 빈약한 저항력을 야기하는 공간(voids) 없이 관통홀을 채우기란 쉽지 않다. 더욱이, 유전체(113)와 전도 시드층(170), 및 전도물질(160)로 관통홀(140)을 제조하기 위해서는 반도체 전(front-end)공정의 제조비용이 증가하게 된다.
또한, 절연층(150)은 웨이퍼 랩핑 후에 칩(110)의 랩핑된 후방표면(112)에 배치된다. 그런 다음, 복수의 외부 패드(180)가 칩(110)의 뒷면(112)의 관통홀(140)의 반대편 끝에 배치된다. 또 다른 패시베이션 층(190)은 칩(110)의 뒷면(112)을 커버할 수 있다. 재분배된 패드(120) 및 외부패드(180)는 칩의 활성표면(111) 및 바닥표면(112)으로부터 돌출하지 않고 배치됨으로, 범프(bumps) 또는 (도시되지 않은)솔더볼은 칩 스택(chip stack) 및 칩 캐리어(chip carrier) 상의 전기적인 연결로서 배치된다. 따라서, 관통홀(140) 및 유전체 층(113) 및 절연층(150)을 포함하는 전기절연이 몇몇 단계에서 배치되고, 외부 터미널(180)의 배치가 요구됨으로, 전체적인 제조방법은 긴 리드타임(lead time)과 높은 제조비용으로 아주 복잡하게 된다.
본 발명의 주요목적은 TSV(Through-Silicon-Via)을 가지는 반도체 디바이스, 및 칩의 관통홀을 통과하고, 스트레스에 대한 뛰어난 저항력을 제공하기 위해서 관통홀의 양단에 돌출된 통합단자(integral terminals)를 형성하고, 수직 칩 스택킹 및 전기적 개방(open)이 없이 고-밀도의 칩케리어를 위한 전기적인 연결을 제공하기 위해서 칩 내의 플렉서블(flexible) 메탈 와이어를 사용하는 반도체 디바이스의 제조 방법을 제공하는 데 있다.
본 발명의 제2 목적은 TSV를 가지는 반도체 디바이스, 및 스택된 칩 또는 칩 케리어 사이에 뛰어난 전기적 접속을 제공하고, 제조 리드타임과 비용을 감소하기 위한 프로세스 플로우(process flow)를 단순화하기 위한 반도체 디바이스의 제조방법을 제공하는 것이다.
본 발명에 따라, TSV를 가지는 반도체 디바이스는 주로 칩, 재분배 트레이스(trace) 층, 패시베이션 층, 관통홀, 절연층, 및 플랙서블 메탈 와이어로 구성된다. 상기 칩은 활성표면, 후방표면, 및 활성표면에 형성된 본딩패드를 가진다. 재분배된 트레이스층은 활성표면 상에 배치되고, 본딩패드에 전기적으로 연결된 재분배된 패드를 포함한다. 상기 패시베이션층은 노출된 재분배 패드를 가지고 재분배된 트레이스층을 커버하기 위해 칩의 활성표면 위에 형성된다. 상기 관통홀은 재분배된 패드를 통해서 형성되며, 활성표면으로부터 후방표면으로 칩에 침투한다. 절연층은 관통홀 내부에 형성된다. 플렉서블 메탈 와이어는 제1 터미널과 제2 터미널을 가지며, 제1 터미널은 재분배 패드에 접합되고, 제2 터미널은 관통홀을 통과하여 칩의 후방표면으로부터 돌출한다. 반도체 디바이스의 제조공정 또한 본 발명에서 공개된다.
본 발명의 TSV을 가지는 반도체 디바이스 및 그 제조방법은, 칩의 관통홀을 통과하고, 스트레스에 대한 뛰어난 저항력을 제공하기 위해서 관통홀의 양단에 돌출된 통합단자를 형성하고, 수직 칩 스택킹 및 전기적 개방이 없이 고-밀도의 칩 케리어를 위한 전기적인 연결을 제공하기 위해서 칩 내의 플렉서블 메탈 와이어를 사용하는 TSV를 가지는 반도체 디바이스와 그 제조 방법을 제공하는 효과가 있다.
또한, 본 발명의 TSV를 가지는 반도체 디바이스 및 그 제조방법은, 칩 케리어 사이에 뛰어난 전기적 접속을 제공하고, 제조 리드타임과 비용을 감소하기 위한 프로세스 플로우를 단순화하기 위한 반도체 디바이스와 그 제조방법을 제공하는 효과가 있다.
도 1은 TSV를 가지는 종래의 반도체 디바이스의 부분 단면도이다.
도 2는 본 발명의 제1 구체예에 따른 TSV를 가지는 반도체 디바이스의 부분 단면도이다.
도 3A-3L은 본 발명의 제1 구체예에 따른 제조 방법동안에 TSV를 가지는 반도체 디바이스의 부분 단면도이다.
도 4는 본 발명의 제1 구체예에 따른 TSV를 가지는 또 다른 반도체 디바이스의 관통홀에 형성되는 메탈층의 부분 단면도이다.
도 5는 본 발명의 제1 구체예에 따른 TSV를 가지는 복수의 적층(stacked) 반도체 디바이스의 부분 단면도이다.
도 6은 본 발명의 제2 구체예에 따른 TSV를 가지는 반도체 디바이스의 부분 단면도이다.
*도면의 주요부호에 대한 간단한 설명*
161: 제1 터미널 200: TSV를 가지는 반도체 디바이스
210: 칩 211: 활성표면
212: 후방표면 213: 본딩패드
220: 재분배된 트레이스 층 221: 재분배된 패드
230: 제1 패시베이션 층 240: 관통홀
250: 절연층(250) 260: 플렉서블 메탈 와이어
262: 제2 터미널
도 2에 도시된 바와 같이 본 발명의 제1 구체예에 따라, TSV를 가지는 반도체 디바이스(200)는 제1 칩(210), 재분배된 트레이스 층(220), 제1 패시베이션 층(230), 복수의 관통홀(240), 절연층(250), 및 복수의 플렉서블 메탈 와이어(260)로 구성된다. 칩(210)은 활성표면(211), 후방표면(212), 및 활성표면(211)에 형성된 복수의 본딩패드(213)를 가진다. 단지 관통홀(240) 중의 하나, 메탈와이어(260) 중의 하나, 및 본딩패드(213) 중 하나가 도 2에 도시되어 있다. 다양한 집적회로(IC)가 활성표면(211)상에 형성되어, 본딩패드(213)에 전기적으로 연결된다. 칩의 재질은 규소(Si), 갈륨비소(GaAs), 또는 다른 반도체 물질일 수 있다.
재분배된 트레이스 층(220)은 전기전도성이 있으며 활성표면(211)상에 배치된다. 재분배된 트레이스 층(220)은 칩(210)의 전기 단자(electrical terminals)의 위치를 변화시키기 위해서, 즉 본딩패드(213)에서 재분배된 패드(221)로 변화시키기 위해서 본딩패드(213)에 전기적으로 연결되는 복수의 재분배된 패드(221)를 포함한다.
본 구체예에서, 재분배된 패드(221)는 그 아래에 어떤 집적회로도 가지지 않고 칩(210)의 활성표면(211)의 주변에 위치한다. 제1 패시베이션 층(230)은 칩(210)의 활성표면(211)의 위에 형성된 전기적인 절연 물질이며, 제1 패시베이션 층(230)은 노출된 재분배된 패드(221)를 가지는 재분배된 트레이스 층(220)을 커버한다. 바람직하게는, 제1 패시베이션층(230)은 재분배된 패드(221)와 함께 정렬된 복수의 개구(openings)를 가지며, 재분배된 패드(221)가 플렉서블 메탈 와이어(260)의 한쪽 끝(261)을 본딩하기 위해 관통홀(240) 주위의 표면을 노출시키도록, 그들의 직경은 관통홀(240)의 직경보다 크다.
관통홀(240)은 대응하는 재분배된 패드(221)를 통해서 형성되어, 활성표면(211)으로부터 후방표면(212)으로 칩(210)을 침투한다. 절연층(250)은 관통홀(240) 내부에 형성된다. 바람직하게는, 절연층(250)은 누설전류 및 전기적 쇼트를 예방하기 위해서 칩(210)의 후방표면 위에 추가로 형성될 수 있다.
각각의 플렉서블 메탈 와이어(260)는 도 2에서와 같이 제1 터미널(261) 및 제2 터미널(262)을 가진다. 제1 터미널(261)은 재분배된 패드(221)에 접합되고, 바람직하게는 활성표면(211)으로부터 돌출한다. 제2 터미널(262)은 관통홀(240)을 통과하여 칩(210)의 후방표면(212)으로부터 돌출한다. 거기서, 플렉서블 메탈 와이어(260)의 제1 터미널(261)은 칩(210)의 활성표면(211)으로부터 돌출하도록 재분배된 패드(221)에 전기적으로 연결되도록 와이어-본딩(wire-bonding) 기술을 이용하여 형성되는 볼본드(ball bonds)이다.
반도체 디바이스(200)는 칩(210)의 후방표면(212) 상에 배치된 관통홀(240)에 대응하는 복수의 외부 패드(270)를 추가로 포함할 수 있다. 제2 패시베이션 층(280)은 외부 패드(270)를 보호하고 안전하게 하기 위해서 칩(210)의 후방표면(212) 상에 배치된다. 더욱더 구체적으로, 플렉서블 메탈 와이어(260)의 제2 터미널(262) 역시 볼본드(ball bonds)일 수 있으며, 칩(210)의 후방표면(212) 상에 외부패드(270)에 돌출하여 접합된다. 바람직하게는, 도 2에 다시 도시된 바와 같이, 칩(210)은 제1 터미널(261)과 제2 터미널(262)사이에 플렉서블 메탈 와이어(260)의 부분이 노출되는 것을 피하기 위해서 관통홀(240)에 인접하지만 노출시키지 않는 단면(cut side)(214)을 가진다.
따라서, 본 발명의 반도체 디바이스(200)는 두개의 돌출된 통합터미널(integral terminals), 즉 제1 터미널(261) 및 제2 터미널(262)을 형성하기 위해서, TSV를 제조하는 비용을 감소시키기 위해서, 스트레스에 대한 뛰어난 저항력과 신뢰성, 및 전기적 개방(open) 없이 수직 칩 스택킹 및 고-밀도의 칩 케리어을 위한 전기적 연결을 제공하기 위해서 관통홀(240)을 통과하는 플렉서블 메탈 와이어(260)를 구현한다. 또한, 돌출된 전기단자는 TSV의 양단에 형성되며, 범프(bumps) 또는 솔더볼(solder balls)의 배치는 제조비용을 감소시키고, 반도체 디바이스(200)의 신뢰성을 향상시키기 위해서 필수적이지는 않다.
제조방법은 본 발명에서 TSV의 비용감소를 추가로 설명하기 위해서 도 3A 에서 3L까지 상세하게 기재된다.
우선, 도 3A에서 도시된 바와 같이, 적어도 하나의 칩(210)이 제공되는데, 칩(210)은 웨이퍼로부터 제조되고, 활성표면(211), 후방표면(212), 및 활성표면(211)에 형성된 복수의 본딩패드(213)를 구비한다.
그런 다음, 3B에 도시되는 바와 같이, 재분배되는 트레이스 층(220)이 표면 데포지션(surface deposition) 및 도금(plating) 기술에 의해서 칩(210)의 활성표면(211)에 배치되며, 재분배된 트레이스 층(220)은 본딩패드(213)에 연결된 복수의 재분배된 패드(221)를 포함한다. 다음으로, 도 3C에 도시된 바와 같이, 제1 패시베이션 층(230)이 화학 데포지션{chemical vapor deposition(CVD)}, 스핀 코팅(spin coating), 또는 프린팅에 의해서 칩(210)의 활성표면(211) 상에 형성되며, 제1 패시베이션 층(230)은 재분배된 트레이스 층(220)을 커버한다. 제1 패시베이션 층(230)은 포토리소그라피 또는 플라즈마 에칭에 의해서 대응하는 재분배된 패드(221)를 노출시키기 위해서 복수의 개구(openings)(231)를 추가로 가진다.
그 다음으로, 3D에 도시된 바와 같이, 복수의 관통홀(240)이 레이저 드릴링(drilling) 또는 반응이온 에칭{reactive ion etching (RIE)}에 의해서 재분배된 패드(221) 및 칩(210)을 통해서 형성된다. 만일 필요하다면, 웨이퍼 랩핑은 칩(210)의 프로바이딩(providing) 프로세스 동안에 수행되거나 생략될 수 있다. 하지만, 웨이퍼 랩핑은 또한 TSV를 형성한 후에 수행될 수 있다.
그 다음, 도 3E에서 도시된 바와 같이, 절연층(250)은 데포지션 또는 열적 산화(thermal oxidation)에 의해서 관통홀(240) 내에 형성된다. 본 구체예에서, 절연체층(250)은 칩(210)의 후방표면(212)을 전기적으로 절연시키기 위해서 후방표면(212) 위에 추가로 형성될 수 있다.
선택적으로, 도 3F에 도시된 바와 같이, 복수의 외부 패드(270)는 바람직하지만 필수적이지는 않은 관통홀(240)에 따라 칩(210)의 후방표면(212) 상에 배치된다. 또 다른 구체예에서, 메탈링(290)은 도 4에 도시된 바와 같이 관통홀(240) 내의 절연층(250) 위에 형성될 수 있다. 메탈링(290)은 대응하는 재분배된 패드(221)를 전기적으로 연결하기 위해서 관통홀(240) 내에 배치되며, 플렉서블 메탈 와이어(260)는 메탈링(290)으로부터의 스트레스에 영향을 받지 않으며 메탈링(290)과의 기계적인 본딩 연결(bonding connection)이 없다.
선택적으로, 도 3G에 도시된 바와 같이, 제2 패시베이션 층(280)이 칩(210)을 보호하기 위해서 칩(210)의 후방표면(212) 위에서 형성되며, 플렉서블 메탈 와이어(260)는 대응하는 칩(210)의 관통홀(240) 내에 배치되도록 와이어 캐필러리(wire capillary)(10)에 의해서 제공된다. 와이어(260)의 미리-결정된(pre-designed) 길이는 플렉서블 메탈 와이어(260)의 끝이 활성표면(211)에서 후방표면(212)으로 칩(260)을 통과할 수 있도록 우선 당겨지고, 후방표면(212)으로부터 돌출한다. 그런 후, 도 3H에 도시되는 바와 같이, 볼본드(ball bond)는 볼본드 기술에 의해서 플렉서블 메탈 와이어(260)의 확장된 끝에서 형성되며, 볼본드의 직경은 관통홀(240)의 직경보다도 더 크다. 적당한 결합강도 및 결합온도 하에서, 플렉서블 메탈 와이어(260)의 확장된 끝은 플렉서블 메탈 와이어(260)의 제2 터미널(262)을 형성하기 위해서 외부 패드(270) 상에 돌출되고, 결합될 것이다.
그 다음, 도 3I에 도시된 바와 같이, 또 다른 볼본드가 활성표면(211) 상의 재분배된 패드(221)에 가까운 플렉서블 메탈 와이어(260)의 미리-결정된 부분으로부터 볼본드 기술에 의해서 형성된다. 그 다음, 도 3J에서 도시된 바와 같이, 볼본드는 플렉서블 메탈 와이어(260)의 제1 터미널(261)을 형성하기 위해서 재분배된 패드(221)에 대해서 와이어 캐필러리(10)를 눌러 재분배된 패드(221)에 결합된다.
그 다음, 도 3K에 도시된 바와 같이, 플렉서블 메탈 와아어(260)은 볼본드, 즉 제1 터미널(261)의 끝으로부터 절단되어서 TSV에 플렉서블 메탈 와이어(260)를 완성한다. 모든 TSV에서 플렉서블 메탈 와이어(260)를 개별적으로 형성하기 위해서 도 3G에서 3K까지의 프로세싱 단계를 반복한다.
결국, 도 3L에 도시된 바와 같이, 웨이퍼 다이싱(dicing)의 단계는 플렉서블 메탈 와이어(260)를 배치한 후에 수행된다. 절단툴(sawing tool)(20)에 의해서, 복수의 칩(210)이 도 2에 도시된 바와 같이 개별적인 반도체 디바이스(200)를 형성하기위해서 웨이퍼로부터 분리된다.
도 5에 도시된 바와 같이, 복수의 반도체 디바이스(200)는 고-밀도의 멀티-칩 스택킹 3D 패키지를 쉽게 제조하기 위해 스택된 반도체 디바이스(200) 상에 전기적인 연결을 형성하기 위하여 반도체 디바이스(200) 위에 플렉서블 메탈 와이어(260)를 정렬, 결합, 및 스택함으로써 3D 패키지를 형성하도록 스택될 수 있다. 멀티-칩 스택킹 프로세스 동안에, 요구되는 칩의 내부에서의 추가적인 전기적 상호연결은 없다. 게다가, 칩의 스택킹이 더욱 쉬어진다.
도 6에서 도시된 바와 같이, 본 발명의 제2 구체예에서, TSV를 가지는 또 다른 반도체 디바이스가 개시된다. 반도체 디바이스(300)은 주로 칩(310), 재분배된 트레이스층(320), 패시베이션 층(330), 복수의 관통홀(340), 절연층(350), 및 복수의 플렉서블 메탈 와이어(360)로 구성된다. 칩(310)은 활성표면(311), 후방표면(312), 및 활성표면(311)에 형성된 복수의 본딩패드(313)를 가진다. 재분배된 트레이스 층(320)은 활성표면(311) 위에 형성되고, 전기적으로 본딩패드(313)에 전기적으로 연결된 복수의 재분배된 패드(321)를 포함한다. 패시베이션 층(330)은 재분배된 트레이스 층(320)을 커버하기 위해서 칩(310)의 활성표면(311) 위에 형성된다. 패시베이션 층(330)은 플렉서블 메탈 와이어(360)를 결합하기 위해서 대응하는 재분배된 패드(321)를 노출시키기 위해서 보국의 개구(331)를 추가로 가진다.
관통홀(340)은 대응하는 재분배된 패드(321)를 통해 형성되어, 활성표면(311)으로부터 후방표면(312)으로 칩(310)을 침투한다. 절연층(350)은 관통홀(340) 내에 형성된다. 바람직하게는, 절연층(350)은 칩(310)을 보호하기 위해서 칩(310)의 후방표면(312) 위에 추가로 형성된다. 각각의 플렉서블 메탈 와이어(360)는 제1 터미널(361)과 제2 터미널(362)을 구비하며, 제1 터미널(361)은 재분배된 패드(321)에 결합되고, 제2 터미널(362)의 관통홀(34)을 통과하여 칩(310)의 볼본드(312)로부터 돌출된다. 본 구체예에서, 제1 터미널(361)은 볼본드(ball bonds)이고 제2 터미널(362)은 재분배된 패드(321)에 대해서 움직일 수 있도록 연장되어, 칩(310)의 후방표면(312) 상의 패시베이션층은 제조방법을 간소화하고 제조비용을 줄이기 위해서 제거될 수 있다. 바람직하게는, 솔더페이스트(solder paste)(370)는 외부 솔더링(soldering)을 위한 플렉서블 메탈 와이어(360)의 제2 터미널(362) 상에 배치된다.
결론적으로, 본 발명에 있어서 플렉서블 메탈 와이어(360)는 활성 표면(311) 상에 제1 돌출된 터미널(361)을 형성하고, 통합된 그리고 스트레스에 대해 저항력이 있는 외부 전기단자로서 후방표면(312) 상에 제2 돌출된 터미널(362)을 형성하기 위해서 칩(310)의 관통홀(340)을 통과한다. 복수의 반도체 디바이스(300)을 적층(stacking)할 때, 고-밀도의 연결은 칩들(310) 사이 또는 칩(310)과 칩 케리어 사이에서 뛰어난 전기적 연결을 가진 적층(stacked) 반도체 디바이스(300) 사이에서 달성될 수 있다. 게다가, 제조공정 플로는 리드타임과 비용을 줄이기 위해서 단순화될 수 있다.
본 발명의 상기 상세한 설명은 이해를 돕기 위한 것이며, 본 발명을 제한하지 않는다. 본 발명의 다른 구체예들은 상기 개시의 관점에서 당업자에게는 자명한 것이다.

Claims (22)

  1. 활성표면(active surface), 후방표면(back surface), 및 상기 활성표면 위에 형성된 본딩패드(bonding pad)를 구비하는 칩(chip);
    활성표면 위에 배치되며, 상기 본딩패드에 전기적으로 연결된 재분배된(redistributed) 패드를 포함하는 재분배된 트레이스(trace) 층;
    노출된 상기 재분배된 패드를 가지고 상기 재분배된 트레이스 층을 커버하기 위해서 상기 활성표면 위에 형성되는 패시베이션(passivation) 층;
    상기 재분배된 패드를 통해서 형성되며, 상기 활성표면에서 상기 후방표면으로 칩에 침투하는 관통홀(through hole);
    상기 관통홀에 형성되는 절연층(insulation layer); 그리고
    제1 터미널 및 제2 터미널을 구비하며, 제1 터미널은 상기 재분배된 패드에 결합되고, 제2 터미널은 상기 관통홀을 통과하고, 상기 칩의 상기 후방표면으로부터 돌출하는 플렉서블 메탈 와이어(flexible metal wire);
    로 구성되는 TSV(Through Silicon Via)를 구비하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 절연층은 상기 칩의 후방표면 위에 추가로 형성되는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 터미널은, 상기 제1 터미널이 상기 활성표면으로부터 돌출하는 방식으로, 직경이 상기 관통홀의 직경보다 큰 볼본드(ball bond)인 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 제2 터미널은 또한 볼본드(ball bond)인 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  5. 제4항에 있어서, 상기 반도체 디바이스는 상기 칩의 상기 후방표면 위에 배치되는 상기 관통홀에 대응하는 외부 패드를 추가로 포함하고, 상기 제2 터미널은 상기 외부패드에 돌출하여 결합되는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 패시베이션 층은, 직경이 상기 플렉서블 메탈 와이어의 제1 터미널을 본딩(bonding)하기 위한 상기 관통홀의 직경보다도 큰 상기 재분배된 패드와 함께 정렬된 개구(opening)을 가지는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 반도체 디바이스는 상기 재분배된 패드에 전기적으로 연결된 상기 관통홀 내의 상기 절연층 위에 배치된 메탈링(metal ring)를 추가로 포함하는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  8. 제7항에 있어서, 상기 플렉서블 메탈 와이어는 상기 메탈링과 기계적인 본딩연결(bonding connection)을 가지고 있지 않은 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  9. 제1항에 있어서, 상기 반도체 디바이스는 상기 플렉서블 메탈 와이어의 제2 터미널 위에 배치된 솔더 페이스트(solder paste)를 포함하는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  10. 제1항에 있어서, 상기 플렉서블 메탈 와이어의 제2 터미널은 연장되어 상기 재분배된 패드에 대해 움직일 수 있는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  11. 제1항에 있어서, 상기 칩은 상기 관통홀에 인접하지만 노출되지는 않는 단면을 구비하는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스.
  12. 활성표면(active surface), 후방표면(back surface), 및 상기 활성표면 위에 본딩패드(bonding pad)를 구비하는 칩(chip)을 제공하는 단계;
    상기 본딩패드에 전기적으로 연결된 재분배된 패드를 포함하며, 상기 칩의 상기 활성표면 위에 재분배되는 트레이스 층을 배치하는 단계;
    노출된 상기 재분배된 패드를 가지고 상기 재분배된 트레이스 층을 커버하기 위해서 상기 활성표면 위에 패시베이션(passivation) 층을 형성하는 단계;
    상기 재분배된 패드를 통하여 관통홀(through hole)을 형성하고, 상기 칩을 상기 활성표면으로부터 상기 후방표면으로 상기 칩을 침투하는 단계;
    상기 관통홀 내에 절연층을 형성하는 단계; 그리고,
    상기 칩 내에 플랙서블 메탈 와이어(flexible metal wire)를 배치하는 단계로 구성되며,
    상기 플렉서블 메탈 와이어는 제1 터미널과 제2 터미널을 구비하며, 상기 제1 터미널은 상기 재분배된 패드에 본딩되고, 상기 제2 터미널은 상기 관통홀을 통과하여 상기 칩의 상기 후방표면으로부터 돌출하는 것을 특징으로 하는, TSV를 구비하는 반도체 디바이스 제조방법.
  13. 제12항에 있어서, 상기 패시베이션 층은 상기 칩의 상기 후방표면 위에 추가로 형성되는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  14. 제12항에 있어서, 상기 제1 터미널은, 상기 제1 터미널이 상기 활성표면으로부터 돌출하는 방식으로 직경이 상기 관통홀의 직경보다 큰, 볼본드(ball bond)인 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  15. 제14항에 있어서, 상기 제2 터미널 또한 볼본드인 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  16. 제15항에 있어서, 상기 반도체 디바이스 제조방법은 상기 칩의 상기 후방표면 위에 상기 관통홀에 대응하는 외부패드를 배치하는 단계를 추가로 포함하며, 상기 제2 터미널은 상기 외부패드에 돌출하여 결합되는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  17. 제12항에 있어서, 상기 패시베이션 층은, 상기 플렉서블 메탈 와이어의 상기 제1 터미널을 결합하기 위해서 직경이 상기 관통홀의 직경보다 큰 상기 재분배된 패드와 함께 정렬되어 있는 오프닝(opening)을 가지는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  18. 제12항에 있어서, 상기 반도체 디바이스의 제조방법은 상기 재분배된 패드에 전기적으로 연결하기 위해서 상기 관통홀의 내부의 상기 절연층 위에 메탈링을 배치하는 단계를 추가로 포함하는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  19. 제18항에 있어서, 상기 플렉서블 메탈 와이어는 상기 메탈링과 기계적인 본딩연결을 가지고 있지 않은 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  20. 제12항에 있어서, 상기 반도체 디바이스 제조방법은 상기 플렉서블 메탈 와이어의 상기 제2 터미널 위에 솔더 페이스트(solder paste)를 배치하는 단계를 추가적으로 포함하는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  21. 제12항에 있어서, 상기 플렉서블 메탈 와이어의 상기 제2 터미널은 연장되어서 상기 재분배된 패드에 대해서 움직일 수 있는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
  22. 제12항에 있어서, 상기 칩은 웨이퍼로부터 제조되고, 상기 플렉서블 메탈 와이어를 배치한 후에 상기 칩을 단일화(singulate)하기 위해서 웨이퍼 다이싱의 단계를 추가로 포함하는 것을 특징으로 하는 TSV를 구비하는 반도체 디바이스 제조 방법.
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