KR20010060208A - 적층형 반도체 디바이스 - Google Patents

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KR20010060208A
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마찌다 가쯔히꼬
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Abstract

복수개의 적층형 반도체 칩을 포함하는 적층형 반도체 디바이스에 관한 것으로서, 각각의 반도체 칩은 반도체 칩의 전면으로부터 후면으로 관통하는 관통 전극과, 전면에 형성된 제1 전극과, 후면에 형성된 제2 전극과, 그리고 관통 전극을 통해 제1 전극과 제2 전극을 선택적으로 접속시키기 위해 전면과 후면에 형성된 와이어링을 포함하며, 인접한 두 개의 적층형 반도체 칩에 대해 하부 반도체 칩의 제1 전극은 상부 반도체 칩의 제2 전극과 인접한다.

Description

적층형 반도체 디바이스{STACKED SEMICONDUCTOR DEVICE}
본 발명은 적층형 반도체 디바이스(예로서 3차원 LSI), 특히 적층될 적층가능한 반도체 칩을 상호 전기 접속시키기 위한 구조물에 관한 것이다.
본 발명은 35 USC 119에 우선권이 있으며, 1999년 10월 26일자 출원된 일본국 특허출원 헤이 11(1999)-304040호와 관련되어 있으며, 본 발명에서는 그 내용을 전체 참조하고 있다.
현재 복수개의 반도체 칩(LSI 칩)을 결합시키고 또 이들을 와이어 본딩방법을 이용하여 회로기판에 접속시키는 복합 반도체 디바이스 또는 모듈은 보다 큰 기능을 위한 요구를 충족시키기 위해 통상 사용되고 있다.
그러나 그와 같은 디바이스는 칩을 접속시키는 와이어링의 길이에 따라서 복수개의 반도체 칩에 전송된 신호를 지연시킬 수 있으므로 반도체 칩의 작동속도의 향상에 충분히 보조를 맞추지 못하고 있는 실정이다.
이러한 문제에 대해서 복합 반도체 디바이스의 와이어링을 가급적 짧게 하는 것이 효과적인 방법이다. 이에 따라서 와이어 본딩방법 대신에 플립-칩(flip-chip)본딩방법을 채택하여 반도체 칩의 전극을 회로기판에 직접 접속시키는 것이 일반적이다.
그러나 반도체 칩 사이의 신호는 회로기판을 통하여 전송되기 때문에, 플립-칩 본딩 디바이스에서도 신호전송은 지연될 가능성이 있다.
이 문제의 해결방안으로서, 반도체 칩을 서로에 대해 적층하여 형성한 반도체 디바이스가 통상 3차원(3 dimensional) LSI(예로서 일본국 특허출원 헤이 5(1993)-63137호 참조)로서 통상 알려져 있다.
그와 같은 적층형 반도체 디바이스에 있어서, 반도체 칩은 다음과 같은 방식으로 상호 접속된다. 먼저, 관통 홀(through hole)을 반도체 칩에 부분적으로 형성하고, 관통 홀에 도전성 재료를 충전하여 관통 전극을 형성하여 반도체 칩의 전후면에 노출시킨다. 관통 전극은 단부면 상에서 범프(bump) 전극(돌출 전극) 또는 패드 전극을 규정한다. 다음에, 한 반도체 칩의 범프(패드) 전극을 다른 반도체 칩의 전극에 인접시켜 두 개의 칩을 상호 접속시킨다.
그러나 종래의 적층형 반도체 칩은 다음과 같은 단점을 갖고 있다.
①적층형 반도체 칩은 서로의 상부에 놓이는 관통 전극의 열을 통해 서로 접속되어 단지 하나의 신호만이 하나의 관통 전극의 열을 통해 전송될 수 있다. 이것은 반도체 칩을 접속시키기 위한 와이어링의 디자인 융통성을 저해한다.
②적층형 반도체 칩의 전극은 요구된 기능에 따라서 필요한 구역에만 형성되기 때문에, 전극의 배열은 모든 반도체 디바이스에 대해 디자인해야 한다. 이것은 다양한 종류의 적층형 반도체 디바이스를 제조할 때 생산효율을 저하시킨다.
본 발명은 상기한 조건을 고려하여 개발한 것으로서, 반도체 칩의 접속을 위한 와이어링 디자인에서 향상된 융통성을 갖는 적층형 반도체 칩을 제공하는 것이다. 적층형 반도체 칩의 각각에 관통 전극과 범프 또는 패드 전극을 별도로 형성하고, 또 임의의 와이어링 패턴을 통해 전극을 서로에 대해 선택적으로 접속시킴으로써 모든 반도체 디바이스에 대해 반도체 칩 사이를 접속시키는 전극의 배열을 변경할 필요가 없게 된다. 이에 따라서 다양한 종류의 적층형 반도체 디바이스의 제조시에 생산효율이 향상된다.
본 발명은 복수개의 적층형 반도체 칩을 포함하는 적층형 반도체 디바이스를 제공하는데, 각각의 반도체 칩은 반도체 칩의 전면으로부터 후면으로 관통하는 관통 전극과, 전면에 형성된 제1 전극과, 후면에 형성된 제2 전극과, 그리고 관통 전극을 통해 제1 전극과 제2 전극을 선택적으로 접속시키기 위해 전면과 후면에 형성된 와이어링을 포함하며, 인접한 두 개의 적층형 반도체 칩에 대해 하부 반도체 칩의 제1 전극은 상부 반도체 칩의 제2 전극과 인접한다.
본 발명의 상기 및 기타 목적은 하기의 발명의 상세한 설명에서 더욱 쉽게 이해될 것이다. 그러나 본 발명의 바람직한 실시예를 기술한 상세한 설명 및 특정 예는 단지 예시하기 위한 것으로서, 본 발명의 정신과 영역 내에서는 각종 변경 및 수정이 가능함을 당업자는 이해할 것이다.
도 1은 본 발명의 적층형 반도체 디바이스를 구성하는 제 1 실시예에 따른 반도체 칩의 사시도,
도 2는 도 1의 반도체 칩을 후면에서 본 사시도,
도 3은 도 1의 반도체 칩의 주요부의 확대 단면도,
도 4는 동일 구조의 반도체 칩이 적층된 도 1의 반도체 칩의 단면도,
도 5는 동일 구조의 반도체 칩이 적층된 도 1의 반도체 칩의 단면도,
도 6은 본 발명의 적층형 반도체 디바이스를 구성하는 제 2 실시예에 따른 반도체 칩의 사시도,
도 7은 도 6의 반도체 칩을 후면에서 본 사시도,
도 8은 본 발명의 반도체 디바이스를 구성하는 제 3 실시예에 따른 반도체 칩의 사시도,
도 9는 도 8의 반도체 칩을 후면에서 본 사시도.
<도면의 주요부분에 대한 부호의 설명>
1, 21, 31, 41 : 반도체 칩
2, 2a, 2b, 22a, 22b : 관통 전극
3,3a,3b,23a,23b,33,43 : 범프 전극
4,4a,4b,24a,24b,34,44 : 패드 전극
5a,5b,5c,5d,25a,25c,25d : 와어어링 패턴
6 : 절연막
7 : 보호막
본 발명의 적층형 반도체 디바이스에서 각각의 제1 및 제2 전극은 소정의배열 패턴으로 배열된 복수개의 전극을 포함한다. 소정의 배열 패턴은 특히 매트릭스 패턴이다. 제1 전극은 범프 전극(돌출 전극)이고, 제2 전극은 패드 전극이다.
본 발명에 사용된 반도체 칩은 Si, GaAs, CdTe 등의 반도체 기판으로 구성된 LSI 칩 또는 IC 칩이며, 이 위에 원하는 회로 패턴이 형성된다.
제1 및 제2 전극은 Al, Cu, Au, Cr, In, Sn, Sn/Pb 합금, Sn/Ag 합금 등으로 구성된다.
이하 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 그러나 본 발명은 그에 제한되지 않는다. 본 명세서에서 "접속"과 "접속부"는 각각 "전기적 접속"과 "전기적 접속부"를 의미한다.
실시예 1
본 발명의 제 1 실시예를 도 1-5를 참조하여 설명한다.
도 1은 본 발명의 적층형 반도체 디바이스를 구성하는 반도체 칩을 전면에서 본 사시도이고, 도 2는 후면에서 본 사시도이며, 도 3은 주요부의 확대 단면도이다.
도 1-3에 도시된 바와 같이, 적층형 반도체 디바이스(비도시)를 구성하는 반도체 칩(1)은 반도체 칩(1)을 관통하는 관통 전극(2)과, 반도체 칩(1)의 전면에 제공된 범프 전극(3: 제1 전극)과, 반도체 칩(1)의 후면에 제공된 패드 전극(4: 제 2 전극)과, 그리고 관통 전극(2)을 통해 범프 전극(3)과 패드 전극(4)을 선택적으로 접속시키기 위해 각각 반도체 칩(1)의 전면과 후면에 제공된 와이어링 패턴(5a, 5b)을 포함한다.
본 발명에서 적층형 반도체 디바이스를 구성하는 반도체 칩은 상기와 같이 형성한다.
다음에, 반도체 칩을 적층함으로써 하부 반도체 칩에 형성된 범프 전극을 상부 반도체 칩에 형성된 패드 전극에 인접시킨다. 즉 하부 반도체 칩과 상부 반도체 칩을 상호 접속시킨다.
도 3에 도시된 바와 같이, 반도체 칩(1)의 전면에 있는 범프 전극(3)과 그 후면에 있는 패드 전극(4)은 서로에 대해 정반대의 위치에 형성되어 있다.
관통 전극(2)은 범프 전극(3) 및 패드 전극(4)과 분리되어 있다. 관통 전극(2)은 범프 전극(3)과 패드 전극(4)에 직접 접속되지 않고, 와이어링 패턴(5a, 5b)을 통해 접속된다.
도 3의 좌측은 관통 전극(2)을 통한 패드 전극(4)과 범프 전극(3) 사이의 접속을 보여주는데, 와이어링 패턴(5a)은 패드 전극(4)과 관통 전극(2) 사이에 형성되어 있고, 와이어링 패턴(5b)은 범프 전극(3)과 관통 전극(2) 사이에 형성되어 있다.
후술하겠지만, 와이어링 패턴(5a, 5b)을 형성하는 위치는 적층형 반도체 칩의 와이어링의 원하는 디자인에 따라서 결정된다. 따라서 와이어링 패턴(5a, 5b)은 도 3에 도시된 바와 같이 배열될 필요는 없다.
도 3에서 도면 부호 (6)은 반도체 칩(1)을 관통 전극(2), 범프 전극(3), 패드 전극(4) 및 와이어링 패턴(5a,5b)으로부터의 접속을 차단하는 절연막이다. 도면 부호 (7)은 반도체 칩(1)을 위한 보호막이다.
보호막(7)은 범프 전극(3)과 패드 전극(4)을 형성하기 위한 구역을 제외하고는 전극(3,4)이 노출되도록 반도체 칩(1)의 전면과 후면에 제공되어 있다.
범프 전극(3)은 도 1에 도시된 바와 같이 반도체 칩(1)의 전면에서 어떠한 피치를 갖는 매트릭스에 배열되어 있고, 패드 전극(4)은 도 2에 도시된 바와 같이 반도체 칩(1)의 후면에서 매트릭스에 또한 배열되어 있다.
도 4와 5를 참조하여 도 1-3의 반도체 칩이 어떻게 적층되고 접속되는지 설명한다.
도 4에 도시된 바와 같이, 동일한 구조와 배열을 갖는 반도체 칩(1)과 반도체 칩(21)을 적층한다. 이 경우에 반도체 칩(1)의 패드 전극(4a)으로부터 입력되는 신호는 반도체 칩(21)의 관통 전극(22a)에 전송된다.
이 경우에 반도체 칩(1)의 패드 전극(4a)과 범프 전극(3a)은 도전시킬 필요가 없다. 따라서 패드 전극(4a)과 관통 전극(2a)은 와이어링 패턴(5a)을 통해 접속되고, 관통 전극(2a)과 범프 전극(3a)은 와이어링 패턴(5b)을 통해 접속된다.
반도체 칩(1)에 적층된 반도체 칩(21)에서, 반도체 칩(1)의 범프 전극(3a)에 인접하는 패드 전극(24a)은 와이어링 패턴(25a)을 통해 관통 전극(22a)에 접속된다.
반도체 칩(1)의 범프 전극(3a,3b)과 반도체 칩(21)의 패드 전극(24a,24b)은 전극 재료를 가열하여 용융시키고, 고상 확산(solid phase diffusion)을 위해 표면 베리어 막을 외력에 의해 파괴시키거나 또는 프레스 본딩을 위해 칩 사이에 충전된 수지를 경화시키고 수축시킴으로써 서로 점착시킨다.
상기한 바와 같이 적층하고 접속함으로써 반도체 칩(1) 아래에 위치한 다른 반도체 칩(비도시) 또는 회로기판으로부터 패드 전극(4a)으로의 입력 신호는 와이어링 패턴(5a), 관통 전극(2a), 와이어링 패턴(5b), 범프 전극(3a), 패드 전극(24a) 및 와이어링 패턴(25a)을 통해 상부 반도체 칩(21)의 관통 전극(22a)으로 전송된다. 관통 전극(22a)으로 전송된 신호는 회로(비도시)를 통해 반도체 칩(21)의 내부 회로(비도시)로 다시 전송된다.
도 5는 적층되고 접속된 반도체 칩을 도시한 것으로서, 다른 신호가 하부 반도체 칩(1)의 패드 전극(4a,4b)에 각각 입력된다.
패드 전극(4a)으로의 입력 신호는 도 4의 경우와 유사한 방식으로 와이어링 패턴(5a), 관통 전극(2a), 와이어링 패턴(5b), 범프 전극(3a), 패드 전극(24a) 및 와이어링 패턴(25a)을 통해 상부 반도체 칩(21)의 관통 전극(22a)으로 전송된다.
반면에 패드 전극(4b)으로의 입력 신호는 와이어링 패턴(5c), 관통 전극(2b), 와이어링 패턴(5d), 범프 전극(3b), 패드 전극(24b), 와이어링 패턴(25c), 관통 전극(22b) 및 와이어링 패턴(25b)을 통해 상부 반도체 칩(21)의 범프 전극(23a)으로 전송되고, 다시 그에 적층된 반도체 칩(비도시)으로 전송된다.
즉 본 발명에 있어서, 전극은 반도체 칩의 접속용으로의 사용여부에 관계없이 어떠한 패턴(예로서 매트릭스 패턴)으로 배열되고, 와이어링 패턴은 반도체 칩의 접속에 필요한 전극 사이에만 형성된다.
이에 따라서 반도체 칩의 접속을 위한 와이어링의 디자인은 더욱 융통성을 갖게 된다. 또한 모든 반도체 디바이스에 대해 반도체 칩을 접속시키는 전극의 배열에서 철저한 변경이 요구되지 않는다. 따라서 다양한 종류의 적층형 반도체 디바이스의 제조시에 생산효율이 향상되는 것이다.
실시예 2
본 발명의 제2 실시예를 도 6 및 7을 참조하여 설명한다.
도 6은 본 발명의 반도체 디바이스를 구성하는 반도체 칩(31)을 전면에서 본 사시도이고, 도 7은 후면에서 본 사시도이다.
도 6에 도시된 바와 같이, 범프 전극(33)은 어떠한 피치를 갖는 칩의 주변을 따라 반도체 칩(31)의 전면에 배열되어 있다.
도 7에 도시된 바와 같이, 패드 전극(34)은 전면에 배열된 범프 전극(33)과 정반대의 위치에서 반도체 칩(31)의 후면에 배열되어 있다. 즉 매트릭스에 배열된 전극을 포함하는 도 1 및 2에 도시된 제 1 실시예의 반도체 칩(1)과 대조적으로 도 6 및 7에 도시된 반도체 칩(31)은 그 주변부에만 형성된 전극을 포함한다. 그 외의 다른 구조는 제1 실시예(도 3)의 반도체 칩(1)의 구조와 동일하다.
실시예 3
본 발명의 제3 실시예를 도 8 및 9를 참조하여 설명한다.
도 8은 본 발명의 반도체 디바이스를 구성하는 반도체 칩(41)을 전면에서 본 사시도이고, 도 9는 후면에서 본 사시도이다.
도 8 및 9에 도시된 반도체 칩(41)은 도 1 및 2에 도시된 제1 실시예의 반도체 칩(1)에서 접속에 불필요한 전극을 매트릭스 전극으로부터 제거한 방식으로 배열되어 있다. 그 외의 다른 구조는 제1 실시예(도 3)의 반도체 칩(1)의 구조와 동일하다.
도 8 및 9에 도시된 반도체 칩(41)은 적층에 의해 제 1 실시예의 반도체 칩(1)에 접속될 수 있도록 배열된 전극을 포함한다.
상기한 바와 같이, 제1 실시예는 매트릭스에 전극을 배열하고 있고, 제2 실시예는 반도체 칩의 주변부에 전극을 형성하고 있으며, 제 3 실시예는 임의의 소요위치에 전극을 형성하고 있다.
전극배열이 상기한 바와 같이 표준화되면, 본 발명의 장점은 더욱 의미 있어진다. 즉 표준 전극배열이 설립되면, 다른 공급업체로부터 구입한 각종 반도체 칩에서 전극의 배열은 서로에 대해 일관성을 가질 것이다.
따라서 의도한 적층형 반도체 디바이스는 다른 공급업체에 의해 제조된 복수개의 반도체 칩에 원하는 와이어링을 형성하고 또 칩을 적층함으로써만 얻을 수 있는 것이다.
또한 적층될 반도체 칩의 조합은 쉽게 변경할 수 있기 때문에, 다른 기능을 갖는 적층형 반도체 디바이스를 유용하게 생산할 수 있다.
본 발명에 따라서, 반도체 칩의 접속을 위한 와이어링의 디자인은 더욱 융통성을 갖게되며, 모든 반도체 디바이스에 대해 전극배열의 철저한 변경이 요구되지 않는다. 따라서 다양한 종류의 적층형 반도체 디바이스의 제조시에 생산효율이 향상된다.
본 발명에 따라서, 반도체 칩의 접속을 위한 와이어링의 디자인은 더욱 융통성을 갖게되며, 모든 반도체 디바이스에 대해 전극배열의 철저한 변경이 요구되지 않는다. 따라서 다양한 종류의 적층형 반도체 디바이스의 제조시에 생산효율이 향상된다.

Claims (4)

  1. 적층형 반도체 디바이스에 있어서,
    복수개의 적층형 반도체 칩을 포함하되, 각각의 반도체 칩은 반도체 칩의 전면으로부터 후면으로 관통하는 관통 전극, 상기 전면에 형성된 제1 전극, 상기 후면에 형성된 제2 전극, 및 상기 관통 전극을 통해 상기 제1 전극과 상기 제2 전극을 선택적으로 접속시키기 위해 상기 전면과 상기 후면에 형성된 와이어링 패턴을 포함하며, 인접한 두 개의 적층형 반도체 칩에 대해 하부 반도체 칩의 제1 전극은 상부 반도체 칩의 제2 전극과 인접하는 것을 특징으로 하는 적층형 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 및 제2 전극의 각각은 소정의 배열 패턴으로 배열된 복수개의 전극을 포함하는 것을 특징으로 하는 적층형 반도체 디바이스.
  3. 제2항에 있어서, 상기 소정의 배열 패턴은 매트릭스 패턴인 것을 특징으로 하는 적층형 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 전극은 범프(bump) 전극이고, 상기 제2 전극은 패드(pad) 전극인 것을 특징으로 하는 적층형 반도체 디바이스.
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