KR101061867B1 - 금속성 패드를 비아 위에 형성한 마이크로전자 요소 - Google Patents

금속성 패드를 비아 위에 형성한 마이크로전자 요소 Download PDF

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KR101061867B1
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semiconductor element
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electrically connected
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베이그 오가네시안
일야스 모하메드
크레이그 미셀
벨가셈 하바
피유시 사발리아
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테세라 리써치 엘엘씨
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Abstract

마이크로전자 유닛, 상호접속용 기판, 및 마이크로전자 유닛을 제조하는 방법을 제시한다. 마이크로전자 유닛은, 다수의 능동 반도체 소자를 내부에 포함하는 반도체 요소를 포함할 수 있다. 반도체 요소는 뒷면으로부터 반도체 요소를 일부 통해 앞면 쪽으로 연장된 제1 개구와 하나 이상의 제2 개구를 포함한다. 마이크로전자 유닛은 제1 개구 내의 반도체 요소의 표면 위에 위치하는 유전체 영역을 포함한다. 마이크로전자 유닛은 전도성 비아에 각각 전기적으로 접속되고 구멍 내에서 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부를 포함할 수 있다. 일례로, 하나 이상의 전도성 상호접속부는 제1 개구 및 하나 이상의 제2 개구 내에서 연장할 수 있으며, 전도성 상호접속부는 반도체 요소의 앞면에서 노출된 상단 면을 갖는 전도성 패드와 전기적으로 접속된다.

Description

금속성 패드를 비아 위에 형성한 마이크로전자 요소{MICROELECTRONIC ELEMENTS HAVING METALLIC PADS OVERLYING VIAS}
본 발명은 마이크로전자 소자의 패키징에 관한 것으로서, 특히 반도체 소자의 패키징에 관한 것이다.
마이크로전자 요소(microelectronic element)는 일반적으로 실리콘이나 갈륨 비소 등의 반도체 재료로 구성된, 일반적으로 다이(die) 또는 반도체 칩이라고 부르는 얇은 슬래브(slab)로 이루어진다. 반도체 칩은 개별의 패키지화된 유닛으로서 제공되는 것이 일반적이다. 일부 유닛의 설계에서는, 반도체 칩을 기판 또는 칩 캐리어에 실장하고, 그것을 인쇄회로기판 등의 회로판 위에 장착한다.
반도체 칩의 제1 면(예를 들어, 앞면)에 능동 회로(active circuitry)를 제조한다. 능동 회로에의 전기적 접속을 용이하게 하기 위해, 반도체 칩의 해당 면에 본딩 패드(bond pad)를 제공한다. 본딩 패드는 다이의 에지부 주변에 또는 많은 메모리 소자에서와 같이, 다이의 중심에 규칙적으로 배열해서 배치되는 것이 전형적이다. 본딩 패드는 구리나 알루미늄 등의 전도성 금속(conductive metal)을 대략 0.5㎛의 두께로 해서 구성하는 것이 일반적이다. 본딩 패드는 단일의 금속 층 또는 다수의 금속 층을 포함할 수 있다. 본딩 패드의 크기는 소자의 타입에 따라 달라지지만, 한 변의 길이가 수십 내지 수백 미크론이 될 것이다.
반도체 칩의 제1 면과 반대 방향을 향하는 제2 면(예를 들어, 뒷면)에 본딩 패드를 연결하기 위해 쓰루 실리콘 비아(through-silicon via: TSV)를 사용한다. 종래의 비아(via)는 반도체 칩을 관통하는 홀(hole)과 이 홀을 통해 제1 면에서 제2 면으로 연장하는 전도성 재료를 포함한다. 본딩 패드는 비아에 전기적으로 접속되어 반도체 칩의 제2 면 상의 전도성 요소와 본딩 패드 간의 연결이 가능하도록 한다.
통상적인 TSV 홀은 제1 면에서 능동 회로를 포함하는 데에 사용될 수 있는 부분이 줄일 수 있다. 능동 회로용으로 사용할 수 있는 제1 면에서의 이용가능한 공간이 줄어들기 때문에, 반도체 칩을 생산하는 데에 필요한 실리콘의 양이 증가하고, 이에 따라 반도체 칩의 비용이 증가할 수 있다.
종래의 비아는 내부에서의 응력 분산(stress distribution)이 최적으로 되지 않는다는 것과 반도체 칩과 반도체 칩이 접착된 구조 사이의 열팽창 계수(CTE: coefficient of thermal expansion)의 부정합(mismatch)에 기인하여, 그 신뢰성에 문제가 있다. 예를 들어, 반도체 칩 내의 전도성 비아가 상대적으로 얇고 딱딱한 유전성 재료에 의해 절연되어 있으면, 비아 내에 상당한 응력이 생길 것이다. 또한, 반도체 칩을 폴리머 기판의 전도성 요소에 접착하는 경우, 반도체 칩과 기판의 더 높은 CTE를 갖는 구조 사이의 전기적 접속은 CTE 부정합에 의한 응력의 영향을 받게 될 것이다.
칩의 물리적인 구성에서는 크기가 중요한 고려사항이다. 휴대형 전자 장치의 개발로 인해 더 작은 물리적 구성을 갖는 칩에 대한 요구가 많아지고 있다. 예를 들어, "스마트 폰"이라고 부르는 장치는 강력한 데이터 처리장치, 메모리, 및 고해상도 디스플레이와 관련 이미지 처리용 칩을 가진, 지구 위치 확인 시스템 수신기(global positioning system receiver), 전자 카메라 및 근거리 통신망 접속과 같은 보조 장치를 집적한 것이다. 이러한 장치는 포켓 크기의 장치로, 풀 해상도 비디오(full-resolution video), 내비게이션, 전자 금융 등의 엔터테인먼트와 풀 인터넷 접속(full internet connectivity)과 같은 능력을 제공할 수 있다. 복합의 휴대형 장치는 수많은 칩을 작은 공간에 포함시켜야 한다. 또한, 일부의 칩은 많은 입력 및 출력 접속, 일반적으로 "I/O"라 부르는 접속을 갖는다. 이들 I/O는 다른 칩의 I/O와 상호접속되어야 한다. 이러한 상호접속(interconnection)은 거리가 짧아야 하고 낮은 임피던스를 유지하여야 신호 전파 지연을 최소로 할 수 있다. 상호접속을 형성하는 구성요소는 조립체의 크기를 많이 증가시키지 않아야 한다. 인터넷 검색 엔진에서 사용되는 것과 같은 데이터 서버와 같은 다른 애플리케이션에서도 이러한 것이 요구된다. 예를 들어, 복합 칩들 사이의 상호접속이 거리가 짧고 낮은 임피던스를 갖는 구조는 검색 엔진의 대역폭을 증가시키고 전력 소모를 감소시킬 수 있다.
반도체 비아 형성 및 상호접속에 의한 진보에도, 여전히 전기적 상호접속의 신뢰성을 강화하면서 반도체 칩의 크기를 감소시키기 위한 개선의 필요성이 존재한다. 본 발명의 이러한 속성은 이하에 설명하는 마이크로전자 패키지의 구성에 의해 달성된다.
본 발명의 관점에 의하면, 마이크로전자 유닛(microelectronic unit)은, 앞면(front surface) 및 앞면으로부터 떨어져 있는 뒷면(rear surface)을 갖는 반도체 요소를 포함한다. 반도체 요소는 내부에 다수의 능동 반도체 소자를 포함할 수 있다. 반도체 요소는 앞면에서 노출된 상단 면(top surface) 및 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad)를 포함한다. 반도체 요소는 뒷면으로부터 반도체 요소의 일부를 통해 앞면 쪽으로 연장되어 있는 제1 개구를 포함할 수 있다. 반도체 요소는 제1 개구로부터 전도성 패드의 적어도 바닥 면까지 연장되어 있는 제2 개구를 포함할 수 있다.
마이크로전자 유닛은 또한 하나 이상의 제2 개구 내에서 연장하며, 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via)를 포함할 수 있다. 마이크로전자 유닛은 또한 제1 개구 내의 반도체 요소의 표면 위에 위치하며, 전도성 비아로부터 연장하며 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region)을 포함한다. 일실시예에서, 구멍은 원통형 또는 원뿔대 형상 중의 하나의 형태를 가질 수 있다.
마이크로전자 유닛은 또한 전도성 비아에 각각 전기적으로 접속되고 구멍 내에서 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect)를 포함할 수 있다. 마이크로전자 유닛은 또한 외부 요소와의 상호접속을 위해 노출된 하나 이상의 전도성 콘택을 포함할 수 있다. 이 전도성 콘택은 전도성 상호접속부에 각각 전기적으로 연결되며, 제1 개구 내의 반도체 요소의 일부와, 앞면 및 뒷면 사이에서 반도체 요소의 두께 방향인 수직 방향으로 정렬될 수 있다.
일례로, 단일의 활성 반도체 영역은 다수의 능동 반도체 소자를 포함할 수 있다. 일례로, 다수의 활성 반도체 영역은 다수의 능동 반도체 소자의 일부를 각각 포함할 수 있다. 일례로, 유전체 영역은 컴플라이언트(compliant) 특성을 가질 수 있다. 일례로, 제1 개구는 뒷면에 따른 가로 방향에서의 제1 폭(width)을 가지며, 전도성 콘택 중의 적어도 하나는 가로 방향에서의 제2 폭을 가지며, 제1 폭은 제2 폭보다 크다. 일례로, 다수의 전도성 상호접속부는 제1 개구 내에서 연장하며, 제1 개구와 맞닿으며 반도체 요소의 앞면에서 노출된 전도성 패드에 전도성 상호접속부를 전기적으로 접속하는 제2 개구 내에서 다수의 비아(via)가 연장되어 있다.
일례로, 제1 개구는 뒷면에 따른 제1 가로 방향에서의 제1 폭을 가지며, 제1 개구는 제1 가로 방향을 횡단하는 뒷면에 따른 제2 가로 방향에서의 길이(length)를 가지며, 길이는 폭보다 크다. 일례로, 제1 개구는 채널형으로 형성될 수 있다. 일례로, 제1 개구는 다수의 제1 개구이며, 제1 개구의 적어도 일부는 단일의 구멍과 구멍 내에서 연장하는 단일의 전도성 상호접속부를 각각 가질 수 있다. 일례로, 전도성 콘택은 평평하고 얇은 부재(thin flat member)를 포함할 수 있다. 일례로, 마이크로전자 유닛은 전도성 콘택의 표면에 노출된 전도성 결합 재료(conductive bond material)를 포함할 수 있다.
일례로, 마이크로전자 유닛은 전도성 콘택과 전도가능하게 연결된 기판 콘택이 제공된 기판을 포함할 수 있다. 일례로, 마이크로전자 유닛은 유전체 영역의 위에 위치하며 결합 재료의 각각의 영역을 분리시키는 폴리머 층을 포함할 수 있다. 일례로, 하나 이상의 전도성 콘택은 뒷면에 의해 정해지는 평면 위로 노출된 표면을 가질 수 있다. 일례로, 유전체 영역의 표면은 뒷면에 의해 정해지는 평면 위로 연장될 수 있다.
일례로, 제2 개구는 제1 개구와 제2 개구가 맞닿는 지점의 제2 개구의 폭을 넘는 전도성 패드의 바닥 면에서 폭을 가질 수 있다. 일례로, 제2 개구 내에서 유전체 층의 안으로 연장하는 제2 개구는 제2 개구의 윤곽과 일치하지 않으며, 비아는 제2 개구의 윤곽과 일치하지 않도록 해도 된다. 일례로, 하나 이상의 전도성 콘택은 전도성 콘택에 외부의 부하가 인가될 때에, 반도체 요소의 앞면에 대해 이동이 가능하게 되어 있다.
일례로, 전도성 상호접속부는 구멍 내의 안쪽 면 위의 전도성 층과, 구멍 내의 전도성 층 위의 유전체 층을 포함할 수 있다. 일례로, 구멍은 제1 구멍이며, 제2 개구는 안쪽 면 위에 제2 유전체 영역을 포함하며, 제2 유전체 영역은 제2 구멍을 가지며, 하나 이상의 비아는 제2 구멍 내에서 연장할 수 있다. 일례로, 제2 구멍은 원통형 또는 원뿔대 형태 중 하나 이상의 형상을 가질 수 있다. 일례로, 제1 구멍의 폭은 제1 구멍과 제2 구멍이 맞닿는 제2 구멍의 폭에 대해 계단형으로 변화될 수 있다.
일례로, 전도성 패드는 전도성 비아의 각각의 위에 적어도 부분적으로 위치할 수 있다. 일례로, 전도성 비아는 전도성 패드의 각각의 바닥 면과 접할 수 있다. 일례로, 제2 개구는, 전도성 패드의 바닥 면과 대향하는 상부 면 및 제2 개구의 상부 면과 전도성 패드의 바닥 면 사이로 연장하는 안쪽 면을 가지며, 제2 개구는 제1 개구와 제2 개구가 맞닿는 제1 개구의 폭을 넘는, 상부 면과 안쪽 면이 맞닿는 상부 직경을 가질 수 있다. 일례로, 마이크로전자 유닛은 반도체 요소의 앞면에 부착된 덮개(lid) 부재를 포함할 수 있다. 일례로, 마이크로전자 조립체는 제1 마이크로전자 유닛 및 제2 마이크로전자 유닛을 포함하며, 제1 마이크로전자 유닛은 제2 마이크로전자 유닛과 적층되고, 반도체 요소는 서로 전기적으로 접속되어 있다. 일례로, 각각의 패드의 바닥 면의 적어도 일부는 제2 개구 내에서 연장될 수 있으며, 하나 이상의 전도성 비아는 각각의 패드의 바닥 면과 접하여 증착될 수 있다.
본 발명의 특징에 의하면, 상호접속용 기판(interconnection substrate)은, 앞면(front surface) 및 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가진 반도체 요소를 포함한다. 상호접속용 기판은 다수의 전도성 구조체를 포함할 수 있다. 각각의 전도성 구조체는 앞면에서 노출된 상단 면(top surface) 및 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는다. 반도체 요소는 뒷면으로부터 반도체 요소의 일부를 통해 앞면 쪽으로 연장되어 있는 제1 개구를 가질 수 있다. 반도체 요소는 제1 개구로부터 전도성 구조체의 적어도 바닥 면까지 연장되어 있는 제2 개구를 가질 수 있다.
상호접속용 기판은 제1 개구 내의 반도체 요소의 표면 위에 위치하는 유전체 영역(dielectric region)을 포함할 수 있다. 유전체 영역에는 유전체 영역의 바깥쪽 면으로부터 아래쪽으로 연장하는 구멍이 형성되어 있고, 구멍의 윤곽은 제1 개구의 윤곽과 일치하지 않도록 되어 있다. 일례로, 구멍은 원통형 또는 원뿔대 형상 중의 하나의 형태를 가질 수 있다.
상호접속용 기판은 전도성 구조체에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 구조체로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect)를 포함할 수 있다. 상호접속용 기판은 외부 요소와의 상호접속을 위해 노출된 하나 이상의 전도성 콘택(conductive contact)을 포함할 수 있다. 전도성 콘택은 전도성 상호접속부에 각각 전기적으로 연결되며, 제1 개구 내의 반도체 요소의 일부와 수직 방향으로 정렬되며, 수직 방향은 앞면 및 뒷면 사이에서 반도체 요소의 두께 방향에 해당한다.
일례로, 상호접속용 기판은 하나 이상의 제2 개구 내에서 연장하며 전도성 상호접속부와 전기적으로 접속되는 하나 이상의 전도성 비아를 포함할 수 있다. 일례로, 다수의 전도성 구조체는 전도성 비아와 전기적으로 접속되는 전도성 패드(conductive pad)가 될 수 있다. 일례로, 제1 개구는 뒷면에 따른 제1 가로 방향에서의 제1 폭을 가지며, 전도성 콘택의 적어도 하나는 가로 방향에서의 제2 폭을 가지며, 제1 폭은 제2 폭보다 크다. 일례로, 제2 개구는 앞면에 따른 가로 방향에서의 제1 폭을 가지며, 전도성 구조체의 적어도 하나는 가로 방향에서의 제2 폭을 가지며, 제1 폭은 제2 폭보다 크다.
본 발명의 특징에 의하면, 마이크로전자 유닛(microelectronic unit)은 앞면(front surface) 및 앞면으로부터 떨어져 있는 뒷면(rear surface)을 갖는 반도체 요소를 포함한다. 반도체 요소는 다수의 능동(active)의 반도체 소자를 가질 수 있다. 마이크로전자 유닛은 앞면에서 노출된 상단 면(top surface) 및 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드를 포함할 수 있다. 반도체 요소는 제1 개구(opening) 및 하나 이상의 제2 개구를 포함할 수 있다. 제1 개구는 뒷면으로부터 반도체 요소의 일부를 통해 앞면 쪽으로 연장되어 있으며, 제2 개구는 제1 개구로부터 전도성 패드의 적어도 바닥 면까지 연장되어 있다.
마이크로전자 유닛은 또한 제1 개구 및 하나 이상의 제2 개구 내에서 연장하는 하나 이상의 전도성 상호접속부(conductive interconnect)를 포함할 수 있다. 전도성 상호접속부는 전도성 패드에 전기적으로 각각 접속되고, 하나 이상의 제2 개구 내에서 연장된 전도성 비아 부분과 제1 개구 내에서 연장하는 전도성 상호접속 부분을 갖는다.
마이크로전자 유닛은 또한 제1 개구 내의 반도체 요소의 제1 표면과 제2 개구 내의 반도체 요소의 제2 표면 위에 위치하는 유전체 영역(dielectric region)을 포함할 수 있다. 유전체 영역은 관통 구멍을 가질 수 있다. 구멍의 윤곽은 제1 개구의 윤곽이나 제2 개구의 윤곽과 모두 일치하지 않도록 되어 있다. 구멍은 원통형 또는 원뿔대 형상 중의 하나 이상의 형태를 가질 수 있다.
마이크로전자 유닛은 또한 외부 요소와의 상호접속을 위해 노출된 하나 이상의 전도성 콘택을 포함할 수 있다. 전도성 콘택은 전도성 상호접속부에 각각 전기적으로 연결되며, 제1 개구 내의 반도체 요소의 일부와 수직 방향으로 정렬되며, 수직 방향이 앞면 및 뒷면 사이에서 반도체 요소의 두께 방향에 해당한다.
일례로, 단일의 활성 반도체 영역은 다수의 능동 반도체 소자를 포함할 수 있다. 일례로, 다수의 활성 반도체 영역은 다수의 능동 반도체 소자의 일부를 각각 포함할 수 있다. 일례로, 제1 개구는 뒷면에 따른 가로 방향에서의 제1 폭(width)을 가지며, 전도성 콘택 중의 적어도 하나는 가로 방향에서의 제2 폭을 가지며, 제1 폭은 제2 폭보다 크다. 일례로, 제2 개구는 앞면에 따른 가로 방향에서의 제1 폭을 가지며, 전도성 패드 중의 적어도 하나는 가로 방향에서의 제2 폭을 가지며, 제1 폭은 제2 폭보다 크다. 일례로, 전도성 상호접속부는 중공(hollow)의 형태로서 전도성 덩어리 요소(conductive mass)로 채워져 있다. 일례로, 마이크로전자 조립체는 제1 마이크로전자 유닛 및 제2 마이크로전자 유닛을 포함할 수 있다. 제1 마이크로전자 유닛은 제2 마이크로전자 유닛과 적층되고, 반도체 요소는 서로 전기적으로 접속되어 있다. 일례로, 전도성 패드의 바닥 면의 적어도 일부는 제2 개구 내에 노출되어 있을 수 있으며, 하나 이상의 전도성 비아는 전도성 패드의 바닥 면과 접하여 증착될 수 있다.
본 발명의 특징에 의하면, 마이크로전자 유닛이 앞면(front surface) 및 앞면으로부터 떨어져 있는 뒷면(rear surface)을 갖는 반도체 요소를 포함한다. 마이크로전자 유닛은 앞면에서 노출된 상단 면(top surface) 및 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad)를 포함할 수 있다. 반도체 요소는 뒷면으로부터 반도체 요소의 일부를 통해 앞면 쪽으로 연장된 제1 개구와, 제1 개구로부터 전도성 패드의 적어도 바닥 면까지 연장된 제2 개구를 포함할 수 있다.
마이크로전자 유닛은 또한 하나 이상의 제2 개구 내에서 연장하며, 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via)를 포함할 수 있다. 반도체 요소는 제1 개구 내의 반도체 요소의 표면 위에 위치하며, 전도성 비아로부터 연장하며 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region)을 포함할 수 있다. 마이크로전자 유닛은 또한 전도성 비아에 각각 전기적으로 접속되고 구멍 내에서 전도성 비아로부터 연장되고, 외부 요소와의 상호접속을 위한 유전체 영역의 바깥쪽 면에서 노출된 하나 이상의 전도성 상호접속부(conductive interconnect)를 포함할 수 있다. 일례로, 구멍은 원통형 또는 원뿔대 형태 중 하나 이상의 형상을 가질 수 있다.
일례로, 전도성 상호접속부는 유전체 영역의 바깥쪽 면의 위로 연장된 상단 면을 형성할 수 있다. 일례로, 전도성 상호접속부는 유전체 영역의 바깥쪽 면의 아래로 함몰된 상단 면을 형성할 수 있다. 일례로, 전도성 상호접속부는 유전체 영역의 바깥쪽 면과 동일한 또는 실질적으로 동일한 높이의 상단 면을 형성할 수 있다. 일례로, 반도체 요소는 다수의 능동 반도체 소자를 내부에 포함할 수 있다. 일례로, 전도성 패드의 바닥 면의 적어도 일부는 제2 개구 내에 노출되어 있을 수 있으며, 하나 이상의 전도성 비아는 전도성 패드의 바닥 면과 접하여 증착될 수 있다.
본 발명의 특징에 의하면, 마이크로전자 유닛을 제조하는 방법은, 앞면 및 앞면으로부터 떨어져 있는 뒷면을 갖는 반도체 요소를 제공하는 단계를 포함한다. 반도체 요소는 다수의 능동 반도체 소자를 포함한다. 반도체 요소는 앞면에서 노출된 상단 면 및 상단 면으로부터 떨어져 있는 바닥 면을 각각 갖는 다수의 전도성 패드를 포함한다.
마이크로전자 유닛을 제조하는 방법은, 뒷면으로부터 반도체 요소의 일부를 통해 앞면 쪽으로 연장된 제1 개구를 형성하는 단계를 포함한다. 본 방법은 제1 개구 내의 제1 유전체 층에 있는 홀(hole)을 통해 반도체 물질을 제거해서, 제1 개구로부터 전도성 패드의 적어도 바닥 면까지 연장된 제2 개구를 형성하는 단계를 포함한다. 본 방법은 제2 개구 내에 전도성 비아를 형성하는 단계를 포함한다.
마이크로전자 유닛을 제조하는 방법은, 유전체 영역을 통해 연장하는 구멍(aperture)이 형성된 유전체 영역을 형성하는 단계를 포함한다. 구멍은 일정한 직경을 갖거나 앞면 쪽 방향으로 폭이 감소하게 되어 있으며 제2 개구의 윤곽과 일치하지 않도록 되어 있다. 본 방법은 외부 요소와의 상호접속을 위해 노출되고, 제1 개구 내의 반도체 요소의 일부와 수직 방향으로 정렬되며, 수직 방향이 앞면 및 뒷면 사이에서 반도체 요소의 두께 방향에 해당하고, 구멍 내에서 연장하는 전도성 상호접속부에 의해 전도성 비아에 전기적으로 접속된 하나 이상의 전도성 콘택(conductive contact)을 형성하는 단계를 포함한다. 일례로, 구멍은 원통형 또는 원뿔대 형태 중 하나 이상의 형상을 가질 수 있다.
일례로, 마이크로전자 유닛을 제조하는 방법은, 제2 개구 내의 폴리머를 전기화학적으로 증착하는 단계를 포함하여, 제2 개구의 안쪽 면에 대해 컨포멀 코팅(conformal coating)을 행한 제2 유전체 층을 형성하는 단계를 포함할 수 있다. 일례로, 제1 개구를 형성하는 단계는 레이저 어블레이션(laser ablation)을 사용하는 단계를 포함할 수 있다. 일례로, 전도성 비아를 형성하는 단계는, 제2 개구를 유전체 물질로 채우는 단계, 제2 개구 내의 원통형 또는 원뿔대 형상을 갖는 제2 구멍을 형성하는 단계, 및 제2 구멍 내에 전도성 물질을 증착(deposit)하는 단계를 포함할 수 있다. 일례로, 제1 개구 내의 제1 유전체 층에 있는 홀을 통해 반도체 물질을 제거하는 단계는, 제1 개구로부터 연장하며 전도성 패드의 바닥 면의 적어도 일부를 노출시키는 하나 이상의 제2 개구를 형성하는 단계를 포함하며, 제2 개구 내에 전도성 비아를 형성하는 단계는, 전도성 패드의 바닥 면과 접하도록 전도성 물질을 증착하는 단계를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 본 발명의 앞서 언급한 특징에 따른 마이크로전자 구조와 본 발명의 앞서 언급한 특징에 따른 복합의 칩을 결합시키거나, 다른 전자 장치와 함께 사용할 수 있다. 예를 들어, 시스템을 휴대형으로 할 수 있는 단일의 하우징 내에 배치할 수 있다. 본 발명의 바람직한 실시예에 따른 시스템은 종래의 시스템보다 소형으로 할 수 있다.
도 1a 및 1b는 본 발명의 실시예에 따른 비아 구조를 나타내는 단면도 및 탑다운 뷰이다.
도 2는 다른 실시예에 따른 비아 구조를 나타내는 단면도이다.
도 3a 및 3b는 본 발명의 실시예에 따른 제조 과정을 나타내는 단면도 및 탑다운 뷰이다.
도 4는 본 발명의 실시예에 따른 제조 방법에서의 단계를 나타내는 단면도이다.
도 5a 및 5b는 본 발명의 실시예에 따른 제조 과정을 나타내는 단면도 및 탑다운 뷰이다.
도 6은 본 발명의 실시예에 따른 제조 단계를 나타내는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 제조 단계를 나타내는 평면도이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도 및 탑다운 뷰이다.
도 9는 본 발명의 실시예에 따른 제조 방법에서의 단계를 나타내는 단면도이다.
도 10a 및 10b는 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도 및 탑다운 뷰이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 제조 단계를 나타내는 단면도 및 탑다운 뷰이다.
도 12a는 다른 실시예에 따른 패키지화한 칩을 나타내는 단면도이다.
도 12b는 도 12a에 나타낸 패키지화한 칩을 나타내는 평면도이다.
도 13a는 다른 실시예에 따른 패키지화한 칩을 나타내는 단면도이다.
도 13b는 도 13a에 나타낸 패키지화한 칩을 나타내는 평면도이다.
도 14는 다른 실시예에 따른 리드 부재를 포함하는 패키지화한 칩을 나타내는 단면도이다.
도 15는 본 발명의 실시예에 따른 비아 구조를 나타내는 단면도이다.
도 16은 도 12a에 나타낸 것과 같은 다수의 패키지화한 칩을 포함하는 스택 조립체를 나타내는 단면도이다.
도 17은 본 발명의 실시예에 따른 인터포저 비아 구조를 나타내는 단면도이다.
도 18은 다른 실시예에 따른 인터포저 비아 구조를 나타내는 단면도이다.
도 19는 또 다른 실시예에 따른 인터포저 비아 구조를 나타내는 단면도이다.
도 20a는 다른 실시예에 따른 다수의 소형 개구에 연결된 채널형 개구를 포함하는 비아 구조를 나타내는 사시도이다.
도 20b는 도 20a에 나타낸 비아 구조로서, 전도성 본딩 패드와 금속성 상호접속 요소를 포함하는 비아 구조를 나타내는 사시도이다.
도 20c는 도 20b에 나타낸 비아 구조에서, 도 20b의 라인 20C-20C를 따라 절취한 부분의 단면도이다.
도 21은 다른 실시예에 따른 인터포저의 일부를 나타내는 사시도이다.
도 22a 및 도 22b는 다른 실시예에 따른 다수의 소형 개구와 단일의 대형 개구를 포함하는 비아 구조를 나타내는 사시도 및 사시 단면도이다.
도 23은 본 발명의 실시예에 따른 인터포저 비아 구조를 나타내는 단면도이다.
도 24는 다른 실시예에 따른 인터포저 비아 구조를 나타내는 단면도이다.
도 25는 본 발명의 실시예에 따른 비아 구조를 나타내는 단면도이다.
도 26은 다른 실시예에 따른 비아 구조를 나타내는 단면도이다.
도 27~29는 콘택 패드에 부착하지 않은 전도성 상호접속의 부분 단면을 나타내는 실시예들이다.
도 30은 본 발명의 실시예에 따른 비아 구조를 나타내는 단면도이다.
도 31은 다른 실시예에 따른 기판을 포함하는 패키지화한 칩을 나타내는 단면도이다.
도 32는 본 발명의 일실시예에 따른 시스템을 개략적으로 나타내는 도면이다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 비아(via) 구조를 나타내는 단면도 및 탑다운 뷰(top-down view)이다. 도 1a 및 도 1b에 나타낸 바와 같이, 마이크로전자 유닛(10)은 반도체 요소(20)를 포함한다. 반도체 요소(20)는 뒷면(21)에서부터 반도체 소자(20)의 일부분을 통해 앞면(22)을 향해 연장된 제1 개구(30)와, 제1 개구(30)로부터 전도성 패드(conductive pad)(50)의 바닥 면까지 연장된 제2 개구(40)를 포함한다. 마이크로전자 유닛은 또한 제2 개구(40) 내에서 연장된 전도성 비아(conductive via)(60), 제1 개구(30) 내에서 안쪽 면(31) 위에 형성된 유전체 영역(70), 제1 개구(30) 내에서 연장된 전도성 상호접속부(conductive interconnect)(80), 전도성 상호접속부(80)에 전기적으로 접속된 전도성 콘택(conductive contact)(90)을 포함한다. 전도성 콘택(90)은 제1 개구의 안쪽 면(31) 위에 형성될 수 있으며 전체적으로 안쪽 면(31)이나 하면(45) 또는 이들 2개의 면 상에 형성될 수 있다.
반도체 요소(20)는 실리콘 등으로 이루어질 수 있는 반도체 기판을 포함할 수 있다. 다수의 능동 반도체 소자(예를 들어, 트랜지스터, 다이오드 등)를 앞면(22) 위에 및/또는 아래에 위치한 활성의 반도체 영역(23)에 배치할 수 있다. 반도체 요소(20)의 앞면(22)과 뒷면(21) 사이의 두께는 통상적으로 200㎛ 이하로 할 수 있으며, 이보다 작은 두께, 예를 들어 130㎛, 70㎛, 또는 더 작게 할 수도 있다.
반도체 요소(20)는 앞면(22)과 전도성 패드(50) 사이에 유전체(dielectric) 층(24)을 더 포함할 수 있다. 유전체 층(24)은 전도성 패드(50)를 반도체 요소(20)로부터 전기적으로 절연시킨다. 이러한 유전체 층(24)을 마이크로전자 유닛(10)의 "패시베이션 층"(passivation layer)이라고 부르기도 한다. 유전체 층(24)은 무기 및/또는 유기 유전체 물질을 포함할 수 있다. 유전체 층(24)은 전착된 컨포멀 코팅(electrodeposited conformal coating)이나 그외 다른 유전체 물질, 예를 들어 솔더 마스크(solder mask) 물질과 같은 사진현상형 폴리머 재료(photoimageable polymeric material)를 포함할 수 있다.
제1 개구(opening)(30)는 뒷면(21)에서부터 반도체 요소(20)의 일부를 통해 앞면(22) 쪽으로 연장된다. 제1 개구(30)는 뒷면(21)으로부터 반도체 요소(20)를 통해 뒷면(21)에 의해 형성되는 수평면까지 0도 내지 90도의 각도로 연장하는 안쪽 면(inner surface)(31)을 포함한다. 안쪽 면(31)은 일정한 기울기 또는 가변의 기울기를 가질 수 있다. 예를 들어, 안쪽 면(31)의 뒷면(21)에 의해 형성되는 수평면에 대한 각도 또는 기울기는, 안쪽 면(31)이 앞면(22)을 향해 더 관통함에 따라 감소한다(즉, 양의 값 또는 음의 값이 작아진다).
도 1a에 나타낸 바와 같이, 제1 개구(30)는 뒷면(21)에서의 폭(W1)과 하면(45)에서의 폭(W2)을 가지며, 폭 W2는 폭 W1보다 작게 되어 있어서, 제1 개구는 뒷면으로부터 하면 쪽으로 갈수록 폭이 줄어드는 형상을 갖는다. 다른 예로서, 제1 개구는 폭을 일정하게 한 구성도 가능하며, 하면에서 뒷면 쪽으로 갈수록 폭이 줄어들도록 하는 구성도 가능하다.
제1 개구(30)는 뒷면(21)으로부터 앞면(22) 쪽을 향하는 방향으로 중간 지점을 넘어 연장될 수 있도록 되어 있어서, 뒷면(21)에 수직인 방향에서의 제1 개구(30)의 높이가 제2 개구(40)의 높이보다 더 큰 값을 갖는다.
제1 개구(30)는, 도 1b에 나타낸 바와 같이, 다수의 제2 개구(40)를 가진 사각형의 채널을 포함하는 임의의 평면 형상을 가질 수 있다. 도 21에 나타낸 인터포저(interposer) 실시예에서와 같은 예에서, 제1 개구(30)는 원형의 평면 형상[도 21에서, 제1 개구(30)는 3차원의 원뿔대 형상을 가짐]을 가질 수 있다. 도 1b에 나타낸 실시예에서, 제1 개구(30)는 뒷면(21)에 따른 제1 가로 방향에서 폭을 가지며, 제1 가로 방향을 횡단하는 뒷면(21)에 따른 제2 가로 방향에서 길이를 갖는다. 길이는 폭보다 큰 값을 갖는다. 일부 예에서, 제1 개구(30)는 원통형, 큐브형, 또는 프리즘형을 포함하는 임의의 3차원 형상을 가질 수 있다.
제2 개구(40)는 제1 개구(30)에서부터 전도성 패드(50)의 바닥 면(51)까지 연장될 수 있다. 도 1a에 나타낸 바와 같이, 제2 개구(40)는 제1 개구(30)의 하면(45)에서 폭 W3을 가지며, 전도성 패드(50)의 바닥 면(51)에서는 폭 W4를 가짐으로써, 제1 개구에서 전도성 패드의 바닥 면을 향하는 방향으로 갈수록 폭이 좁아지도록 되어 있다. 다른 예로서, 제2 개구는 폭을 일정하게 한 구성도 가능하며, 하면에서 뒷면 쪽으로 갈수록 폭이 좁아지는 구성[예를 들어, 도 17~19에 나타낸 인터포저 실시예]도 가능하다.
안쪽 면(inner surface)(41)은 일정한 또는 가변의 경사를 가질 수 있다. 예를 들어, 뒷면(21)에 의해 정해지는 수평면에 대한 안쪽 면(41)의 각도 또는 기울기는 안쪽 면(41)이 전도성 패드(50)의 바닥 면(51)으로부터 뒷면(21)을 향해 더 관통함에 따라 크기가 감소할 수 있다(즉, 양의 값 또는 음의 값이 작아진다).
제2 개구(40)는 전도성 패드(50)의 바닥 면(51)으로부터 앞면(22)을 향해 절반을 넘어 연장될 수 있어서, 뒷면(21)에 수직인 방향에서의 제2 개구(40)의 높이가 제1 개구(30)의 높이보다 작도록 할 수 있다.
제2 개구(40)는, 도 1b에 나타낸 바와 같이, 원형의 형태 등의 임의의 평면 형상을 가질 수 있다[도 1b에서는 제2 개구(40)가 3차원의 원뿔대 형태이다]. 도 8a~11b에 나타낸 예에서와 같은 실시예에서, 제2 개구(40)는 사각형, 직사각형, 타원형 또는 임의의 다른 평면 형상을 가질 수 있다. 일부 예에서, 제2 개구(40)는 원통형, 큐브형, 프리즘형 등을 포함하는 임의의 3차원 형상이 될 수 있다.
임의의 개수의 제2 개구(40)는 단일의 제1 개구(30)로부터 연장될 수 있으며, 제2 개구(40)는 단일의 제1 개구(30) 내에서 임의의 기하학적 배치로 정렬될 수 있다. 예를 들어, 도 1b에 나타낸 바와 같이 공통의 축을 따라 14개의 제2 개구(40)가 정렬되거나, 도 12b에 나타낸 바와 같이 공통의 축을 따라 17개의 제2 개구(40)가 정렬될 수 있다. 도 8a~도 11b에 나타낸 예에서와 같이, 4개의 제2 개구(40)가 평행한 2개의 열로 정렬될 수 있다. 도 22a 및 도 22b에 나타낸 예에서는, 4개의 제2 개구(40)가 무리지어 정렬되어 있을 수 있다. 도 20b에 나타낸 또 다른 예에서, 채널형으로 된 단일의 제1 개구(30)로부터 연장하는 제2 개구(40)가 2줄로 정렬될 수 있다. 제1 및 제2 개구의 다양한 구성 및 이러한 구성을 형성하는 방법의 예에 대해서는, 공동으로 소유하는 미국특허출원 공개번호 2008/0246136호에 개시되어 있으며, 본 특허문헌의 내용을 본 명세서에 참조에 의해 원용한다.
도 1a 및 도 1b에 나타낸 바와 같이, 반도체 요소(20)는 반도체 요소(20)의 앞면(22)에서 노출된 하나 이상의 전도성 패드(50)를 포함한다. 도 1a 및 도 1b에는 구체적으로 도시되어 있지는 않지만, 활성의 반도체 영역(23) 내의 능동 반도체 소자는 전도성 패드(50)에 전도가능하게 접속되는 것이 통상적이다. 따라서, 능동의 반도체 소자는 반도체 요소(20)의 하나 이상의 유전체 층 내부 또는 그 위에서 연장되어 설치된 와이어를 통해 전도가능하게 접근가능하다. 도 13a에 나타낸 것과 같은 예에서, 콘택 패드(contact pad)는 반도체 요소의 앞면으로 직접 노출되어 있지 않아도 된다. 그 대신에, 콘택 패드는 반도체 요소의 앞면으로 노출된 단자까지 연장된 트레이스(trace)에 전기적으로 접속될 수 있다. 전도성 패드(50)는 구리나 금을 포함하는 임의의 전기적으로 전도성을 띄는 금속으로 이루어질 수 있다. 도시한 바와 같이, 전도성 패드(50)는 원형의 평면 형상을 갖는다. 다른 예에서, 전도성 패드(50) 및 본 명세서에서 설명하는 임의의 전도성 패드는 타원형, 삼각형, 사각형, 직사각형 등의 임의의 평면 형상을 가질 수 있다.
본 명세서에서 사용하는 바와 같이, 전기 전도성을 갖는 요소가 유전체 요소의 표면에 "노출"되어 있다는 것은, 전기 전도성 요소를, 유전체 요소의 외부로부터 유전체 요소의 표면을 향해 유전체 요소의 표면에 수직인 방향으로 이동하는 이론적 점을 가진 콘택에 이용할 수 있다는 것을 의미한다. 따라서, 유전체 요소의 표면에 노출되는 단자 또는 그외 전도성 요소는 이러한 표면으로부터 돌출되거나 표면과 동일한 높이를 이루거나 이러한 표면에 대해 오목하게 되어 있으며, 유전체 내의 홀이나 함몰부를 통해 노출될 수 있다.
전도성 요소를 형성하는 데에 사용할 수 있는 임의의 기술을 본 명세서에서 설명한 전도성 요소를 형성하는 데에 사용할 수 있지만, 본 출원과 동일 날짜에 출원된 "Non-Lithographic Formation of Three-Dimensional Conductive Elements"라는 명칭의 공동 출원(일련번호 Tessera 3.0-614)에서 더 상세하게 설명된 비식각 공정(non-lithographic) 기술을 사용할 수도 있다. 이러한 비식각 공정 기술은, 예를 들어 전도성 요소가 표면의 다른 부분과 상이하게 형성되는 경로에 따른 표면의 부분을 처리하기 위해 밀링(milling) 또는 샌드블라스팅(sandblasting)과 같은 기계적 공정 또는 레이저에 의해 표면을 선택적으로 처리하는 공정을 포함한다. 예를 들어, 레이저 또는 기계적 공정은 특정의 경로에 따른 표면으로부터 희생층(sacrificial layer) 등의 재료를 소거 또는 제거해서 해당 경로를 따라 연장하는 홈(groove)을 형성하는 데에 사용될 수 있다. 홈 내에 촉매 등의 물질을 증착하고 하나 이상의 금속 층을 홈 내에 증착할 수 있다.
전도성 비아(conductive via)(60)는 제2 개구(40) 내에서 연장되어 있으며, 전도성 패드(50) 및 전도성 상호접속부(80)와 전기적으로 접속된다. 전도성 비아(60)는 전도성 패드(50)의 바닥 면(51)과 접한다. 전도성 패드(50)는 적어도 부분적으로 전도성 비아(60)의 위에 위치한다.
도 1a에 나타낸 바와 같이, 전도성 비아(60)는 반도체 요소(20)를 전도성 비아(60)로부터 전기적으로 절연시키는 유전체 층(25) 내의 제2 개구(40)의 내부를 모두 채울 수 있다. 다시 말해서, 제2 개구(40) 내의 유전체 층(25) 내에서 연장하는 제2 구멍(aperture)(74)이 제2 개구(40)의 형상과 일치하고, 전도성 비아(60)는 제2 개구(40)의 형상과 일치한다.
도 2에 나타낸 것과 같은 다른 실시예에서, 제2 개구의 내부에 위치하는 전도성 상호접속부의 전도성 비아 부분은 원통형 또는 원뿔대 형상이 될 수 있다. 전도성 비아(60)는 구리나 금 등의 전기적으로 전도성을 갖는 금속 합성물로 구성해도 된다.
유전체 영역(70)은 반도체 요소(20)에 대해 양호한 유전적 절연 특성을 제공할 수 있다. 유전체 영역(70)은 추종성, 즉 컴플라이언트(compliant) 특성을 갖는데, 충분히 낮은 탄성 계수(modulus of elasticity)와 충분한 두께를 가짐으로써, 이러한 탄성 계수와 이러한 두께에 의해 컴플라이언트 특성을 갖는다. 구체적으로, 이처럼 컴플라이언트 특성을 갖는 유전체 영역(70)에 의해, 전도성 상호접속부(80)와 이 전도성 상호접속부에 부착된 전도성 콘택(90)이 유연성을 갖게 되어 전도성 콘택(90)에 외부 부하(external load)가 가해질 때에 반도체 요소(20)에 대해 이동이 가능하게 된다. 이에 의하면, 마이크로전자 유닛(10)의 전도성 콘택(90)과 회로판의 단자(도시 안 됨) 사이의 결합은, 마이크로전자 유닛(10)과 회로판 사이의 열팽창 계수("CTE": coefficient of thermal expansion)의 부정합에 기인한 열 변형률(thermal strain)에 대한 저항이 더 좋아진다.
일례(도 18에 나타낸 실시예)로, 유전체 영역의 두께와 탄성 계수에 의해 구해지는 컴플라이언트 특성은 마이크로전자 유닛과 마이크로전자 유닛에 전도성 콘택을 통해 실장되는 기판 사이의 열팽창 부정합(thermal expansion mismatch)에 기인해서 전도성 콘택에 가해지는 변형력(srain)을 보상하기에 충분한 값이 될 수 있다. 유전체 영역의 노출된 표면과 회로판 사이에, CTE 부정합에 기인한 열 변형률에 대한 저항을 강화하기 위한 언더필(underfill)을 설치해도 된다.
도시한 실시예에서, 유전체 영역(70)의 바깥쪽 면(72)은 반도체 요소(20)의 뒷면(21)에 의해 정해지는 평면 내에 위치한다. 다른 실시예(도시 안 됨)에서, 유전체 영역(70)의 바깥쪽 면(72)은 반도체 요소(20)의 뒷면(21)에 의해 정해지는 평면의 위로 연장될 수 있다.
유전체 영역(70)에 제1 구멍(71)을 형성한다. 제1 구멍(71)은 원통형이며, 전도성 콘택(90)의 바닥 면(91)으로부터 유전체 영역(70)을 통해 전도성 비아(60)까지 연장되어 있다. 다른 실시예(도시 안 됨)에서, 제1 구멍(71)은 뒷면(21)으로부터의 거리가 상이한, 원뿔대, 원통형과 원뿔대를 조합한 모양을 포함하는 여러 형태를 가질 수 있다. 도시한 실시예에서, 제1 구멍(71)의 형상[즉, 제1 구멍(71)의 바깥쪽 면의 모양]은 제1 개구(30)의 형상[즉, 제1 개구(30)의 안쪽 면(31)의 모양]과 일치하지 않는다.
전도성 상호접속부(80)는 제1 구멍(71) 내의 제1 개구(30) 안으로 연장하며, 전도성 비아(60) 및 전도성 콘택(90)과 전기적으로 접속된다. 도 1a에 나타낸 바와 같이, 전도성 상호접속부(80)는 원통형이다. 다른 실시예(도시 안 됨)에서, 전도성 상호접속부(80)는 뒷면(21)으로부터의 거리가 상이한, 원뿔대, 원통형과 원뿔대를 조합한 형상을 포함하는 여러 형태를 가질 수 있다. 도시한 실시예에서, 전도성 상호접속부(80)의 윤곽[즉, 전도성 상호접속부(80)의 바깥쪽 면의 형태]은 제1 개구(30)의 윤곽[제1 개구(30)의 안쪽 면(31)의 형태]과 일치하지 않는다. 전도성 상호접속부(80)는 구리나 금 등의 전기적으로 전도성을 갖는 금속으로 이루어질 수 있다.
도 1a에 나타낸 바와 같이, 전도성 상호접속부(80)는 속이 꽉 차 있는 구성이다. 다른 실시예(도시 안 됨)에서, 전도성 상호접속부는 내부 공간을 유전체 재료로 채울 수 있다. 예를 들어, 전도성 상호접속부(80)는 유전체 영역(70)을 통해 연장하는 제1 구멍(71)의 안쪽 면(73)을 도금(plate)한 다음, 제1 구멍(71)의 안쪽 면(73) 위에 전도성 층을 형성하는 구성이 가능하다. 전도성 상호접속부(80)는 공정의 조건에 따라 안이 채워져 있는 구성이나 속이 빈 중공의 구성 모두 가능하다. 적절한 공정 조건에 따라, 내부 공간을 포함하는 전도성 상호접속부를 만들 수 있으며, 내부 공간을 유전체 재료로 채운 다음, 유전체 층을 제1 구멍(71) 내에 전도성 층의 위에 형성한다.
도 1a에 나타낸 바와 같이, 전도성 상호접속부(80)와 전도성 비아(60)는 서로 다른 형상을 가질 수 있으며, 전도성 상호접속부(80)의 바깥쪽 면(81)은 전도성 비아(60)의 위쪽 면(61)에서의 전이 지점(transition point)에서의 경사가 불연속하게 되어 있다. 다시 말해서, 제1 개구(30) 내의 제1 구멍(71)의 폭(W5)은 제1 구멍과 제2 구멍이 맞닿는, 제2 개구(40) 내의 제2 구멍(74)의 폭(W6)에 대해 계단형으로 변화되어 있다.
전도성 콘택(90)은 유전체 영역(70)의 바깥쪽 면(72)에서 노출되어 외부 요소와 연결되도록 되어 있다. 전도성 콘택(90)은 자신의 바닥 면(91)에서 전도성 상호접속부(80)에 전기적으로 접속된다.
전도성 콘택(90)은 제1 개구(30)와 정렬될 수 있으며, 반도체 요소(20)의 제1 개구(30)에 의해 형성되는 영역 내에 그 전체 또는 일부가 배치될 수 있다. 도 1a에 나타낸 바와 같이, 전도성 콘택(90)이 제1 개구(30)에 의해 형성된 영역 내에 그 전체가 배치된다. 전도성 콘택(90)의 상단 면(92)에 의해 형성된 평면은 반도체 요소(20)의 뒷면에 의해 형성된 평면에 실질적으로 평행하다.
도시된 바와 같이, 전도성 콘택(90)의 바닥 면(91)은 반도체 요소(20)의 뒷면(21)에 의해 형성된 평면의 위에 위치한다. 다른 실시예에서, 전도성 콘택(90)의 바닥 면(91)은 뒷면(21)에 의해 형성된 평면 또는 그 아래에 위치할 수 있다.
도시된 바와 같이, 전도성 콘택(90)은 얇고 평평한 부재 등의 전도성 본딩 패드의 형상을 가질 수 있다. 다른 실시예에서, 전도성 콘택은 전도성 포스트 등의 임의의 여러 타입의 전도성 콘택이 될 수 있다.
도시된 바와 같이, 제1 개구(30)는 뒷면(21)에 따른 가로 방향에서의 제1 폭을 가지며, 전도성 콘택(90) 중의 적어도 하나는 가로 방향에서 제2 폭을 갖는데, 제1 폭은 제2 폭보다 크게 되어 있다.
일부 실시예(예를 들어, 도 16에 나타낸 적층 구조의 실시예)에서, 전도성 본딩 재료는 외부 요소에의 상호접속을 위해 전도성 콘택(90)의 표면에 노출될 수 있다.
도 2를 참조하면, 본 발명에 따른 비아 구조의 단면을 보여주고 있다. 마이크로전자 유닛(110)은, 상기 설명한 마이크로전자 유닛(10)과 유사하지만, 유전체 영역의 구조가 상이하며 전도성 패드와 전도성 콘택 사이의 전기 접속의 구성이 상이하다.
마이크로전자 유닛(110)은, 별도의 전도성 상호접속부 및 전도성 비아를 구비하지 않고, 전도성 패드(150)와 전도성 콘택(190) 사이에서 연장하는 단일의 일체형 상호접속부(178)를 포함한다. 전도성 상호접속부(178)는 전도성 콘택(190)으로부터 제1 개구(130)를 통해 연장하는 전도성 상호접속 부재(180)와, 전도성 패드(150)로부터 제2 개구(140)를 통해 연장하는 전도성 비아 부재(160)를 포함한다.
일례로, 마이크로전자 유닛(110)은 제1 개구(130)의 안쪽 면(131), 제2 개구(140)의 안쪽 면(141), 및 반도체 요소(120)의 뒷면(121)을 피복(코팅)하는 단일의 일원화된 유전체 영역(170)을 포함할 수 있다. 유전체 영역(170)은 전도성 상호접속부(178)와 안쪽 면(131, 141) 사이의 공간을 채울 수 있다. 이와 달리, 유전체 영역(170)은 둘 이상의 재료 층을 포함할 수 있다.
단일의 전도성 상호접속부(178)를 형성하기 위해, 제1 개구(130)와 제2 개구(140)의 안쪽에 유전체 영역(170)을 형성하고, 예를 들어 레이저 어블레이션(laser ablation) 또는 기계적 드릴링(mechanical drilling)에 의해 유전체 영역(170)을 통해 전도성 패드(150)의 바닥 면(151)까지 연장하는 구멍(171)을 형성할 수 있으며, 구멍(171)을 구리나 금 등의 전도성 금속으로 도금할 수 있다. 도 1a에 나타낸 전도성 상호접속부(80)와 마찬가지로, 전도성 상호접속부(178)는 속을 채워져 있는 구성도 가능하고, 내부 공간을 유전체 재료로 채우는 구성도 가능하다.
도 2에 나타낸 실시예에서, 구멍(171)의 제2 개구(140) 내의 유전체 영역(170) 내에서 연장하는 부분(174)은 제2 개구(140)의 형상과 일치하지 않으며, 전도성 비아(160)는 제2 개구(140)의 형상과 일치하지 않는다.
도 3a에서, 마이크로전자 유닛(210)은 웨이퍼 레벨의 처리 공정에 의해 동시에 처리할 수 있다. 즉, 이들 마이크로전자 유닛이 웨이퍼의 일부로서 또는 전체 반도체 소자 웨이퍼로서 함께 결합되어 유지되어 있는 동안에, 다수의 마이크로전자 유닛(210)을 동시에 처리한다. 도 11a에 나타낸 제조 단계에 도달한 후에, 웨이퍼는 다이싱 레인(212)을 따라 절단될 수 있으며, 개별적으로 패키지화한 마이크로전자 유닛(210) 내의 다른 다이싱 레인은 도 3a에는 보이지 않는다.
다수의 마이크로전자 유닛(210)(도 11a 참조)을 동시에 제조하는 방법에 대하여, 도 3a~11b를 참조해서 설명한다. 도 3a에 나타낸 바와 같이, 반도체 소자 웨이퍼(200) 또는 소자 웨이퍼(200)의 일부는 다수의 마이크로전자 유닛(210)을 포함한다. 마이크로전자 유닛(210)은 하나 이상의 활성의 반도체 영역(223)과 전도성 패드(250)를 갖는 반도체 요소(220)를 포함한다.
다이싱 레인(212)은 각각의 마이크로전자 유닛(210)들 사이의 경계의 절단 선의 위치를 나타낸다. 소자 웨이퍼(200)의 다이싱 레인(212)을 너무 넓게 할 필요는 없다. 마이크로전자 유닛(210)의 전도성 패드(250)의 위치는 다이싱 레인으로부터 어느 정도 떨어져 있도록 할 수 있다. 다이싱 레인(212)의 대표적인 폭은 대략 40㎛(미크론)이다.
도 3b의 평면도로 나타낸 바와 같이, 마이크로전자 유닛(210)의 초기의 뒷면(218)은 마이크로전자 유닛(210)의 앞면(222)의 위에 위치한다. 이 제조 단계에선, 초기 뒷면(218)이 마이크로전자 유닛(210)의 앞면(222)으로부터 소자 웨이퍼(200)의 초기 두께(219)만큼 균일하게 이격되어 있는 것이 바람직하다. 소자 웨이퍼(200)의 초기 뒷면(218) 쪽을 향해, 다이싱 레인(212)과 소자 웨이퍼(200)의 아래에 있는 전도성 패드(250)의 위치를 도 3b에 나타낸다.
처리 중에, 소자 웨이퍼(200)의 앞면(222)과 초기 뒷면(218) 사이의 두께를 감소시킬 수 있다. 초기 뒷면(218)에 대한 그라인딩(grinding), 래핑(lapping) 또는 연마(polishing) 공정을 사용하거나 이들 공정을 조합해서 두께를 감소시킬 수 있다. 예를 들어, 이 단계 중에, 소자 웨이퍼(200)의 초기 두께(219)를 대략 700㎛에서 대략 130㎛ 이하로 감소시킬 수 있다(도 4 참조).
이어서, 도 5a에 나타낸 바와 같이, 뒷면(221)으로부터 소자 웨이퍼(200)의 앞면(222)을 향해 아래쪽으로 연장하는 제1 개구(230)가 소자 웨이퍼(200) 내에 형성될 수 있다. 마이크로전자 유닛(210)의 뒷면(221)의 잔여 부분을 유지하고자 하는 부위에 마스크 층(mask layer)을 형성한 후에, 소자 웨이퍼(200)를 선택적으로 에칭함으로써 제1 개구(230)를 형성해도 된다. 예를 들어, 뒷면(221)의 일부분만을 덮도록 사진현상 층, 예를 들어 포토레지스트 층(photoresist layer)을 증착 및 패턴화한 후, 적절한 에칭 공정을 행하여 제1 개구(230)를 형성할 수 있다.
제1 개구(230)는 평평하고 통상적으로 앞면(22)으로부터 등거리에 있는 하부면(232)을 갖는다. 제1 개구(230)의 뒷면(221)으로부터 하부 면(232)을 향해 아래쪽으로 연장하는 안쪽 면(231)은 경사져 있을 수 있다. 즉, 도 5a에 나타낸 바와 같이, 뒷면(221)에 대해 직각이 아닌 각도를 포함해서 기울어져 연장할 수 있다. 등방성(isotropic) 에칭 등의 습식 에칭(wet etching) 공정과 테이퍼 블레이드(tapered blade)를 사용하는 소잉(sawing) 공정을 사용해서 경사진 안쪽 면(231)을 갖는 제1 개구(230)를 형성할 수 있다.
경사진 구성과 달리, 제1 개구(230)의 안쪽 면을, 뒷면(221)에 실질적으로 직각인 뒷면(221)으로부터 아래쪽을 향하는 수직 또는 실질적인 수직 방향으로 연장시킬 수 있다. 이방성(anisotropic) 에칭 공정, 레이저 다이싱, 레이저 드릴링, 및 기계적 제거 공정을 사용해서 실질적으로 수직인 안쪽 면을 갖는 제1 개구(230)를 형성할 수 있으며, 기계적 제거 공정에는 소잉, 밀링, 및 초음파 머시닝 등이 포함된다.
도 5a 및 도 5b에 나타낸 바와 같이, 제1 개구(230)를 2개의 마이크로전자 유닛(210) 상에 위치한 4개의 전도성 패드(250) 위에 배치함으로써, 마이크로전자 유닛(210)을 다이싱 레인(212)을 따라 절단하는 경우, 제1 개구(230)의 절반이 각 마이크로전자 유닛(210)의 위에 위치하게 될 것이다. 본 명세서에서 사용하는 "제1 개구"라는 용어는 단일의 마이크로전자 유닛 내에 그 전체가 위치하는 제1 개구(도 12a 및 도 12b를 참조), 다수의 마이크로전자 유닛(210)을 형성할 때에 이를 가로질러 연장하는 제1 개구(도 3a~11b 참조), 또는 마이크로전자 유닛(210)으로부터 절단한 후의 다른 마이크로전자 유닛(210) 상에 위치한 제1 개구의 일부를 의미할 수 있다.
소자 웨이퍼(200)에 제1 개구(230)를 형성한 후에, 포토레지스트 등의 사진현상 층과 유전체 층을 소자 웨이퍼(200)의 뒷면(221) 상에 증착한 후 패턴화하여, 하부 면(232)의 위에 그리고 전도성 패드(250)의 적어도 일부에 마스크 개구(mask opening)(233)를 형성한다. 사진현상 층(photoimageable layer) 또는 유전체 층 내의 마스크 개구(233)를, 각 전도성 패드(250)의 바닥 면(251)과 제1 개구(230) 사이에서 연장하는 제2 개구(240)를 형성하기 위한 바람직한 위치에 배치한다.
도 6을 참조하면, 제1 개구(230)는 소자 웨이퍼 위에서 다이싱 레인(212)과 일직선을 이루는 수직 방향(202)으로 연장하는 스트라이프 또는 채널의 형태로서 형성할 수 있다. 도 6에 잘 나타낸 바와 같이, 소자 웨이퍼의 수직 방향으로 연장하는 다이싱 레인(212)과 일직선을 이루는 수직 방향(202)으로 연장하는 길이가 긴 제1 개구(230)를 동시에 형성하는 것이 바람직하다. 수직 방향으로 연장하는 제1 개구(230)는 마이크로전자 유닛(210)의 다이싱 레인(212)만을 따라 연장하도록 형성할 수 있다. 이러한 경우, 제1 개구(230)는 수직의 다이싱 레인(212)과 소자 웨이퍼(200)의 수평 방향(204)으로 연장하는 수평의 다이싱 레인(214) 사이의 교점에 위치한 마이크로전자 유닛(210)의 코너 부분의 위에는 위치시키지 않아도 된다. 다른 예에서, 수평으로 연장하는 제1 개구(230)를 마이크로전자 유닛(210)의 수평 다이싱 레인(214)에 인접하는 전도성 패드(250)의 위에 위치하도록 형성할 수 있다. 수직 방향으로 연장하는 제1 개구(230)와 수평 방향으로 연장하는 제1 개구(230) 모두 소자 웨이퍼(200) 내에 형성할 수 있다.
일례로, 제1 개구(230)를 마이크로전자 유닛(210)의 경계를 이루는 다이싱 레인(212) 중의 하나에만 인접한 전도성 패드(250)의 위에 형성할 수 있다. 다른 예에서는, 제1 개구(230)를 마이크로전자 유닛(210)의 2개의 다이싱 레인(212) 또는 마이크로전자 유닛(210)과 경계를 이루는 3개 이상의 다이싱 레인(212)의 위에 형성할 수 있다. 일례로, 제1 개구(230)를 도 6에 나타낸 것보다 더 작게 만들 수 있으며, 제1 개구(230)를 소자 웨이퍼(200)의 다이싱 레인(212)에 인접해서 위치하는 몇 개의 전도성 패드(250) 위에 또는 몇 줄의 전도성 패드(250) 위에 형성할 수 있다. 도 7에 나타낸 것과 같은 또 다른 예에서는, 다이싱 레인(212)과 정렬된 제1 개구(230)를 소자 웨이퍼(200)의 에지부(206, 208) 사이의 스트라이프 형상으로 해서 연장되도록 구성할 수 있다.
도 8a 및 도 8b에 나타낸 바와 같이, 마스크 개구(233)의 하부에 있는 반도체 재료를 제거하기 위해, 마스크 개구(233) 내에 노출된 하부 면(232)의 일부에 대해 에칭 공정을 수행한다. 그 결과, 전도성 패드(250)와 접촉하면서 하부 면(232) 사이로 연장하는 제2 개구(240)를 형성할 수 있다.
에칭 공정은 실리콘 등의 반도체 물질을 선택적으로 식각하고 산화물 재료를 보존하는 방식으로 수행될 수 있다. 통상적으로, 앞면 콘택, 예를 들어 반도체 요소의 전도성 패드(250)는 반도체 요소를 전기적으로 절연시키는 패시베이션 층으로서 사용되는 산화물 재료 또는 다른 유전체 재료로 된 하나 이상의 층의 위에 위치한다. 유전체를 보존하는 선택적 방식으로 반도체 재료를 에칭함으로써, 소자 웨이퍼(200)에 대해 충분한 공정 창(process window)을 유지하면서 소자 웨이퍼(200)의 모든 위치에서 반도체 재료의 두께를 통해 에칭을 행하기 위해 필요에 따라 오버 에칭(over-etching)을 수행할 수 있다. 선택적 에칭 공정을 사용하는 경우에는, 유전체 층, 예를 들어 산화물 층은 제2 개구(240)를 형성한 후에도 제 위치에 유지된다. 이와 달리, 제2 개구(240)를 형성하기 위해 레이저 드릴링 또는 기계적 밀링을 사용할 수 있으며, 이 경우, 전도성 패드(250)의 바닥 면(251)이 제2 개구(240) 내에 노출될 수 있다.
이후, 도 9에 나타낸 제조 단계에서, 제2 개구(240)의 안쪽 면, 제1 개구(230)의 안쪽 면(231), 및 반도체 요소(220)의 뒷면(221) 상에 유전체 층(225)이 형성된다. 이 유전체 층(225)을 형성하는 데에 여러 방법을 사용할 수 있다. 일례로, 마이크로전자 유닛(210)을 포함하는 소자 웨이퍼(200)의 뒷면(221)에 유동성이 있는 유전체 재료를 도포하고, 가열(heating) 과정을 포함할 수 있는 건조(drying) 과정에 이어, "스핀 코팅"(spin-coating) 작업 동안 소자 웨이퍼(200)의 뒷면(221)에 대해, 유동성이 있는 재료를 더 균일하게 분산한다. 다른 예로서, 소자 웨이퍼(200)의 뒷면(221)에 유전체 재료로 된 열가소성 막을 도포하고, 조립체를 가열하거나 진공 환경에서 가열시킨다. 즉, 주변 압력보다 낮은 환경에 노출시킨다. 이에 의해, 열가소성 막이 제1 개구(230)의 안쪽 면(231) 및 하부 면(232)과 제2 개구(240)로 아래쪽을 향해 흐르게 된다. 다른 예로서, 증착을 행하여 유전체 층(225)을 형성한다.
또 다른 예로서, 소자 웨이퍼(200)를 포함하는 조립체를 유전체 증착 배스(dielectric deposition bath)에 침전시켜서 컨포멀(conformal) 유전체 코팅 또는 컨포멀 유전체 층(225)을 형성할 수 있다. 본 명세서에서 사용되는 "등각 코팅" 또는 "컨포멀 코팅"(conformal coating)은 유전체 층(225)이 반도체 요소(220)의 제1 개구(230) 또는 제2 개구(240)의 윤곽(contour)에 일치하는 경우와 같이, 코팅될 표면의 윤곽에 일치하는 특정 재료의 코팅이다. 전기영동 증착(electrophoretic deposition) 또는 전해 증착(electrolytic deposition)을 포함하는 컨포멀 유전체 층(225)을 형성하는 데에 전기화학 증착법(electrochemical deposition)을 사용할 수 있다.
일례로, 전기영동 증착 기술은 컴포멀 유전체 코딩을 형성하는 데에 사용되며, 컨포멀 유전체 코팅이 조립체의 노출된 전도성 및 반도체 표면에만 증착되도록 한다. 증착 과정 중에, 반도체 소자 웨이퍼는 전기적 전위가 원하는 값으로 유지되고, 전극은 배스(bath) 안에 액침 상태를 유지함으로써, 배스를 여러 원하는 전위로 유지할 수 있다. 이어서, 조립체를 배스 내에서 제1 개구(230)의 뒷면(221), 안쪽 면(231), 및 하부 면(232)과 제2 개구(240)의 안쪽 면(241)을 포함하는, 전도성 또는 반도체 특성을 갖는 소자 웨이퍼의 노출된 표면상에 전착된 컨포멀 유전체 층(225)을 형성하기에 충분한 시간 동안 적절한 조건하에서 유지한다. 코팅될 표면과 배스 사이에서 충분히 강한 전기장이 유지되는 동안 전기영동 증착이 이루어진다. 전기영동에 의해 증착된 코팅은 코팅이 그 증착의 전압이나 농도 등의 파라미터에 의해 제한되는 소정의 두께에 도달한 후에 증착이 중단된다는 점에서 자기 제한적(self-limit)이다.
전기영동 증착은 조립체의 전도성 및/또는 반도체 특성의 외부 표면상에 연속적이며 균일한 두께의 컨포멀 코팅을 형성한다. 또한, 전기영동 코팅이 유전성(비전도성) 특성에 의해 전도성 패드(250)의 바닥 면(251) 위의 남아 있는 유전체 층 상에 형성되지 않도록 증착할 수 있다. 달리 말하면, 전기영동 증착의 특성은 유전체 재료로 된 층이 충분한 두께를 갖는 경우에 그 유전체 특성에 의해 도체 위에 유전체 재료 층을 형성하지 않는다는 것이다. 통상적으로, 전기영동 증착은 대략 10 미크론 내지 몇십 미크론보다 큰 두께를 갖는 유전체 층 상에서는 일어나지 않는다. 컨포멀 유전체 층(225)은 음극 에폭시 증착 전구체(cathodic epoxy deposition precursor)로 형성할 수 있다. 이와 달리, 폴리우레탄 또는 아크릴 증착 전구체를 사용해도 된다. 다양한 전기영동 코팅 전구체 조성물 및 공급원을 아래의 표 1에 나타낸다.
[표 1]
Figure 112010069442617-pat00001
Figure 112010069442617-pat00002
다른 예로서, 유전체 층을 전해(electrolytical) 방식으로 형성할 수 있다. 이 공정은 증착된 층의 두께가 상기 층이 형성되는 전도성 또는 반도체성 표면의 부근에서 제한된다는 점을 제외하고는, 전기영동 증착과 유사하다. 이렇게 함으로써, 전기영동에 의해 증착된 유전체 층을, 요건에 기초해서 선택되는 두께까지 형성할 수 있으며, 처리 시간은 달성되는 두께의 하나의 요인이 된다.
이어서, 도 9를 참조하면, 제2 개구(240) 내에 전도성 비아(260)를 형성한다. 전도성 비아(260)는 전도성 패드(250)의 바닥 면(251)에 전기적으로 접속되며, 유전체 층(225)에 의해 반도체 요소(220)로부터 절연되어 있다. 앞선 처리 결과에 의해 유전체 층(225)이 전도성 패드(250)의 바닥 면(251)을 가로막은 경우, 레이저 드릴링, 기계적 밀링, 또는 그외 다른 적절한 기술을 사용해서 전도성 패드(250)에 인접한 제2 개구(240)의 바닥을 개방시킬 수 있다.
또한, 반도체 요소(220)의 미리 존재하는 유전체 층(예를 들어, 패시베이션 층)의 임의의 부분이 전도성 패드(250)와 정렬되어 있다면, 이러한 층은 본 단계에서 제거할 수 있다. 이러한 제거는, 예를 들어 레이저 드릴링, 기계적 밀링, 또는 그외의 다른 적절한 기술을 사용해서 행할 수 있다. 다른 가능한 제거 기술로는 본래 등방성 또는 이방성이 될 수 있는 다양한 선택적 에칭 기술을 포함할 수 있다. 이방성 에칭 공정으로는, 이온 흐름이 에칭을 행할 표면을 향하도록 하는 반응성 이온 에칭 공정이 있다. 반응성 이온 에칭 공정은 등방성 에칭 공정보다 덜 선택적이기 때문에, 더 높은 입사각으로 이온이 부딪히는 표면이, 이온 흐름으로 배향된 표면보다 더 넓은 범위까지 에칭된다. 반응성 이온 에칭 공정을 사용하는 경우, 컨포멀 유전체 층(225) 위에 위치하도록 마스크 층을 증착하는 것이 바람직하며, 그 내부에 제2 개구(240)와 정렬된 개구를 형성하는 것이 바람직하다. 이렇게 함으로써, 에칭 공정은 유전체 층(225)의 일부를 제거하지 않아도 되고, 유전체 층(225)을 제2 개구(240) 내에 위치시키면 된다.
전도성 비아(260)를 형성하기 위한 방법은, 조립체의 노출된 표면상에 기본 금속 층을 한번 이상의 스퍼터링에 의해 금속 층을 증착하는 단계, 도금 단계 또는 기계적 증착 단계를 포함한다. 기계적 증착은 가열된 금속 입자의 흐름을 코팅을 행할 표면으로 고속으로 향하도록 하는 단계를 포함할 수 있다. 이 단계는 제1 개구(230)의 뒷면(221), 안쪽 면(231) 및 하부 면(232), 제2 개구(240)의 안쪽 면(241), 전도성 패드(250)의 바닥 면(251)에서의 블랭킷 증착(blanket deposition)에 의해 수행될 수 있다. 일례로, 주요 금속 층은 알루미늄을 포함할 수 있다. 다른 예로서, 주요 금속 층은, 구리를 포함할 수 있다. 또 다른 예로서, 주요 금속 층은 티타늄을 포함할 수 있다. 전도성 비아(260)를 형성하는 공정에서 다른 하나 이상의 금속을 사용할 수 있다. 특정의 예에서, 다수의 금속 층이 적층된 층을 앞서 언급한 하나 이상의 표면상에 형성될 수 있다. 예를 들어, 이러한 적층된 금속 층으로는 티타늄 위에 구리를 위치시킨 층(Ti-Cu), 니켈 위에 구리를 위치시킨 층(Ni-Cu), 동일한 방식의 니켈-티타늄-구리 층(Ni-Ti-Cu), 또는 니켈-바나듐 층이 있을 수 있다.
도 10a 및 도 10b를 참조하면, 제1 개구(230)의 내부에 유전체 영역(dielectric region)(270)을 형성한다. 이 유전체 영역(270)은 무기 재료, 폴리머 물질 또는 이들 두 가지 물질 모두를 포함할 수 있다. 유전체 영역(270)은 그 노출된 바깥쪽 표면(272)이 반도체 요소의 뒷면(221) 또는 유전체 층(225)의 노출된 면과 동일 평면(co-planar) 또는 실질적으로 동일한 평면을 이루도록 형성할 수 있다. 예를 들어, 자기 평탄화(self-planarizing) 유전체 재료를, 예를 들어 디스펜싱(dispensing) 또는 스텐실링(stenciling) 공정에 의해 제1 개구(230)에 증착할 수 있다. 다른 예로서, 유전체 영역(270)을 형성한 후에, 반도체 요소의 뒷면(221) 또는 유전체 층(225)의 노출된 면에 대해 그라인딩, 래핑, 또는 연마 공정을 사용해서, 유전체 영역(270)의 표면을 뒷면(221) 또는 유전체 층(225)의 노출된 면에 대해 평탄화할 수 있다.
일례로, 유전체 영역(270)은 추종성, 즉 컴플라이언트(compliant) 특성을 갖는데, 충분히 낮은 탄성 계수(modulus of elasticity)와 충분한 두께를 가짐으로써, 이러한 탄성 계수와 이러한 두께에 의해 컴플라이언트 특성을 갖게 된다. 구체적으로 말하면, 일부 예(예를 들어, 도 18을 참조하여 나타낸 실시예)에서, 이처럼 컴플라이언트 특성을 갖는 유전체 영역에 의해, 전도성 상호접속부와 이 전도성 상호접속부에 부착된 전도성 콘택이 유연성을 갖게 되어 전도성 콘택에 외부 부하(external load)가 가해질 때에 반도체 요소에 대해 어느 정도 유동이 가능하게 된다.
이어서, 유전체 영역(270)의 바깥쪽 면(272)과 전도성 비아(260) 사이에서 유전체 영역(270)을 통해 연장하는 구멍(271a, 271b; 271)을 형성한다. 구멍(271)은 레이저 어블래이션(laser ablation) 또는 임의의 다른 적절한 방법을 사용해서 형성할 수 있다. 도 10a에 나타낸 바와 같이, 구멍(271)은 원통형의 구멍(271a) 또는 원뿔대 형태의 구멍(271b)이 가능하다. 도시 안 된 다른 예로서, 구멍(271)은 뒷면(221)으로부터 상이한 거리에 원통형 및 원뿔대 형태의 조합을 포함한 다른 형태가 될 수 있다.
도 11a 및 도 11b를 참조하면, 전도성 상호접속부(280a, 280b; 280)를 구멍(271a, 271b) 내에 형성한다. 전도성 상호접속부(280)는 전도성 비아(260)의 상부 면(261)에 전기적으로 접속되고 유전체 영역(270) 및 유전체 층(225)에 의해 반도체 요소(220)로부터 절연된다. 전도성 상호접속부(280)를 형성하기 위해, 본 방법은 무전해 증착(electroless deposition)을 포함한다. 본 단계는 각 구멍(271a, 271b)의 안쪽 면(273a, 273b)에서의 블랭킷 증착(blanket deposition)에 의해 수행될 수 있으며, 전도성 상호접속부[280a(원뿔 모양), 280b(원뿔대 모양)]의 형태가 안쪽 면(273a, 273b)의 윤곽과 일치한다. 도 11a에 나타낸 바와 같이, 전도성 상호접속부(280A, 280B)는 속이 채워져 있다. 다른 실시예(도시 안 됨)에서는, 전도성 상호접속부(280)의 내부 공간이 유전체 재료로 채워져 있다.
전도성 콘택(conductive contact)(290)을 형성한다. 이 전도성 콘택(290)은 외부 요소에의 상호접속을 위한 유전체 영역(270)의 바깥쪽 면(272)으로 노출되어 있다. 전도성 콘택(290)은 바닥 면(291)에서 전도성 상호접속부(280)에 전기적으로 접속된다. 몇몇 실시예에서, 전도성 상호접속부(280)와 전도성 콘택(290)은 단일의 무전해 증착 단계 중에 형성할 수 있다. 다른 실시예에서, 전도성 상호접속부(280)와 전도성 콘택(290)은 별개의 무전해 증착 단계에 의해 형성할 수 있다.
일례로, 전도성 상호접속부(280) 및/또는 전도성 콘택(290)을 포함하는 주요 금속 층은 알루미늄을 포함할 수 있다. 다른 예로서, 주요 금속 층은, 구리를 포함할 수 있다. 또 다른 예로서, 주요 금속 층은 티타늄을 포함할 수 있다. 전도성 상호접속부(280) 및/또는 전도성 콘택(290)을 형성하는 공정에서 다른 하나 이상의 금속을 사용할 수 있다.
최종적으로, 마이크로전자 유닛(210)을 소잉 또는 그외 다른 다이싱 방법에 의해 다이싱 레인(212)을 따라 절단해서, 도 11a 및 도 11b에 각각의 마이크로전자 유닛(210)을 형성할 수 있다. 소자 웨이퍼를 개별의 유닛으로 절단하기 위한 다양한 공정에 대해서는, 미국 가 출원 60/761,171호와 60/775,086호에 개시되어 있으며, 이들 특허문헌에 의하면, 도 11a 및 도 11b에 나타낸 바와 같이, 소자 웨이퍼를 절단해서 개별의 마이크로전자 유닛(210)을 형성한다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 마이크로전자 유닛을 나타낸다. 마이크로전자 유닛(310)은 도 2와 관련해서 앞서 설명한 마이크로전자 유닛(110)과 유사하지만, 마이크로전자 유닛 내에서의 제1 개구(330)와 제2 개구(340)의 위치가 다르다.
제1 개구는 마이크로전자 유닛의 주변 쪽에 위치한 반도체 요소의 활성의 반도체 영역과 마이크로전자 유닛의 중심에 위치하는 것이 아니라, 마이크로전자 유닛(310)은 다수의 제1 개구(330)를 포함하며, 이들 각각의 제1 개구는 마이크로전자 유닛(310)의 주변 쪽에 위치하고, 활성의 반도체 영역(323)은 마이크로전자 유닛(310)의 중심 쪽에 위치한다.
본 실시예에서, 제1 개구(330)는 일련의 제2 개구(340)를 넘어 연장하는 채널의 형태를 가지며, 제2 개구(340)는 전도성 패드(350)의 바닥 면(351) 쪽으로 연장되어 있다. 다른 실시예(도시 안 됨)에서, 제1 개구(330)는 단일의 전도성 패드(350)로 연장하는 단일의 제2 개구(340)까지 연장할 수 있다.
도 12b에 나타낸 바와 같이, 제1 개구(330)는 마이크로전자 유닛(310)의 대부분의 길이를 가로질러 연장한다. 다른 예로서, 단일의 제1 개구(330)는 웨이퍼의 길이를 가로질러 연장할 수 있으며, 도 7에 나타낸 바와 같이 다수의 마이크로전자 유닛(310)을 가로지르게 된다. 마이크로전자 유닛(310)의 두께는 마이크로전자 유닛이 웨이퍼 형태인 동안에는, 도 12a 및 도 12b에 도시된 마이크로전자 유닛(310)을 형성하기 위한 단계를 수행하기에 앞서 그 최초의 두께보다 감소될 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 마이크로전자 유닛을 나타낸다. 마이크로전자 유닛(410)은 도 2와 관련해서 설명한 마이크로전자 유닛(110)과 유사하지만, 전도성 상호접속부(478)가 전기적으로 접속되는, 앞면(422)에서의 전도성 요소(450), 예를 들어 패드가 솔더 마스크(solder mask)와 같은 유전체 층(424)에 의해 덮일 수 있다. 전도성 요소(450), 예를 들어 패드 또는 트레이스는 반도체 요소(420)의 앞면(422)에 노출되며, 유전체 층(424)에서의 개구 내에 노출될 수 있는 외부 전도성 패드(453)와 전기적으로 접속될 수 있다.
도 13b에 나타낸 바와 같이, 마이크로전자 유닛(410)은 마이크로전자 유닛의 중심에 위치한 채널형의 제1 개구(430)를 가질 수 있으며, 활성의 반도체 영역(423)은 마이크로전자 유닛(410)의 주변 쪽에 위치한다. 전도성 요소(450)는 전도성 트레이스(452)를 통해 외부의 전도성 패드(453)에 접속된다.
본 실시예에서, 제1 개구(430)는 일련의 제2 개구(440)를 넘어 연장하는 채널의 형태가 될 수 있으며, 제2 개구(440)는 전도성 요소(450)의 바닥 면(451) 쪽으로 연장되어 있다. 다른 실시예(도시 안 됨)에서, 제1 개구(430)는 단일의 전도성 요소(450)까지 연장하는 단일의 제2 개구(440)까지 연장될 수 있다.
도 14는 다른 실시예에 따른 덮개(lid) 부재를 포함하는 마이크로전자 요소를 나타내는 단면도이다. 마이크로전자 유닛(510)은 도 12a 및 도 12b와 관련해서 설명한 마이크로전자 유닛(310)과 유사하지만, 접착제, 무기 또는 유기 물질 및/또는 연결용 금속(joining metal)을 포함할 수 있는, 하나 이상의 독립된(standoff) 구조를 통해 덮개(511)에 접속되어 있다는 점이 다르다.
덮개를 칩(chip)으로부터 일정한 거리를 두고 지지하기 위한 구조에 대하여, 2006년 1월 23일 출원된 공동 소유의 미국 가 출원 60/761,171호와 2006년 2월 21일에 출원된 공동 소유의 미국 가 출원 60/775,086호에 개시되어 있다. 상기 특허문헌의 내용을 본 명세서에서 참조에 의해 원용한다.
마이크로전자 유닛(510)은 도 14에 나타낸 바와 같이, 덮개(511)의 안쪽 면(514)과 칩의 앞면(522) 사이에 내부 캐비티(interior cavity)(513)를 포함할 수 있다. 이와 달리, 마이크로전자 유닛(510)을 내부 캐비티 없이 구성해도 된다. 캐비티가 있으면, 캐비티의 높이(515)와 가로방향 치수(516)가 통상적으로 덮개(511)를 반도체 요소(520)와 조립하는 데에 사용되는 구조의 높이 및 치수에 의해 정해진다.
특정의 실시예에서, 덮개(511)는 유리 또는 폴리머 재료로 이루어지며 특정 주파수 또는 파장에서 전자기 스펙트럼에 대해 적어도 부분적으로 투과성을 가진다. 예를 들어, 마이크로전자 유닛(510)이 광 이미지 센서(optical image sensor)인 경우, 덮개(511)를 가시광선에 대해 투과성을 갖도록 할 수 있다. 덮개(511)는 필터 기능을 제공하도록 부분적으로만 투과성을 갖도록 해도 되며, 특정 주파수 또는 파장 범위에 대해서만 투과되도록 해도 된다. 다른 예에서, 덮개(511)를 광 또는 전자기 스펙트럼에 대해 투과되지 않도록 해도 된다[예를 들어, 마이크로전자 유닛(510)이 MEMS 소자인 경우].
마이크로전자 유닛(510) 내의 활성의 반도체 영역(523)의 능동 반도체 소자는 전자기 방사선을 검출 또는 출력하는 전자기 또는 전자광학 소자 등의 전자기 트랜스듀서(electromagnetic transducer) 소자를 포함하는 것이 일반적이다. 능동의 반도체 소자는 엑스레이(x-ray) 파장을 포함해서, 적외선, 가시광선 및/또는 자외선 또는 그 이상의 파장을 갖는 스펙트럼의 광 파장 및/또는 무선 주파수를 방출 또는 수광하도록 설계될 수 있다. 예를 들어, 능동의 반도체 소자는 발광 다이오드("LED")와 같은 광의 발광체 또는 이미지 센서를 포함할 수 있다. 이와 달리, 능동의 반도체 소자는 음향 변환 소자를 포함할 수 있다. 이러한 변환 소자는 매체, 예를 들어 공기 및/또는 다른 유체 매체(기체 또는 액체)를 통해 수신한 음압 파(sound pressure wave)를 하나 이상의 전기 신호로 변환하거나, 하나 이상의 전기 신호를 음압 파로 변환하도록 구성된다. 능동의 반도체 소자는 표면 음파(surface acoustic wave: "SAW") 소자, 가속도계(accelerometer) 등의 마이크로 전자기계 소자(micro-electromechanical device: "MEMs")를 포함할 수 있다. 능동의 반도체 소자는 안테나, 인덕터, 필터 등의 무선 주파수 장치를 포함할 수 있다.
일례로, 패키지화한 칩(packaged chip)은 마이크로전자 유닛(510)의 능동의 반도체 소자가 이미지를 캡쳐하기 위한 촬상 영역(imaging area)(517)을 포함하는 센서 유닛이다. 반도체 요소(520)의 전자 회로(도시 안 됨)는 촬상 영역(517)에 의해 캡쳐된 이미지를 나타내는 하나 이상의 전기 신호를 생성하기 위한 촬상 영역(517) 내의 능동의 반도체 소자에 접속되어 있다. 이를 위한 이미지 처리 기술 분야에서는 많은 전기 회로가 잘 알려져 있다. 예를 들어, 마이크로전자 유닛(510)은 클록 및 전하-전전압 변환 회로를 포함하는 전하 결합형 소자(charge-coupled device: CCD) 이미지 칩을 포함할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 마이크로전자 유닛을 나타낸다. 마이크로전자 유닛(610)은 도 2와 관련해서 앞서 설명한 마이크로전자 유닛(110)과 유사하고, 제1 개구(630)의 안쪽 면(631)에 의해 반도체 요소(620)의 앞면(622)에 대해 이루는 각도(B)가 앞면(622)에 대한 제2 개구(640)의 안쪽 면(641)에 대해 이루는 각도(A)와 어떻게 다른지를 나타낸다는 점에서 다르다.
제1 개구(630)의 안쪽 면(631)은 일정한 기울기 또는 가변 기울기를 가질 수 있다. 예를 들어, 앞면(622)에 의해 정의되는 수평면에 대한 안쪽 면(631)의 각도(B) 또는 기울기는 안쪽 면(631)이 앞면(622) 쪽으로 더 관통해갈수록 감소하게 할 수 있다.
제2 개구(640)의 안쪽 면(641)은 일정한 기울기 또는 가변 기울기를 가질 수 있다. 예를 들어, 앞면(622)에 의해 이루어지는 수평 면에 대한 안쪽 면(641)의 각도(A) 또는 기울기는 안쪽 면(641)이 앞면(622) 쪽으로 더 관통할수록 크기가 감소하게 할 수 있다(즉, 양의 값 또는 음의 값이 작아진다).
예를 들어, 제1 개구(630) 및/또는 제2 개구(640)가 습식 에칭(wet etching) 공정에 의해 형성하는 실시예에서, 에칭 각도(etching angle)를 실질적으로 55도로 할 수 있다.
도 16은 도 12a에 나타낸 바와 같이 다수의 마이크로전자 유닛을 포함하는 적층형 조립체를 나타내는 단면도이다. 본 실시예에서, 적층형 조립체(700)는 다수의 마이크로전자 유닛(310)을 포함한다. 도 16은 도 12a에 나타낸 바와 같이 다수의 마이크로전자 유닛(310)을 포함하는 것으로 했지만, 본 발명의 마이크로전자 유닛을 임의의 개수를 적층해서 적층형 조립체를 형성할 수 있다.
마이크로전자 유닛(310)에 앞면 전도성 패드(350) 및 뒷면 전도성 콘택(390)을 제공함으로써, 하나의 마이크로전자 유닛(310)의 상단에 다른 몇 개의 마이크로전자 유닛(310)을 적층해서 적층형 조립체(700)를 형성할 수 있다. 이러한 배치를 갖는 구성에서, 앞면 전도성 패드(350)는 뒷면 전도성 콘택(390)과 정렬된다. 적층형 조립체에서 마이크로전자 유닛 중의 인접하는 유닛들 사이의 접속은 전도성 덩어리 요소(conductive mass)(702)에 의해 이루어진다. 앞면(322) 상의 유전체 층(324)(예를 들어, 외부 패시베이션 층)과 뒷면(321) 상의 유전체 영역(370)은 상호접속이 있는 곳을 제외한, 적층형 조립체(700) 내의 인접한 마이크로전자 유닛(310)들 사이를 전기적으로 절연시킨다.
적층형 조립체(700)는 상부의 마이크로전자 유닛(310)의 전도성 패드(350)를 하부 마이크로전자 유닛(310)의 전도성 콘택(390)과 결합하는 다수의 전도성 덩어리 요소(702)를 포함할 수 있다. 전도성 덩어리 요소(702)는 땜납, 주석(tin) 또는 다수의 금속을 포함하는 공융 혼합물(eutectic mixture) 등과 같이 상대적으로 녹는점이 낮은 가융 금속(fusible metal)을 포함하여 이루어질 수 있다. 이와 달리, 전도성 덩어리 요소(702)를, 구리 등의 귀금속(noble metal) 또는 땜납 등의 가융 금속보다 녹는점이 높은 비귀금속(non-noble metal)과 같은 젖음성 금속(wettable metal)을 포함할 수 있다. 이러한 젖음성 금속은 대응하는 특징 형상부, 예를 들어 마이크로전자 유닛(310)을 상호접속 요소에 외부에서 상호접속하기 위한 회로판과 같은 상호접속 요소의 가융 금속 특징 형상부와 결합될 수 있다. 일례로, 전도성 덩어리 요소(702)는 금속으로 채워진 페이스트, 땜납으로 채워진 페이스트, 이방성 전도성 접착체 또는 등방성 전도성 접착제 등의 전도성 페이스트(conductive paste)와 같이 매체 내에 산재된 전도성 재료를 포함할 수 있다.
도 17~22b는 본 발명의 실시예에 따른 다양한 인터포저 비아(interposer via) 구조를 나타낸다. 도 17은 다른 실시예에 따른 상호접속용 기판을 나타낸다. 상호접속용 기판(810)은 도 1과 관련해서 앞서 설명한 마이크로전자 유닛(10)과 유사하지만, 상호접속용 기판(810)이 활성의 반도체 영역을 포함할 필요가 없다는 점에서 다르다.
상호접속용 기판(810)에 활성의 반도체 영역이 없어도 되기 때문에, 제2 개구(840)를, 칩에 손상을 주지 않고도, 앞면(822)으로부터 에칭에 의해 형성할 수 있다. 전도성 패드를 앞면(822)에 제공하지 않고, 제2 개구(840)를 형성한 후에 전도성 패드(850)를 형성해도 된다.
상호접속용 기판(810)을 제조하기 위해, 제2 개구(840)를 먼저 형성하고, 유전체 층(825)으로 피복한 다음, 전도성 비아(860)로 채운다. 이후, 제1 개구(830)를 형성하고 유전체 영역(870)으로 채운다. 이 유전체 영역(870)을 통해 구멍(871)을 형성하고 전도성 상호접속부(880)로 채운다. 마지막으로, 전도성 비아(860)에 전도성 패드(850)를 부착하고, 전도성 상호접속부(880)에 전도성 콘택(890)을 부착한다. 이와 달리, 제1 개구(830)를 먼저 형성한 다음에 제2 개구(840)를 형성해도 된다. 전도성 비아(860)는 전도성 상호접속부(880)를 형성하기 전에 또는 그 후에 형성해도 된다.
도 18은 본 발명의 다른 실시예에 따른 상호접속용 기판을 나타낸다. 이 상호접속용 기판(910)은 도 17과 관련해서 앞서 설명한 상호접속용 기판(810)과 유사하지만, 유전체 영역의 구조와, 전도성 패드 및 전도성 콘택 사이의 전기적 접속의 구성이 다르다.
상호접속용 기판(910)은, 별개의 전도성 상호접속부 및 전도성 비아를 구비하는 것이 아니라, 전도성 패드(950)와 전도성 콘택(990) 사이로 연장하는 단일의 일체형 전도성 상호접속부(978)를 포함한다. 전도성 상호접속부(978)는 전도성 패드(950)로부터 제1 개구(930)를 통해 연장하는 전도성 상호접속 부분(980)과, 전도성 콘택(990)으로부터 제2 개구(940)를 통해 연장하는 전도성 비아 부분(960)을 포함한다.
상호접속용 기판(910)은, 유전체 층을 제2 개구(940)의 안쪽 면(941)에 피복(코팅)하거나 별개의 유전체 영역을 전도성 상호접속부(978)와 제1 개구(930)의 안쪽 면(931) 사이의 공간을 채우도록 하는 구성을 갖지 않고, 제1 개구(930)의 안쪽 면(931), 제2 개구(940)의 안쪽 면(941), 및 반도체 요소(120)의 뒷면(921)을 피복하는 단일의 일체형 유전체 영역(970)을 포함한다. 유전체 영역(970)은 안쪽 면(931, 941)과 전도성 상호접속부(978) 사이의 공간을 채운다.
단일의 전도성 상호접속부(978)를 형성하기 위해, 유전체 영역(970)을 제1 개구(930) 및 제2 개구(940)의 안쪽에 도포한다. 유전체 영역(970)을 완전히 관통해서 연장하는 구멍(971)을, 예를 들어 레이저 어블레이션에 의해 형성할 수 있다. 구멍(971)은 금속, 금속으로 이루어진 전도성 화합물, 또는 이들 두 가지를 도금해서 금속화할 수 있다. 일례로, 금속은 구리, 금 또는 이들 두 가지가 될 수 있으며, 도금 외의 스퍼터링, 가융 금속을 땜납 등으로 도포하는 공정에 의해 금속화해도 된다. 전도성 상호접속부(978)는 내부가 꽉 채워진 고형(solid)의 구성으로 해도 되고, 구멍(971)의 안쪽 면을 덧댄 전도성 코팅의 형태로 해도 된다. 전도성 코팅은 비어 있을 수 있는 내부 공간을 형성하거나, 유전체 재료로 덮도록 하거나, 유전체 재료로 채우는 구성이 가능하다.
유전체 영역(970)은 추종성, 즉 컴플라이언트(compliant) 특성을 갖는데, 충분히 낮은 탄성 계수(modulus of elasticity)와 충분한 두께를 갖기 때문에, 이러한 탄성 계수와 이러한 두께에 의해 컴플라이언트 특성을 갖는다. 구체적으로, 이처럼 컴프라이언트 특성을 갖는 유전체 영역(970)에 의해, 전도성 상호접속부(978)와 이 전도성 상호접속부에 부착된 전도성 콘택(990) 및 전도성 패드(950)가 유연성을 갖게 되어 전도성 콘택(990) 또는 전도성 패드(950)에 외부 부하(external load)가 가해질 때에 반도체 요소(920)에 대해 이동이 어느 정도 가능하게 된다. 이에 의하면, 상호접속용 기판(910)의 전도성 콘택(990) 또는 전도성 패드(950)와 회로판(도시 안 됨)의 단자 사이의 결합은, 상호접속용 기판(910)과 회로판 사이의 열팽창 계수("CTE": coefficient of thermal expansion)의 부정합에 기인한 열 변형률(thermal strain)에 대한 저항이 더 좋아진다.
일례로, 유전체 영역(970)의 두께와 탄성계수에 의해 생기는 컴플라이언트 특성은 전도성 콘택(990) 또는 전도성 패드(950)를 통해 마이크로전자 유닛이 실장되는 기판과 상호접속용 기판(910) 사이의 열팽창 부정합(thermal expansion mismatch)에 기인해서 전도성 콘택(990) 또는 전도성 패드(950)에 가해지는 변형력을 보상하기에 충분한 값이 될 수 있다. 유전체 영역(970)의 노출된 표면과 회로판 사이에, CTE 부정합에 기인한 열 변형률에 대한 저항을 강화하기 위한 언더필(underfill)(도시 안 됨)을 설치해도 된다.
도 19는 본 발명의 다른 실시예에 따른 상호접속용 기판을 나타낸다. 상호접속용 기판(1010)은 도 17과 관련해서 앞서 설명한 상호접속용 기판(810)과 유사하지만, 전도성 비아(1060)의 구성이 다르다.
일례로, 전도성 비아(1060)는, 유전체 층(1025)에 의해 채워지지 않은 제2 개구(1040)의 안쪽 공간을 완전히 채우는 전도성 비아를 구비하는 것이 아니라, 유전체 층(1025) 상에 금속성 층을 증착해서 내부 공간(1027)이 전도성 비아(1060)의 안쪽에 형성되도록 한다.
상호접속용 기판(1010)을 제조하기 위해, 제2 개구(1040)를 먼저 형성하고, 유전체 층(1025)으로 피복한 다음, 유전체 층(1025) 상에 전도성 금속을 증착해서 전도성 비아(1060)를 형성하다. 제1 개구(1030)는 에칭, 레이저 어블레이션, 기계적 밀링 등에 의해, 전도성 비아(1060)의 상부면(1061)이 노출되도록 형성할 수 있다. 유전체 영역(1070)을 통해 구멍(1071)을 형성한 다음, 전도성 상호접속부(1080)로 채운다. 마지막으로, 전도성 비아(1060)에 전도성 패드를 부착하고, 전도성 상호접속부(1080)에 전도성 콘택(1090)을 부착한다.
도 20a는 본 발명의 다른 실시예에 따라, 작은 직경을 갖는 다수의 제2 개구와 맞닿은 채널형의 제1 개구를 포함하는 상호접속용 기판을 나타내는 사시도이다. 반도체 요소(1120)는 도 17~19와 관련해서 설명한 반도체 요소(820, 920, 1020)와 유사하지만, 반도체 요소(1120)가 채널형의 제1 개구(1130)를 포함하고, 제1 개구(1130)가 다수의 제2 개구(1140)와 연결되어 있다는 점이 다르다.
도 20b 및 도 20c는 도 20a에 나타낸 반도체 요소(1120)가 전도성 본딩 패드 및 금속성 상호접속 요소를 더 포함하는 구성을 나타낸다. 도 20b 및 도 20c에 나타낸 상호접속용 기판(1110)은 도 20a에 나타낸, 채널형 제1 개구(1130)를 갖는 반도체 요소(1120)를 포함하며, 제1 개구(1130)는 다수의 제2 개구(1140)에 각각 연결되어 있다. 상호접속용 기판(1110)은 다수의 전도성 상호접속부(1178)를 포함하며, 전도성 상호접속부(1178)는 반도체 요소(1120)의 앞면(1122)에서 전도성 패드(1150)에 연결되어 있고, 반도체 요소(1120)의 뒷면(1121)에서 전도성 콘택(1190)에 연결되어 있다.
도 20b 및 도 20c를 보면, 제1 개구(1130), 제2 개구(1140), 전도성 상호접속부(1178), 전도성 패드(1150), 및 전도성 콘택(1190)의 구성과 배치는, 도 18을 참조해서 앞서 설명한 구성 및 배치와 유사하다는 것을 알 수 있을 것이다.
도 21은 본 발명의 실시예에 따른 인터포저(interposer)의 일부를 나타내는 사시도이다. 상호접속용 기판(1210)은 도 20b 및 도 20c와 관련해서 앞서 설명한 상호접속용 기판과 유사하지만, 반도체 요소(1220)가 원형의 제1 개구(1230)를 포함하며 제1 개구(1230)가 단일의 제2 개구(1240)와 맞닿아 있다는 점이 다르다.
도 22a 및 도 22b는 본 발명의 실시예에 따라, 작은 직경을 갖는 다수의 개구와 큰 직경을 갖는 단일의 개구를 포함하는 상호접속용 기판 구조를 나타내는 사시도 및 단면도이다. 상호접속용 기판(1310)은 도 20b 및 도 20c와 관련해서 앞서 설명한 상호접속용 기판과 유사하지만, 상호접속용 기판(1310)은 원형의 제1 개구(1330)를 포함하며, 제1 개구(1330)는 클러스터 모양으로 배치된 4개의 제2 개구(1340)와 각각 맞닿아 있는 점이 다르다.
도 23은 다른 실시예에 따른 상호접속용 기판을 나타낸다. 상호접속용 기판(1410)은, 도 18과 관련해서 앞서 설명한 상호접속용 기판(910)과 유사하지만, 제1 개구(1430)와 제2 개구(1440) 사이의 계면(interface)에서의 반도체 요소(1420)의 구조가 다르다.
반도체 요소(1420)는, 도 18에 나타낸 바와 같이 평평하고 앞면(922)으로부터 등거리를 갖는 제1 개구(930)의 하부 면(932)을 포함하도록 하는 것이 아니라, 제1 개구(1430)의 하부 면을 갖지 않는 구성이 가능하다. 대신에, 제1 개구(1430)는 제2 개구(1440)의 안쪽 면의 상부 직경(upper diameter)과 동일 또는 실질적으로 동일한 하부 직경(lower diameter)을 갖는 안쪽 면(1431)을 포함한다.
도 24는 본 발명의 다른 실시예에 따른 상호접속용 기판을 나타낸다. 이 상호접속용 기판(1510)은, 도 18과 관련해서 앞서 설명한 상호접속용 기판(910)과 유사하지만, 제1 개구(1530)와 제2 개구(1540) 사이의 계면에서의 반도체 요소(1520)의 구조가 다르다.
반도체 요소(1520)는, 도 18에 나타낸 바와 같이 평평하고 앞면(922)으로부터 통상적으로 등거리를 갖는 제1 개구(930)의 하부 면(932)을 구비하는 것이 아니라, 제1 개구(1530)의 하부 면을 포함하지 않는다. 대신에, 제1 개구(1530)는 제2 개구(1540)의 안쪽 면(1541)의 상부 직경보다 작은 하부 직경을 갖는 안쪽 면(1531)을 가짐으로써, 안쪽 면(1541)이 평평하고 뒷면(1522)으로부터 등거리를 갖는 제2 개구(1540)의 상부 면(1542)과 맞닿는다.
도 25는 다른 실시예에 따른 마이크로전자 유닛을 나타낸다. 마이크로전자 유닛(1610)은, 도 2와 관련해서 앞서 설명한 마이크로전자 유닛(110)과 유사하지만, 마이크로전자 유닛(1610)이 제1 개구(1630)와 제2 개구(1640) 사이의 계면에서의 반도체 요소(1620)의 구조가 다르다는 점과, 제2 개구(1640)가 상이한 형태를 가진다는 점에서 상이하다.
반도체 요소(1620)는, 도 2에 나타낸 것처럼 평평하고 앞면(122)으로부터 등거리를 갖는 제1 개구(130)의 하부 면(132)을 포함하는 것이 아니라, 제1 개구(1630)의 하부 면을 포함하지 않는다. 대신에, 제1 개구(1630)는 제2 개구(1640)의 안쪽 면(1641)의 상부 직경과 동일 또는 실질적으로 동일한 하부 직경을 갖는 안쪽 면(1631)을 갖는다. 도시된 바와 같이, 안쪽 면(1641)은 원통형(즉, 일정 또는 실질적으로 일정한 직경을 가짐)이지만, 다른 예에서는 안쪽 면(1641)의 직경이 앞면(1622)으로부터의 거리의 함수에 따라 증가 또는 감소하도록 해도 된다.
도 26은 다른 실시예에 따른 마이크로전자 유닛을 나타낸다. 마이크로전자 유닛(1710)은 도 2와 관련해서 앞서 설명한 마이크로전자 유닛(110)과 유사하지만, 제1 개구(1730)와 제2 개구(1740) 사이의 계면에서의 반도체 요소(1720)의 구조가 다르게 되어 있다.
반도체 요소(1720)는, 도 2에 나타낸 것처럼 평평하고 앞면(122)으로부터 등거리를 갖는 제1 개구(130)의 하부 면(132)을 포함하는 것이 아니라, 제1 개구(1730)의 하부 면을 포함하지 않는다. 대신에, 제1 개구(1730)는 제2 개구(1740)의 안쪽 면(1741)의 상부 직경보다 작은 하부 직경을 갖는 안쪽 면(1731)을 가짐으로써, 안쪽 면(1741)이 평평하고 앞면(7522)으로부터 등거리를 갖는 제2 개구(1740)의 상부 면(1742)과 맞닿는다.
도 27~29는 콘택 패드에 부착되지 않은 전도성 상호접속부의 실시예를 나타내는 부분 단면도이다. 이들 패드가 없는 전도성 상호접속부는 전도성 상호접속부를 포함하는 본 발명의 임의의 다른 실시예와 함께 사용할 수 있다. 예를 들어, 임의의 패드가 없는 전도성 상호접속부의 실시예를, 전도성 패드(1790)를 사용하지 않고, 도 26에 나타낸 전도성 상호접속부(1778)로 대체할 수 있다.
예를 들어, 도 27~29에 나타낸 바와 같이, 전도성 상호접속부(1878, 1978, 2078)는 각각의 상단 면(1892, 1992, 2092)에서 각각의 콘택 패드에 접속되어 있지 않다. 대신에, 전도성 상호접속부(1878, 1978, 2078)의 상단 면(1892, 1992, 2092)은 유전체 영역(1870, 1970, 2070)의 바깥쪽 면(1872, 1972, 2072)에 노출되어 있다.
도 27에 나타낸 실시예에서, 전도성 상호접속부(1878)의 상단 면(1892)은 유전체 영역(1870)의 바깥쪽 면(1872) 위로(즉, 반도체 요소의 앞면으로부터 긴 거리) 연장되어 있다. 도 28에 나타낸 실시예에서, 전도성 상호접속부(1978)의 상단 면(1992)은 유전체 영역(1970)의 바깥쪽 면(1972)의 아래로(즉, 반도체 요소의 앞면으로부터 짧은 거리) 함몰되어 있다. 도 29에 나타낸 실시예에서, 전도성 상호접속부(2078)의 상단 면(2092)은 유전체 영역(2070)의 바깥쪽 면(2072)과 실질적으로 동일한 높이(즉, 반도체 요소의 앞면으로부터 동일 또는 실질적으로 동일한 거리)이다.
이러한 패드 없는 실시예에서는, 외부 요소는, 전도성 상호접속부(1878, 1978, 2078)에 상호접속되는 것이 아니라, 전도성 상호접속부(1878, 1978, 2078)의 상단 면(1892, 1992, 2092)에 상호접속될 수 있다. 예를 들어, 외부 요소는 전도성 덩어리 요소(예를 들어, 주석 또는 땜납), 양극 결합(anodic bonding), 열 압축 공정으로부터의 확산, 접착제, 또는 실리콘 옥사이드 본딩(silicon oxide bonding)에 의해 상단 면(1892, 1992, 2092)에 접속될 수 있다. 다른 예로서, 전도성 상호접속부(1878, 1978, 2078)의 상단 면(1892, 1992, 2092)은 외부 요소와의 상호접속을 위해 노출된 전도성 콘택으로서 기능할 수 있다.
도 30은 본 발명의 실시예에 따른 비아 구조를 나타내는 단면도이다. 마이크로전자 유닛(2110)은, 도 25를 참조해서 앞서 설명한 마이크로전자 유닛(1610)과 유사하지만, 제1 개구(2130) 및 제2 개구(2140)를 통해 연장하는 전도성 상호접속부(2178)의 구조가 다르고, 제2 개구(2140)가 상이한 형태를 가진다는 점이 다르다.
도 25에 나타낸 마이크로전자 유닛(1610)에서와 같이, 마이크로전자 유닛(2110)은 제2 개구(2140)의 안쪽 면(2141)의 상부 직경과 동일 또는 실질적으로 동일한 하부 직경을 갖는 안쪽 면(2131)을 갖는다. 도시된 바와 같이, 안쪽 면(2141)은 둥글납작한(bulbous) 형태(즉, 직경이 비선형적으로 변함)를 갖지만, 다른 실시예에서는, 안쪽 면(2141)의 직경을 앞면(2122)으로부터의 선형적 거리 함수로서 증가 또는 감소하도록 하거나, 안쪽 면(2141)이 일정한 또는 실질적으로 일정한 직경을 갖도록 해도 된다.
마이크로전자 유닛(2110)은, 도 25에 나타낸 바와 같이 일체형의 전도성 상호접속부(1678)를 갖는 것이 아니라, 유전체 영역(2170)을 통해 연장하는 구멍(2171)의 안쪽 면(2173)을 도금함으로써 형성될 수 있는 전도성 상호접속부(2178)를 구비한 것으로서, 구멍(2171)의 안쪽 면(2173) 위에 전도성 층을 만든 것이다. 본 실시예에서, 전도성 상호접속부(2178)는 제1 개구(2130)의 형태[즉, 제1 개구의 안쪽 면(2131)의 윤곽]와 일치시키거나, 제2 개구(2140)의 형태[즉, 제2 개구의 안쪽 면(2141)의 윤곽]와 일치시킬 필요가 없다.
도 30에 나타낸 바와 같이, 전도성 상호접속부(2178)를 구멍(2171)의 안쪽 면(2173) 및 유전체 영역(2170)의 상단 면(2172)에 도금함으로써, 전도성 상호접속부(2178)가 구멍(2171)을 통해 그리고 유전체 영역(2170)의 상단 면(2172)으로 연장되도록 한다.
도시한 바와 같이, 전도성 상호접속부(2178)는, 땜납, 주석 또는 다수의 금속을 포함하는 공융 혼합물(eutectic mixture) 등과 같이 상대적으로 녹는점이 낮은 가융 금속(fusible metal)을 포함하여 이루어질 수 있다. 이와 달리, 전도성 덩어리 요소(2193)를, 구리 등의 귀금속(noble metal) 또는 땜납 등의 가융 금속보다 녹는점이 높은 비귀금속(non-noble metal)과 같은 젖음성 금속(wettable metal)을 포함할 수 있다.
도시한 바와 같이, 전도성 덩어리 요소(2193)는 전도성 상호접속부(2178)의 내부 전체를 채우고 있으며 전도성 상호접속부(2178)의 상단 면(2192)에도 연장된다. 다른 실시예(도시 안 됨)로서, 전도성 덩어리 요소(2193)는 상단 면(2192)의 높이와 동일한 앞면(2122)으로부터의 높이까지 연장할 수 있어서, 전도성 덩어리 요소(2193)는 전도성 상호접속부(2178)의 내부만을 채울 뿐, 상단 면(2192)으로는 연장되지 않는다. 또 다른 예로서, 전도성 덩어리 요소가 전도성 상호접속부의 내부를 부분적으로만 채우는 구성도 가능하다.
일례(도시 안 됨)로, 전도성 상호접속부(2178)는 중공(예를 들어, 공기로 채워진)의 구성이 가능하다. 다른 예(도시 안 됨)에서는, 전도성 상호접속부(2178)를 유전체 재료로 피복 또는 유전체 재료로 채우는 구성도 가능하다.
도 31은 본 발명의 다른 실시예에 따른 기판을 포함하는 패키지 칩을 나타내는 단면도이다. 본 실시예에서, 마이크로전자 조립체(2200)는 도 12a에 나타낸 것과 같은 마이크로전자 유닛(310)을 기판(2210)에 접합한 것이다. 도 31은 도 12a에 나타낸 것과 같은 마이크로전자 유닛(310)을 포함하지만, 본 발명의 임의의 마이크로전자 유닛을 기판과 접합한 구성도 가능하다.
이러한 구성에서, 마이크로전자 유닛(310)과 기판(2210) 간의 접속은 전도성 덩어리 요소(2202)에 의해 이루어진다. 앞면 전도성 패드(350)는 기판(2210)의 전도성 콘택(2204)과 정렬된다. 앞면(322)상의 유전체 층(324)(예를 들어, 외부 패시베이션 층)은, 상호접속부가 제공된 부분을 제외하고, 기판(2210)과 마이크로전자 유닛(310)을 전기적으로 절연시킨다.
전도성 덩어리 요소(2202)는 땜납, 주석 또는 다수의 금속을 포함하는 공융 혼합물 등과 같이 상대적으로 녹는점이 낮은 가융 금속을 포함하여 이루어질 수 있다. 이와 달리, 전도성 덩어리 요소(2202)를, 구리 등의 귀금속 또는 땜납 등의 가융 금속보다 녹는점이 높은 비귀금속과 같은 젖음성 금속을 포함할 수 있다. 일례로, 금속으로 채워진 페이스트, 땜납으로 채워진 페이스트, 이방성 전도성 접착체 또는 등방성 전도성 접착제 등의 전도성 페이스트(conductive paste)와 같이 매체 내에 산재된 전도성 재료를 포함할 수 있다.
반도체 요소에 비아 구조를 형성하기 위한 본 발명의 방법은 단일의 반도체 칩과 같은 마이크로전자 기판에 적용하거나, 동시 처리를 위한 캐리어 상에 또는 고정 장치 내의 정해진 공간에 유지될 수 있는 다수의 개별 반도체 칩에 동시에 적용할 수 있다. 이와 달리, 본 발명의 방법은 앞서 설명한 것과 같은 처리를 웨이퍼 레벨, 패널 레벨 또는 스트립 레벨 규모의 다수의 반도체 칩에 대해 동시에 수행하기 위해 웨이퍼 또는 웨이퍼의 일부의 형태로 함께 부착되는 다수의 반도체 칩을 포함하는 마이크로전자 기판 또는 요소에 적용할 수 있다.
앞서 설명한 구조체는 특별한 3차원 상호접속 능력을 갖는다. 이러한 능력은 어떠한 반도체 타입에도 사용될 수 있다. 일례로, 다음에 설명하는 칩의 조합이 앞서 설명한 것과 같은 구조체에 포함될 수 있다. (i) 프로세서 및 프로세서와 함께 사용되는 메모리; (ii) 동일 타입의 다수의 메모리 칩; (iii) DRAM 및 SRAM 등의 다양한 타입의 다수의 메모리 칩; (iv) 이미지 센서 및 이미지 센서로부터 이미지를 처리하기 위해 사용되는 이미지 프로세서; (v) 주문형 반도체("ASIC") 및 메모리.
상기 설명한 구조체는 다양한 전자 시스템의 구성에 사용할 수 있다. 예를 들어, 본 발명의 다른 실시예에 따른 시스템(2300)은 다른 전자 부품(2308, 2310)과 연결된, 앞서 설명한 구조체(2306)를 포함한다. 도시된 예에서, 부품(2308)은 반도체 칩이며, 부품(2310)은 디스플레이 스크린이지만, 임의의 다른 부품을 사용해도 된다. 물론, 도 32에는 간단히 나타내기 위해 2개의 부품만을 도시했지만, 본 시스템은 임의의 개수의 부품을 포함하는 구성이 가능하다. 앞서 설명한 구조(2306)는 도 1a와 관련해서 앞서 설명한 마이크로전자 유닛이거나, 도 16과 관련해서 설명한 다수의 마이크로전자 유닛을 포함하는 구조체가 가능하다. 또 다른 예로서, 이들 모두를 설치하는 것도 가능하고, 이러한 구조체를 임의의 개수로 사용해도 된다.
구조체(2306)와 부품(2308, 2310)은 점선으로 개략적으로 나타낸 공통의 하우징(2301)에 설치하고, 필요에 따라 서로 전기적으로 상호접속해서 소망하는 회로를 구성할 수 있다. 도시한 시스템은 유연성을 갖는 인쇄회로기판 등의 회로판(2302)을 포함하는데, 이러한 회로판은 부품들을 서로 연결하는 다수의 도체(conductor)(2304)를 포함하지만, 도 32는 이들 중 하나만 도시하고 있다. 이러한 구성은 예에 불과하고, 전기적 접속을 구성하기 위한 어떠한 적절한 구조체도 사용할 수 있다.
하우징(2301)은 셀폰(celluar telephone) 또는 휴대정보단말기(PDA)로 사용할 수 있는 휴대형의 하우징인 것으로 도시되어 있으며, 스크린(2310)은 하우징의 표면으로 노출되어 있다. 구조체(2306)는 이미징 칩과 같은 감광성(light-sensitive) 요소를 포함하며, 광을 구조체로 향하게 하기 위한 렌즈 등의 다른 광학 소자를 설치해도 된다. 도 32에 간단히 나타낸 시스템은 일례에 불과하며, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 일반적으로 고려되는 시스템도 앞서 설명한 구조체를 사용해서 만들 수 있다.
본 발명의 비아 및 비아 도체(via conductor)는, 공동 양수한 "MICROELECTRONIC ELEMENTS WITH REAR CONTACTS CONNECTED WITH VIA FIRST OR VIA MIDDLE STRUCTURES", "METHODS OF FORMING SEMICONDUCTOR ELEMENTS USING MICRO-ABRASIVE PARTICLE STREAM", "NON-LITHOGRAPHIC FORMATION OF THREE-DIMENSIONAL CONDUCTIVE ELEMENTS", "ACTIVE CHIP ON CARRIER OR LAMINATED CHIP HAVING MICROELECTRONIC ELEMENT EMBEDDED THEREIN", 및 "MICROELECTRONIC ELEMENTS WITH POST-ASSEMBLY PLANARIZATION"이란 명칭의 동일 날짜에 제출된 미국 출원으로서 공개번호 2008/0246136에 상세하게 개시되어 있는 공정에 의해 형성할 수 있으며, 상기 문헌의 전체 내용을 본 명세서에 참조에 의해 원용하는 것으로 한다.
본 발명을 특정의 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 나타내는 예에 불과하다는 것을 이해하여야 한다. 따라서, 예시한 실시예에 대해 많은 변형이 가능하고, 청구범위에 의해 정의되는 본 발명의 정신과 범위로부터 벗어남이 없이 다른 구성을 실시할 수 있다.
본 명세서에 개시한 다양한 독립 청구항 및 그 특징은 청구범위에 제시된 것보다 다양한 방식으로 조합할 수 있다는 것을 알 수 있을 것이다. 각각의 실시예와 조합해서 개시한 특징에 대해서는 개시한 실시예 외의 다른 실시예와 공통으로 가질 수 있다.

Claims (60)

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  5. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 유전체 영역은 컴플라이언트(compliant) 특성을 갖는, 마이크로전자 유닛.
  6. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제1 개구는 상기 뒷면에 따른 가로 방향(lateral direction)에서 제1 폭(width)을 가지며, 상기 전도성 콘택 중의 적어도 하나는 상기 가로 방향에서 상기 제1 폭보다 작은 제2 폭을 갖는, 마이크로전자 유닛.
  7. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 다수의 전도성 상호접속부는 상기 제1 개구 내에서 연장하며,
    상기 전도성 비아는 상기 제1 개구와 맞닿는 상기 제2 개구 내에서 연장하며 상기 반도체 요소의 앞면에서 노출된 전도성 패드에 상기 전도성 상호접속부를 전기적으로 접속하는, 마이크로전자 유닛.
  8. 제7항에 있어서,
    상기 제1 개구는 상기 뒷면의 표면을 따른 제1 방향으로 폭(width)을 가지고,
    상기 제1 개구는 상기 뒷면의 표면을 따른 제2 방향으로 길이(length)를 가지며,
    상기 제1 방향과 상기 제2 방향은 서로 교차하고,
    상기 길이의 값이 상기 폭의 값보다 더 큰, 마이크로전자 유닛.
  9. 제8항에 있어서,
    상기 제1 개구는, 상기 뒷면에서의 제1 폭이 상기 앞면과 상기 뒷면 사이의 지점에서의 제2 폭보다 큰 채널형(channel shape)으로 형성된, 마이크로전자 유닛.
  10. 제7항에 있어서,
    상기 제1 개구는 다수의 제1 개구이며, 상기 제1 개구의 적어도 일부는 단일의 구멍과 상기 구멍 내에서 연장하는 단일의 전도성 상호접속부를 각각 갖는, 마이크로전자 유닛.
  11. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 전도성 콘택은 얇고 평평한 부재(thin flat member)를 포함하는, 마이크로전자 유닛.
  12. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 전도성 콘택의 표면에 노출된 전도성 본딩 물질(conductive bond material)을 더 포함하는 마이크로전자 유닛.
  13. 제12항에 있어서,
    상기 전도성 콘택과 전도가능하게 연결된 기판 콘택(substrate contact)을 갖는 기판을 더 포함하는 마이크로전자 유닛.
  14. 제12항에 있어서,
    상기 유전체 영역의 위에 위치하며 상기 전도성 본딩 물질의 각각의 영역을 분리시키는 폴리머 층(polymeric layer)을 더 포함하는 마이크로전자 유닛.
  15. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 하나 이상의 전도성 콘택은 상기 뒷면에 의해 정해지는 평면 위로 노출된 표면을 갖는, 마이크로전자 유닛.
  16. 제15항에 있어서,
    상기 유전체 영역의 표면은 상기 뒷면에 의해 정해지는 평면 위로 연장된, 마이크로전자 유닛.
  17. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제2 개구는 상기 전도성 패드의 바닥 면에서의 폭이 상기 제1 개구와 상기 제2 개구가 맞닿는 지점의 폭보다 크게 되어 있는, 마이크로전자 유닛.
  18. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제2 개구 내에 유전체 층이 형성되고, 제2 구멍이 상기 유전체 층 내에서 연장되며, 상기 제2 구멍은 상기 제2 개구의 형상과 일치하지 않으며, 상기 전도성 비아는 상기 제2 개구의 형상과 일치하지 않는, 마이크로전자 유닛.
  19. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 하나 이상의 전도성 콘택은, 상기 전도성 콘택에 외부의 부하가 인가될 때에, 상기 반도체 요소의 앞면에 대해 이동이 가능(movable)하게 되어 있는, 마이크로전자 유닛.
  20. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 전도성 상호접속부는 상기 구멍 내의 안쪽 면 위의 전도성 층과, 상기 구멍 내의 상기 전도성 층 위의 유전체 층을 포함하는, 마이크로전자 유닛.
  21. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 구멍은 제1 구멍이며, 상기 제2 개구는 상기 제2 개구의 안쪽 면 위에 제2 유전체 영역을 포함하며, 상기 제2 유전체 영역은 제2 구멍을 가지며, 상기 하나 이상의 비아는 상기 제2 구멍 내에서 연장하는, 마이크로전자 유닛.
  22. 제21항에 있어서,
    상기 제2 구멍은 원통형 또는 원뿔대 형상을 갖는, 마이크로전자 유닛.
  23. 제21항에 있어서,
    상기 제1 구멍의 폭은 상기 제1 구멍과 상기 제2 구멍이 맞닿는 상기 제2 구멍의 폭에 대해 계단형으로 변화되는, 마이크로전자 유닛.
  24. 삭제
  25. 삭제
  26. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제2 개구는
    상기 전도성 패드의 바닥 면과 반대 방향을 향하는 상부 면 및 상기 제2 개구의 상부 면과 상기 전도성 패드의 바닥 면 사이로 연장하는 안쪽 면을 가지며,
    상기 제2 개구는 상기 상부 면과 상기 안쪽 면이 맞닿는 상부 직경이 상기 제1 개구와 상기 제2 개구가 맞닿는 상기 제1 개구의 폭보다 크도록 된, 마이크로전자 유닛.
  27. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 반도체 요소의 앞면에 부착된 덮개(lid) 부재를 더 포함하는 마이크로전자 유닛.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 상호접속용 기판(interconnection substrate)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 구조체(conductive structure), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 구조체의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하는 유전체 영역(dielectric region)으로서, 상기 유전체 영역의 바깥쪽 면으로부터 아래쪽으로 연장하는 구멍이 상기 유전체 영역에 형성되어 있고, 상기 구멍의 형상이 상기 제1 개구의 형상과 일치하지 않도록 되어 있는, 유전체 영역;
    상기 전도성 구조체에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 구조체로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하는, 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제1 개구는 상기 뒷면에 따른 가로 방향에서 제1 폭을 가지며, 상기 전도성 콘택의 적어도 하나는 상기 가로 방향에서 상기 제1폭보다 작은 제2 폭을 갖는, 상호접속용 기판.
  34. 상호접속용 기판(interconnection substrate)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 구조체(conductive structure), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 구조체의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하는 유전체 영역(dielectric region)으로서, 상기 유전체 영역의 바깥쪽 면으로부터 아래쪽으로 연장하는 구멍이 상기 유전체 영역에 형성되어 있고, 상기 구멍의 형상이 상기 제1 개구의 형상과 일치하지 않도록 되어 있는, 유전체 영역;
    상기 전도성 구조체에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 구조체로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하는, 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제2 개구는 상기 앞면에 따른 가로 방향에서 제1 폭을 가지며, 상기 전도성 구조체의 적어도 하나는 상기 가로 방향에서 상기 제1폭보다 작은 제2 폭을 갖는, 상호접속용 기판.
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드, 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 제1 개구 및 상기 하나 이상의 제2 개구 내에서 연장하며, 상기 전도성 패드에 전기적으로 각각 접속되고, 상기 하나 이상의 제2 개구 내에서 연장된 전도성 비아 부분과 상기 제1 개구 내에서 연장하는 전도성 상호접속 부분을 갖는 하나 이상의 전도성 상호접속부(conductive interconnect);
    상기 제1 개구 내의 상기 반도체 요소의 표면인 제1 표면과 상기 제2 개구 내의 상기 반도체 요소의 표면인 제2 표면 위에 위치하는 유전체 영역(dielectric region)으로서, 상기 유전체 영역은 상기 유전체 영역을 통해 연장하는 구멍을 가지며, 상기 구멍의 형상이 상기 제1 개구의 형상이나 상기 제2 개구의 형상과 모두 일치하지 않도록 되어 있는, 유전체 영역; 및
    외부 요소와의 상호접속을 위해 노출되고, 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하는, 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제1 개구는 상기 뒷면에 따른 가로 방향에서 제1 폭(width)을 가지며, 상기 전도성 콘택 중의 적어도 하나는 상기 가로 방향에서 상기 제1폭보다 작은 제2 폭을 갖는, 마이크로전자 유닛.
  40. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드, 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 제1 개구 및 상기 하나 이상의 제2 개구 내에서 연장하며, 상기 전도성 패드에 전기적으로 각각 접속되고, 상기 하나 이상의 제2 개구 내에서 연장된 전도성 비아 부분과 상기 제1 개구 내에서 연장하는 전도성 상호접속 부분을 갖는 하나 이상의 전도성 상호접속부(conductive interconnect);
    상기 제1 개구 내의 상기 반도체 요소의 표면인 제1 표면과 상기 제2 개구 내의 상기 반도체 요소의 표면인 제2 표면 위에 위치하는 유전체 영역(dielectric region)으로서, 상기 유전체 영역은 상기 유전체 영역을 통해 연장하는 구멍을 가지며, 상기 구멍의 형상이 상기 제1 개구의 형상이나 상기 제2 개구의 형상과 모두 일치하지 않도록 되어 있는, 유전체 영역; 및
    외부 요소와의 상호접속을 위해 노출되고, 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하는, 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 제2 개구는 상기 앞면에 따른 가로 방향에서 제1 폭을 가지며, 상기 전도성 패드 중의 적어도 하나는 상기 가로 방향에서 상기 제1폭보다 작은 제2 폭을 갖는, 마이크로전자 유닛.
  41. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드, 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 제1 개구 및 상기 하나 이상의 제2 개구 내에서 연장하며, 상기 전도성 패드에 전기적으로 각각 접속되고, 상기 하나 이상의 제2 개구 내에서 연장된 전도성 비아 부분과 상기 제1 개구 내에서 연장하는 전도성 상호접속 부분을 갖는 하나 이상의 전도성 상호접속부(conductive interconnect);
    상기 제1 개구 내의 상기 반도체 요소의 표면인 제1 표면과 상기 제2 개구 내의 상기 반도체 요소의 표면인 제2 표면 위에 위치하는 유전체 영역(dielectric region)으로서, 상기 유전체 영역은 상기 유전체 영역을 통해 연장하는 구멍을 가지며, 상기 구멍의 형상이 상기 제1 개구의 형상이나 상기 제2 개구의 형상과 모두 일치하지 않도록 되어 있는, 유전체 영역; 및
    외부 요소와의 상호접속을 위해 노출되고, 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하는, 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 전도성 상호접속부는 중공(hollow)의 형태로서 전도성 물질(conductive material)로 채워져 있는, 마이크로전자 유닛.
  42. 삭제
  43. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 연장하며, 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region); 및
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장되고, 외부 요소와의 상호접속을 위한 상기 유전체 영역의 바깥쪽 면에서 노출된 하나 이상의 전도성 상호접속부(conductive interconnect)
    를 포함하는 것을 특징으로 하는 마이크로전자 유닛.
  44. 제43항에 있어서,
    상기 구멍은 원통형 또는 원뿔대 형상을 갖는, 마이크로전자 유닛.
  45. 제43항에 있어서,
    상기 전도성 상호접속부는 상기 유전체 영역의 바깥쪽 면의 위로 연장된 상단 면을 형성하는, 마이크로전자 유닛.
  46. 제43항에 있어서,
    상기 전도성 상호접속부는 상기 유전체 영역의 바깥쪽 면의 아래로 함몰된 상단 면을 형성하는, 마이크로전자 유닛.
  47. 제43항에 있어서,
    상기 전도성 상호접속부는 상기 유전체 영역의 바깥쪽 면과 동일한 높이의 상단 면을 형성하는, 마이크로전자 유닛.
  48. 제43항에 있어서,
    상기 반도체 요소는 다수의 능동 반도체 소자를 내부에 포함하는, 마이크로전자 유닛.
  49. 마이크로전자 유닛을 제조하는 방법에 있어서,
    앞면, 상기 앞면으로부터 떨어져 있는 뒷면, 다수의 능동 반도체 소자, 상기 앞면에서 노출된 상단 면 및 상기 상단 면으로부터 떨어져 있는 바닥 면을 각각 갖는 다수의 전도성 패드를 포함하는 반도체 요소(semiconductor element)를 제공하는 단계;
    상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장된 제1 개구를 형성하는 단계;
    상기 제1 개구 내의 제1 유전체 층에 있는 홀(hole)을 통해 반도체 재료를 제거해서, 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된 제2 개구를 형성하는 단계;
    상기 제2 개구 내에 전도성 비아를 형성하는 단계;
    유전체 영역을 형성하는 단계로서, 상기 유전체 영역에 상기 유전체 영역을 통해 연장하는 구멍(aperture)을 형성하고, 상기 구멍은 일정한 직경을 갖거나 상기 앞면 쪽 방향으로 갈수록 폭이 감소하게 되어 있으며 상기 제2 개구의 윤곽과 일치하지 않도록 되어 있는, 유전체 영역을 형성하는 단계; 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하고, 상기 구멍 내에서 연장하는 전도성 상호접속부에 의해 상기 전도성 비아에 전기적으로 접속된 하나 이상의 전도성 콘택(conductive contact)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  50. 제49항에 있어서,
    상기 구멍은 원통형 또는 원뿔대 형상을 갖는, 방법.
  51. 제49항에 있어서,
    상기 제2 개구 내의 폴리머를 전기화학적으로 증착하는 단계를 포함하여, 상기 제2 개구의 안쪽 면에 대해 컨포멀 코팅(conformal coating)을 행한 제2 유전체 층을 형성하는 단계를 더 포함하는 방법.
  52. 제49항에 있어서,
    상기 제1 개구를 형성하는 단계는 레이저 어블레이션(laser ablation)을 사용하는 단계를 포함하는, 방법.
  53. 제49항에 있어서,
    상기 전도성 비아를 형성하는 단계는, 상기 제2 개구를 유전체 재료로 채우는 단계, 상기 제2 개구 내의 원통형 또는 원뿔대 형상을 갖는 제2 구멍을 형성하는 단계, 및 상기 제2 구멍 내에 전도성 재료를 증착(deposit)하는 단계를 포함하는, 방법.
  54. 삭제
  55. 제5항, 제6항, 제7항, 제11항, 제12항, 제15항, 제17항, 제18항, 제19항, 제20항, 제21항, 제26항, 제27항, 제33항, 제34항, 제39항, 제40항, 제41항, 및 제43항 중 어느 한 항에 따른 구조 및 하우징(housing)을 포함하는 시스템으로서,
    상기 구조에 전기적으로 접속된 하나 이상의 다른 전자 부품을 포함하고,
    상기 다른 전자 부품이 상기 하우징에 설치되는, 시스템.
  56. 제49항에 있어서,
    상기 제1 개구 내의 제1 유전체 층에 있는 홀(hole)을 통해 반도체 재료를 제거하는 단계는, 상기 제1 개구로부터 연장하며 상기 전도성 패드의 바닥 면의 적어도 일부를 노출시키는 하나 이상의 제2 개구를 형성하는 단계를 포함하며,
    상기 제2 개구 내에 전도성 비아를 형성하는 단계는, 상기 전도성 패드의 바닥 면과 접하도록 전도성 재료를 증착하는 단계를 포함하는, 방법.
  57. 제43항에 있어서,
    상기 전도성 패드의 바닥 면의 적어도 일부는 상기 제2 개구 내에서 노출되어 있으며, 상기 하나 이상의 전도성 비아는 상기 전도성 패드의 바닥 면과 각각 접하도록 증착되는, 마이크로전자 유닛.
  58. 상호접속용 기판(interconnection substrate)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 구조체(conductive structure), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 구조체의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하는 유전체 영역(dielectric region)으로서, 상기 유전체 영역의 바깥쪽 면으로부터 아래쪽으로 연장하는 구멍이 상기 유전체 영역에 형성되어 있고, 상기 구멍의 형상이 상기 제1 개구의 형상과 일치하지 않도록 되어 있는, 유전체 영역;
    상기 전도성 구조체에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 구조체로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하는, 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 전도성 구조체의 바닥 면의 적어도 일부는 상기 제2 개구 내에서 노출되어 있으며, 상기 하나 이상의 전도성 상호접속부는 상기 전도성 구조체의 바닥 면과 각각 접하도록 증착되는, 상호접속용 기판.
  59. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface)과 상기 앞면으로부터 떨어져 있는 뒷면(rear surface)을 가지며, 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드(conductive pad), 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장된, 반도체 요소;
    상기 하나 이상의 제2 개구 내에서 각각 연장하며 상기 전도성 패드와 각각 전기적으로 접속되는 하나 이상의 전도성 비아(conductive via);
    상기 제1 개구 내의 상기 반도체 요소의 표면 위에 위치하며, 상기 전도성 비아로부터 연장하며 상기 제1 개구의 윤곽과 일치하지 않는 윤곽을 갖는 구멍(aperture)이 형성된 유전체 영역(dielectric region);
    상기 전도성 비아에 각각 전기적으로 접속되고 상기 구멍 내에서 상기 전도성 비아로부터 연장된 하나 이상의 전도성 상호접속부(conductive interconnect); 및
    외부 요소와의 상호접속을 위해 노출되고, 상기 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와, 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향인 수직 방향으로 정렬된 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 전도성 패드의 바닥 면의 적어도 일부는 상기 제2 개구 내에서 노출되어 있으며, 상기 하나 이상의 전도성 비아는 상기 전도성 패드의 바닥 면과 각각 접하도록 증착되는, 마이크로전자 유닛.
  60. 마이크로전자 유닛(microelectronic unit)에 있어서,
    앞면(front surface), 상기 앞면으로부터 떨어져 있는 뒷면(rear surface), 다수의 능동(active)의 반도체 소자, 상기 앞면에서 노출된 상단 면(top surface) 및 상기 상단 면으로부터 떨어져 있는 바닥 면(bottom surface)을 각각 갖는 다수의 전도성 패드, 제1 개구(opening), 및 하나 이상의 제2 개구를 포함하는 반도체 요소(semiconductor element)로서, 상기 제1 개구가 상기 뒷면으로부터 상기 반도체 요소의 일부를 통해 상기 앞면 쪽으로 연장되어 있으며, 상기 제2 개구가 상기 제1 개구로부터 상기 전도성 패드의 바닥 면까지 연장되어 있는, 반도체 요소;
    상기 제1 개구 및 상기 하나 이상의 제2 개구 내에서 연장하며, 상기 전도성 패드에 전기적으로 각각 접속되고, 상기 하나 이상의 제2 개구 내에서 연장된 전도성 비아 부분과 상기 제1 개구 내에서 연장하는 전도성 상호접속 부분을 갖는 하나 이상의 전도성 상호접속부(conductive interconnect);
    상기 제1 개구 내의 상기 반도체 요소의 표면인 제1 표면과 상기 제2 개구 내의 상기 반도체 요소의 표면인 제2 표면 위에 위치하는 유전체 영역(dielectric region)으로서, 상기 유전체 영역은 상기 유전체 영역을 통해 연장하는 구멍을 가지며, 상기 구멍의 형상이 상기 제1 개구의 형상이나 상기 제2 개구의 형상과 모두 일치하지 않도록 되어 있는, 유전체 영역; 및
    외부 요소와의 상호접속을 위해 노출되고, 전도성 상호접속부에 각각 전기적으로 연결되며, 상기 제1 개구 내의 상기 반도체 요소의 일부와 수직 방향으로 정렬되며, 상기 수직 방향이 상기 앞면 및 상기 뒷면 사이에서 상기 반도체 요소의 두께 방향에 해당하는, 하나 이상의 전도성 콘택(conductive contact)
    을 포함하고,
    상기 전도성 패드의 바닥 면의 적어도 일부는 상기 제2 개구 내에서 노출되어 있으며, 상기 하나 이상의 전도성 상호접속부는 상기 전도성 패드의 바닥 면과 각각 접하도록 증착되는, 마이크로전자 유닛.
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