KR101943998B1 - 다공성 기판 내의 비아 - Google Patents

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Abstract

마이크로전자 유닛(10)은, 전방 및 후방 표면(22, 21)들과 능동 반도체 소자들을 가지며, 후방 표면의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열되는 복수의 개방부(12)들을 갖는 기판(20); 전방 표면에서 노출되는 제1 및 제2 패드(24)들에 접속되는 제1 및 제2 전도체 비아(50)들; 및 개방부들 중 각자의 개방부들 내에서 연장되는 복수의 제1 및 제2 전도성 상호접속부(40)들을 포함할 수 있다. 복수의 제1 전도성 상호접속부(40)들은 개방부(12)들 중 적어도 하나의 개방부에 의해 복수의 제2 전도성 상호접속부(40)들로부터 분리될 수 있으며, 상기 적어도 하나의 개방부는 절연체 재료(70)로 적어도 부분적으로 충전된다. 개방부(12)들의 분포는 제1 방향(D1)으로 이격된 적어도 m개의 개방부들 및 제1 방향을 횡단하는 제2 방향(D2)으로 이격된 n개의 개방부를 포함할 수 있다.

Description

다공성 기판 내의 비아{Vias in porous substrates}
관련 출원의 상호 참조
본 출원은 그 개시 내용이 본 명세서에 참고로 포함되는, 2011년 4월 22일자로 출원된 미국 특허 출원 제13/092,495호의 출원일에 대한 이익을 주장한다.
본 발명은 마이크로전자 소자(microelectronic device)의 패키징, 특히 반도체 소자의 패키징(packaging)에 관한 것이다.
마이크로전자 요소는 일반적으로, 흔히 다이(die) 또는 반도체 칩(chip)으로 불리는, 규소 또는 갈륨비소와 같은 반도체 재료의 얇은 슬래브(slab)를 포함한다. 반도체 칩은 흔히, 개별 사전패키징된(prepackaged) 유닛으로서 제공된다. 일부 유닛 설계들에서, 반도체 칩은 기판 또는 칩 캐리어에 실장되고, 이는 이어서 인쇄 회로 기판과 같은 회로 패널 상에 실장된다.
능동 회로가 반도체 칩의 제1 면(예를 들어, 전방 표면)에 제조된다. 능동 회로에 대한 전기 접속을 용이하게 하기 위해, 칩에는 동일 면 상에서 접합 패드들이 제공된다. 접합 패드들은 전형적으로, 다이의 에지(edge)들 주위에, 또는 많은 메모리 소자들의 경우에는 다이 중앙에, 규칙적인 어레이로 배치된다. 접합 패드들은 일반적으로, 약 0.5 ㎛ 두께의 구리 또는 알루미늄과 같은 전도성 금속으로 제조된다. 접합 패드는 금속의 단일 층 또는 다중 층들을 포함할 수 있다. 접합 패드의 크기는 소자의 유형에 따라 변할 것이지만, 전형적으로는 한 변이 수십 내지 수백 마이크로미터일 것이다.
제1 면에 반대되는 반도체 칩의 제2 면(예를 들어, 후방 표면)과 접합 패드를 접속시키기 위해 관통-규소 비아(Through-silicon via, TSV)가 사용된다. 종래의 비아는 반도체 칩을 관통하는 구멍 및 제1 면으로부터 제2 면까지 구멍을 통해 연장되는 전도성 재료를 포함한다. 접합 패드는 반도체 칩의 제2 면 상의 전도성 요소와 접합 패드 사이의 연통을 허용하도록 비아에 전기적으로 접속될 수 있다.
종래의 TSV 구멍들은 능동 회로를 수용하도록 사용될 수 있는 제1 면의 부분을 감소시킬 수 있다. 능동 회로를 위해 사용될 수 있는 제1 면 상의 이용가능한 공간의 그러한 감소는 각각의 반도체 칩을 생산하는 데 필요한 규소의 양을 증가시킴으로써, 잠재적으로는 각각의 칩의 비용을 증가시킬 수 있다.
종래의 비아들은 비아들 내부에서의 최적이 아닌 응력 분포 및 반도체 칩과 예를 들어 칩이 접합되는 구조체 사이의 열팽창 계수(coefficient of thermal expansion, CTE)의 부정합으로 인해, 신뢰성 난제들을 가질 수 있다. 예를 들어, 반도체 칩 내부의 전도성 비아가 비교적 얇고 딱딱한 유전체 재료에 의해 절연되는 경우, 비아 내부에 상당한 응력이 존재할 수 있다. 게다가, 반도체 칩이 중합체 기판의 전도성 요소에 접합되는 경우, 칩과 기판의 보다 높은 CTE 구조체 사이의 전기 접속은 CTE 부정합으로 인해 응력 하에 있을 것이다.
크기는 칩들의 임의의 물리적 배열에 있어 중요한 고려사항이다. 칩들의 보다 집약적인 물리적 배열에 대한 요구는 휴대용 전자 장치들의 급속한 발달로 인해 훨씬 더 강해졌다. 단지 예로서, 통상 "스마트 폰"으로 불리는 장치들은 휴대폰의 기능들을, 고해상도 디스플레이 및 관련 이미지 처리 칩과 함께, 강력한 데이터 프로세서, 메모리 및 보조 소자, 예를 들어 위성 위치확인 시스템 수신기, 전자 카메라, 및 근거리 통신망 접속부와 통합시킨다. 그러한 장치들은 주머니 크기의 모든 장치에서, 완전한 인터넷 연결성, 풀(full)-해상도 비디오를 포함한 엔터테인먼트, 내비게이션, 전자 금융 등과 같은 능력을 제공할 수 있다. 복합 휴대용 장치들은 다수의 칩들을 작은 공간 내에 패킹(packing)할 것을 요구한다. 또한, 칩들 중 일부는 통상 "I/O"로 언급되는 많은 입력 및 출력 접속부들을 갖는다. 이들 I/O는 다른 칩들의 I/O들과 상호접속되어야 한다. 상호접속부는 신호 전파 지연을 최소화하기 위해 저-임피던스를 가져야 하고 짧아야 한다. 상호접속부를 형성하는 구성요소는 조립체의 크기를 현저하게 증가시키지 않아야 한다. 다른 응용들에서, 예를 들어 인터넷 검색 엔진에 사용되는 것들과 같은 데이터 서버에서처럼 유사한 필요성이 발생한다. 예를 들어, 복합 칩들 사이의 많은 짧은 저-임피던스 상호접속부들을 제공하는 구조체들은 검색 엔진의 대역폭을 증가시키고 그 전력 소비를 감소시킬 수 있다.
형성 및 상호접속을 통해 반도체에서 이루어져왔던 발전에도 불구하고, 전기적 상호접속의 신뢰성을 향상시키면서 반도체 칩들의 크기를 최소화시키기 위하여 개선에 대한 필요성이 여전히 존재한다. 본 발명의 이들 속성은 이하에서 설명되는 바와 같이 마이크로전자 패키지의 구성에 의해 달성될 수 있다.
본 발명의 일 태양에 따르면, 마이크로전자 유닛은, 전방 표면 및 전방 표면으로부터 떨어져 있는 후방 표면을 갖고, 복수의 능동 반도체 소자들을 내부에서 포함하며, 전방 표면에서 노출된 복수의 전도성 패드들 및 후방 표면의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열된 복수의 개방부들을 갖는 반도체 기판; 복수의 전도성 패드들의 각자의 제1 및 제2 패드들과 전기적으로 접속되는 제1 및 제2 전도성 비아들; 개방부들 중 각자의 개방부들 내에서 연장되는 복수의 제1 및 제2 전도성 상호접속부들; 및 외부 요소와의 상호접속을 위해 후방 표면에서 노출된 제1 및 제2 전도성 접점들을 포함할 수 있다.
개방부들의 분포는 후방 표면을 따라 제1 방향으로 이격되는 적어도 m개의 개방부들 및 제1 방향을 횡단하는 제2 방향으로 후방 표면을 따라 이격되는 적어도 n개의 개방부들을 포함할 수 있다. m 및 n 각각은 1보다 클 수 있다. 각각의 제1 전도성 상호접속부는 제1 전도성 비아에 접속될 수 있다. 각각의 제2 전도성 상호접속부는 제2 전도성 비아에 접속될 수 있다. 제1 및 제2 전도성 접점들은 제1 및 제2 전도성 상호접속부들에 각각 전기적으로 접속될 수 있다. 복수의 제1 전도성 상호접속부들은 복수의 개방부들 중 적어도 하나에 의해 전방 표면에 실질적으로 평행한 수평 방향으로 복수의 제2 전도성 상호접속부들로부터 분리될 수 있다. 적어도 하나의 개방부는 절연성 유전체 재료로 적어도 부분적으로 충전될 수 있다.
특정 실시예에서, 각각의 전도성 상호접속부는 전방 표면에 실질적으로 직각인 수직 방향으로 연장되는 부분을 포함할 수 있다. 복수의 제1 전도성 상호접속부들은 반도체 기판의 재료에 의해 수평 방향으로 서로로부터 분리될 수 있다. 일 실시예에서, 각각의 전도성 상호접속부는 수평 방향으로의 폭이 5 마이크로미터 이하일 수 있다. 예시적인 일 실시예에서, 각각의 전도성 비아는 절두-원추 형상을 가질 수 있다. 특정 실시예에서, 제1 및 제2 전도성 접점들은 전방 표면에 실질적으로 직각인 수직 방향으로 각자의 복수의 제1 및 제2 전도성 상호접속부들과 정렬될 수 있다. 일 실시예에서, 각각의 패드는 전방 표면에서 노출된 상부 표면 및 상부 표면으로부터 떨어져 있는 저부 표면을 가질 수 있다. 제1 전도성 비아들은 그 저부 표면으로부터 상부 표면까지 각자의 제1 및 제2 패드들을 통해 연장될 수 있다.
예시적인 실시예에서, 제1 및 제2 전도성 비아들은 각자의 제1 및 제2 패드들을 통해 연장될 수 없다. 특정 실시예에서, 마이크로전자 유닛은 적어도 하나의 개구를 또한 포함할 수 있다. 각각의 개구는 개방부들 중 2개 이상의 개방부들로부터 패드들 중 각자의 패드의 적어도 저부 표면으로 연장될 수 있다. 제1 및 제2 전도성 비아들은 적어도 하나의 개구의 각자의 제1 및 제2 개구들 내에서 연장될 수 있다. 일 실시예에서, 제1 및 제2 전도성 비아들은 도핑된 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제1 및 제2 전도성 비아들은 제1 및 제2 패드들에 각각 직접 접속될 수 있다. 특정 실시예에서, 제1 및 제2 전도성 비아들은 사이에서 연장되는 중간 전도성 구조체를 통해 각자의 제1 및 제2 패드들과 전기적으로 접속될 수 있다.
본 발명의 다른 태양에 따르면, 상호접속 기판은, 8 ppm/℃ 미만의 유효 CTE를 갖고, 제1 표면 및 제1 표면으로부터 떨어져 있는 제2 표면을 가지며, 제1 표면과 제2 표면 사이에서 연장되는 복수의 개방부들을 갖는 기판; 개방부들 중 각자의 개방부 내에서 연장되고 제1 및 제2 표면들에 인접한 단부들을 각각 갖는 복수의 제1 및 제2 전도성 상호접속부들; 및 외부 요소와의 상호접속을 위해 제1 및 제2 표면들에서 노출된 제1 전도성 접점들의 세트들 및 제2 전도성 접점들의 세트들을 포함할 수 있다. 개방부들은 제1 표면의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있다. 개방부들 중 적어도 m개는 제1 표면을 따라 제1 방향으로 이격될 수 있으며, 개방부들 중 적어도 n개는 제1 방향을 횡단하는 제2 방향으로 제1 표면을 따라 이격될 수 있다. m 및 n 각각은 1보다 클 수 있다.
제1 전도성 접점들의 각각의 세트는 제1 표면에서 노출된 제1 전도성 접점 및 제2 표면에서 노출된 제1 전도성 접점을 포함할 수 있으며, 이때 복수의 제1 전도성 상호접속부들이 그러한 세트를 전기적으로 접속한다. 제2 전도성 접점들의 각각의 세트는 제1 표면에서 노출된 제2 전도성 접점 및 제2 표면에서 노출된 제2 전도성 접점을 포함할 수 있으며, 이때 복수의 제2 전도성 상호접속부들이 그러한 세트를 전기적으로 접속한다. 복수의 제1 전도성 상호접속부들은, 제1 표면과 제2 표면 사이의 복수의 개방부들 중 적어도 하나의 개방부 내에서 연장되고 절연 유전체 재료로 적어도 부분적으로 충전된 절연 부재에 의해, 제1 표면에 실질적으로 평행한 수평 방향으로 복수의 제2 전도성 상호접속부들로부터 분리될 수 있다.
일 실시예에서, 각각의 전도성 상호접속부는 제1 표면에 실질적으로 직각인 수직 방향으로 연장되는 부분을 포함할 수 있다. 복수의 제1 전도성 상호접속부들은 반도체 기판의 재료에 의해 수평 방향으로 서로로부터 분리될 수 있다. 특정 실시예에서, 각각의 전도성 상호접속부는 수평 방향으로의 폭이 5 마이크로미터 이하일 수 있다. 예시적 실시예에서, 제1 및 제2 전도성 접점들의 세트들은 제1 표면에 실질적으로 직각인 수직 방향으로 각자의 복수의 제1 및 제2 전도성 상호접속부들과 정렬될 수 있다. 일 실시예에서, 각각의 개방부는 유전체 층으로 덧대어 질 수 있다.
본 발명의 또 다른 태양에 따르면, 상호접속 기판은, 8 ppm/℃ 미만의 유효 CTE를 갖고, 제1 표면 및 제1 표면으로부터 떨어져 있는 제2 표면을 가지며, 제1 표면과 제2 표면 사이에서 연장되는 복수의 개방부들을 갖는 기판; 개방부들의 제1 서브세트의 각자의 개방부들 내에서 연장되는 복수의 전도성 상호접속부들; 및 개방부들의 제2 서브세트의 각자의 개방부들 내에서 적어도 부분적으로 연장되는 절연 유전체 재료를 포함할 수 있다. 특정 실시예에서, 절연 유전체 재료는 개방부들의 제2 서브세트의 각자의 개방부들을 완전히 충전할 수 있다. 일 실시예에서, 개방부들의 제2 서브세트는 개방부들의 제1 서브세트보다 더 많은 개방부들을 포함할 수 있다.
본 발명의 또 다른 태양에 따르면, 상호접속 기판은, 8 ppm/℃ 미만의 유효 CTE를 갖고, 제1 표면 및 제1 표면으로부터 떨어져 있는 제2 표면을 가지며, 제1 재료의 영역을 통해 제1 표면과 제2 표면 사이에서 연장되는 복수의 개방부들을 갖는 기판을 포함하고, 각각의 개방부는 제1 및 제2 표면들에 각각 인접한 제1 및 제2 단부를 가질 수 있다. 상호접속 기판은 개방부들의 제1 서브세트의 각자의 개방부들 내에서 연장되는 복수의 전도성 상호접속부들을 또한 포함하고, 각각의 전도성 상호접속부는 제1 및 제2 표면들에 인접한 제1 및 제2 단부들을 가질 수 있다. 상호접속 기판은 또한 개방부들의 제2 서브세트의 각자의 개방부들 내에서 연장되는 복수의 절연 부재들을 포함하고, 각각의 절연 부재는 제1 및 제2 표면들에 인접한 각자의 개방부 내에서 대향하는 제1 및 제2 단부 부분들을 갖고, 제1 및 제2 단부 부분들은 본질적으로 유전체 재료로 이루어지며, 유전체 재료는 제1 재료 이외의 것일 수 있다.
전도성 상호접속부들 중 적어도 2개의 전도성 상호접속부들은, 적어도 2개의 전도성 상호접속부들 사이에서 절연 부재를 통해 전류가 흐를 수 없도록 그리고 제1 단부 부분과 제2 단부 부분 사이에서 절연 부재를 통해 전류가 흐를 수 없도록, 절연 부재들 중 적어도 하나의 절연 부재에 의해 서로로부터 분리될 수 있다. 일 실시예에서, 절연 부재들은 제1 단부 부분과 제2 단부 부분 사이에 공극(void)들을 포함할 수 있다. 특정 실시예에서, 기판은 본질적으로 반도체 재료로 이루어질 수 있다. 예시적인 실시예에서, 기판은 본질적으로 유리 또는 세라믹 재료로 이루어질 수 있다.
본 발명의 추가적인 태양들은 본 발명의 전술한 태양들에 따른 전도성 비아 구조체들, 본 발명의 전술한 태양들에 따른 복합 칩들, 또는 다른 전자 소자들과 함께 이들 둘 모두를 통합한 시스템들을 제공한다. 예를 들어, 시스템은 휴대용 하우징일 수 있는 단일 하우징 내에 배치될 수 있다. 본 발명의 이러한 태양에서의 바람직한 실시예들에 따른 시스템들은 비교할 만한 종래의 시스템들보다 더 집약적일 수 있다.
본 발명의 다른 태양에 따르면, 마이크로전자 유닛의 제조 방법은, 반도체 기판의 제1 표면으로부터, 제1 표면으로부터 떨어져 있는 제2 표면을 향해 연장되는 복수의 개방부들을 형성하는 단계 - 기판은 제2 표면에서 노출된 복수의 전도성 패드들을 가짐 - ; 개방부들 중 각자의 개방부들 내에서 연장되는 복수의 제1 및 제2 전도성 상호접속부들을 형성하는 단계; 및 복수의 전도성 패드들의 각자의 제1 및 제2 패드들과 전기적으로 접속되는 제1 및 제2 전도성 비아들을 형성하는 단계를 포함할 수 있다. 개방부들은 제1 표면의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있다. 개방부들 중 적어도 m개는 제1 표면을 따라 제1 방향으로 이격될 수 있으며, 개방부들 중 적어도 n개는 제1 방향을 횡단하는 제2 방향으로 제1 표면을 따라 이격될 수 있다. m 및 n 각각은 1보다 클 수 있다. 기판은 복수의 능동 반도체 소자들을 포함할 수 있다. 각각의 제1 전도성 상호접속부는 제1 전도성 비아에 전기적으로 접속될 수 있다. 각각의 제2 전도성 상호접속부는 제2 전도성 비아에 전기적으로 접속될 수 있다.
예시적인 실시예에서, 상기 방법은 복수의 개방부들 중 적어도 하나의 개방부를 적어도 부분적으로 충전하는 절연 유전체 재료를 침착시키는 단계를 또한 포함할 수 있다. 복수의 제1 전도성 상호접속부들은 복수의 개방부들 중 적어도 하나에 의해 제1 표면에 실질적으로 평행한 수평 방향으로 복수의 제2 전도성 상호접속부들로부터 분리될 수 있다. 특정 실시예에서, 각각의 전도성 상호접속부는 제1 표면에 실질적으로 직각인 수직 방향으로 연장되는 부분을 포함할 수 있다. 복수의 제1 전도성 상호접속부들은 반도체 기판의 재료에 의해 제1 표면에 실질적으로 평행한 수평 방향으로 서로로부터 분리될 수 있다.
본 발명의 다른 태양에 따르면, 마이크로전자 유닛의 제조 방법은, 반도체 기판의 제1 표면으로부터, 제1 표면으로부터 떨어져 있는 제2 표면을 향해 연장되는 복수의 개방부들을 형성하는 단계 - 기판은 제2 표면에서 노출된 복수의 전도성 패드들을 가짐 - ; 개방부들의 제1 서브세트 및 제2 서브세트의 각자의 개방부들 사이에서 연장되는 반도체 기판의 재료를 제거하여, 개방부들의 각자의 제1 및 제2 서브세트들과 동일한 공간에 있는 영역들을 차지하는 각자의 제1 및 제2 공동들을 형성하는 단계; 각자의 제1 및 제2 공동들 내에서 연장되는 제1 및 제2 전도성 상호접속부들을 형성하는 단계; 및 복수의 전도성 패드들의 각자의 제1 및 제2 패드들과 전기적으로 접속되는 제1 및 제2 전도성 비아들을 형성하는 단계를 포함할 수 있다.
개방부들은 제1 표면의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있다. 개방부들 중 적어도 m개는 제1 표면을 따라 제1 방향으로 이격될 수 있으며, 개방부들 중 적어도 n개는 제1 방향을 횡단하는 제2 방향으로 제1 표면을 따라 이격될 수 있다. m 및 n 각각은 1보다 클 수 있다. 기판은 복수의 능동 반도체 소자들을 포함할 수 있다. 제1 및 제2 전도성 비아들은 각자의 제1 및 제2 전도성 상호접속부들과 전기적으로 접속될 수 있다.
특정 실시예에서, 상기 방법은 복수의 개방부들 중 적어도 하나의 개방부를 적어도 부분적으로 충전하는 절연 유전체 재료를 침착시키는 단계를 또한 포함할 수 있다. 제1 전도성 상호접속부는 복수의 개방부들 중 적어도 하나에 의해 제1 표면에 실질적으로 평행한 수평 방향으로 제2 전도성 상호접속부로부터 적어도 부분적으로 분리될 수 있다. 일 실시예에서, 상기 방법은 외부 요소와의 상호접속을 위해 노출된 제1 및 제2 전도성 접점들을 형성하는 단계를 또한 포함하고, 제1 및 제2 전도성 접점들은 제1 및 제2 전도성 상호접속부들에 각각 전기적으로 접속될 수 있다. 예시적인 실시예에서, 제1 및 제2 전도성 접점들은 제1 표면에 실질적으로 직각인 수직 방향으로 각자의 제1 및 제2 전도성 상호접속부들과 정렬될 수 있다. 특정 실시예에서, 상기 방법은 제2 표면 위에서부터 패드에 가해지는 처리에 의해 각각의 제1 및 제2 패드들을 통해 연장되는 제1 및 제2 개구들을 형성하는 단계를 또한 포함할 수 있다.
일 실시예에서, 제1 및 제2 전도성 비아들은 각자의 제1 및 제2 개구들 내에 형성되고, 각자의 제1 및 제2 패드들을 통해 연장될 수 있다. 예시적인 실시예에서, 각각의 전도성 비아의 접촉 부분은 외부 요소와의 상호접속을 위해 제2 표면에서 노출될 수 있다. 특정 실시예에서, 제1 및 제2 개구들을 형성하는 단계는 개구들이 부분적으로 반도체 기판의 두께를 통해 연장되도록, 반도체 기판으로부터 재료를 제거하는 단계를 포함할 수 있다. 일 실시예에서, 제1 및 제2 개구들을 형성하는 단계는 각자의 제1 및 제2 전도성 상호접속부들 각각의 표면이 각자의 개구 내에 노출되도록 수행될 수 있다. 예시적인 실시예에서, 복수의 개방부들은, 제1 및 제2 전도성 비아들이 복수의 개방부들 중 일부의 개방부들 내에서 노출되도록 그리고 제1 및 제2 전도성 상호접속부들이 제1 및 제2 전도성 비아들과 각각 접촉하여 형성되도록 형성될 수 있다.
본 발명의 또 다른 태양에 따르면, 상호접속 기판의 제조 방법은, 8 ppm/℃ 미만의 유효 CTE를 갖는 기판의 제1 표면으로부터, 제1 표면으로부터 떨어져 있는 제2 표면을 향해 연장되는 복수의 개방부들을 형성하는 단계; 복수의 제1 및 제2 전도성 상호접속부들을 형성하는 단계; 및 외부 요소와의 상호접속을 위해 제1 및 제2 표면들에서 노출된 제1 전도성 접점들의 세트들 및 제2 전도성 접점들의 세트들을 형성하는 단계를 포함할 수 있다. 개방부들은 제1 표면의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있다. 개방부들 중 적어도 m개는 제1 표면을 따라 제1 방향으로 이격될 수 있으며, 개방부들 중 적어도 n개는 제1 방향을 횡단하는 제2 방향으로 제1 표면을 따라 이격될 수 있다. m 및 n 각각은 1보다 클 수 있다.
각각의 전도성 상호접속부는 개방부들 중 각자의 개방부 내에서 연장될 수 있으며, 제1 및 제2 표면들에 인접한 단부들을 가질 수 있다. 제1 전도성 접점들의 각각의 세트는 제1 표면에서 노출된 제1 전도성 접점 및 제2 표면에서 노출된 제1 전도성 접점을 포함할 수 있으며, 이때 복수의 제1 전도성 상호접속부들이 그러한 세트를 전기적으로 접속한다. 제2 전도성 접점들의 각각의 세트는 제1 표면에서 노출된 제2 전도성 접점 및 제2 표면에서 노출된 제2 전도성 접점을 포함할 수 있으며, 이때 복수의 제2 전도성 상호접속부들이 그러한 세트를 전기적으로 접속한다.
일 실시예에서, 상기 방법은 복수의 개방부들 중 적어도 하나의 개방부를 적어도 부분적으로 충전하는 절연 유전체 재료를 침착시키는 단계를 또한 포함할 수 있다. 복수의 제1 전도성 상호접속부들은 복수의 개방부들 중 적어도 하나에 의해 제1 표면에 실질적으로 평행한 수평 방향으로 복수의 제2 전도성 상호접속부들로부터 분리될 수 있다. 특정 실시예에서, 각각의 전도성 상호접속부는 제1 표면에 실질적으로 직각인 수직 방향으로 연장되는 부분을 포함할 수 있다. 복수의 제1 전도성 상호접속부들은 기판의 재료에 의해 제1 표면에 실질적으로 평행한 수평 방향으로 서로로부터 분리될 수 있다.
본 발명의 다른 태양에 따르면, 상호접속 기판의 제조 방법은, 8 ppm/℃ 미만의 유효 CTE를 갖는 기판의 제1 표면으로부터, 제1 표면으로부터 떨어져 있는 제2 표면을 향해 연장되는 복수의 개방부들을 형성하는 단계; 개방부들의 제1 서브세트 및 제2 서브세트의 각자의 개방부들 사이에서 연장되는 반도체 기판의 재료를 제거하여, 개방부들의 각자의 제1 및 제2 서브세트들과 동일한 공간에 있는 영역들을 차지하는 각자의 제1 및 제2 공동들을 형성하는 단계; 각자의 제1 및 제2 공동들 내에서 연장되는 제1 및 제2 전도성 상호접속부들을 형성하는 단계; 및 외부 요소와의 상호접속을 위해 제1 및 제2 표면들에서 노출된 제1 전도성 접점들의 세트들 및 제2 전도성 접점들의 세트들을 형성하는 단계를 포함할 수 있다.
개방부들은 제1 표면의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있다. 개방부들 중 적어도 m개는 제1 표면을 따라 제1 방향으로 이격될 수 있으며, 개방부들 중 적어도 n개는 제1 방향을 횡단하는 제2 방향으로 제1 표면을 따라 이격될 수 있다. m 및 n 각각은 1보다 클 수 있다. 제1 및 제2 전도성 상호접속부들 각각은 제1 및 제2 표면들에 인접한 단부들을 가질 수 있다. 제1 전도성 접점들의 각각의 세트는 제1 표면에서 노출된 제1 전도성 접점 및 제2 표면에서 노출된 제1 전도성 접점을 포함하며, 제1 전도성 상호접속부가 그러한 세트를 전기적으로 접속할 수 있다. 제2 전도성 접점들의 각각의 세트는 제1 표면에서 노출된 제2 전도성 접점 및 제2 표면에서 노출된 제2 전도성 접점을 포함할 수 있으며, 제2 전도성 상호접속부가 그러한 세트를 전기적으로 접속한다.
일 실시예에서, 상기 방법은 복수의 개방부들 중 적어도 하나의 개방부를 적어도 부분적으로 충전하는 절연 유전체 재료를 침착시키는 단계를 또한 포함할 수 있다. 제1 전도성 상호접속부는 복수의 개방부들 중 적어도 하나에 의해 제1 표면에 실질적으로 평행한 수평 방향으로 제2 전도성 상호접속부로부터 적어도 부분적으로 분리될 수 있다. 예시적인 실시예에서, 상기 방법은 전도성 접점들을 형성하는 단계 이전에, 제1 표면과 제2 표면 사이의 반도체 기판의 두께가 감소되도록 그리고 각각의 전도성 상호접속부의 표면이 제2 표면에서 노출되도록, 제2 표면으로부터 재료를 제거하는 단계를 또한 포함할 수 있다. 특정 실시예에서, 기판은 본질적으로 반도체 재료로 이루어질 수 있다. 일 실시예에서, 기판은 본질적으로 유리 또는 세라믹 재료로 이루어질 수 있다.
예시적인 실시예에서, 복수의 개방부들을 형성하는 단계는 다공성 규소의 영역이 기판의 제1 표면으로부터 연장되어 생성되도록, 이방성 에칭에 의해 수행될 수 있다. 일 실시예에서, 개방부들의 대칭적 또는 비대칭적 분포의 위치들은 마스크에 의해 결정되지 않을 수 있다. 특정 실시예에서, 제1 및 제2 전도성 비아들은 각자의 제1 및 제2 전위들에 접속가능할 수 있다. 예시적인 실시예에서, 절연 유전체 재료를 침착시키는 단계는 전도성 상호접속부들을 형성하는 단계 이전에 수행될 수 있다.
<도 1a>
도 1a는 본 발명의 일 실시예에 따른 비아 구조체를 예시하는 측단면도.
<도 1b>
도 1b는 전도성 접점들의 위치를 점선으로 투영하여 도시하는, 도 1a의 선 1B-1B에 따라 취해진 도 1a의 마이크로전자 유닛의 평단면도.
<도 1c>
도 1c는 기판의 후방 표면에서 노출된 전도성 접점의 부분 아래에 놓인 유전체 층을 포함하는 비아 구조체의 일 실시예를 예시하는, 도 1a의 마이크로전자 유닛의 부분 단면도.
<도 2a 내지 도 2c, 및 도 2e 내지 도 2i>
도 2a 내지 도 2c, 및 도 2e 내지 도 2i는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도.
<도 2d>
도 2d는 선 2D-2D에 걸쳐 취해진 도 2c에 도시된 제조의 단계 중 일부의 확대 부분 단면도.
<도 3a>
도 3a는 다른 실시예에 따른 비아 구조체를 예시하는 측단면도.
<도 3b>
도 3b는 전도성 접점들의 위치를 점선으로 투영하여 도시하는, 도 3a의 선 3B-3B를 따라 취해진 도 3a의 마이크로전자 유닛의 평단면도.
<도 4>
도 4는 또 다른 실시예에 따른 비아 구조체를 예시하는 단면도.
<도 5>
도 5는 다른 실시예에 따른 비아 구조체를 예시하는 단면도.
<도 6a 내지 도 6e>
도 6a 내지 도 6e는 도 5에 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도.
<도 7>
도 7은 다른 실시예에 따른 비아 구조체를 예시하는 단면도.
<도 8a 및 도 8b>
도 8a 및 도 8b는 도 7에 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도.
<도 9>
도 9는 본 발명의 일 실시예에 따른 시스템의 개략도.
도 1a 및 도 1b에 예시된 바와 같이, 마이크로전자 유닛(10)은, 후방 표면 또는 제1 표면(21) 및 이로부터 떨어져 있는 전방 표면 또는 제2 표면(22)을 갖는 규소 기판(20)과, 전방 표면과 후방 표면 사이에서 기판을 통해 연장하는 복수의 관통-규소 비아(30)("TSV")들을 포함할 수 있다.
일부 실시예들에서, 마이크로전자 유닛(10)은 반도체 칩, 웨이퍼 등일 수 있다. 기판(20)은 바람직하게는 8*10-6/℃ (또는 ppm/℃) 미만의 열팽창 계수("CTE")를 갖는다. 특정 실시예에서, 기판(20)은 7*10-6/℃ 미만의 CTE를 가질 수 있다. 기판(20)은 본질적으로 규소와 같은 무기 재료로 이루어질 수 있다. 기판(20)이 규소와 같은 반도체로 제조된 실시예들에서, 복수의 능동 반도체 소자(예를 들어, 트랜지스터, 다이오드 등)들은 전방 표면(22)에 그리고/또는 그 아래에 위치되는 능동 반도체 영역(23)에 배치될 수 있다. 전방 표면(22)과 후방 표면(21) 사이의 기판(20)의 두께는 전형적으로 200 ㎛ 미만이며, 이보다 현저하게 작을 수 있는데, 예를 들어 130 ㎛, 70 ㎛이거나 훨씬 더 작을 수 있다.
도 1a에서, 후방 표면(21)에 평행한 방향은 본 명세서에서 "수평" 또는 "측방향"으로 언급되는 반면, 후방 표면에 직각인 방향은 본 명세서에서 상향 또는 하향 방향으로 언급되고 또한 본 명세서에서 "수직" 방향으로 언급된다. 본 명세서에 언급된 방향들은 언급되는 구조체의 기준계(frame of reference) 내에 있다. 따라서, 이들 방향은 수직 또는 중력 기준계에 대해 임의의 배향으로 놓일 수 있다. 하나의 특징부가 다른 특징부보다 "표면 위로" 더 큰 높이에 배치된다는 기재는 하나의 특징부가 다른 특징부보다 동일한 직교 방향으로 표면으로부터 떨어져 더 큰 거리에 있다는 것을 의미한다. 반대로, 하나의 특징부가 다른 특징부보다 "표면 위로" 더 작은 높이에 배치된다는 기재는 하나의 특징부가 다른 특징부보다 동일한 직교 방향으로 표면으로부터 떨어져 더 작은 거리에 있다는 것을 의미한다.
기판(20)은 전방 표면(22)에서 노출된 복수의 전도성 패드(24)들을 또한 포함할 수 있다. 도 1a 및 도 1b에는 구체적으로 도시되어 있지 않지만, 능동 반도체 영역(23) 내의 능동 반도체 소자들은 전형적으로 전도성 패드(24)들에 전도가능하게 접속된다. 따라서, 능동 반도체 소자들은 기판(20)의 하나 이상의 유전체 층들 내부 또는 그 위에서 통합되어 연장되는 배선을 통해 전도가능하게 접근가능하다. 일부 실시예들(도시되지 않음)에서, 전도성 패드(24)는 기판(20)의 전방 표면(22)에 직접 노출되지 않을 수 있다. 대신, 전도성 패드(24)는 기판(20)의 전방 표면(22)에 노출된 단자로 연장되는 트레이스(trace)에 전기적으로 접속될 수 있다. 전도성 패드(24) 및 본 명세서에 개시된 임의의 다른 전도성 구조체는, 예를 들어 구리, 알루미늄 또는 금을 비롯한 임의의 전기 전도성 금속으로 제조될 수 있다. 전도성 패드(24) 및 본 명세서에 개시된 임의의 전도성 패드는 원, 타원, 삼각형, 정사각형, 직사각형 또는 임의의 다른 형상을 비롯한 임의의 평면도 형상을 가질 수 있다.
본 개시 내용에 사용되는 바와 같이, 전기 전도성 요소가 기판의 표면에서 "노출된다"는 기재는 전기 전도성 요소가 기판의 외측으로부터 기판의 표면을 향해 기판의 표면에 직각인 방향으로 이동하는 크로싱 교점(theoretical point)과의 접촉에 이용가능하다는 것을 가리킨다. 따라서, 기판의 표면에서 노출된 단자 또는 다른 전도성 요소는 그러한 표면으로부터 돌출될 수 있거나, 그러한 표면과 동일한 높이일 수 있거나, 그러한 표면에 대해 우묵한 곳에 놓여 기판 내의 구멍 또는 만입부를 통해 노출될 수 있다.
기판(20)은 전방 표면(22)과 전도성 패드(24)들 사이에 위치되는 유전체 층(25)을 추가로 포함할 수 있다. 유전체 층(25)은 규소 기판(20)으로부터 전도성 패드(24)를 전기적으로 절연시킨다. 이러한 유전체 층(25)은 마이크로전자 유닛(10)의 "패시베이션 층"으로 언급될 수 있다. 유전체 층(25)은 무기 또는 유기 유전체 재료 또는 둘 모두를 포함할 수 있다. 유전체 층(25)은 전착된 컨포멀 코팅(electrodeposited conformal coating) 또는 다른 유전체 재료, 예를 들어 광이미지화가능한 중합체 재료, 예를 들어 솔더 마스크(solder mask) 재료를 포함할 수 있다. 기판(20)은 후방 표면(21) 위에 놓이는 다른 유전체 층(도시되지 않음)을 추가로 포함할 수 있다. 그러한 유전체 층은 기판(20)의 후방 표면(21)으로부터 전도성 요소를 전기 절연시킬 수 있다.
본 명세서에 설명된 실시예들에서, 유전체 층(25)의 CTE가 기판 재료의 CTE보다 실질적으로 높을지라도, 기판이 기판의 재료의 CTE와 대략적으로 동일한 유효 CTE를 가질 수 있도록, 유전체 층(25)은 기판(20)의 두께보다 실질적으로 작은 두께를 가질 수 있다. 일례에서, 기판(20)은 8*10-6/℃ (또는 ppm/℃) 미만의 유효 CTE를 가질 수 있다.
기판(20)은 후방 표면(21)으로부터 부분적으로 규소 기판(20)을 통해 전방 표면(22)을 향해 연장되는 복수의 개방부(12)들을 또한 포함할 수 있다. 도 1b에 도시된 바와 같이, 개방부(12)들은 m x n 어레이로 배열될 수 있으며, m 및 n 각각은 1보다 클 수 있다. 특정 예들에서, 복수의 개방부들은 후방 표면(21)의 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있으며, 이때 적어도 m개는 제1 방향(D1)으로 연장되고 n개는 제1 방향을 횡단하는 제2 방향(D2)으로 연장되며, m 및 n 각각은 1보다 크다.
특정 실시예(도 2d에 도시됨)에서, 개방부(12)들은 마이크로전자 요소(10)의 영역(A)에서의 m1 x n1 어레이 및 마이크로전자 요소의 영역(B)에서의 m2 x n2 어레이를 비롯한, 1개 초과의 어레이로 배열될 수 있으며, 여기서 m1은 m2와 동일하거나 상이할 수 있으며, n1은 n2와 동일하거나 상이할 수 있다. 일례에서, m1이 m2와 동일하고 n1이 n2와 동일한 경우, m1 x n1 어레이는 기판(20)의 후방 표면(21)에 실질적으로 평행한 수평 방향(D3)으로 n2 x m2 어레이로부터 오프셋될 수 있다.
기판(20)은 기판(20)의 두께(T)를 통해 부분적으로 연장되는 복수의 개구(14)들을 추가로 포함할 수 있으며, 각각의 개구는 2개 이상의 개방부(12)로부터 전도성 패드(24)들 중 대응하는 패드를 통해 연장된다. 각각의 개구(14)는 전방 표면(22)에 의해 한정되는 수평면에 대해 0 내지 90도 각도로 전도성 패드(24)로부터 기판(20)을 통해 연장되는 내부 표면(15)을 포함한다. 내부 표면(15)은 일정한 경사 또는 변하는 경사를 가질 수 있다. 예를 들어, 전방 표면(22)에 의해 한정되는 수평면에 대한 내부 표면(15)의 각도 또는 경사는 내부 표면이 후방 표면(21)을 향해 더 진입함에 따라, 크기가 감소할 수 있다(즉, 양 또는 음으로 더 작아질 수 있다). 특정 실시예에서, 각각의 개구(14)는 대응하는 전도성 패드(24)로부터 개방부(12)를 향하는 방향으로 테이퍼 형성될 수 있다. 일부 예에서, 각각의 개구(14)는 예를 들어 특히 절두-원추 형상, 원통, 정육면체, 또는 프리즘을 비롯한 임의의 3차원 형상을 가질 수 있다.
개방부(12)는 후방 표면(21)에 직각인 방향으로의 개방부의 높이(H1)가 기판(20)을 통해 연장되는 개구(14)의 부분의 높이(H2)보다 크도록, 후방 표면(21)으로부터 전방 표면(22)을 향해 절반보다 더 연장될 수 있다.
복수의 관통-규소 비아(30)들은, 개방부(12)들 중 각자의 개방부들 내에서 연장되는 복수의 전도성 상호접속부(40)들, 개구(14)들 중 각자의 개구들 내에 연장되는 복수의 전도성 비아(50)들, 및 외부 요소와의 상호접속을 위해 후방 표면(22)에서 노출된 복수의 전도성 접점(60)들을 포함할 수 있다. 특정 실시예에서, 복수의 TSV(30)들 중 제1 및 제2 TSV(30a, 30b)들이 각자의 제1 및 제2 전위들에 접속가능할 수 있다.
각각의 TSV(30)는 단일의 공통 전도성 비아(50) 및 단일의 공통 전도성 접점(60)에 각각 전기 접속되는 복수의 전도성 상호접속부(40)들을 포함할 수 있다. 특정 예에서, 제1 TSV(30a)는 개방부(12)들 중 각자의 개방부들 내에서 연장되는 복수의 제1 전도성 상호접속부(40)들을 포함할 수 있으며, 제1 전도성 상호접속부들 각각은 단일의 공통 제1 전도성 비아(50) 및 단일의 공통 제1 전도성 접점(60)에 접속되며, 제2 TSV(30b)는 개방부들 중 각자의 개방부들 내에서 연장되는 복수의 제2 전도성 상호접속부들을 포함할 수 있으며, 제2 전도성 상호접속부들 각각은 단일의 공통 제2 전도성 비아 및 단일의 공통 제2 전도성 접점에 접속된다.
일 실시예에서, 특정 TSV(30)의 복수의 전도성 상호접속부(40)들 각각은 후방 표면(21)에 실질적으로 직각인 수직 방향(V)으로 연장되는 부분(41)을 포함할 수 있으며, 복수의 전도성 상호접속부들은 규소 기판(20)의 재료에 의해 후방 표면에 실질적으로 평행한 수평 방향(H)으로 서로로부터 분리된다. 그러한 실시예에서, 전도성 상호접속부(40)들 각각의 수직방향-연장 부분(41)은 이에 인접한 규소 기판(20)의 재료와 직접 접촉할 수 있다. 특정 예에서, 각각의 전도성 상호접속부(40)는 수평 방향(H)으로의 폭(W)이 5 마이크로미터 이하일 수 있다.
각각의 TSV(30)는 대응하는 전도성 비아(50)를 또한 포함할 수 있다. 각각의 전도성 비아(50)는 대응하는 개구(14) 내에서 연장될 수 있고, 대응하는 전도성 패드(24)와 전기적으로 접속될 수 있다. 도 1a에 도시된 바와 같이, 각각의 전도성 비아(50)는 대응하는 전도성 패드(24)를 통해 연장될 수 있고, 기판(20)의 전방 표면(22)에서 노출된 접촉 부분(51)을 가질 수 있다. 그러한 실시예에서, 각각의 전도성 비아(50)의 외부 표면(52)은 대응하는 개구(14) 내에서 노출된 전도성 패드(24)의 내부 표면(26)과 직접 접촉할 수 있다. 전도성 패드(24)의 그러한 내부 표면(26)은 기판(20)의 전방 표면(22)에서 노출된 전도성 패드의 상부 표면(27)과 상부 표면으로부터 떨어져 있는 저부 표면(28) 사이에서 연장될 수 있다. 일 실시예에서, 각각의 전도성 비아(50)는 저부 표면(28)으로부터 상부 표면(27)까지 대응하는 전도성 패드(24)를 통해 연장될 수 있다.
전도성 비아(50)(또는 본 명세서에 설명되는 임의의 다른 전도성 접점)들 각각과 마이크로전자 유닛(10)의 외부에 있는 구성요소들 사이의 접속은 전도성 매스(mass) 또는 전도성 접합 재료(도시되지 않음)를 통해 이루어질 수 있다. 그러한 전도성 매스는 비교적 낮은 용융 온도를 갖는 가용성 금속, 예를 들어 땜납, 주석, 또는 복수의 금속들을 포함하는 공융 혼합물을 포함할 수 있다. 대안적으로, 그러한 전도성 매스는 습윤성 금속(wettable metal), 예를 들어 구리, 또는 땜납이나 다른 가용성 금속의 용융 온도보다 높은 용융 온도를 갖는 다른 귀금속 또는 비-귀금속을 포함할 수 있다. 그러한 습윤성 금속은 대응하는 특징부, 예를 들어 상호접속 요소의 가용성 금속 특징부와 연결될 수 있다. 특정 실시예에서, 그러한 전도성 매스는 매체 내에 산재된 전도성 재료, 예를 들어 전도성 페이스트, 예를 들어 금속-충전된 페이스트, 땜납-충전된 페이스트 또는 등방성 전도성 접착제 또는 이방성 전도성 접착제를 포함할 수 있다.
대응하는 개구(14)와 유사하게, 각각의 전도성 비아(50)의 외부 표면(52)은 전방 표면(22)에 의해 한정되는 수평면에 대해 0 내지 90도의 각도로 전도성 패드(24)로부터 기판(20)을 통해 연장될 수 있다. 외부 표면(52)은 일정한 경사 또는 변하는 경사를 가질 수 있다. 예를 들어, 전방 표면(22)에 의해 한정되는 수평면에 대한 외부 표면(52)의 각도 또는 경사는 외부 표면이 후방 표면(21)을 향해 더 진입함에 따라 크기가 감소할 수 있다. 특정 실시예에서, 각각의 전도성 비아(50)는 대응하는 전도성 패드(24)로부터 개방부(12)를 향하는 방향으로 테이퍼 형성될 수 있다. 일부 예에서, 각각의 전도성 비아(50)는 예를 들어 특히 절두-원추 형상, 원통, 정육면체, 또는 프리즘을 비롯한 임의의 3차원 형상을 가질 수 있다.
도 1a에 도시된 바와 같이, 전도성 비아(50)는 중실형이다. 다른 실시예들(도시되지 않음)에서, 각각의 전도성 비아(50)는 유전체 재료로 충전되는 내부 공간을 포함할 수 있다. 전도성 비아(50)는 공정 조건에 따라 중실형 또는 중공형으로 형성될 수 있다. 적당한 공정 조건 하에서, 차후에 유전체 재료로 충전될 수 있는 내부 공간을 포함하는 전도성 비아(50)가 생성될 수 있다.
각각의 TSV(30)는 외부 요소와의 상호접속을 위해 후방 표면(21)에 노출된 대응하는 전도성 접점(60)을 추가로 포함할 수 있다. 각각의 전도성 접점(60)은 전도성 접점의 저부 표면(61)에서 TSV(30)의 전도성 상호접속부(40)들 각각에 전기적으로 접속될 수 있다. 일 실시예에서, 각각의 전도성 접점(60)은 TSV(30)의 각자의 복수의 전도성 상호접속부(40)들과 수직 방향(V)으로 정렬될 수 있다. 그러한 실시예에서, 도 1b에 도시된 바와 같이, 전도성 접점(60)은 제1 방향(D1) 및 제1 방향을 횡단하는 제2 방향(D2)으로 전도성 상호접속부(40)들 전부 위에 놓일 수 있다.
특정 실시예에서, 전도성 접점(60)의 상부 표면(62)에 의해 한정되는 평면은 기판(20)의 후방 표면(21)에 의해 한정되는 평면에 실질적으로 평행할 수 있다. 도시된 바와 같이, 전도성 접점(60)의 저부 표면(61)은 대략적으로, 기판(20)의 후방 표면(21)에 의해 한정되는 평면에 위치된다. 다른 실시예들에서, 전도성 접점(60)의 저부 표면(61)은 후방 표면(21)에 의해 한정되는 평면 위 또는 아래에 위치될 수 있다. 일부 실시예들(도시되지 않음)에서, 전술된 바와 같은 전도성 매스 또는 전도성 접합 재료는 외부 요소에 대한 상호접속을 위해 전도성 접점(60)의 상부 표면(62)에서 노출될 수 있다.
도시된 바와 같이, 전도성 접점(60)은 전도성 접합 패드의 형상, 예를 들어 얇고 평탄한 부재를 가질 수 있다. 특정 예에서, 전도성 접점(60)(및 본 명세서에 설명된 임의의 다른 전도성 접점)들 각각은 예를 들어 원형 패드 형상, 직사각형 형상, 타원 형상, 정사각형 형상, 삼각형 형상, 또는 보다 복합적인 형상을 비롯한 임의의 평면도 형상을 가질 수 있다. 전도성 접점(60)들 각각은 예를 들어 절두원추형 전도성 포스트(post)를 비롯한 임의의 3차원 형상을 가질 수 있다. 전도성 포스트의 예가 2010년 7월 8일자로 출원된, 공히 소유된 미국 특허 출원 제12/832,376호에 도시 및 설명된 바와 같이 사용될 수 있다.
마이크로전자 유닛(10)은 복수의 개방부(12)들 각각 내에서 연장되는 절연 유전체 재료(70)를 추가로 포함할 수 있다. 그러한 유전체 재료(70)는 유전체 재료를 함유하는 개방부들 중 적어도 하나가 복수의 제2 전도성 상호접속부들로부터 수평 방향(H)으로 복수의 제1 전도성 상호접속부들을 분리할 수 있도록, 제1 TSV(30a)의 복수의 제1 전도성 상호접속부(40)들과 제2 TSV(30b)의 복수의 제2 전도성 상호접속부(40)들 사이에 위치되는 개방부(12)들 중 적어도 일부 내에서 연장될 수 있다. 유전체 재료(70)는 제2 TSV(30b)의 전도성 상호접속부(40)들로부터 제1 TSV(30a)의 전도성 상호접속부(40)들을 적어도 부분적으로 전기적으로 분리시킬 수 있다. 유전체 재료(70)는 또한, 기판(20)의 다공성 규소 영역(R)의 외측 주변부(18) 근처에 위치된 개방부(12)들 중 적어도 일부 내에서 연장될 수 있다. 절연 유전체 재료(70)는 무기 또는 유기 유전체 재료 또는 둘 모두를 포함할 수 있다. 특정 실시예에서, 절연 유전체 재료(70)는, 절연 유전체 재료가 충분히 낮은 탄성 계수(modulus of elasticity) 및 충분한 두께를 가져 탄성 계수와 두께의 곱이 컴플라이언시(compliancy)를 제공하도록, 순응성 유전체 재료를 포함할 수 있다.
특정 실시예에서, 특정 TSV(30)의 전도성 상호접속부(40) 주위에 위치되는 개방부(12)들 중 일부는, 각자의 개방부(12)의 저부 표면(13)과 유전체 재료 사이에 공극(71)이 위치되도록, 절연 유전체 재료(70')로 부분적으로만 충전될 수 있다. 그러한 공극(71)(및 본 명세서에 설명된 다른 공극들 전부)은 공기로 충전될 수 있거나, 특정 실시예들에서, 그러한 공극들은 절연 유전체 재료(70)와 같은 유전체 재료로 충전될 수 있다.
일례에서, 특정 TSV(30)의 전도성 접점(60) 아래에 놓인 개방부(12)들 중 하나 이상은, 공극(43)이 개방부 내에 위치되도록, 전도성 상호접속부(40)로 충전되기 보다는 개방된 상태로 남아 있을 수 있다. 그러한 개방부(12)들은 공극(43)이 각자의 개방부의 저부 표면(13)과 유전체 재료 사이에 위치될 수 있도록 절연 유전체 재료(70')로 부분적으로 충전될 수 있다. 특정 예에서, 특정 TSV(30)의 전도성 접점(60) 아래에 놓이는 개방부(12)들 중 하나 이상은 절연 유전체 재료(70)로 전체적으로 충전될 수 있다.
예시적인 실시예에서, 기판(20)의 재료 중 일부는, 공극(44)이 전도성 상호접속부들의 높이(H1)의 적어도 일부를 따라 전도성 상호접속부들 중 2개 이상의 인접한 상호접속부들 사이에서 연장되도록, 특정 TSV(30)의 전도성 상호접속부(40)들 중 인접한 상호접속부들 사이에서 제거될 수 있다. 그러한 실시예에서, 그러한 인접한 전도성 상호접속부(40)들 사이에서 연장되는 기판(20)의 재료의 부분(45)이 남아 있을 수 있어, 공극(44)이 개방부(12)들의 저부 표면(13)의 깊이까지 전체적으로 하방으로 연장되지 않는다. 특정 예에서, 그러한 공극(44)이 절연 유전체 재료(70')로 부분적 또는 전체적으로 충전될 수 있다. 일례에서, 절연 유전체 재료(70')는 에폭시일 수 있다.
예시적인 실시예들에서, 그러한 공극(71, 43, 44)들은, 기판(20) 내에서, 그리고/또는 접점(60)에 대하여, 그리고/또는 전도성 비아(50)에 대하여, 공극이 존재하지 않을 때처럼 많은 응력을 발생시키지 않고서 팽창을 위한 추가 공간을 전도성 상호접속부(40)에 제공할 수 있다. 그러한 공극들은 그러한 실시예들에서, 특히 기판(20)의 재료의 CTE와 전도성 상호접속부(40)의 재료의 CTE 사이에 비교적 큰 부정합이 있는 경우에, 마이크로전자 유닛(10)의 성능을 개선할 수 있다.
마이크로전자 유닛(10)은, 각각의 개구(14) 내에서 연장되고 각각의 개구의 내부 표면(15) 위에 놓이는 절연 유전체 층(75)을 추가로 포함할 수 있다. 일례에서, 그러한 절연 유전체 층(75)은 개구(14) 내에서 노출된 내부 표면(15)을 컨포멀 코팅할 수 있다. 각각의 절연 유전체 층(75)은, 전도성 비아가 기판(20)의 재료로부터 적어도 부분적으로 전기 절연되도록, 전도성 비아(50)를 개구(14)의 내부 표면(15)으로부터 분리시키고 전기적으로 절연시킬 수 있다. 특정 실시예에서, 절연 유전체 층(75)은 또한, 대응하는 전도성 패드(24)의 내부 표면(26) 위에 놓일 수 있다. 그러한 실시예에서, 전도성 비아(50)는 내부 표면(26)에서가 아닌 상부 표면(27)에서 전도성 패드(24)와 접촉할 수 있다. 절연 유전체 층(75)은 무기 또는 유기 유전체 재료 또는 둘 모두를 포함할 수 있다. 특정 실시예에서, 절연 유전체 층(75)은 순응성 유전체 재료를 포함할 수 있다.
도 1c에 도시된 바와 같이, 마이크로전자 유닛(10)은 기판(20)의 후방 표면(21) 위에 놓이는 절연 유전체 층(76)을 추가로 포함하여, 전도성 접점(60)들이 절연 유전체 층(76) 위에 놓이게 할 수 있다. 일례에서, 그러한 절연 유전체 층(76)은 인접한 개방부(12)들 사이에서 연장되는 후방 표면(21)의 부분들을 컨포멀 코팅할 수 있다. 절연 유전체 층(76)은 기판(20)의 재료로부터 전도성 접점(60)을 분리시키고 전기 절연시킬 수 있다. 절연 유전체 층(76)은 무기 또는 유기 유전체 재료 또는 둘 모두를 포함할 수 있다. 특정 실시예에서, 절연 유전체 층(76)은 순응성 유전체 재료를 포함할 수 있다.
마이크로전자 유닛(10)은 개방부(12)들의 내부 표면(11)들 위에 놓이는 절연 유전체 층(도시되지 않음)을 추가로 포함하여, 전도성 상호접속부(40)들이 그러한 절연 유전체 층 내에서 연장되게 할 수 있다. 일례에서, 그러한 절연 유전체 층은 개방부(12)들의 내부 표면(11)들을 컨포멀 코팅할 수 있다. 절연 유전체 층은 기판(20)의 재료로부터 전도성 상호접속부(40)를 분리시키고 전기 절연시킬 수 있다. 절연 유전체 층은 무기 또는 유기 유전체 재료 또는 둘 모두를 포함할 수 있다. 특정 실시예에서, 절연 유전체 층은 순응성 유전체 재료를 포함할 수 있다.
마이크로전자 유닛(10)(도 1a 및 도 1b)을 제조하는 방법이 이제 도 2a 내지 도 2i를 참조하여 설명될 것이다. 도 2a에 예시된 바와 같이, 규소 기판(20)은 전방 표면(22)에 그리고/또는 그 아래에 위치되는 능동 반도체 영역(23)을 가질 수 있다. 기판(20)은 전방 표면(22)에서 노출된 복수의 전도성 패드(24)들을 또한 포함할 수 있다. 기판(20)은 전방 표면(22)과 전도성 패드(24)들 사이에 위치되는 유전체 층(25)을 추가로 포함할 수 있다.
도 2b에 예시된 바와 같이, 전방 표면(22)과 초기 후방 표면(21') 사이의 기판(20)의 두께가 감소됨으로써, 최종 후방 표면(21)을 노출시킬 수 있다. 초기 후방 표면(21')의 연삭, 래핑(lapping), 또는 폴리싱, 또는 이들의 조합이 기판(20)의 두께를 감소시키는 데 사용될 수 있다. 이러한 단계 동안, 예로서, 기판(20)의 초기 두께(T1)(도 2a에 도시됨)는 약 700 ㎛으로부터 약 130 ㎛ 이하의 두께(T2)(도 2b에 도시됨)로 감소될 수 있다.
이후에, 도 2c에 예시된 바와 같이, 제1 표면으로부터 전방 표면(22)을 향해 연장되는 복수의 개방부(12)들을 형성하기 위해, 기판(20)의 후방 표면(21)으로부터 재료가 제거될 수 있다. 특정 예에서, 개방부(12)들은 m x n 어레이로 배열될 수 있으며, m 및 n 각각은 1보다 크고, 각각의 개방부는 수직 방향(V)으로 연장된다. 일 실시예에서, 복수의 개방부(12)들은 후방 표면(21)의 소정 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있으며, 이때 적어도 m개는 제1 방향(D1)으로 연장되고, n개는 제1 방향을 횡단하는 제2 방향(D2)으로 연장(도 1b)되며, m 및 n 각각은 1보다 크다.
일례에서, 개방부(12)들 각각은 수평 방향(H)으로의 폭(W')이 5 마이크로미터일 수 있다. 각각의 개방부(12)는 수직 방향(V)으로 길이(H1)를 가질 수 있다. 일 실시예에서, 각각의 개방부(12)의 폭(W')에 대한 길이(H1)의 비는 10 이상일 수 있다. 특정 예에서, 각각의 개방부(12)의 길이(H1)는 150 마이크로미터 이상일 수 있다. 다른 예에서, 개방부(12)들은 10 마이크로미터 이하의 수평 방향(H)으로의 피치를 한정할 수 있다.
특정 실시예에서, 개방부(12)들은 기판(20)의 후방 표면(21)으로부터 연장되는 다공성 규소의 영역(R)이 생성되도록 이방성 에칭에 의해 형성되는 복수의 기공(pore)들일 수 있다. 그러한 이방성 에칭 공정에서, 다공성 규소의 영역(R)은 플루오르화 수소산에 기초한 용액에서 규소 기판(20)의 전기화학적 용해에 의해 형성될 수 있다. 다공성으로 만들어질 규소 기판(20)의 후방 표면(21)은 제1 전극과 접촉하는 플루오르화 수소산과 접촉하여 배치될 수 있는 반면, 전방 표면(22)은 양극산화 회로(anodization circuit)를 형성하도록 제2 전극에 접촉될 수 있다.
높은 애노딕(anodic) 전류에서, 규소 기판(20)의 후방 표면(21)은 전해 연마(electro-polishing)를 겪을 수 있다. 전류가 낮은 경우에, 표면(21)의 모폴로지(morphology)는 규소 기판의 대부분으로 깊숙이 침투하는 조밀한 어레이의 개방부 또는 기공(12)들이 주를 이루게 될 수 있다. 초기에, 기공(12)들은 랜덤하게 분포된 어레이로의 형성을 개시할 수 있다. 인접한 기공(12)들이 성장할 때, 공핍 구역들이 중첩되고, 이는 수평 방향(H)으로의 옆으로 향한 에칭을 중단시킬 수 있다. 에칭은 수직 방향(V)으로만 진행될 수 있으며, 따라서 등방성으로부터 이방성으로 바뀔 수 있다. 이러한 공정은, 결국은 기공들의 내부 표면(11)들을 따라 에칭 멈춤부로서 작용하는 공핍 구역들로 인해, 기공(12)들은 직경이 더 증가할 수 없기 때문에, 자체-조절될 수 있다. 이는 에칭이 기공들의 저부에서만 발생하게 한다. 그러한 실시예에서, 개방부(12)들의 대칭적 또는 비대칭적 분포의 위치들은 마스크에 의해 결정되지 않는다.
그러한 이방성 에칭 공정 후에, 제1 개방부(12)들은 m x n 어레이로 배열될 수 있으며, m 및 n 각각은 1보다 크다. 특정 실시예에서, 개방부(12)들은 기판(20)의 제1 영역(A)에서의 m1 x n1 어레이 및 기판의 제2 영역(B)에서의 m2 x n2 어레이를 비롯한, 도 2d에 도시된 1개 초과의 어레이로 배열될 수 있으며, 여기서 m1은 m2와 동일하거나 상이할 수 있으며, n1은 n2와 동일하거나 상이할 수 있다.
특정 실시예(도시되지 않음)에서, 개방부(12)들이 형성된 후에, 절연 유전체 층(도시되지 않음)이 개방부(12)들의 내부 표면(11)들 위에 놓이도록 침착되어, 전도성 상호접속부(40)들이 개방부들 내에 침착될 때(도 2g) 상호접속부들이 그러한 절연 유전체 층 내에서 연장되게 할 수 있다.
개방부(12)들의 내부 표면(11)들 위에 놓이는 절연 유전체 층을 갖는 일 실시예에서, 그러한 유전체 층을 형성하지 않는 것이 요구되는 개방부들을 갖는 기판의 후방 표면(21)의 부분들에 마스크가 적용될 수 있다. 개방부(12)들 중에서 그러한 미코팅 개방부들은 나중에, 기판(20)의 재료에 직접 접촉하는 부분들을 갖는 전도성 상호접속부(40)들로 충전될 수 있다. 그러한 전도성 상호접속부(40)들은 전도성 패드(24)들의 접지 패드를 포함할 수 있는 특정 TSV(30) 내에 포함될 수 있다.
개방부(12)들의 내부 표면(11)들 위에 놓이는 그러한 절연 유전체 층을 형성하기 위해 다양한 방법들이 사용될 수 있으며, 그러한 방법들이 도 2f를 참조하여 이하에 설명된다. 특정 예들에서, 화학 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD)이 개방부(12)들의 내부 표면(11)들 위에 놓이는 얇은 절연 유전체 층을 침착하는 데 사용될 수 있다. 일례에서, 테트라에틸오르토실리케이트(TEOS)가 그러한 절연 유전체 층을 침착시키는 저온 공정 동안에 사용될 수 있다. 예시적인 실시예들에서, 이산화규소, 보로포스포실리케이트 유리(BPSG), 붕규산염 유리(BSG), 또는 인규산염 유리(PSG)의 층이 개방부(12)들의 내부 표면(11)들 위에 침착될 수 있으며, 그러한 유리는 도핑되거나 도핑되지 않을 수 있다.
이후에, 도 2e에 예시된 바와 같이, 전도성 상호접속부(40)들을 형성할 때(도 2g) 금속의 침착을 방지하는 것이 요구되는 기판(20)의 후방 표면(21)에서 특정 개방부(12)들 또는 개방부(12)들의 군 위에 놓이도록 마스크 층(17)이 침착될 수 있다. 예를 들어, 광이미지화가능한 층, 예를 들어 포토레지스트 층과 같은 마스크 층(17)이 후방 표면(21)의 일부만을 덮기 위해 침착 및 패턴화될 수 있다.
이후에, 도 2f에 예시된 바와 같이, 마스크 층(17)에 의해 덮이지 않는 개방부(12)들 내에서 연장되는 절연 유전체 재료(70)가 형성될 수 있다. 그러한 유전체 재료(70)는, 절연 유전체 재료(70)를 함유하는 개방부들 중 적어도 하나가 복수의 제2 전도성 상호접속부들로부터 수평 방향(H)으로 복수의 제1 전도성 상호접속부들을 분리할 수 있도록, 차후에 제1 TSV(30a)의 복수의 제1 전도성 상호접속부(40)들 및 제2 TSV(30b)의 복수의 제2 전도성 상호접속부(40)들을 포함하게 될 개방부(12)들 사이에 위치되는 개방부(12)들 중 적어도 일부의 개방부들 내에서 연장될 수 있다.
절연 유전체 재료(70)를 형성하기 위해 다양한 방법들이 사용될 수 있다. 일례에서, 유동성 유전체 재료가 기판(20)의 후방 표면(21)에 적용될 수 있으며, 이어서 유동성 재료는 가열을 포함할 수 있는 건조 사이클이 뒤따르는 "스핀-코팅" 작업 동안에 개방부(12)들의 내부 표면(11)들에 걸쳐 보다 고르게 분포될 수 있다. 다른 예에서, 유전체 재료의 열가소성 필름이 후방 표면(21)에 적용될 수 있으며, 그 후에 조립체가 가열되거나, 진공 환경에서 가열되는데, 즉 주위 압력보다 낮은 압력 하의 환경에 놓이게 된다. 다른 예에서, 절연 유전체 재료(70)를 형성하기 위해 증착이 사용될 수 있다.
또 다른 예에서, 기판(20)을 포함하는 조립체가 컨포멀 유전체 코팅 또는 절연 유전체 재료(70)를 형성하기 위해 유전체 침착조에 침지될 수 있다. 본 명세서에 사용되는 바와 같이, "컨포멀 코팅"은, 절연 유전체 재료(70)가 개방부(12)들의 내부 표면(11)들의 윤곽에 따르는 경우와 같이, 코팅되는 표면의 윤곽에 따르는 특정 재료의 코팅이다. 예를 들어, 전기영동 침착 또는 전해 침착을 비롯한 전기화학적 침착 방법이 컨포멀 유전체 재료(70)를 형성하는 데 사용될 수 있다.
일례에서, 전기영동 침착 기술은 컨포멀 유전 코팅이 조립체의 노출된 전도성 및 반전도성 표면들 상에만 침착되도록, 컨포멀 유전체 코팅을 형성하는 데 사용될 수 있다. 침착 동안에, 반도체 소자 웨이퍼는 원하는 전위에서 유지되고, 조를 원하는 상이한 전위에서 유지하기 위해, 전극이 조 내에 침지된다. 이어서, 조립체는 개방부(12)들의 내부 표면(11)들을 따르는 것을 포함하지만 이로 한정되지 않는, 전도성 또는 반전도성인 기판의 노출된 표면들 상에 전착된 컨포멀 유전체 재료(70)를 형성하기에 충분한 시간 동안 적절한 조건 하에서, 조 내에 유지된다. 코팅될 표면과 조 사이에 충분히 강한 전기장이 유지되는 한, 전기영동 침착이 발생한다. 전기영동 침착된 코팅은, 파라미터들, 예를 들어 침착의 전압, 농도 등에 의해 지배되는 소정의 두께에 도달한 후에 침착이 중단된다는 점에서, 자체-제한적이다.
전기영동 침착은 기판(20)의 전도성 및/또는 반전도성 외부 표면들 상에 연속적이고 균일하게 두께의 컨포멀 코팅을 형성한다. 게다가, 전기영동 코팅은, 유전체 (비전도성) 특성으로 인해, 기판(20)의 후방 표면(21) 위에 놓이는 나머지 패시베이션 층 상에 형성되지 않도록 침착될 수 있다. 달리 말하면, 전기영동 침착의 특성은, 유전체 특성을 고려할 때, 유전체 재료의 층이 충분한 두께를 갖는 경우 전도체에 위에 놓이는 유전체 층 상에 전기영동 침착이 형성되지 않는다는 것과, 통상적으로는 유전체 재료의 층 상에 전기영동 침착이 형성되지 않는다는 것이다. 전형적으로, 전기영동 침착은 약 10 마이크로미터 초과 내지 수십 마이크로미터의 두께를 갖는 유전체 층 상에서는 발생하지 않을 것이다. 컨포멀 유전체 재료(70)는 캐소딕(cathodic) 에폭시 침착 전구체로부터 형성될 수 있다. 대안적으로, 폴리우레탄 또는 아크릴 침착 전구체가 사용될 수 있다. 다양한 전기영동 코팅 전구체 조성물들 및 공급원들이 하기의 표 1에 나열되어 있다.
Figure 112013106456482-pct00001
Figure 112013106456482-pct00002
Figure 112013106456482-pct00003
다른 예에서, 유전체 재료(70)는 전기분해로 형성될 수 있다. 이 공정은, 침착된 층의 두께가 침착된 층이 형성되는 전도성 또는 반전도성 표면에의 근접도에 의해 제한되지 않는다는 것을 제외하고는, 전기영동 침착과 유사하다. 이러한 방식에서, 전기분해식으로 침착된 유전체 층은 요건들에 기초하여 선택되는 두께로 형성될 수 있으며, 처리 시간은 달성되는 두께에서의 인자이다.
이후에, 도 2g에 예시된 바와 같이, 마스크 층(17)이 후방 표면(21)으로부터 제거될 수 있고, 개방부들 중 일부에서의 유전체 재료(70)의 형성 후에 채워지지 않은 채로 남아 있는 개방부(12)들 내에서 복수의 전도성 상호접속부(40)들이 연장되어 형성될 수 있다. 전도성 상호접속부(40)들은 개방부(12)들의 내부 표면(11)들 위에 놓일 수 있다.
전도성 상호접속부(40)(및 본 명세서에 설명된 임의의 다른 전도성 요소)들을 형성하기 위해, 예시적인 방법은 개방부(12)들 및 기판(20)의 노출된 표면들 상으로의 1차 금속 층의 스퍼터링, 도금 또는 기계적 침착 중 하나 이상에 의해 금속 층을 침착시키는 단계를 수반한다. 기계적 침착은 가열된 금속 입자들의 스트림을 코팅될 표면 상으로 고속으로 안내하는 단계를 수반할 수 있다. 이 단계는, 예를 들어 내부 표면(11) 및 후방 표면(21) 상으로의 블랭킷(blanket) 침착에 의해 행해질 수 있다. 일 실시예에서, 1차 금속 층은 알루미늄을 포함하거나, 본질적으로 알루미늄으로 이루어진다. 다른 특정 실시예에서, 1차 금속 층은 구리를 포함하거나, 본질적으로 구리로 이루어진다. 또 다른 실시예에서, 1차 금속 층은 티타늄을 포함하거나, 본질적으로 티타늄으로 이루어진다.
하나 이상의 다른 예시적 금속이 전도성 상호접속부(40)(및 본 명세서에 설명된 임의의 다른 전도성 요소)들을 형성하기 위한 공정에 사용될 수 있다. 특정 예들에서, 복수의 금속 층들을 포함하는 적층체(stack)가 전술된 표면들 중 하나 이상의 표면 상에 형성될 수 있다. 예를 들어, 그러한 적층된 금속 층들은, 예를 들어 티타늄 층에 뒤이어 티타늄 위에 놓이는 구리 층(Ti-Cu), 니켈 층에 뒤이어 니켈 층 위에 놓이는 구리 층(Ni-Cu), 유사한 방식으로 제공되는 니켈-티타늄-구리의 적층체(Ni-Ti-Cu), 또는 니켈-바나듐의 적층체(Ni-V)를 포함할 수 있다.
전도성 요소들을 형성하기 위해 사용가능한 본질적인 임의의 기술이 본 명세서에 설명된 전도성 요소들을 형성하기 위해 사용될 수 있지만, 본 명세서에 참고로 포함되는 2010년 7월 23일자로 출원된, 공히 소유된 미국 특허 출원 제12/842,669호에 보다 상세하게 논의된 바와 같은 특정 기술이 채용될 수 있다. 그러한 기술들은 전도성 요소들이 표면의 다른 부분들과는 상이하게 형성되어야 하는 경로를 따른 표면의 부분들을 처리하기 위해, 예를 들어 레이저로, 또는 밀링 또는 샌드블라스팅과 같은 기계적 공정으로 표면을 선택적으로 처리하는 단계를 포함할 수 있다. 예를 들어, 레이저 또는 기계적 공정은 특정 경로를 따라서만 표면으로부터 희생 층과 같은 재료를 융제하거나 제거하여서 이 경로를 따라 연장되는 홈을 형성하는 데 사용될 수 있다. 이어서, 촉매와 같은 재료가 홈 내에 침착될 수 있으며, 하나 이상의 금속 층들이 홈 내에 침착될 수 있다.
전도성 상호접속부(40)들의 형성 후에, 공극(44)이 전도성 상호접속부들 중 2개 이상의 인접한 상호접속부들 사이에서 연장되는 일 실시예(도 1b에 도시됨)에서는, 그러한 공극(44)은 전도성 상호접속부들 중 인접한 상호접속부들 사이에서 기판(20)의 재료를 제거함으로써 형성될 수 있다. 특정 예에서, 그러한 공극(44)은 이어서 절연 유전체 재료(70')로 부분적으로 또는 전체적으로 충전될 수 있다.
이후에, 도 2h에 예시된 바와 같이, 마스크 층(도시되지 않음)이 전방 표면(21) 및 전도성 패드(24)들 상에 침착될 수 있으며, 여기서 전방 표면 및 전도성 패드들의 나머지 부분들을 보존할 것이 요구된다. 예를 들어, 광이미지화가능한 층, 예를 들어 포토레지스트 층이 전도성 패드(24)들 및 전방 표면(22)의 일부만을 덮기 위해 침착 및 패턴화될 수 있다. 이어서, 마스크 개방부 아래 놓이는 전도성 패드의 금속을 제거하기 위해, 마스크 개방부들 내에서 노출된 전도성 패드(24)들의 부분에 에칭 공정이 적용될 수 있다. 결과적으로, 상부 표면(27)으로부터 저부 표면(28)까지 전도성 패드(24)를 통해 연장되는 개구(14)가 형성된다.
이후에, 규소 기판(20)을 선택적으로 에칭함으로써 전방 표면(22)으로부터 개방부(12)들까지 부분적으로 기판의 두께를 통해 기판 내로 개구(14)를 연장시키는 방식으로 다른 에칭 공정이 실행될 수 있다. 일례에서, 그러한 에칭 공정은 기판(20)의 전방 표면(22) 위에서부터 전도성 패드(24)들에 적용되어 개구(14)들을 형성할 수 있다. 특정 실시예에서, 대응하는 TSV(30)의 전도성 상호접속부(40)들 각각의 하부 표면(42)은 각각의 각자의 개구(14) 내에서 노출된다.
패시베이션 층(25)의 일부분이 개구(14)들의 형성 동안에 또한 제거되며, 그러한 부분은 전도성 패드(24)들의 에칭 동안, 기판(20)의 에칭 동안, 또는 별도의 에칭 단계로서 에칭될 수 있다. 에칭, 레이저 드릴링, 기계적 밀링, 또는 다른 적당한 기술들이 패시베이션 층(25)의 일부를 제거하기 위해 사용될 수 있다.
특정 실시예에서, 전도성 패드(24)들을 통해, 패시베이션 층(25)을 통해, 그리고 규소 기판(20) 내로 연장되는 개구(14)를 형성하기 위한 전술된 공정 단계들은 단일 공정 단계로 조합될 수 있다. 예를 들어, 개구(14)들을 형성할 때, 단일 처리 단계로, 전도성 패드(24)들, 패시베이션 층(25)의 일부분 및 기판(20)의 일부분을 천공하기 위해 레이저가 사용될 수 있다. 개구(14)들을 생성하기 위한 공정 단계들의 이러한 조합은 본 명세서에 설명된 임의의 실시예들에 사용될 수 있다.
다른 가능한 유전체 층 제거 기술들은 사실상 등방성 또는 이방성일 수 있는 다양한 선택적 에칭 기술들을 포함한다. 이방성 에칭 공정들은 이온들의 스트림이 에칭될 표면들을 향해 안내되는 반응성 이온 에칭 공정들을 포함한다. 반응성 이온 에칭 공정들은 등방성 에칭 공정보다 대체로 덜 선택적이어서, 이온들이 큰 입사각으로 부딪치는 표면들이 이온들의 스트림에 따라 배향된 표면들보다 큰 정도로 에칭되게 된다. 반응성 이온 에칭 공정이 사용될 때, 바람직하게는, 마스크 층이 패시베이션 층(25) 위에 놓이도록 침착되는 것이 바람직하며, 개구(14)와 정렬되는 개구가 패시베이션 층 내부에 형성된다. 그러한 방식으로, 에칭 공정은 개구(14) 내에 놓이는 부분 이외의 패시베이션 층(25)의 부분들이 제거되는 것을 피한다.
이후에, 도 2i에 예시된 바와 같이, 개구(14)들 각각 내에서 연장되고 각각의 개구의 내부 표면(15) 위에 놓이는 절연 유전체 층(75)이 형성될 수 있다. 일례에서, 그러한 절연 유전체 층(75)은 개구(14) 내에서 노출된 내부 표면(15)을 컨포멀 코팅할 수 있다. 절연 유전체 층(75)들은 또한, 전도성 상호접속부(40)들 중 인접한 상호접속부들 사이에서 연장되는 개구(14)의 하향 표면(19)을 컨포멀 코팅할 수 있다. 절연 유전체 층(75)은 도 2f에 대해 전술된 것과 유사한 방법들을 사용하여 형성될 수 있다.
이후에, 도 1a를 다시 참조하면, 각각의 TSV(30)의 전도성 비아(50)들 및 전도성 접점(60)들은 전도성 상호접속부(40)들 중 대응하는 상호접속부들과 접촉하여 각각 형성될 수 있다. 각각의 전도성 비아(50)는 유전체 층(75) 내에서, 대응하는 개구(14) 내에서, 그리고 대응하는 전도성 패드(24)를 통해 연장될 수 있으며, 그러한 패드(24)와 전기적으로 접속될 수 있다. 각각의 전도성 접점(60)은 전도성 접점의 저부 표면(61)에서 TSV(30)의 전도성 상호접속부(40)들 각각과 접촉하여 형성될 수 있다. 전도성 비아(50)들 및 전도성 접점(60)들은 도 2g에 설명된 전도성 상호접속부(40)들을 형성하는 것과 관련하여 전술된 것과 유사한 방법들을 사용하여 형성될 수 있다.
도 3a 및 도 3b는 대안적 구성을 갖는 도 1a 및 도 1b의 마이크로전자 유닛의 변형을 예시한다. 마이크로전자 유닛(310)은, 마이크로전자 유닛(310)이, 단일의 공통 전도성 비아와 단일 공통 전도성 접점 사이에서 연장되는 복수의 전도성 상호접속부들이 아닌, 단일의 전도성 비아(350)와 단일 전도성 접점(360) 사이에서 연장되는 단일의 전도성 상호접속부(340)를 각각 갖는 TSV(330)들을 포함한다는 것을 제외하고는, 전술된 마이크로전자 유닛(10)과 동일하다. 마이크로전자 유닛(310)의 전도성 상호접속부(340)들을 제조하는 방법이 도 8a 및 도 8b를 참조하여 이하에 설명된다.
도 3a 및 도 3b에 도시된 바와 같이, 기판(320)은 전술된 기판(20)의 것과 유사한 다공성 규소 영역(R)을 포함하며, 기판(320)은 후방 표면(321)으로부터 전방 표면(322)을 향해 연장되는 복수의 개방부(312)들을 포함하고, 개방부들은 후방 표면의 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열되며, 이때 적어도 m개는 제1 방향(D1)으로 연장되고, n개는 제1 방향을 횡단하는 제2 방향(D2)으로 연장되며, m 및 n 각각은 1보다 크다.
각각의 전도성 상호접속부(340)는 수직 방향(V)으로 각자의 전도성 접점(360) 아래에 놓이는 개방부들의 m x n의 분포 내의 일군의 개방부 위치들과 동일 공간을 차지하는 후방 표면(321)에 실질적으로 평행한 수평면 내의 영역을 차지하는 대응하는 공동(316) 내에서 연장된다.
각각의 전도성 상호접속부(340)는 제1 TSV(330a)와 제2 TSV(330b)의 전도성 상호접속부(340)들 사이에 위치되는 개방부(312)들 내에서 연장되는 유전체 재료(370)에 의해 인접한 전도성 상호접속부로부터 적어도 부분적으로 전기적으로 분리될 수 있어, 유전체 재료를 함유하는 개방부들 중 적어도 하나가 전도성 상호접속부들을 수평 방향(H)으로 서로로부터 분리시킬 수 있게 한다.
일 실시예에서, 전도성 상호접속부(340)들 각각의 수직방향-연장 부분(341a)은 이에 인접한 규소 기판(320)의 재료와 직접 접촉할 수 있다. 특정 실시예에서, 전도성 상호접속부(340)들 중 하나 이상의 상호접속부의 수직방향-연장 부분(341b)은 이에 인접한 하나 이상의 개방부(312)들의 절연 유전체 재료(370)와 직접 접촉할 수 있다. 그러한 실시예에서, 하나 이상의 전도성 상호접속부(340)들의 수직방향-연장 부분(341b)은 수평 방향(H)으로 하나 이상의 개방부(312)들 내로 부분적으로 연장될 수 있다.
각각의 TSV가 단일의 보다 두꺼운 전도성 상호접속부(340)를 포함하는 그러한 실시예들은 복수의 보다 얇은 전도성 상호접속부들을 갖는 TSV보다 더 높은 전류-운반 능력을 갖는 TSV를 제공할 수 있다. 특정 예에서, 단일 기판은, 단일의 전도성 상호접속부(340)를 각각 갖는 하나 이상의 TSV(330)(도 3a) 및 복수의 전도성 상호접속부(40)들을 각각 갖는 하나 이상의 TSV(30)(도 1a)를 포함할 수 있다.
도 4는 대안적인 구성을 갖는 도 3a 및 도 3b의 마이크로전자 유닛의 변형을 예시한다. 마이크로전자 유닛(410)은, 마이크로전자 유닛(410)이 대응하는 전도성 패드(424)를 통해 연장되지 않는 전도성 비아(450)를 각각 갖는 TSV(430)들을 포함한다는 것을 제외하고는, 전술된 마이크로전자 유닛(310)과 동일하다.
그러한 실시예에서, 각각의 전도성 비아(450)는 복수의 개방부(412)들을 형성하기 전에 각자의 전도성 패드(424)의 저부 표면(428)과 접촉하여 형성될 수 있다(예를 들어, 비아 우선 처리). 일례에서, 각각의 개구(414)는 개방부(412)들 중 2개 이상으로부터 전도성 패드(424)들 중 각자의 패드의 저부 표면(428)까지 연장될 수 있다. 전도성 상호접속부(440)들이 규소 기판(420)을 통해 연장되는 각자의 공동(416)들 내에 형성될 때, 각각의 전도성 상호접속부는 대응하는 전도성 비아(450)의 상부 부분(453)과 접촉하여 형성될 수 있다. 특정 예에서, 전도성 상호접속부(440)들 각각의 저부 표면(442)은 기판(420)의 수직 방향(V)으로 개방부(412)들 각각의 저부 표면(413)의 위치 아래로(즉, 전방 표면(422)에 근접하게) 연장될 수 있다.
도 5는 대안적인 구성을 갖는 도 1a 및 도 1b의 마이크로전자 유닛의 변형을 예시한다. 상호접속 기판(510)은, 상호접속 기판(510)이 능동 반도체 영역에 배치될 수 있는 복수의 능동 반도체 소자들(예를 들어, 트랜지스터, 다이오드 등) 또는 전도성 비아들을 포함하지 않고, 각각의 TSV(530)가 규소 기판(520)의 각각의 표면에서 노출되고 각자의 복수의 전도성 상호접속부(540)들과 전기적으로 접속되는 전도성 접점(560a, 560b)들을 포함한다는 것을 제외하고는, 전술된 마이크로전자 유닛(10)과 동일하다.
특정 실시예에서, 기판(520)은 8 ppm/℃ 미만의 유효 CTE를 가질 수 있다. 일례에서, 기판(520)은 본질적으로 반도체 재료로 이루어질 수 있다. 다른 예들에서, 기판(520)은 본질적으로 유리 또는 세라믹 재료로 이루어질 수 있다.
도 5에 도시된 실시예에서, 각각의 전도성 상호접속부(540)는 규소 기판(520)의 제1 표면(521)에서 노출되는 제1 전도성 접점(560a)과 제2 표면(522)에서 노출되는 제2 전도성 접점(560b) 사이에서 연장된다. 일례에서, 제1 및 제2 전도성 접점(560a, 560b)들은, 제1 표면(521)에 실질적으로 직각인 수직 방향(V)으로, 대응하는 TSV(530)의 대응하는 복수의 전도성 상호접속부(540)들과 정렬될 수 있다.
특정 실시예에서, 특정 TSV(530)의 전도성 상호접속부(540)들 주위에 위치되는 개방부(512)들 중 일부는 절연 유전체 재료(570')로 부분적으로만 충전될 수 있어, 공극(571)이 기판(520)의 제1 및 제2 표면(521, 522)들에 인접하여 위치된 유전체 재료(570')의 2개의 분리된 부분들 사이에 위치되게 한다.
마이크로전자 유닛(510)(도 5)을 제조하는 방법이 도 6a 내지 도 6e를 참조하여 이제 설명될 것이다. 도 6a에 예시된 바와 같이, 제1 표면으로부터 제2 또는 전방 표면(522)을 향해 연장되는 복수의 개방부(512)들을 형성하기 위해, 기판(520)의 제1 또는 후방 표면(521)으로부터 재료가 제거될 수 있다. 그러한 개방부(512)들은 도 1a, 도 1b 및 도 2c를 참조하여 전술된 개방부(12)들과 동일할 수 있다. 특정 예에서, 개방부(512)들은 (도 1b 및 도 2d에서와 같은) m x n 어레이로 배열될 수 있으며, m 및 n 각각은 1보다 크고, 각각의 개방부는 수직 방향(V)으로 연장된다. 일 실시예에서, 복수의 개방부(512)들은 제1 표면(521)의 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열될 수 있으며, 이때 적어도 m개는 제1 방향(D1)으로 연장되고, n개는 제1 방향을 횡단하는 제2 방향(D2)으로 연장되며(예를 들어, 도 1b), m 및 n 각각은 1보다 크다.
도 1a에 도시된 개방부(12)들과 유사하게, 개방부(512)들은 기판(520)의 제1 표면(521)으로부터 연장되는 다공성 규소의 영역(R)이 생성되도록 이방성 에칭에 의해 형성되는 복수의 기공들일 수 있다. 그러한 개방부(512)들은 도 2c를 참조하여 전술된 것과 동일한 방법을 사용하여 형성될 수 있다.
이후에, 도 6b에 예시된 바와 같이, 전도성 상호접속부(540)들을 형성할 때(도 6d) 금속의 침착을 방지하는 것이 요구되는 기판(520)의 제1 표면(521)에서 특정 개방부(512)들 또는 개방부(512)들의 군 위에 놓이도록 마스크 층(517)이 침착될 수 있다. 마스크 층(517)은 도 2e를 참조하여 전술된 마스크 층(17)과 동일할 수 있다.
이후에, 도 6c에 예시된 바와 같이, 절연 유전체 재료(570)가 마스크 층(517)에 의해 덮이지 않은 개방부(512)들 내에서 연장되어 형성될 수 있다. 그러한 유전체 재료(570)는 제1 TSV(530a)의 복수의 제1 전도성 상호접속부(540)들 및 제2 TSV(530b)의 복수의 제2 전도성 상호접속부(540)들을 나중에 포함하게 될 개방부(512)들 사이에 위치되는 개방부(512)들 중 적어도 일부의 개방부 내에서 연장될 수 있어, 절연 유전체 재료(570)를 함유하는 개방부들 중 적어도 하나가 복수의 제2 전도성 상호접속부들로부터 복수의 제1 전도성 상호접속부를 수평 방향(H)으로 분리시킬 수 있게 한다. 절연 유전체 재료(570)는 도 2f에 대하여 전술된 것과 동일한 방법을 사용하여 개방부(512)들 내에 형성될 수 있다.
이후에, 도 6d에 예시된 바와 같이, 마스크 층(517)이 제1 표면(521)으로부터 제거될 수 있고, 개방부들 중 일부에서의 유전체 재료(570)의 형성 후에 채워지지 않은 채로 남아 있는 개방부(512)들 내에서 복수의 전도성 상호접속부(540)들이 연장되어 형성될 수 있다. 전도성 상호접속부(540)들은 개방부(512)들의 내부 표면(511)들 위에 놓일 수 있다. 전도성 상호접속부(540)들은 도 2g에 대하여 전술된 것과 동일한 방법을 사용하여 개방부(512) 내에 형성될 수 있다.
이후에, 도 6e에 예시된 바와 같이, 제1 표면(521)과 초기 제2 표면(522')(도 6d) 사이의 기판(520)의 두께는 감소됨으로써, 최종 제2 표면(522)을 노출시킬 수 있다. 기판(520)의 재료는 각각의 개방부(512)의 저부 표면(513)(도 6d)이 제거될 때까지 제거됨으로써, 최종 제2 표면(522)에서 전도성 상호접속부(540)들 각각의 하부 표면(542)을 노출시킬 수 있다.
초기 제2 표면(522')의 연삭, 래핑 또는 폴리싱, 또는 이들의 조합이 기판(520)의 두께를 감소시키는 데 사용될 수 있다. 이러한 단계 동안, 예로서, 기판(520)의 초기 두께(T3)(도 6d에 도시됨)는 약 700 ㎛으로부터 약 130 ㎛ 이하의 두께(T4)(도 6e에 도시됨)로 감소될 수 있다.
이후에, 도 5를 다시 참조하면, 각각의 TSV(530)의 전도성 접점(560a, 560b)들은, 기판(520)의 각자의 제1 및 제2 표면(521, 522)들에서 전도성 상호접속부(540)들 중 대응하는 상호접속부들과 접촉하여 각각 형성될 수 있다. 각각의 전도성 접점(560a, 560b)은 전도성 접점의 저부 표면(561)에서 TSV(530)의 전도성 상호접속부(540)들 각각과 접촉하여 형성될 수 있다. 전도성 접점(60)들은 도 2g에서 설명된 전도성 상호접속부(540)들을 형성하는 것에 대해 전술된 것과 유사한 방법들을 사용하여 형성될 수 있다.
도 7은 대안적인 구성을 갖는 도 1a 및 도 1b의 마이크로전자 유닛의 변형을 예시한다. 마이크로전자 유닛(710)은, 마이크로전자 유닛(710)이 제1 및 제2 표면들에서 노출된 공통의 전도성 접점들 사이에서 연장되는 복수의 전도성 상호접속부들이 아닌, 기판(720)의 각자의 제1 및 제2 표면(721, 722)들에서 노출된 전도성 접점(760a, 760b)들 사이에서 연장되는 단일의 전도성 상호접속부(740)를 각각 갖는 TSV(730)를 포함한다는 것을 제외하고는, 전술된 마이크로전자 유닛(510)과 동일하다.
각각의 TSV가 단일의 보다 두꺼운 전도성 상호접속부(740)를 포함하는 그러한 실시예들은 복수의 보다 얇은 전도성 상호접속부들을 갖는 TSV보다 더 높은 전류-운반 능력을 갖는 TSV를 제공할 수 있다. 특정 예에서, 단일 기판은 단일의 전도성 상호접속부(740)를 각각 갖는 하나 이상의 TSV(730)(도 7)들 및 복수의 전도성 상호접속부(540)들을 각각 갖는 하나 이상의 TSV(530)(도 5)들을 포함할 수 있다.
마이크로전자 유닛(710)(도 7)의 전도성 상호접속부(740)들을 제조하는 방법이 이제 도 8a 및 도 8b를 참조하여 설명될 것이다. 전도성 상호접속부(740)들을 제조하는 방법은 도 6a내지 도 6c에 도시된 마이크로전자 유닛(510)을 참조하여 전술된 단계들로 개시될 수 있다. 이후에, 도 8a에 예시된 바와 같이, 마스크 층(517)(도 6c)은 후방 표면(721)으로부터 제거될 수 있고, 공동(716)들이 제1 표면(721)으로부터 부분적으로 규소 기판(720)을 통해 초기 제2 표면(722')을 향해 연장되어 형성될 수 있다.
공동(716)들은, 각각의 공동이 개방부(712)들의 m x n 분포 내에서 일군의 개방부 위치들과 동일한 공간을 차지하는 후방 표면(721)에 실질적으로 평행한 수평면 내의 영역을 차지할 수 있도록, 도 3a 및 도 3b에 대해 전술된 공동(316)들과 유사할 수 있다.
공동(716)들은, 예를 들어 기판의 제1 표면(721)의 나머지 부분들을 보존하는 것이 요구되는 곳에 마스크 층을 형성한 후에, 규소 기판(720)을 선택적으로 에칭함으로써 형성될 수 있다. 예를 들어, 광이미지화가능한 층, 예를 들어 포토레지스트 층은 제1 표면(721)의 일부분만을 덮도록 침착 및 패턴화될 수 있으며, 이후에 적시의 에칭 공정이 실행되어 공동(716)들을 형성할 수 있다.
각각의 공동(716)은 제1 표면(721)에 실질적으로 직각인 수직 방향(V)으로 연장되는 내부 표면(706) 및 제1 표면에 실질적으로 평행한 수평 방향(H)으로 연장되는 하부 표면(708)을 가질 수 있다. 그러한 하부 표면(708)들은 공동(716)이 위치되는 개방부들의 m x n 분포 내의 일군의 개방부 위치들의 저부 표면(713)과 대략 동일한 공간을 차지할 수 있다.
각각의 공동(716)의 내부 표면(706)은 제1 표면에 대해 실질적으로 직각으로 제1 표면(721)으로부터 하방으로 수직 또는 실질적으로 수직 방향으로 연장될 수 있다. 본질적으로 수직인 내부 표면(706)들을 갖는 제1 공동(716)들을 형성하기 위해, 특히, 이방성 에칭 공정, 레이저 다이싱(dicing), 레이저 드릴링, 기계적 제거 공정, 예를 들어 톱질, 밀링, 초음파 기계가공이 사용될 수 있다.
특정 실시예(도시되지 않음)에서, 공동(716)들이 형성된 후에, 절연 유전체 층(도시되지 않음)이 공동들의 내부 표면(706)들 위에 놓이도록 침착되어, 전도성 상호접속부가 개방부들내에 침착될 때(도 8b), 전도성 상호접속부(740)들이 그러한 절연 유전체 층 내에서 연장되게 할 수 있다.
이후에, 도 8b에 예시된 바와 같이, 전도성 상호접속부(740)들은 공동(716)들 중 각자의 공동들 내에서 연장되어 형성될 수 있다. 전도성 상호접속부(740)들은 공동(716)들의 하부 표면(708) 및 내부 표면(706)들 위에 놓일 수 있다. 전도성 상호접속부(740)들은 도 2g에 도시된 전도성 상호접속부(40)들에 대해 전술된 것과 유사한 방법들을 사용하여 형성될 수 있다.
전도성 상호접속부(740)들은, 각각의 전도성 상호접속부(740)가 개방부(712)들의 m x n 분포 내에서 일군의 개방부 위치들과 동일한 공간을 차지하는 후방 표면(721)에 실질적으로 평행한 수평면 내의 영역을 차지할 수 있도록, 도 3a 및 도 3b에 대해 전술된 전도성 상호접속부(340)들과 유사할 수 있다. 또한, 각각의 전도성 상호접속부(740)는 인접한 전도성 상호접속부(740)들 사이에 위치되는 개방부(712)들 내에서 연장되는 유전체 재료(770)에 의해 인접한 전도성 상호접속부로부터 적어도 부분적으로 전기 절연될 수 있다.
이후에, 도 7을 다시 참조하면, 제1 표면(721)과 초기 제2 표면(722')(도 8b) 사이의 기판(720)의 두께가 감소됨으로써, 최종 제2 표면(722)을 노출시킬 수 있다. 기판(720)의 재료는 각각의 개방부(712)의 저부 표면(713)들(도 6d) 및 각각의 공동(706)의 저부 표면(708)들이 제거될 때까지 제거됨으로써, 최종 제2 표면(722)에서 전도성 상호접속부(740)들 각각의 하부 표면(742)을 노출시킬 수 있다. 초기 제2 표면(722')의 연삭, 래핑 또는 폴리싱, 또는 이들의 조합이 기판(720)의 두께를 감소시키는 데 사용될 수 있다. 이러한 단계 동안, 예로서, 기판(720)의 초기 두께(T5)(도 8b에 도시됨)는 약 700 ㎛으로부터 약 130 ㎛ 이하의 두께(T6)(도 7에 도시됨)로 감소될 수 있다.
이후에, 각각의 TSV(730)의 전도성 접점(760a, 760b)들은, 기판(720)의 각자의 제1 및 제2 표면(721, 722)들에서 전도성 상호접속부(740)들 중 대응하는 상호접속부들과 접촉하여 각각 형성될 수 있다. 각각의 전도성 접점(760a, 760b)은 전도성 접점의 저부 표면(761)에서 TSV(730)의 대응하는 전도성 상호접속부(740)와 접촉하여 형성될 수 있다. 전도성 접점(760a , 760b)들은 도 2g에 도시된 전도성 상호접속부(40)들을 형성하는 것에 대해 전술된 것과 동일한 방법들을 사용하여 형성될 수 있다.
전술된 마이크로전자 유닛들은 도 9에 도시된 바와 같이, 다양한 전자 시스템의 구성에 이용될 수 있다. 예를 들어, 본 발명의 추가 실시예에 따른 시스템(900)은 다른 전자 구성요소(908, 910)들과 관련하여 전술된 바와 같은 마이크로전자 조립체(906)를 포함한다. 도시된 예에서, 구성요소(908)는 반도체 칩인 반면, 구성요소(910)는 디스플레이 스크린이지만, 임의의 다른 구성요소들이 사용될 수 있다. 물론, 예시의 명료화를 위해 도 9에는 2개의 추가 구성요소들만이 도시되어 있지만, 시스템은 임의의 개수의 이러한 구성요소들을 포함할 수 있다. 마이크로전자 조립체(906)는 전술된 임의의 마이크로전자 유닛일 수 있다. 추가적인 변형에서, 임의의 개수의 그러한 마이크로전자 조립체(906)들이 사용될 수 있다.
마이크로전자 조립체(906) 및 구성요소(908, 910)들은 파선으로 개략적으로 도시된 공통 하우징(901) 내에 실장될 수 있으며, 원하는 회로를 형성하기 위해, 필요에 따라 서로 전기적으로 상호접속될 수 있다. 도시된 예시적 시스템에서, 시스템은 가요성 인쇄 회로 기판과 같은 회로 패널(902)을 포함할 수 있고, 회로 패널은 구성요소들을 서로 상호접속하는 다수의 전도체(904)들을 포함할 수 있으며, 다수의 전도체 중 하나만이 도 9에 도시되어 있다. 그러나, 이는 단지 예시이며, 전기 접속을 위한 임의의 적합한 구성이 사용될 수 있다.
하우징(901)은 예를 들어 휴대폰 또는 PDA(personal digital assistant)에 사용가능한 유형의 휴대용 하우징으로 도시되어 있으며, 스크린(910)은 하우징의 표면에서 노출될 수 있다. 구조체(906)가 이미징 칩과 같은 감광 요소를 포함하는 경우, 렌즈(911) 또는 다른 광학 장치가 또한 광을 구조체로의 루트로 보내기 위해 제공될 수 있다. 다시, 도 9에 도시된 단순화된 시스템은 단지 예시이며, 데스크탑 컴퓨터, 라우터 등과 같은 통상적으로 고정식 구조체로 여겨지는 시스템들을 비롯한 다른 시스템들이 위에서 논의된 구조체를 사용하여 제조될 수 있다.
본 명세서에 개시된 공동, 개구 및 전도성 요소는, 그 개시 내용들이 본 명세서에 참고로 포함되어 있는, 2010년 7월 23일자로 출원된, 공계류 중이고 공히 양도된 미국 특허 출원 제12/842,587호, 제12/842,612호, 제12/842,651호, 제12/842,669호, 제12/842,692호, 및 제12/842,717호와, 공개된 미국 특허 공개 제2008/0246136호에 보다 상세하게 개시되어 있는 것들과 같은 공정들에 의해 형성될 수 있다.
본 명세서의 발명이 특정 실시예들을 참고로 하여 설명되었지만, 이들 실시예들은 본 발명의 원리 및 응용에 대한 예시에 불과하다는 것을 이해해야 한다. 따라서, 예시적 실시예에 대해 다수의 변형이 이루어질 수 있고, 첨부된 특허청구범위에 의해 한정되는 바와 같은 본 발명의 사상 및 범주로부터 벗어남이 없이 다른 배열도 고려될 수 있음을 이해해야 한다.
다양한 종속항 및 이에 개시된 특징들은 선두 청구항에 제시된 것과는 상이한 방식으로 조합될 수 있음을 이해할 것이다. 또한, 개별 실시예들과 관련하여 설명된 특징들은 설명된 실시예들 중 다른 실시예들과 공유될 수 있음을 알 것이다.
본 발명은 마이크로전자 유닛 및 상호접속 기판, 및 마이크로전자 유닛 및 상호접속 기판을 제조하는 방법을 포함하지만, 이로 한정되지 않는 넓은 산업상 이용가능성을 향유한다.

Claims (50)

  1. 마이크로전자 유닛(microelectronic unit)으로서,
    전방 표면 및 전방 표면으로부터 떨어져 있는 후방 표면을 갖고, 복수의 능동 반도체 소자들을 내부에서 포함하며, 전방 표면에서 노출된 복수의 전도성 패드들 및 후방 표면의 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열된 복수의 개방부들을 갖는 반도체 기판 - 적어도 m개의 개방부들은 후방 표면을 따라 제1 방향으로 이격되고, n개의 개방부들은 제1 방향을 횡단하는 제2 방향으로 후방 표면을 따라 이격되며, m 및 n 각각은 1보다 큼 - ;
    복수의 전도성 패드들의 각자의 제1 및 제2 패드들과 전기적으로 접속되는 제1 및 제2 전도성 비아(via)들;
    개방부들 중 각자의 제1 및 제2 서브셋들(subsets) 내에서 연장되는 복수의 제1 및 제2 전도성 상호접속부들 - 각각의 제1 전도성 상호접속부는 제1 전도성 비아에 접속되고, 각각의 제2 전도성 상호접속부는 제2 전도성 비아에 접속되고, 복수의 제1 및 제2 전도성 상호접속부들은 금속으로 만들어지며 - ; 및
    외부 요소와의 상호접속을 위해 후방 표면에서 노출되고, 제1 및 제2 전도성 상호접속부들에 각각 전기적으로 접속되는 제1 및 제2 전도성 접점들을 포함하며,
    개방부들 중 제1 및 제2 서브셋들은 각각의 제1 및 제2 전도성 접점들 아래에 놓이며,
    제1 서브셋 또는 제2 서브셋의 개방부들 중 적어도 하나는 그 안에 위치된 빈 공간(void)을 가지며 제1 및 제2 도전성 상호접속부들이 결여(devoid)되고,
    복수의 제1 전도성 상호접속부들은 복수의 개방부들 중 적어도 하나의 개방부에 의해 전방 표면에 평행한 수평 방향으로 복수의 제2 전도성 상호접속부들로부터 분리되고,
    상기 적어도 하나의 개방부는 절연 유전체 재료로 적어도 부분적으로 충전되는, 마이크로전자 유닛.
  2. 제1항에 있어서, 각각의 전도성 상호접속부는 전방 표면에 직각인 수직 방향으로 연장되는 부분을 포함하고, 복수의 제1 전도성 상호접속부들은 반도체 기판의 재료에 의해 수평 방향으로 서로로부터 분리되는, 마이크로전자 유닛.
  3. 제1항에 있어서, 각각의 전도성 상호접속부는 수평 방향으로의 폭이 0 마이크로미터 초과 5 마이크로미터 이하인, 마이크로전자 유닛.
  4. 제1항에 있어서, 각각의 전도성 비아는 절두-원추 형상을 갖는, 마이크로전자 유닛.
  5. 제1항에 있어서, 제1 및 제2 전도성 접점들은 전방 표면에 직각인 수직 방향으로 각자의 복수의 제1 및 제2 전도성 상호접속부들과 정렬되는, 마이크로전자 유닛.
  6. 제1항에 있어서, 각각의 패드는 전방 표면에서 노출된 상부 표면 및 상부 표면으로부터 떨어져 있는 저부 표면을 가지며, 제1 및 제2 전도성 비아들은 각자의 제1 및 제2 패드들을 통해 이들의 저부 표면으로부터 상부 표면까지 연장되는, 마이크로전자 유닛.
  7. 제1항에 있어서, 제1 및 제2 전도성 비아들은 각자의 제1 및 제2 패드들을 통해 연장되지 않는, 마이크로전자 유닛.
  8. 제1항에 있어서, 적어도 하나의 개구를 추가로 포함하고, 각각의 개구는 개방부들 중 2개 이상의 개방부들로부터 패드들 중 각자의 패드의 적어도 저부 표면까지 연장되며, 제1 및 제2 전도성 비아들은 상기 적어도 하나의 개구의 각자의 제1 및 제2 개구들 내에서 연장되는, 마이크로전자 유닛.
  9. 제1항에 있어서, 제1 및 제2 전도성 비아들은 도핑된 반도체 재료를 포함하는, 마이크로전자 유닛.
  10. 제1항에 있어서, 제1 및 제2 전도성 비아들은 제1 및 제2 패드들에 각각 직접 접속되는, 마이크로전자 유닛.
  11. 제1항에 있어서, 제1 및 제2 전도성 비아들은 사이에서 연장되는 중간 전도성 구조체를 통해 각자의 제1 및 제2 패드들과 전기적으로 접속되는, 마이크로전자 유닛.
  12. 제1항에 따른 구조체 및 상기 구조체에 전기적으로 접속되는 하나 이상의 다른 전자 구성요소들을 포함하는, 시스템.
  13. 제12항에 있어서, 하우징을 추가로 포함하고, 상기 구조체 및 상기 다른 전자 구성요소들은 상기 하우징에 실장되는, 시스템.
  14. 마이크로전자 유닛(microelectronic unit)으로서,
    전방 표면 및 전방 표면으로부터 떨어져 있는 후방 표면을 갖고, 복수의 능동 반도체 소자들을 내부에서 포함하며, 전방 표면에서 노출된 복수의 전도성 패드들 및 후방 표면의 영역에 걸쳐 대칭적 또는 비대칭적 분포로 배열된 복수의 개방부들을 갖는 반도체 기판 - 적어도 m개의 개방부들은 후방 표면을 따라 제1 방향으로 이격되고, n개의 개방부들은 제1 방향을 횡단하는 제2 방향으로 후방 표면을 따라 이격되며, m 및 n 각각은 1보다 큼 - ;
    복수의 전도성 패드들의 각자의 제1 및 제2 패드들과 전기적으로 접속되는 제1 및 제2 전도성 비아(via)들;
    개방부들 중 각자의 제1 및 제2 서브셋들(subsets) 내에서 연장되는 복수의 제1 및 제2 전도성 상호접속부들 - 각각의 제1 전도성 상호접속부는 제1 전도성 비아에 접속되고, 각각의 제2 전도성 상호접속부는 제2 전도성 비아에 접속되고, 복수의 제1 및 제2 전도성 상호접속부들은 금속으로 만들어지며 - ; 및
    외부 요소와의 상호접속을 위해 후방 표면에서 노출되고, 제1 및 제2 전도성 상호접속부들에 각각 전기적으로 접속되는 제1 및 제2 전도성 접점들을 포함하며,
    개방부들 중 제1 및 제2 서브셋들은 각각의 제1 및 제2 전도성 접점들 아래에 놓이며,
    제1 서브셋 또는 제2 서브셋의 개방부들 중 적어도 하나는 그 안에 위치된 빈 공간(void)을 가지며,
    개방부들 중 그 안에 위치된 상기 빈 공간을 갖는 적어도 하나의 개방부에는 절연 유전 물질이 적어도 부분적으로 충전되며,
    복수의 제1 전도성 상호접속부들은 복수의 개방부들 중 적어도 하나의 개방부에 의해 전방 표면에 평행한 수평 방향으로 복수의 제2 전도성 상호접속부들로부터 분리되고,
    상기 적어도 하나의 개방부는 절연 유전체 재료로 적어도 부분적으로 충전되는, 마이크로전자 유닛.
  15. 제14항에 있어서,
    상기 빈 공간은 개방부들 중 적어도 하나의 저부 표면과 상기 유전 물질 사이에 위치되고,
    상기 저부 표면은 상기 후방 표면으로부터 떨어져 있는, 마이크로전자 유닛.
  16. 제14항에 있어서, 각각의 전도성 상호접속부는 전방 표면에 직각인 수직 방향으로 연장되는 부분을 포함하고, 복수의 제1 전도성 상호접속부들은 반도체 기판의 재료에 의해 수평 방향으로 서로로부터 분리되는, 마이크로전자 유닛.
  17. 제14항에 있어서, 각각의 전도성 상호접속부는 수평 방향으로의 폭이 0 마이크로미터 초과 5 마이크로미터 이하인, 마이크로전자 유닛.
  18. 제14항에 있어서, 각각의 전도성 비아는 절두-원추 형상을 갖는, 마이크로전자 유닛.
  19. 제14항에 있어서, 제1 및 제2 전도성 접점들은 전방 표면에 직각인 수직 방향으로 각자의 복수의 제1 및 제2 전도성 상호접속부들과 정렬되는, 마이크로전자 유닛.
  20. 제14항에 있어서, 각각의 패드는 전방 표면에서 노출된 상부 표면 및 상부 표면으로부터 떨어져 있는 저부 표면을 가지며, 제1 및 제2 전도성 비아들은 각자의 제1 및 제2 패드들을 통해 이들의 저부 표면으로부터 상부 표면까지 연장되는, 마이크로전자 유닛.
  21. 제14항에 있어서, 적어도 하나의 개구를 추가로 포함하고, 각각의 개구는 개방부들 중 2개 이상의 개방부들로부터 패드들 중 각자의 패드의 적어도 저부 표면까지 연장되며, 제1 및 제2 전도성 비아들은 상기 적어도 하나의 개구의 각자의 제1 및 제2 개구들 내에서 연장되는, 마이크로전자 유닛.
  22. 제14항에 있어서, 제1 및 제2 전도성 비아들은 도핑된 반도체 재료를 포함하는, 마이크로전자 유닛.
  23. 제14항에 있어서, 제1 및 제2 전도성 비아들은 제1 및 제2 패드들에 각각 직접 접속되는, 마이크로전자 유닛.
  24. 제14항에 있어서, 제1 및 제2 전도성 비아들은 사이에서 연장되는 중간 전도성 구조체를 통해 각자의 제1 및 제2 패드들과 전기적으로 접속되는, 마이크로전자 유닛.
  25. 제14항에 따른 구조체 및 상기 구조체에 전기적으로 접속되는 하나 이상의 다른 전자 구성요소들을 포함하는, 시스템.
  26. 제25항에 있어서, 하우징을 추가로 포함하고, 상기 구조체 및 상기 다른 전자 구성요소들은 상기 하우징에 실장되는, 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476566B2 (en) 2009-03-09 2022-10-18 Nucurrent, Inc. Multi-layer-multi-turn structure for high efficiency wireless communication
US8647977B2 (en) * 2011-08-17 2014-02-11 Micron Technology, Inc. Methods of forming interconnects
TWI511257B (zh) * 2013-07-30 2015-12-01 Univ Nat Chiao Tung 半導體元件之內連接結構
US9666521B2 (en) * 2013-08-08 2017-05-30 Invensas Corporation Ultra high performance interposer
US9515017B2 (en) 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
US9960628B2 (en) 2015-08-07 2018-05-01 Nucurrent, Inc. Single structure multi mode antenna having a single layer structure with coils on opposing sides for wireless power transmission using magnetic field coupling
US9941743B2 (en) 2015-08-07 2018-04-10 Nucurrent, Inc. Single structure multi mode antenna having a unitary body construction for wireless power transmission using magnetic field coupling
US9960629B2 (en) 2015-08-07 2018-05-01 Nucurrent, Inc. Method of operating a single structure multi mode antenna for wireless power transmission using magnetic field coupling
US10658847B2 (en) 2015-08-07 2020-05-19 Nucurrent, Inc. Method of providing a single structure multi mode antenna for wireless power transmission using magnetic field coupling
US10063100B2 (en) 2015-08-07 2018-08-28 Nucurrent, Inc. Electrical system incorporating a single structure multimode antenna for wireless power transmission using magnetic field coupling
US9941729B2 (en) 2015-08-07 2018-04-10 Nucurrent, Inc. Single layer multi mode antenna for wireless power transmission using magnetic field coupling
US10636563B2 (en) 2015-08-07 2020-04-28 Nucurrent, Inc. Method of fabricating a single structure multi mode antenna for wireless power transmission using magnetic field coupling
US11205848B2 (en) 2015-08-07 2021-12-21 Nucurrent, Inc. Method of providing a single structure multi mode antenna having a unitary body construction for wireless power transmission using magnetic field coupling
US9948129B2 (en) 2015-08-07 2018-04-17 Nucurrent, Inc. Single structure multi mode antenna for wireless power transmission using magnetic field coupling having an internal switch circuit
US9941590B2 (en) 2015-08-07 2018-04-10 Nucurrent, Inc. Single structure multi mode antenna for wireless power transmission using magnetic field coupling having magnetic shielding
WO2017031348A1 (en) 2015-08-19 2017-02-23 Nucurrent, Inc. Multi-mode wireless antenna configurations
KR102011082B1 (ko) 2016-11-25 2019-08-14 건국대학교 글로컬산학협력단 에어 플라즈마 생성 장치
US10916950B2 (en) 2016-08-26 2021-02-09 Nucurrent, Inc. Method of making a wireless connector receiver module
US10432033B2 (en) 2016-12-09 2019-10-01 Nucurrent, Inc. Electronic device having a sidewall configured to facilitate through-metal energy transfer via near field magnetic coupling
US11223234B2 (en) 2017-02-13 2022-01-11 Nucurrent, Inc. Method of operating a wireless electrical energy transmission base
US11283296B2 (en) 2017-05-26 2022-03-22 Nucurrent, Inc. Crossover inductor coil and assembly for wireless transmission
CN108896218A (zh) * 2018-07-13 2018-11-27 河南汇纳科技有限公司 一种压阻式压力传感器及其制造方法
KR102658460B1 (ko) * 2018-11-09 2024-04-18 삼성전자주식회사 마이크로 led 소자의 실장 구조
CN110071047B (zh) * 2019-04-28 2020-12-18 北京航天控制仪器研究所 一种微系统集成应用的硅基转接板制作方法
US11271430B2 (en) 2019-07-19 2022-03-08 Nucurrent, Inc. Wireless power transfer system with extended wireless charging range
US11227712B2 (en) 2019-07-19 2022-01-18 Nucurrent, Inc. Preemptive thermal mitigation for wireless power systems
US11056922B1 (en) 2020-01-03 2021-07-06 Nucurrent, Inc. Wireless power transfer system for simultaneous transfer to multiple devices
JP2022018262A (ja) * 2020-07-15 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置および半導体装置の製造方法
US11283303B2 (en) 2020-07-24 2022-03-22 Nucurrent, Inc. Area-apportioned wireless power antenna for maximized charging volume
US11881716B2 (en) 2020-12-22 2024-01-23 Nucurrent, Inc. Ruggedized communication for wireless power systems in multi-device environments
WO2022138219A1 (ja) * 2020-12-22 2022-06-30 富士フイルム株式会社 金属充填微細構造体および金属充填微細構造体の製造方法
US11876386B2 (en) 2020-12-22 2024-01-16 Nucurrent, Inc. Detection of foreign objects in large charging volume applications
JPWO2022138150A1 (ko) * 2020-12-24 2022-06-30
US11695302B2 (en) 2021-02-01 2023-07-04 Nucurrent, Inc. Segmented shielding for wide area wireless power transmitter
US11831174B2 (en) 2022-03-01 2023-11-28 Nucurrent, Inc. Cross talk and interference mitigation in dual wireless power transmitter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032808A1 (en) * 2008-08-08 2010-02-11 Hanyi Ding Through wafer via and method of making same
US20100225005A1 (en) * 2008-08-28 2010-09-09 Panasonic Corporation Semiconductor device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0666595B1 (de) 1994-02-07 1998-08-19 Siemens Aktiengesellschaft Verfahren zur Herstellung einer kubisch integrierten Schaltungsanordnung
US5581091A (en) * 1994-12-01 1996-12-03 Moskovits; Martin Nanoelectric devices
US6262450B1 (en) * 1998-04-22 2001-07-17 International Business Machines Corporation DRAM stack capacitor with vias and conductive connection extending from above conductive lines to the substrate
JP2003077887A (ja) * 2001-08-31 2003-03-14 Sumitomo Heavy Ind Ltd 半導体基板の加工方法及び装置、並びに半導体基板
US6835246B2 (en) * 2001-11-16 2004-12-28 Saleem H. Zaidi Nanostructures for hetero-expitaxial growth on silicon substrates
US6893885B2 (en) * 2002-01-18 2005-05-17 The Regents Of The University Of Michigan Method for electrically and mechanically connecting microstructures using solder
DE10215654A1 (de) 2002-04-09 2003-11-06 Infineon Technologies Ag Elektronisches Bauteil mit mindestens einem Halbleiterchip und Flip-Chip-Kontakten sowie Verfahren zu seiner Herstellung
JP3696208B2 (ja) 2003-01-22 2005-09-14 株式会社東芝 半導体装置
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP4864307B2 (ja) * 2003-09-30 2012-02-01 アイメック エアーギャップを選択的に形成する方法及び当該方法により得られる装置
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
US20070032059A1 (en) 2005-08-02 2007-02-08 Harry Hedler Method of manufacturing a semiconductor structure having a wafer through-contact and a corresponding semiconductor structure
JP4875622B2 (ja) 2005-08-26 2012-02-15 株式会社日立製作所 半導体装置の製造方法
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
EP2135280A2 (en) 2007-03-05 2009-12-23 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
KR101538648B1 (ko) * 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
JP5656341B2 (ja) * 2007-10-29 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
KR20090067453A (ko) * 2007-12-21 2009-06-25 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7821107B2 (en) * 2008-04-22 2010-10-26 Micron Technology, Inc. Die stacking with an annular via having a recessed socket
US7939449B2 (en) * 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
JP2009295719A (ja) * 2008-06-04 2009-12-17 Zycube:Kk 貫通プラグ配線
US8299566B2 (en) * 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
JP2010287859A (ja) * 2009-06-15 2010-12-24 Elpida Memory Inc 貫通電極を有する半導体チップ及びそれを用いた半導体装置
JP5280309B2 (ja) 2009-07-17 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032808A1 (en) * 2008-08-08 2010-02-11 Hanyi Ding Through wafer via and method of making same
US20100225005A1 (en) * 2008-08-28 2010-09-09 Panasonic Corporation Semiconductor device

Also Published As

Publication number Publication date
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US9455181B2 (en) 2016-09-27

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