TWI446509B - 具有覆蓋通孔之金屬墊之微電子元件 - Google Patents

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Craig Mitchell
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Piyush Savalia
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Description

具有覆蓋通孔之金屬墊之微電子元件
本發明係關於微電子裝置之封裝，特別是半導體裝置之封裝。
微電子元件通常包含通常稱作一晶粒或一半導體晶片之一半導體材料(例如矽或砷化鉀)之一薄板。半導體晶片通常係以個別、預封裝單元形式提供。在一些單元設計中，半導體晶片安裝至一基板或晶片載體，該基板或晶片載體又安裝於一電路面板(例如一印刷電路板)上。
主動電路製造於半導體晶片之一第一面(例如，一前表面)中。為促進與主動電路之電連接，晶片在同一面上提供有接合墊。接合墊通常在晶粒之邊緣周圍或對於許多記憶體裝置在晶粒中心放置成一規則陣列。接合墊通常係由一大約0.5微米厚的導電金屬(例如銅或鋁)製成。接合墊可包括一單個金屬層或多個金屬層。接合墊之尺寸將隨裝置類型而變化但通常將在一側上量測為數十或數百微米。
矽通孔(TSV)用於連接接合墊與半導體晶片之與第一面相對之一第二面(例如，一後表面)。一習用通孔包括穿透過半導體晶片之一孔及自第一面至第二面延伸穿過該孔之一導電材料。接合墊可電連接至通孔以實現接合墊與半導體晶片之第二面上之導電元件之間的通信。
習用TSV孔可減小可用於含有主動電路之第一面之部分。可用於主動電路之第一面上之可用空間之此一減小可增加製作每一半導體晶片所需之矽量，從而潛在地增加每一晶片之成本。
習用通孔可因通孔內部之一非最佳應力分佈及例如一半導體晶片與晶片接合至之結構之間的熱膨脹係數(CTE)之一失配而具有可靠性挑戰。舉例而言，當一半導體晶片內之導電通孔由一相對薄且硬的介電材料絕緣時，通孔內可存在大量應力。另外，當記憶體晶片接合至一聚合基板之導電元件時，晶片與基板之更高CTE結構之間的電連接將因CTE失配而處於應力下。
尺寸在任何晶片實體配置中皆係一重要考慮因素。對於更緊湊的實體晶片配置的需求已隨著可攜式電子裝置之迅速發展而變得更加強烈。僅以實例方式，通常稱作「智慧型電話」之裝置將一蜂巢式電話之功能與強大的資料處理器、記憶體及輔助裝置(例如全球定位系統接收器、電子攝影機及區域網連接)以及高解析度顯示器及相關聯之影像處理晶片整合在一起。此等裝置可將例如全網際網路連接性、包括全解析度視訊之娛樂、導航、電子銀行業務甚至更多之能力全部提供於一袖珍型裝置中。複雜的可攜式裝置需要將眾多晶片封裝至一小空間中。此外，該等晶片中之一些晶片具有許多通常稱作「I/O」之輸入及輸出連接。此等I/O與其他晶片之I/O互連。該等互連應較短且應具有低阻抗以使信號傳播延遲最小化。形成該等互連之組件不應顯著增大總成之尺寸。類似需要出現在其他應用中，如(舉例而言)出現在例如用於網際網路搜尋引擎之資料伺服器之資料伺服器中。舉例而言，在複雜晶片之間提供眾多較短、低阻抗互連之結構可增大搜尋引擎之頻寬並減小其功耗。
儘管在半導體通孔形成及互連方面已取得之進步，但仍需要改良以使半導體晶片之尺寸最小化，同時增強電互連可靠性。本發明之此等屬性係藉由如下文中所述之微電子封裝之構造達成。
根據本發明之一態樣，一種微電子單元包括具有一前表面及遠離該前表面之一後表面之一記憶體元件。該半導體元件可在其中具有複數個主動半導體裝置。該半導體元件可具有複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面。該半導體元件可具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口。該半導體元件可具有至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面。
該微電子單元亦可包括延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接之至少一個導電通孔。該微電子單元亦可包括覆蓋該第一開口中之該半導體元件之一表面之一介電區域。該介電區域可具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓不與該第一開口之一輪廓一致。在一個實施例中，該孔隙可具有圓柱形狀或截頭錐形狀中之至少一者。
該微電子單元亦可包括電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內之至少一個導電互連件。該微電子單元亦可包括經曝露以與一外部元件互連之至少一個導電觸點。該觸點可電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與後表面之間的該半導體元件之一厚度之一方向。
在一實例性實施例中，一單個主動半導體區域可含有該複數個主動半導體裝置。在一個實施例中，複數個主動半導體區域中之每一者可含有該複數個主動半導體裝置之一部分。在一特定實施例中，該介電區域可係順應的。在一個實施例中，該第一開口可具有順著該後表面沿一橫向方向之一第一寬度，且該等導電觸點中之至少一者可具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。在一實例性實施例中，複數個該等導電互連件可延伸於一特定第一開口內且複數個該等通孔可延伸於與該特定第一開口交匯且將該等導電互連件中之若干導電互連件電連接至曝露於該半導體元件前表面處之各別導電墊之各別第二開口內。
在一個實施例中，該第一開口可具有順著該後表面沿一第一橫向方向之一寬度，且該第一開口可具有順著該後表面沿與該第一橫向方向橫切之一第二橫向方向之一長度，該長度大於該寬度。在一實例性實施例中，該第一開口可界定一通道形狀。在一特定實施例中，該第一開口可係複數個第一開口，該等第一開口中之至少一些開口中之每一者具有一單個孔隙及延伸於其內部之一單個導電互連件。在一實例性實施例中，該導電觸點可包括一薄扁平構件。在一特定實施例中，該微電子單元可包括曝露於該導電觸點之一表面處之一導電接合材料。
在一實例性實施例中，該微電子單元可包括上面具有一基板觸點之一基板，該基板觸點與該導電觸點導電連結。在一個實施例中，該微電子單元可包括覆蓋該介電區域且分離該接合材料之各別區之一聚合層。在一特定實施例中，該至少一個導電觸點可具有曝露於由該後表面界定之一平面上方之一表面。在一實例性實施例中，該介電區域之該表面可延伸於由該後表面界定之一平面上方。
在一特定實施例中，該第二開口可在該導電墊之底表面處具有超過該第二開口在該第一開口與第二開口交匯處之一寬度之一寬度。在一實例性實施例中，延伸於該第二開口內之一介電層內之一第二孔隙可不與該第二開口之一輪廓一致且該通孔可不與該第二開口之該輪廓一致。在一特定實施例中，至少一個導電觸點可在一外部負載施加至該導電觸點時相對於該半導體元件之前表面移動。
在一個實施例中，該導電互連件可包括覆蓋該孔隙內之一內表面之一導電層及覆蓋該孔隙內之該導電層之一介電層。在一實例性實施例中，該孔隙可係一第一孔隙，且該第二開口可包括覆蓋其一內表面之一第二介電區域，該第二介電區域具有一第二孔隙，且該至少一個通孔可延伸於該第二孔隙內。在一個實施例中，該第一孔隙之一寬度可相對於第二孔隙在第一孔隙與第二孔隙交匯處之一寬度界定一階梯改變。在一個實施例中，該第二孔隙可具有圓柱形狀或截頭錐形狀中之至少一者。
在一實例性實施例中，每一導電墊可至少部分地覆蓋該等導電通孔中之一各別導電通孔。在一特定實施例中，每一導電通孔可接觸該等導電墊中之一各別導電墊之底表面。在一個實施例中，該第二開口可具有與該導電墊之底表面相對之一上表面及延伸於該第二開口之上表面與該導電墊之底表面之間的一內表面，且該第二開口可在該上表面與該內表面交匯處具有超過該第一開口在該第一開口與第二開口交匯處之一寬度之一上部直徑。在一實例性實施例中，該微電子單元可包括附接至該半導體元件之前表面之一蓋構件。在一個實施例中，一微電子總成可包括至少第一微電子單元及第二微電子單元，該第一微電子單元與該第二微電子單元堆疊，以使其內部之該等半導體元件彼此電連接。在一特定實施例中，該各別墊之底表面之至少一部分可曝露於該第二開口內，且該至少一個導電通孔可經沈積以與該各別墊之底表面接觸。
根據本發明之一態樣，一種互連基板包括具有一前表面及遠離該前表面之一後表面之一半導體元件。該互連基板亦可包括複數個導電結構。每一導電結構可具有曝露於該前表面處之一頂表面及遠離該頂面表面之一底表面。該半導體元件可具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口。該半導體元件亦可具有至少一個第二開口。每一第二開口可自該第一開口延伸至該等導電結構中之一各別導電結構之至少該底表面。
該互連基板亦可包括覆蓋該第一開口中之該半導體元件之一表面之一介電區域。該介電區域可具有自該介電區域之一外表面向下延伸之一孔隙，其中該孔隙之一輪廓不與該第一開口之一輪廓一致。在一個實施例中，該孔隙可具有圓柱形狀或截頭錐形狀中之至少一者。
該互連基板亦可包括電連接至一各別導電結構且向離開該各別導電結構的方向延伸於該孔隙內之至少一個導電互連件。該互連基板亦可包括經曝露以與一外部元件互連之至少一個導電觸點。該觸點可電連接至一各別導電互連件。該至少一個觸點可與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與後表面之間的該半導體元件之一厚度之一方向。
在一實例性實施例中，該互連基板亦可包括延伸於該至少一個第二開口中之一各別開口內且與一各別導電互連件電連接之至少一個導電通孔。在一個實施例中，該複數個導電結構中之每一者可係與一各別導電通孔電連接之一導電墊。在一特定實施例中，該第一開口可具有順著該後表面沿一橫向方向之一第一寬度，且該等導電觸點中之至少一者可具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。在一個實施例中，該第二開口可具有順著該前表面沿一橫向方向之一第一寬度，且該等導電結構中之至少一者可具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。在一實例性實施例中，該導電結構之底表面之至少一部分可曝露於該第二開口內，且該至少一個導電通孔可經沈積以與該導電結構之底表面接觸。
根據本發明之一態樣，一種微電子單元包括具有一前表面及遠離該前表面之一後表面之一半導體元件。該半導體元件可在其中具有複數個主動半導體裝置。該微電子單元亦可包括複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面。該半導體元件可具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口。該半導體元件可具有至少一個第二開口。每一第二開口可自該第一開口延伸至該等墊中之一各別墊之至少該底表面。
該微電子單元亦可包括延伸於該第一開口及該至少一個第二開口中之一各別第二開口內之至少一個導電互連件。該導電互連件可與該各別墊電連接。每一導電互連件可具有延伸於該至少一個第二開口中之該各別第二開口內之一導電通孔部分及延伸於該第一開口內之一導電互連件部分。
該微電子單元亦可包括覆蓋該第一開口中之該半導體元件之一第一表面及該第二開口中之該半導體元件之一第二表面之一介電區域。該介電區域可具有延伸穿過其之一孔隙。該孔隙之一輪廓可既不與該第一開口之一輪廓一致亦不與該第二開口之一輪廓一致。在一個實施例中，該孔隙可具有圓柱形狀或截頭錐形狀中之至少一者。
該微電子單元亦可包括經曝露以與一外部元件互連之至少一個導電觸點。該觸點可電連接至一各別導電互連件。該至少一個觸點可與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與後表面之間的該半導體元件之一厚度之一方向。
在一個實施例中，一單個主動半導體區域可含有該複數個主動半導體裝置。在一實例性實施例中，複數個半導體區域中之每一者可含有該複數個主動半導體裝置之一部分。在一特定實施例中，該第一開口可具有順著該後表面沿一橫向方向之一第一寬度，且該等導電觸點中之至少一者可具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。在一實例性實施例中，該第二開口可具有順著該前表面沿一橫向方向之一第一寬度，且該等導電墊中之至少一者可具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。在一個實施例中，該導電互連件可係空心的且填充有一導電團塊。在一個實施例中，一微電子總成可包括至少第一微電子單元及第二微電子單元，該第一微電子單元與該第二微電子單元堆疊，以使其內部之該等半導體元件彼此電連接。在一特定實施例中，該各別墊之底表面之至少一部分可曝露於該第二開口內，且該至少一個導電通孔可經沈積以與該各別墊之底表面接觸。
根據本發明之一態樣，一種微電子單元包括具有一前表面及遠離該前表面之一後表面之一半導體元件。該微電子單元亦可包括複數個導電墊。每一墊可具有曝露於該前表面處之一頂表面及遠離該頂表面之一底表面。該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口。該半導體元件可具有一第二開口。每一第二開口可自該第一開口延伸至該等墊中之一各別墊之至少該底表面。
該微電子單元亦可包括延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接之至少一個導電通孔。該微電子單元亦可包括覆蓋該第一開口中之該半導體元件之一表面之一介電區域。該介電區域可具有向離開該導電通孔的方向延伸之一孔隙。該孔隙之一輪廓可不與該第一開口之一輪廓一致。該微電子單元亦可包括至少一個導電互連件。該導電互連件可電連接至一各別導電通孔且可向離開該各別導電通孔的方向延伸於該孔隙內。該導電互連件可曝露於該介電區域之一外表面處以與一外部元件互連。在一個實施例中，該孔隙可具有圓柱形狀或截頭錐形狀中之至少一者。
在一實例性實施例中，該導電互連件可界定延伸於該介電區域之外表面上方之一頂表面。在一特定實施例中，該導電互連件可界定凹入於該介電區域之外表面下方之一頂表面。在一個實施例中，該導電互連件可界定與該介電區域之外表面齊平或大約齊平之一頂表面。在一實例性實施例中，該半導體元件可在其中具有複數個主動半導體裝置。在一特定實施例中，該各別墊之底表面之至少一部分可曝露於該第二開口內，且該至少一個導電通孔可經沈積以與該各別墊之底表面接觸。
根據本發明之一態樣，一種製造一微電子單元之方法包括提供具有一前表面及遠離該前表面之一後表面之一半導體元件之步驟。該半導體元件可在其中具有複數個主動半導體裝置。該半導體元件可包括複數個導電墊。每一墊可具有曝露於該前表面處之一頂表面及遠離該頂表面之一底表面。
該製造一微電子單元之方法亦可包括形成自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口之步驟。該方法亦可包括移除穿過該第一開口內之一第一介電層中之一孔之半導體材料以形成自該第一開口延伸至該等墊中之一各別墊之至少該底表面之至少一個第二開口之步驟。該方法亦可包括在該第二開口內形成一導電通孔之步驟。
該製造一微電子單元之方法亦可包括形成具有延伸穿過該介電區域之一孔隙之一介電區域之步驟。該孔隙可具有一恆定直徑或者可沿一朝該前表面之方向漸縮。該孔隙可具有不與該第二開口之一輪廓一致之一輪廓。該方法亦可包括形成經曝露以互連至一外部元件且與該第一開口內之該半導體元件之一部分沿一垂直方向對準之一導電觸點之步驟，該垂直方向係該前表面與後表面之間的該半導體元件之一厚度之一方向。該觸點可藉由延伸於該孔隙內之一導電互連件電連接至該導電通孔。在一個實施例中，該孔隙可具有圓柱形狀或截頭錐形狀中之至少一者。
在一特定實施例中，該製造一微電子單元之方法可包括形成共形塗佈該第二開口之一內表面之一第二介電層，包括在該第二開口內電化學沈積一聚合物之步驟。在一個實施例中，形成該第一開口之步驟可包括使用雷射燒蝕。在一實例性實施例中，形成該導電通孔之步驟可包括用一介電材料來填充該第二開口。在一特定實施例中，形成該導電通孔之步驟可包括在該第二開口內形成具有一圓柱形狀或截頭錐形狀之一第二孔隙。在一個實施例中，形成該導電通孔之步驟可包括在該第二孔隙內沈積一導電材料。在一實例性實施例中，移除穿過一第一介電層中之一孔之半導體材料之步驟可形成自該第一開口延伸至該等墊中之一各別墊之底表面之至少一部分並曝露該等墊中之一各別墊之底表面之至少一部分之至少一個第二開口，且在該第二開口內形成一導電通孔之步驟可包括沈積一導電材料以與該各別墊之底表面接觸。
本發明之更多態樣提供結合其他電子裝置併入根據本發明之上述態樣之微電子結構、根據本發明之上述態樣之複合晶片、或兩者之系統。舉例而言，該系統可安置於可係一可攜式外殼之一單個外殼中。根據本發明之此狀態中之較佳實施例之系統可比相當的習用系統更緊湊。
圖1A及圖1B係圖解說明一根據本發明之一實施例之通孔結構之一剖面圖及一對應俯視平面圖。如圖1A及圖1B中所圖解說明，一微電子單元10包括：一半導體元件20，其具有自一後表面21朝一前表面22延伸而部分地穿過半導體元件20之一第一開口30及自第一開口30延伸至一導電墊50之一底表面之一第二開口40；一導電通孔60，其延伸於第二開口40內；一介電區域70，其覆蓋第一開口30中之一內表面31；一導電互連件80，其延伸於第一開口30內；及一導電觸點90，其電連接至導電互連件80。導電觸點90可覆蓋第一開口之一內表面31且可完全覆蓋內表面31或一下表面45或兩者。
半導體元件20可包括一可由例如矽製成之半導體基板。複數個主動半導體裝置(例如，電晶體、二極體等等)可安置於其位於前表面22處及/或下方之一主動半導體區域23中。半導體元件20於前表面22與後表面21之間的厚度通常小於200微米，且可明顯更小，例如130微米、70微米甚至更小。
半導體元件20可進一步包括位於前表面22與導電墊50之間的一介電層24。介電層24使導電墊50與半導體元件20電絕緣。此介電層24可稱作微電子單元10之一「鈍化層」。介電層24可包括一無機介電材料或有機介電材料或兩者。介電層24可包括一電沈積共形塗層或其他介電材料，例如一可成像聚合材料，例如，一焊接遮罩材料。
第一開口30自後表面21朝前表面22延伸而部分地穿過半導體元件20。第一開口30包括與由後表面21界定之水平面呈一介於0度與90度之角度自後表面21延伸穿過半導體元件20。內表面31可具有一恆定坡度或一變化坡度。舉例而言，內表面31相對於由後表面21界定之水平面之角度或坡度可隨著內表面31進一步朝前表面22穿透而在量值上減小(即，變為正性更小或負性更小)。
如圖1A中所示，第一開口30在後表面21處具有一寬度W1且在下表面45處具有小於W1之之一寬度W2以使得第一開口沿一自該後表面朝該下表面之方向漸縮。在其他實例中，第一開口可具有一恆定寬度，或者第一開口可沿一自該下表面朝該後表面之方向漸縮。
第一開口30可自後表面21朝前表面22延伸超過一半，以使得第一開口30之沿垂直於後表面21之一方向之一高度大於第二開口40之一高度。
第一開口30可具有任一俯視形狀，包括例如具有複數個第二開口40之一矩形通道，如圖1B中所示。在一個實施例中，例如在圖21中所示之中介層實施例中，第一開口30可具有圓形俯視形狀(在圖21中，第一開口30具有一截頭圓錐形三維形狀)。在圖1B中所示之實施例中，第一開口30具有順著後表面21沿一第一橫向方向之一寬度，且第一開口30具有順著後表面21沿橫切於第一橫向方向之一第二橫向方向之一長度，該長度大於該寬度。在一些實例中，第一開口30可具有任一三維形狀，包括例如尤其一圓柱體、一立方體或一棱柱體。
第二開口40可自第一開口30延伸至導電墊50之底表面51。如圖1A中所示，第二開口40在第一開口30之下表面45處具有一寬度W3且在導電墊50之底表面51處具有一寬度W4以使得第二開口沿一自第一開口朝該導電墊之底表面之方向漸縮。在其他實例中，第二開口可具有一恆定寬度，或者第二開口可沿一自該前表面朝第一開口之方向漸縮(即，例如在圖17至19中所示之中介層實施例中)。
內表面41可具有一恆定坡度或一變化坡度。舉例而言，內表面41相對於由後表面21界定之水平面之角度或坡度可隨著內表面41進一步自導電墊50之底表面51朝後表面21穿透而在量值上減小(即，變為正性更小或負性更小)。
第二開口40可自導電墊50之底表面51朝前表面22延伸不到一半，以使得第二開口40之沿垂直於後表面21之一方向之一高度小於第一開口30之一高度。
第二開口40可具有任一俯視形狀，包括例如一圓形形狀，如圖1B中所示(在圖1B中，第二開口40具有一截頭圓錐形三維形狀)。在一些實施例中，例如在圖8A至11B中所示之實施例中，第二開口40可具有一方形、矩形、卵形或任一其他俯視形狀。在一些實例中，第二開口40可具有任一三維形狀，包括例如尤其一圓柱體、一立方體或一棱柱體。
任意數目個第二開口40可自一單個第一開口30延伸，且第二開口40可在一單個第一開口30內配置成任一幾何組態。舉例而言，十四個第二開口40可沿一共同軸線配置，如圖1B中所示，或七個開口40可沿一共同軸線配置，如圖12B中所示。在一個實施例中，例如在圖8A至11B中所示之實施例中，可存在配置成兩個平行列之四個第二開口40。在另一實施例中，例如在圖22A及圖22B中所示之實施例中，可存在配置成一族之四個第二開口40。在再一實施例中，例如在圖20B中所示之實施例中，可存在自一單個通道形第一開口30延伸之第二開口40之兩個平行列。各種第一開口組態及第二開口組態之特定實例及形成此等組態之方法闡述於本文併入之第2008/0246136號共同擁有美國專利申請公開案中。
如在圖1A及圖1B中看到，半導體元件20包括曝露於半導體元件20之前表面22處之一個或多個導電墊50。雖然圖1A及圖1B中未具體展示，但主動半導體區域23中之主動半導體裝置通常導電連接至導電墊50。因此，該等主動半導體裝置可經由所併入之延伸於半導體元件20之一個或多個介電層內或上方之佈線導電接達。在一些實施例(例如圖13A中所示之實施例)中，該等接觸墊可不直接曝露於該半導體元件之前表面處。而是，該等接觸墊可電連接至延伸至曝露於該記憶體元件之前表面處之端子之跡線。導電墊50可由任何導電金屬(包括例如銅或金)製成。如所示，導電墊50具有一圓形俯視形狀。在其他實例中，導電墊50及本文揭示之導電墊中之任一者可具有任一俯視形狀，包括一卵形、三角形、方形、矩形或任一其他形狀。
如在本發明中所使用，一導電元件「曝露於」一介電元件之一表面處之一陳述指示該導電元件可供用於與一理論點接觸，該理論點沿垂直於該介電元件之表面之一方向自該介電元件外側朝該介電元件之該表面移動。因此，曝露於一介電元件之一表面處之一端子或其他導電元件可自此表面凸出；可與此表面齊平；或可相對於此表面凹入且透過該介電質中之一孔或凹坑曝露。
雖然可使用實質上任何可用於形成導電元件之技術來形成本文中所述之導電元件，但亦可採用如與本案同一日期提出申請且標題為Non-Lithographic Formation of Three-Dimensional Conductive Elements之共同待決申請案(代理檔案號Tessera 3.0-614)中更詳細闡述之非微影技術。此等非微影技術可包括例如選擇性地用一雷射或用例如碾磨或噴砂之機械過程來處理一表面從而與該表面之其他部分不同地處理該表面之順著其中欲形成該導電元件之路徑之彼等部分。舉例而言，可使用一雷射或機械過程來僅順著一特定路徑自該表面燒蝕或移除例如一犧牲層之一材料且因此形成順著該路徑延伸之一凹槽。然後，可在該凹槽中沈積例如一觸媒之一材料，且可在該凹槽中沈積一個或多個金屬層。
導電通孔60延伸於第二開口40內且與導電墊50及導電互連件80電連接。導電通孔60接觸導電墊50之底表面51。導電墊50至少部分地覆蓋導電通孔60。
如圖1A中所示，導電通孔60可填充使半導體元件20與導電通孔60電絕緣之一介電層25內部之第二開口40內之所有體積。換言之，延伸於第二開口40內之介電層25內之一第二孔隙74與第二開口40之一輪廓一致，且導電通孔60與第二開口60之輪廓一致。
在其他實施例(例如圖2中所示之實施例)中，位於第二開口內部之一導電互連件之導電通孔部分可具有一圓柱形或截頭錐形狀。導電通孔60可由一金屬或一金屬(包括例如銅或金)之一導電化合物製成。
介電區域70可提供相對於半導體元件20之較佳介電隔離。介電區域70可係順應的，從而具有一足夠低的彈性模數及足夠的厚度以使得具有該模數及該厚度之產物提供順應性。特定而言，此一順應介電區域70可使得附接至其之導電互連件80及導電觸點90能夠在一外部負載施加至導電觸點90時相對於半導體元件20稍微撓曲或移動。那樣，微電子單元10之導電觸點90與一電路面板(圖中未展示)之端子之間的接合可更好地耐受因微電子單元10與該電路面板之間的熱膨脹係數(「CTE」)之失配而引起之熱應變。
在一個實施例(例如，關於圖18所示及所述之實施例)中，由該介電區域之厚度及其彈性模數之產物提供之順應度可足以補償因該微電子單元與該微電子單元經由該等導電觸點安裝至之一基板之間的熱膨脹失配而施加至該等導電觸點之應變。可在該介電區域之曝露表面與此電路面板之間提供一底部填充(圖中未展示)以增強對因CTE失配而引起之熱應變之抵抗。
在所示實施例中，介電區域70之一外表面72位於由半導體元件20之後表面21界定之一平面內。在其他實施例(圖中未展示)中，介電區域70之外表面72可延伸於由半導體元件20之後表面21界定之一平面上方。
一第一孔隙71提供於介電區域70中。第一孔隙71具有一圓柱形狀且自導電觸點90之一底表面91延伸穿過介電區域70至導電通孔60。在其他實施例(圖中未展示)中，第一孔隙71可具有其他形狀，包括例如與後表面21隔開不同距離之一截頭錐形狀或一圓柱形狀與一截頭錐形狀之一組合。在所示實施例中，第一孔隙71之一輪廓(即，第一孔隙71之外表面之形狀)不與第一開口30之一輪廓(即，第一開口30之內表面31之形狀)一致。
導電互連件80延伸於第一孔隙71內部之第一開口30內且與導電通孔60及導電觸點90電連接。如圖1A中所示，導電互連件80具有一圓柱形狀。在其他實施例(圖中未展示)中，導電互連件80可具有其他形狀，包括例如與後表面21隔開不同距離之一截頭錐形狀或一圓柱形狀與一截頭錐形狀之一組合。在所示實施例中，導電互連件80之一輪廓(即，導電互連件80之外表面之形狀)不與第一開口30之一輪廓(即，第一開口30之內表面31之形狀)一致。導電互連件80可由任一導電金屬(包括例如銅或金)製成。
如圖1A中所示，導電互連件80係實心的。在其他實施例(圖中未展示)中，該導電互連件可包括填充有一介電材料之一內部空間。舉例而言，導電互連件80可藉由電鍍延伸穿過介電區域70之第一孔隙71之一內表面73，從而製作覆蓋第一孔隙71之內表面73之一導電層來形成。導電互連件80可根據過程條件形成為實心的或空心的。在適當過程條件下，可製作包括一內部空間之一導電互連件，且然後可用一介電材料來填充彼內部空間，藉此一介電層覆蓋第一孔隙71內之該導電層。
如圖1A中所示，導電互連件80及導電通孔60可具有不同形狀，其中導電互連件80之外表面81具有至導電通孔60之一上表面61之過渡點處之一坡度不斷續性。換言之，第一開口30內之第一孔隙71之一寬度W5相對於第二開口40內之一第二孔隙74在第一孔隙與第二孔隙交匯處之一寬度W6界定一階梯改變
導電觸點90曝露於介電區域70之外表面72處以與一外部元件互連。導電觸點90於其底表面91處電連接至導電互連件80。
導電觸點90可與第一開口30對準且可全部或部分安置於由第一開口30界定之半導體元件20之一區內。如在圖1A中看到，導電觸點90全部安置於由第一開口30界定之一區中。由導電觸點90之一頂表面92界定之一平面大致平行於由半導體元件20之後表面21界定之平面。
如所示，導電觸點90之底表面91位於由半導體元件20之後表面21界定之平面上方。在其他實施例中，導電觸點90之底表面91可位於由後表面21界定之平面處或下方。
如所示，導電觸點90具有一導電接合墊(例如，一薄扁平構件)之形狀。在其他實施例中，該導電觸點可係任一其他類型的導電觸點，包括例如一導電柱。
如所示，第一開口30具有順著後表面21沿一橫向方向之一第一寬度，且導電觸點90中之至少一者具有沿該橫向方向之一第二寬度，第一寬度大於第二寬度。
在一些實施例(例如，圖16中所示之堆疊實施例)中，導電接合材料可曝露於導電觸點90之一表面處以互連至一外部元件。
現在參照圖解說明一根據另一實施例之通孔結構之一剖面圖之圖2。微電子單元110類似於上文所述之微電子單元10，但微電子單元110在該介電區域之結構方面及在該導電墊與該導電觸點之間的電連接之組態方面不同。
並非具有一單獨導電互連件及導電通孔，微電子單元110包括延伸於導電墊150與導電觸點190之間的一單個整體導電互連件178。導電互連件178包括自導電觸點190延伸穿過第一開口130之一導電互連件部分180及自導電墊150延伸穿過第二開口140之一導電通孔部分160。
在一個實施例中，微電子單元110可包括塗佈第一開口130之內表面131、第二開口140之內表面141及半導體元件120之後表面121之一單個整體介電區域170。介電區域170亦可填充內表面131及141與導電互連件178之間的一空間。另一選擇係，介電區域170可包括兩個或兩個以上材料層。
為形成該單個導電互連件178，將介電區域170應用於第一開口130及第二開口140內部，形成延伸穿過介電區域170至導電墊150之一底表面151之一孔隙171，並用例如銅或金之一導電金屬來電鍍孔隙171。類似於圖1A中所示之導電互連件80，導電互連件178可係實心的或者可含有填充有一介電材料之一內部空間。
在圖2中所示之實施例中，延伸於第二開口140內之介電區域170內之孔隙171之一部分174不與第二開口140之一輪廓一致且導電通孔160不與第二開口140之輪廓一致。
參照圖3A，可在微電子單元210作為一晶圓之一部分或作為一整個半導體裝置晶圓保持連結在一起的同時藉由晶圓級處理(即，藉由同時對複數個微電子單元210實施之處理)來同時處理微電子單元210。在達到例如圖11A中所圖解說明之一製造階段之後，可順著切割道212及在圖3A之視圖中不可見之其他切割道將該晶圓切斷成個別封裝微電子單元210。
現將參照圖3A至11B來闡述一同時製造複數個微電子單元210(圖11A)之方法。如圖3A中所圖解說明，一半導體裝置晶圓200或一裝置晶圓200之一部分含有複數個微電子單元210。每一微電子單元210包括具有一個或多個主動半導體區域223及導電墊250之一半導體元件220。
切割道212指示個別微電子單元210之間的一邊界處之一切割道之一位置。裝置晶圓200之切割道212不需要很寬。微電子單元210之導電墊250之位置可與該等切割道間隔開。切割道212之一典型寬度為大約40微米(毫米)。
如圖3B中之平面圖中所圖解說明，微電子單元210之一初始後表面218覆蓋微電子單元210之前表面222。合意地，在此製造階段，初始後表面218由裝置晶圓200之一初始厚度219與微電子單元210之前表面222均勻地隔開。位於裝置晶圓200及切割道212之下的導電墊250之位置在圖3B中指示成朝裝置晶圓200之初始後表面218。
在處理期間，可減小裝置晶圓200於前表面222與初始後表面218之間的厚度。可使用自初始後表面218磨削、研磨或拋光或其一組合來減小該厚度。在此步驟期間，作為一實例，可使裝置晶圓200之初始厚度219自約700微米減小至一約130微米或以下之厚度226(圖4)。
然後，如圖5A中所示，可在裝置晶圓200中形成自後表面221朝裝置晶圓200之前表面222向下延伸之一第一開口230。第一開口230可例如藉由在形成其中期望保留微電子單元210之後表面221之剩餘部分之一遮罩層之後選擇性地蝕刻裝置晶圓200而形成。舉例而言，可沈積並圖案化一可光成像層(例如，一光阻劑層)以覆蓋後表面221之僅若干部分，此後可進行一定時蝕刻過程以形成第一開口230。
每一第一開口230具有平坦的且通常與前表面222等距之一下表面232。第一開口230之內表面231(其自後表面221朝下表面232向下延伸)可成一斜坡，即，可與後表面221呈除一常角(直角)以外的角度延伸，如圖5A中所示。可使用濕式蝕刻過程(例如尤其各向同性蝕刻過程及使用一錐形刀鋒之鋸切)來形成具有傾斜內表面231之第一開口230。亦可使用尤其雷射切割、機械碾磨來形成具有傾斜內表面231之第一開口230。
另一選擇係，不是成一斜坡，而是第一開口230之內表面可與後表面221大致呈直角自後表面221向下沿一垂直或大致垂直方向延伸。可使用非等向性蝕刻過程、雷射切割、雷射鑽孔、機械移除過程(例如尤其鋸切、碾磨、超聲波加工)來形成具有基本上垂直的內表面之第一開口230。
如圖5A及圖5B中所示，第一開口230位於四個導電墊250(其位於兩個微電子單元210上)上方，以使得當將微電子單元210順著切割道212彼此切斷時，第一開口230中有一半將位於每一微電子單元210上。如本文在說明書中及在申請專利範圍中所使用，措詞「第一開口」可指完全位於一單個微電子單元內之一第一開口(例如，如圖12A及圖12B中所示)、在形成時跨複數個微電子單元210延伸之一第一開口(例如，如圖3A至11B中所示)、或在從其他微電子單元210上切斷之後位於一特定微電子單元210上之一第一開口之一部分。
在形成裝置晶圓200中之第一開口230之後，例如一光阻劑或一介電層之一可光成像層沈積至裝置晶圓200之後表面221上且經圖案化以形成覆蓋下表面232且至少部分地覆蓋導電墊250之遮罩開口233。該可光成像層或該介電層中之遮罩開口233位於所期望之位置處以形成延伸於第一開口230與各別導電墊250之底表面251之間的第二開口240。
現在參照圖6，第一開口230可形成為沿該裝置晶圓之一垂直方向202延伸成與切割道212對準之一條帶或通道。如在圖6中最為顯見，同時形成沿該裝置晶圓之一垂直方向202延伸成與垂直延伸切割道212對準之細長第一開口230。垂直延伸第一開口230可經形成以沿各別對微電子單元210之切割線212延伸。在這種情況下，第一開口230可不覆蓋微電子單元210於垂直切割道212與沿裝置晶圓200之一水平方向204延伸之水平切割道214之間的相交點處之拐角部分。在另一實例中，水平延伸第一開口230可經形成以覆蓋毗鄰每一微電子單元210之水平切割道214之導電墊250。垂直延伸第一開口230及水平延伸第一開口230兩者可形成於裝置晶圓200中。
在一特定實例中，可形成覆蓋毗鄰形成一微電子單元210的邊界之切割道212中之僅一者之導電墊250之第一開口230。在另一實例中，可形成覆蓋微電子單元210之僅兩個切割道212或覆蓋形成一微電子單元210的邊界之僅三個切割道212或三個以上切割道之第一開口230。在一實例中，可使第一開口230小於如圖6中所示，以使得第一開口230覆蓋位於毗鄰裝置晶圓200之切割道212之僅一些導電墊250或導電墊250列。在如圖7中所圖解說明之再一實例中，與切割道212對準之第一開口230可延伸為裝置晶圓200之各別邊緣206與208之間的條帶。
此後，如圖8A及圖8B中所圖解說明，可對曝露於遮罩開口233內之下表面232之部分應用一蝕刻過程以便移除位於遮罩開口233之下的半導體材料。因此，形成延伸於與導電墊250接觸之下表面232之間的第二開口240。
該蝕刻過程可以一選擇性蝕刻該半導體材料(例如，矽)，但保留氧化物材料之方式進行。通常，一半導體元件之前觸點(例如，導電墊250)覆蓋用作一鈍化層以電隔離該半導體元件之一個或多個氧化物材料或其他介電材料層。藉由以一保留該介電質之選擇性方式蝕刻該半導體材料，可根據需要實施過蝕刻以蝕刻穿過該半導體材料於裝置晶圓200之所有位置中之厚度同時維持一跨裝置晶圓200之足夠過程窗口。當使用一選擇性蝕刻過程時，該介電層(例如，氧化物層)在形成第二開口240之後保持就位。另一選擇係，可使用雷射鑽孔或機械碾磨來形成第二開口240，在此情況下，可使導電墊250之底表面251曝露於第二開口240內。
此後，在圖9中所圖解說明之製造階段中，在第二開口240之內表面241、第一開口230之內表面231及半導體元件220之後表面221上形成一介電層225。可使用各種方法來形成介電層225。在一個實例中，一可流動介電材料可施加至一含有微電子單元210之裝置晶圓200之後表面221，且該可流動材料隨後在一後跟一可包括加熱之乾燥循環之「旋塗」操作期間更均勻地分佈於裝置晶圓200之後表面221上。在另一實例中，一熱塑性介電材料薄膜可施加至裝置晶圓200之後表面221，此後該總成被加熱，或在一真空環境下被加熱，即，被置於一低於周圍壓力之環境下。此隨後致使該薄膜向下流向第一開口230之內表面231及下表面232並流入第二開口240。在另一實例中，可使用氣相沈積來形成介電層225。
在再一實例中，可將包括裝置晶圓200之總成浸於一介電沈積浴液中以形成一共形介電塗層或介電層225。如本文中所使用，一「共形塗層」係例如在介電層225與半導體元件220之第一開口230或第二開口240之一輪廓一致時與被塗佈之表面之一輪廓一致之一特定材料之一塗層。可使用一電化學沈積方法來形成共形介電層225，包括例如電泳沈積或電解沈積。
在一個實例中，可使用一電泳沈積技術來形成該共形介電塗層，以使得該共形介電塗層僅沈積至該總成之曝露導電表面及半導電表面上。在沈積期間，使該半導體裝置晶圓保持在一期望電位下並將一電極浸入該浴液以使該浴液保持在一不同期望電位下。然後使該總成在適當條件下在該浴液中保持達到一足夠時間以在該裝置晶圓之係導電或半導電之曝露表面上(包括但不限於順著第一開口230之後表面221、內表面231及下表面232以及第二開口240之內表面241)形成一電沈積共形介電層225。電泳沈積出現於在欲由此塗佈之表面與該浴液之間維持一足夠強的電場期間。由於電泳沈積塗層係自我限制的，因此在其達到取決於其沈積之參數(例如，電壓、濃度等)之某一厚度之後，沈積停止。
電泳沈積在該總成之導電及/或半導電外部表面上形成一連續且均勻厚共形塗層。另外，該電泳塗層可經沈積以便其因其介電(不導電)性質而不形成於覆蓋導電墊250之底表面251之剩餘介電層上。換言之，電泳沈積之一性質在於不形成於覆蓋一導體之一介電材料層上，但限制條件為該介電材料層在其介電性質的情況下具有足夠的厚度。通常，電泳沈積不會出現在具有大於約10毫米至幾十毫米之厚度之介電層上。共形介電層225可由一陰極環氧樹脂沈積前體形成。另一選擇係，可使用一聚氨酯或丙烯酸沈積前體。各種電泳塗層前體組合物及供應源列於下表1中。
在另一實例中，該介電層可以電解方式形成。此過程類似於電泳沈積，只是該沈積層之厚度不受與該沈積層由其形成之導電或半導電表面之接近度限制。以此方式，一電解沈積介電層可形成達到基於要求選擇之一厚度，且處理時間係所達成厚度之一因數。
然後，仍然參照圖9，在第二開口240內形成導電通孔260。導電通孔260電連接至導電墊250之底表面251且由介電層225與半導體元件220絕緣。若先前處理導致半導體元件220阻隔導電墊250之底表面251，則可使用雷射鑽孔、機械碾磨或其他適當技術來敞開毗鄰導電墊250之第二開口240之底部。
另外，若半導體元件220之一預先存在介電層(例如，一鈍化層)之任一部分保持與導電墊250對準，則可在此步驟中移除此層。此移除可例如藉由雷射鑽孔、機械碾磨或另一合適技術來實現。其他可能之移除技術包括實際上可係各向同性或各向異性之各種選擇性蝕刻技術。非等向性蝕刻過程包括其中將一離子流引向欲蝕刻之表面之反應性離子蝕刻過程。反應性離子蝕刻過程通常不如各向同性蝕刻過程有選擇性以使得離子以高入射角撞擊之表面蝕刻達到一較順著該離子流定向之表面為大之程度。當使用一反應性離子蝕刻過程時，合意地沈積一遮罩層以覆蓋共形介電層225並在其中形成與第二開口240對準之開口。以此方式，該蝕刻過程避免移除介電層225除位於第二開口240內之部分以外的部分。
為形成導電通孔260，一實例性方法涉及藉由濺鍍一初生金屬層至該總成之曝露表面上、電鍍或機械沈積中之一者或多者來沈積一金屬層。機械沈積可涉及以高速將一經加熱金屬粒子流引向欲塗佈之表面。此步驟可藉由在例如第一開口230之後表面221、內表面331及下表面232、第二開口240之內表面241以及導電墊250之底表面251上進行毯覆沈積來實施。在一個實施例中，該初生金屬層包括鋁或基本上由鋁組成。在另一特定實施例中，該初生金屬層包括銅或由基本上由銅組成。在再一實施例中，該初生金屬層包括鈦或基本上由鈦組成。可在一過程中使用一種或多種其他實例性金屬來形成導電通孔260。在特定實例中，可在上述表面中之一者或多者上形成包括複數個金屬層之一堆疊。舉例而言，此堆疊金屬層可包括例如一鈦層後跟覆蓋該鈦之一銅(Ti-Cu)層、一鎳層後跟覆蓋該鎳層之一銅(Ni-Cu)層、一以類似方式提供之鎳-鈦-銅(Ni-Ti-Cu)堆疊、或一鎳-釩(Ni-V)堆疊。
參照圖10A及圖10B，一介電區域270形成於第一開口230內部。介電區域270可包括一無機材料、一聚合材料、或兩者。視需要，介電區域270可經形成以使得該區域之一曝露外表面272與該半導體元件之後表面221或介電層225之曝露表面共平面或大致共平面。舉例而言，可例如藉由一施配或鏤花塗裝過程在第一開口230中沈積一自平坦化介電材料。在另一實例中，可在形成介電區域270之後對該半導體元件之後表面221或介電層225之曝露表面應用一磨削、研磨或拋光過程以平坦化介電區域270之表面至後表面221或介電層225之曝露表面。
在一特定實施例中，介電區域270可係順應的，從而具有一足夠低的彈性模數及足夠的厚度以使得該模數及該厚度之產物提供順應性。特定而言，在一些實施例(例如，參照圖18所示及所述之實施例)中，此一順應介電質可使得附接至其之導電互連件及導電觸點能夠在一外部負載施加至該導電觸點時相對於該半導體元件稍微撓曲或移動。
然後，在各別導電通孔260與介電區域270之外表面272之間形成延伸穿過介電區域270之孔隙271a及271b(或者通稱為271)。孔隙271可例如藉由通孔雷射燒蝕或任一其他適當方法形成。如圖10A中所示，孔隙271係一圓柱形孔隙271a或一截頭圓錐形孔隙271b。在其他實施例(圖中未展示)中，孔隙271可具有其他形狀，包括例如與後表面221隔開不同距離之一圓柱形狀與一截頭錐形狀之一組合。
現在參照圖11A及圖11B，導電互連件280a及280b(或者通稱為280)形成於各別孔隙271a及271b內。導電互連件280電連接至各別導電通孔260之上表面261且由介電區域及介電層225與半導體元件220絕緣。為形成導電互連件280，一實例性方法涉及無電沈積。此步驟可藉由在例如各別孔隙271a及271b之內表面273a及273b上進行毯覆沈積來實施，以使得每一導電互連件280a(圓錐形)及280b(截頭圓錐形)之形狀與各別內表面273a及273b之一輪廓一致。如圖11A中所示，導電互連件280a及280b係實心的。在其他實施例(圖中未展示)中，每一導電互連件280可包括填充有一介電材料之一內部空間。
然後，形成導電觸點290。導電觸點290曝露於介電區域270之一外表面272處以與一外部元件互連。導電觸點290於其底表面291處電連接至各別導電互連件280。在一些實施例中，導電互連件280及導電觸點290可在一單個無電沈積步驟期間形成。在其他實施例中，導電互連件280及導電觸點290可藉由單獨無電沈積步驟形成。
在一個實施例中，包含導電互連件280及/或導電觸點290之初生金屬層包括鋁或基本上由鋁組成。在另一特定實施例中，該初生金屬層包括銅或基本上由銅組成。在再一實施例中，該初生金屬層包括鈦。可在過程中使用一種或多種其他實例性金屬來形成導電互連件280及/或導電觸點290。
最後，藉由鋸切或其他切割方法將微電子單元210順著切割道212彼此切斷以形成如圖11A至11B中所圖解說明之個別微電子單元210。用於將裝置晶圓切斷成個別單元之各種實例性過程闡述於本文併入之第60/761,171號及第60/775,086號共同擁有美國臨時申請案中，該等過程中之任一者可用於切斷裝置晶圓以形成如圖11A至11B中所示之個別微電子單元210。
圖12A及圖12B圖解說明一根據本發明之另一實施例之微電子單元。微電子單元310類似於上文所述及圖2中所示之微電子單元110，但微電子單元310在該微電子單元內之第一開口330及第二開口340之位置方面不同。
並非具有位於該微電子單元之中心之一第一開口及的位置朝該微電子單元之周邊之該半導體元件之主動半導體區域，微電子單元310包括各自的位置朝微電子單元310之一周邊之複數個第一開口330，且主動半導體區域323的位置朝微電子單元310之中心。
在此實施例中，每一第一開口330呈延伸於一列個別第二開口340之一通道之形式，其中每一第二開口340朝一導電墊350之底表面351延伸。在其他實施例(圖中未展示)中，每一第一開口330可延伸至一單個各別第二開口340(其延伸至一單個導電墊350)。
如圖12B中所示，每一第一開口330跨微電子單元310之長度之大部分延伸。在其他實施例中，一單個第一開口330可跨一晶圓之長度延伸，從而橫貫複數個微電子單元310，例如在圖7中所示之實施例中。當微電子單元310呈晶圓形式時其厚度可在實施用以形成圖12A及圖12B中所示之微電子單元310之步驟之前相對於其原始厚度減小。
圖13A及圖13B圖解說明一根據本發明之另一實施例之微電子單元。微電子單元410類似於上文所述及圖2中所示之微電子單元110，但微電子單元410的不同之處在於導電互連件478電連接至之前表面422處之導電元件450(例如，墊)可由例如一焊接遮罩之一介電層424覆蓋。導電元件450(例如，墊或跡線)可與曝露於半導體元件420之前表面422處且可曝露於一介電層424中之開口內之外部導電墊453電連接。
此外，如在圖13B中可見，微電子單元410可具有一位於該微電子單元之中心之通道形第一開口430，且主動半導體區域423的位置朝微電子單元410之周邊。每一導電元件450經由一導電跡線452連接至一各別外部導電墊453。
在此實施例中，每一第一開口430可呈延伸於一列個別第二開口440之一通道之形式，其中每一第二開口440朝一導電元件450之底表面451延伸。在其他實施例(圖中未展示)中，每一第一開口430可延伸至一單個各別第二開口440(其延伸至一單個導電元件450)。
圖14係一圖解說明一根據另一實施例包括一蓋構件之微電子元件之剖面圖。微電子單元510類似於上文所述及圖12A中所示之微電子單元310，但微電子單元510的不同之處在於本文中之微電子元件經由一個或多個可包括一黏結劑、一無機或有機材料、及/或一連結金屬之間隙保持結構512連接至一蓋511。
用於以一距一晶片之恆定間隔支撐一蓋之結構闡述於2006年1月23日提出申請之第60/761,171號共同擁有美國臨時申請案及2006年2月21日提出申請之第60/775,086號美國臨時申請案中，該等臨時申請案之揭示內容以引用方式據此併入本文中。
微電子單元510可包括如圖14中所圖解說明位於該晶片之前表面522與蓋511之內表面514之間的一內部空腔513。另一選擇係，微電子單元510可構造成不具有一內部空腔。當存在該空腔時，該空腔之高度515及包括橫向尺寸516之橫向尺寸通常取決於例如用於組裝蓋511與半導體元件520之結構之高度及尺寸。
在一特定實施例中，蓋511基本由一玻璃或聚合材料組成且對處於所關注頻率及波長下之電磁光譜至少部分透明。舉例而言，當微電子單元510係一光學影像感測器時，蓋511可對可見光透明。蓋511可僅部分透明以提供一濾光片功能，或者可對一所關注頻率或波長範圍基本透明。在另一實施例中，蓋511不需要對光或電磁光譜透明(例如，當微電子單元510係一MEMS裝置時)。
微電子單元510中之主動半導體區域523中之主動半導體裝置通常包括偵測或輸出電磁輻射之電磁轉換器裝置，例如電磁裝置或電-光裝置。該等主動半導體裝置可經設計以發射或接收射頻及/或紅外光、可見光及/或紫外光之光學波長或更高之波長光譜，包括但不限於x射線波長。舉例而言，該等主動半導體裝置可包括尤其一影像感測器或例如一發光二極體(「LED」)之一光發射器。另一選擇係，該等主動半導體裝置可包括聲能轉換器裝置，此等裝置經設計以將經由一介質(例如，空氣及/或其他流體介質(氣體或液體))接收到之聲壓波轉換成一個或多個電信號，或者將一個或多個電信號轉換成聲壓波。在特定實例中，該等主動半導體裝置可包括微機電裝置(「MEM」)，其中有尤其表面聲波(「SAW」)裝置及加速度表。在一些實例中，該等主動半導體裝置可包括射頻裝置，例如天線、電感器、濾波器等。
在一特定實施例中，該封裝晶片係其中微電子單元510之主動半導體裝置包括一用於捕捉一影像之成像區517之一感測器單元。半導體元件520中之電子電路(圖中未展示)連接至成像區517中之主動半導體裝置以產生表示由成像區517捕獲之一影像之一個或多個電信號。眾多電路在成像技術中習知用於此目的。舉例而言，微電子單元510可包括一電荷耦合裝置(CCD)成像晶片，該電荷耦合裝置成像晶片包括計時及電荷-電壓轉換電路。
圖15圖解闡釋一根據本發明之另一實施例之微電子單元。微電子單元610類似於上文所述及圖2中所示之微電子單元110，但微電子單元610圖解說明第一開口630之內表面631相對於半導體元件620之前表面622構成之角度B如何可不同於第二開口640之內表面641相對於前表面622構成之角度A。
第一開口630之內表面631可具有一恆定坡度或一變化坡度。舉例而言，內表面631相對於由前表面622界定之水平面之角度B或坡度可隨著內表面631進一步朝前表面622穿透而減小。
第二開口640之內表面641亦可具有一恆定坡度或一變化坡度。舉例而言，內表面641相對於由前表面622界定之水平面之角度A或坡度可隨著內表面622進一步朝前表面622穿透而在量值上減小(變為正性更小或負性更小)。
舉例而言，在其中第一開口630及/或第二開口640係藉由一濕式蝕刻過程形成之實施例中，蝕刻角可為例如大約55度。
圖16係一圖解說明包括複數個如圖12A中所示之微電子單元之一堆疊總成之剖面圖。在所示實施例中，一堆疊總成700包括複數個微電子單元310。儘管圖16包括複數個如圖12A中所示之微電子單元310，但可堆疊本文揭示之微電子單元中之任一者以形成一堆疊總成。
藉由在每一微電子單元310中提供前表面導電墊350及後表面導電觸點390，可將幾個微電子單元310上下堆疊以形成微電子單元310之一堆疊總成700。在此配置中，前表面導電墊350與後表面導電觸點390對準。該堆疊總成中之該等微電子單元中之各別毗鄰微電子單元之間的連接係經由導電團塊702。前表面322上之介電層324(例如，外部鈍化層)及後表面321上之介電區域370除提供互連件處以外提供堆疊總成700中之毗鄰微電子單元310之間的電隔離。
堆疊總成700可包括連結一上部微電子單元310之導電墊350與一下部微電子單元310之導電觸點390之複數個導電團塊702。導電團塊702可包含具有一相對低的熔化溫度之一易熔金屬，例如，焊料、錫或包括複數種金屬之一低共熔混合物。另一選擇係，導電團塊702可包括一可濕金屬，例如銅或具有一高於焊料或另一易熔金屬之熔化溫度之熔化溫度之其他貴金屬或非貴金屬。此可濕金屬可與一對應特徵(例如，例如一電路面板之一互連元件之一易熔金屬特徵)連結以將微電子單元310外部互連至此互連元件。在一特定實施例中，導電團塊702可包括一散置於一介質(例如，一導電膏)中之導電材料，例如，金屬填充膏、焊料填充膏或各向同性導電黏結劑或各向異性導電黏結劑。
圖17至22B圖解說明根據本發明各實施例之各種中介層通孔結構。圖17圖解說明一根據另一實施例之互連基板。互連基板810類似於上文參照圖1所述之微電子單元10，但互連基板810的不同之處在於互連基板810不需要含有一主動半導體區域。
由於互連基板810中不存在任何主動半導體區域，因此第二開口840可由前表面822例如經由蝕刻形成而不冒損壞晶片的危險。此外，並非具有提供於前表面822上之導電墊，可在形成第二開口840之後形成導電墊850。
為製造互連基板810，在一個實例中，可首先形成且隨後用一介電層825來塗佈並用一導電通孔860來填充第二開口840。然後可形成並用一介電區域870來填充第一開口830。可經由介電區域870形成且隨後用一導電互連件880來填充一孔隙871。最後，可將一導電墊850附接至導電通孔860，且可將一導電觸點890附接至導電互連件880。另一選擇係，可首先形成第一開口830，此後可形成第二開口840。形成導電通孔860可在形成導電互連件880之前或之後進行。
圖18圖解說明一根據另一實施例之互連基板。互連基板910類似於上文參照圖17所述之互連基板810，但互連基板910在介電區域之結構方面及在導電墊與導電觸點之間的電連接之組態方面不同。
並非具有一單獨導電互連件及導電通孔，互連基板910包括延伸於導電墊950與導電觸點990之間的一單個整體導電互連件978。導電互連件978包括自導電墊950延伸穿過第一開口930之一導電互連件部分980及自導電觸點990延伸穿過第二開口940之一導電通孔部分960。
並非具有塗佈第二開口940之內表面941之一介電層及填充第一開口930與導電互連件978之間的空間之一單獨介電區域，互連基板910包括塗佈第一開口930之內表面931、第二開口940之內表面941及半導體元件120之後表面921之一單個整體介電區域970。介電區域970亦填充內表面931及941與導電互連件978之間的空間。
為形成單個導電互連件978，可在第一開口930及第二開口940內部應用介電區域970。可例如經由雷射燒蝕形成一完全延伸穿過介電區域970之孔隙971。孔隙971可金屬化，例如，電鍍有一金屬、一金屬之一導電化合物、或兩者。在一實例中，該金屬可係銅、金、或兩者，或者藉由一不同於電鍍之過程，例如藉由濺鍍、施加一易熔金屬(例如，焊料)，或以其他方式金屬化。導電互連件978可係實心的或者可呈沿孔隙971之一內表面形成之一導電塗層之形式。該導電塗層可界定一內部空間，該內部空間在一個實例中可係空的，可覆蓋有一介電材料，或者可填充有一介電材料。
介電區域970可係順應的，從而具有一足夠低的彈性模數及足夠的厚度以使得該模數及該厚度之產物提供順應性。特定而言，介電區域970可使得附接至其之導電互連件978及導電觸點990以及導電墊950能夠在一外部負載施加至導電觸點990或導電墊950時相對於半導體元件920稍微撓曲或移動。那樣，互連基板910之導電觸點990或導電墊950與一電路面板(圖中未展示)之端子之間的接合可更好地耐受因互連基板910與該電路面板之間的熱膨脹係數(「CTE」)之失配而引起之熱應變。
在一個實施例中，由介電區域970之厚度及其彈性模數之產物所提供之順應度可足以補償因互連基板910與該微電子單元經由導電觸點990或導電墊950安裝至之一基板之間的熱膨脹失配而施加至導電觸點990或導電墊950之應變。可在介電區域970之曝露表面與此電路面板之間提供一底部填充(圖中未展示)以增強對因CTE失配而引起之熱應變之抵抗。
圖19圖解說明一根據另一實施例之互連基板。互連基板1010類似於上文參照圖17所述之互連基板810，但互連基板1010在導電通孔1060之組態方面不同。
在一個實例中，並非具有一完全填充未由介電層1025佔據之第二開口1040內部之空間之導電通孔，導電通孔1060可在介電層1025上沈積為一金屬層，以便在導電通孔1060內部形成一內部空間1027。
為製造互連基板1010，例如，可首先形成且隨後用一介電層1025來塗佈第二開口1040且可將一導電金屬沈積至介電層1025上以形成一導電通孔1060。然後可例如藉由蝕刻、雷射燒蝕、機械碾磨等來形成第一開口1030，以便曝露導電通孔1060之一上表面1061。然後可用一介電區域1070填充第一開口1030。可經由介電區域1070形成且隨後用一導電互連件1080填充一孔隙1071。最後，可將一導電墊附接至導電通孔1060，且可將一導電觸點1090附接至導電互連件1080。
圖20A係一圖解說明一根據另一實施例包括與複數個較小第二開口交匯之一通道形第一開口之互連基板之透視圖。半導體元件1120類似於關於圖17至19所示及所述之半導體元件820、920及1020，但半導體元件1120具有通道形第一開口1130，每一第一開口1130耦合至複數個第二開口1140。
圖20B及圖20C圖解說明進一步包含導電接合墊及金屬互連元件之圖20A中所繪示之半導體元件1120。圖20B及圖20C中所示之互連基板1110包括具有通道形第一開口1130之圖20A中所示之半導體元件1120，每一第一開口1130耦合至複數個第二開口1140。互連基板1110進一步包括複數個導電互連件1178，每一導電互連件1178耦合至半導體元件1120之前表面1122處之一導電墊1150及半導體元件1120之後表面1121處之一導電觸點1190。
可在圖20B及圖20C中看到，每一第一開口1130、第二開口1140、導電互連件1178、導電墊1150及導電觸點1190之結構及配置類似於上文參照圖18所示及所述之結構及配置。
圖21係一圖解說明一根據一實施例之中介層之一部分之透視圖。互連基板1210類似於關於圖20B及圖20C所示及所述之互連基板，但半導體元件1220具有圓形第一開口1230，每一第一開口1230與一單個第二開口1240交匯。
圖22A及圖22B係圖解說明一根據另一實施例包括一單個大開口及複數個較小開口之互連基板結構之一透視圖及一透視剖面圖。互連基板1310類似於關於圖20B及圖20C所示及所述之互連基板，但半導體元件1320具有圓形第一開口1330，每一第一開口1330與配置呈一族狀組態之四個第二開口1340交匯。
圖23圖解說明一根據另一實施例之互連基板。互連基板1410類似於上文參照圖18所述之互連基板910，但互連基板1410在第一開口1430與第二開口1440之間的介面處之半導體元件1420之結構方面不同。
並非具有第一開口930之如圖18中所示係平坦的且通常與前表面922等距之一下表面932，半導體元件1420不具有第一開口1430之此一下表面。而是，第一開口1430具有一內表面1431，該內表面具有一等於或大致等於第二開口1440之一內表面1441之一上部直徑的下部直徑。
圖24圖解說明一根據另一實施例之互連基板。互連基板1510類似於上文參照圖18所述之互連基板910，但互連基板1510在第一開口1530與第二開口1540之間的介面處之半導體元件1520之結構方面不同。
並非具有第一開口930之如圖18中所示係平坦的且通常與前表面922等距之一下表面932，半導體元件1520不具有第一開口1530之此一下表面。而是，第一開口1530具有一內表面1531，該內表面具有小於第二開口1540之一內表面1541之一上部直徑的一下部直徑，以使得內表面1541與第二開口1540之平坦的且與後表面1522等距之一上表面1542交匯。
圖25圖解說明一根據另一實施例之微電子單元。微電子單元1610類似於上文參照圖1所述之微電子單元110，但微電子單元1610在第一開口1630與第二開口1640之間的介面處之半導體元件1620之結構方面不同，且第二開口1640具有一不同形狀。
並非具有第一開口130之如圖2中所示係平坦的且通常與前表面122等距之一下表面132，半導體元件1620不具有第一開口1630之此一下表面。而是，第一開口1630具有一內表面1631，該內表面具有一等於或大致等於第二開口1640之一內表面1641之一上部直徑的下部直徑。如所示，內表面1641具有一圓柱形狀(即，一恆定或大致恆定直徑)，但在其他實施例中，內表面1641可根據距前表面1622之距離之一函數在直徑上增大或減小。
圖26圖解說明一根據另一實施例之微電子單元。微電子單元1710類似於上文參照圖2所述之微電子單元110，但微電子單元1710在第一開口1730與第二開口1740之間的介面處之半導體元件1720之結構方面不同。
並非具有第一開口130之如圖2中所示係平坦的且通常與前表面122等距之一下表面132，半導體元件1720不具有第一開口1730之此一下表面。而是，第一開口1730具有一內表面1731，該內表面具有小於第二開口1740之一內表面1741之一上部直徑的一下部直徑，以使得內表面1741與第二開口1740之平坦的且與前表面1722等距之一上表面1742交匯。
圖27至圖29係圖解說明不附接至接觸墊之導電互連件之實施例之局部剖面圖。此等無墊導電互連件實施例可併入包括一導電互連件之本文揭示之其他實施例中之任一者。舉例而言，該等無墊導電互連件實施例中之任一者可在不使用導電墊1790的情況下取代圖26中所示之導電互連件1778。
舉例而言，如圖27至圖29中所示，各別導電互連件1878、1978及2078不連接至各別頂表面1892、1992及2092處之各別接觸墊。而是，各別導電互連件1878、1978及2078之頂表面1892、1992及2092曝露於各別介電區域1870、1970及2070之各別外表面1872、1972及2072處。
在圖27中所示之實施例中，導電互連件1878之頂表面1892延伸於介電區域1870之外表面1872上方(即，與該半導體元件之前表面隔開一較大距離)。在圖28中所示之實施例中，導電互連件1978之頂表面1992凹入於介電區域1970之外表面1972下方(即，與該半導體元件之前表面隔開一較小距離)。在圖29中所示之實施例中，導電互連件2078之頂表面2092與介電區域2070之外表面2072齊平或大約齊平(即，與該半導體元件之前表面隔開相同或大致相同的距離)。
在此等無墊實施例中，一外部元件可互連至各別導電互連件1878、1978及2078之頂表面1892、1992及2092，而不是互連至一連接至各別導電互連件1878、1978及2078之導電墊。舉例而言，一外部元件可藉由一導電團塊(例如，錫或焊料)、陽極接合、自一熱壓縮過程擴散、一黏結劑或直接氧化物接合連接至頂表面1892、1992及2092。在特定實施例中，各別導電互連件1878、1978及2078之頂表面1892、1992及2092可充當經曝露以與一外部元件互連之導電觸點。
圖30係一圖解說明一根據本發明之一實施例之通孔結構之剖面圖。微電子單元2110類似於上文參照圖25所述之微電子單元1610，但微電子單元2110在延伸穿過第一開口2130及第二開口2140之導電互連件2178之結構方面不同，且第二開口2140具有一不同形狀。
如同在圖25中所示之微電子單元1610中一樣，微電子單元2110之第一開口2130具有一內表面2131，該內表面具有等於或大致等於第二開口2140之一內表面2141之一上部直徑之一下部直徑。如所示，內部分2141具有一球莖形狀(即，一非線性變化直徑)，但在其他實施例中，內表面2141可根據距前表面2122之距離之一線性函數在直徑上增大或減小，或者內表面2141可具有一恆定或大致恆定直徑。
並非具有如圖25中所示之一整體導電互連件1678，微電子單元2110具有一導電互連件2178，該導電互連件可藉由電鍍延伸穿過一介電區域2170之一孔隙2171之一內表面2173，從而製作覆蓋孔隙2171之內表面2173之一導電層而形成。在此等實施例中，導電互連件2178不需要與第一開口2130之形狀(即，與第一開口之內表面2131之輪廓)一致或與第二開口2140之形狀(即，與第二開口之內表面2141之輪廓)一致。
如圖30中所示，導電互連件2178電鍍於孔隙2171之內表面2173上及介電區域2170之頂表面2172上，以使得導電互連件2178延伸穿過孔隙2171並伸出至介電區域2170之頂表面2172上。
如所示，導電互連件2178可由一可包含具有一相對低的熔化溫度之一易熔金屬(例如，焊料、錫或包括複數種金屬之一低共熔混合物)之導電團塊2193填充。另一選擇係，導電團塊2193可包括一可濕金屬，例如，銅或具有一高於焊料或另一易熔金屬之熔化溫度之熔化溫度之其他貴金屬或非貴金屬。
如所示，導電團塊2193填充導電互連件2178內部之整個體積且伸出至導電互連件2178之頂表面2192上。在其他實施例(圖中未展示)中，導電團塊2193可延伸達到一等於頂表面2192之高度之距前表面2122之高度，以使得導電團塊2193僅填充導電互連件2178內部之體積且不伸出至頂表面2192上。在再一實施例中，該導電團塊可僅部分地填充該導電互連件內部之體積。
在一個實施例(圖中未展示)中，導電互連件2178可仍為空心的(例如，填充有空氣)。在另一實施例(圖中未展示)中，導電互連件2178可塗佈有，或者另一選擇為填充有一介電材料。
圖31係一圖解說明一根據另一實施例包括一基板之封裝晶片之剖面圖。在所示實施例中，一微電子總成2200包括如圖12A中所示連結至一基板2210之一微電子單元310。儘管圖31包括如圖12A中所示之一微電子單元310，但本文揭示之微電子單元中之任一者可與一基板連結。
在此配置中，微電子單元310與基板2210之間的連接係經由導電團塊2202。前表面導電墊350與基板2210之導電觸點2204對準。前表面322上之介電層324(例如，外部鈍化層)除提供互連處以外提供微電子單元310與基板2210之間的電隔離。
導電團塊2202可包含具有一相對低的熔化溫度之一易熔金屬，例如，焊料、錫或包括複數種金屬之一低共熔混合物。另一選擇係，導電團塊2202可包括一可濕金屬，例如，銅或具有一高於焊料或另一易熔金屬之熔化溫度之熔化溫度之其他貴金屬或非貴金屬。在一特定實施例中，導電團塊2202可包括一散置於一介質(例如，一導電膏)中之導電材料，例如，金屬填充膏、焊料填充膏或各向同性導電黏結劑或各向異性導電黏結劑。
本文揭示之用於在半導體元件中形成通孔結構之方法可應用於一微電子基板(例如一單個半導體晶片)，或者可同時應用於可在一夾具中或在一載體上固持呈界定間隔以供同時處理之複數個個別半導體晶片。另一選擇係，本文揭示之方法可應用於包括複數個半導體晶片之一微電子基板或元件，該等半導體晶片呈一晶圓或一晶圓之一部分之形式附接在一起以在一晶圓級、面板級或條帶級規模上實施上文同時關於複數個半導體晶片所述之處理。
上述結構提供異常三維互連能力。此等能力可用於任一類型之晶片。僅以實例方式，以下晶片組合可包括於如上所述之結構中：(i)一處理器及用於該處理器之記憶體；(ii)同一類型之多數個記憶體晶片；(iii)不同類型(例如DRAM及SRAM)之多數個記憶體晶片；(iv)一影像感測器及一用於處理來自該感測器之影像之影像處理器；(v)一應用專用積體電路(「ASIC」)及記憶體。
上述結構可用於構造不同電子系統。舉例而言，一根據本發明之另一實施例之系統2300包括如上文結合其他電子組件2308及2310所述之一結構2306。在所繪示實例中，組件2308係一半導體晶片而組件2310係一顯示螢幕，但可使用任何其他組件。當然，儘管為清楚說明起見圖32中僅繪示兩個額外組件，但該系統可包括任意數目個此類組件。如上所述之結構2306可係例如如上文結合圖1A所述之一微電子單元，或如參照圖16所述併入多數個微電子單元之一結構。在另一變體中，可提供該兩者，且可使用任意數目個此等結構。
結構2306以及組件2308及2310安裝於一以虛線示意性地繪示之共同外殼2301中，且視需要彼此電互連以形成所期望電路。在所示實例性系統中，該系統包括例如一撓性印刷電路板之一電路面板2302，且該電路面板包括將該等組件彼此互連之眾多導體2304(其中僅一者繪示於圖32中)。然而，此僅係實例性的；可使用任一合適結構來進行電連接。
外殼2301繪示為例如可用於一蜂巢式電話或個人數位助理之類型之一可攜式外殼，且螢幕2310曝露於該外殼之表面處。當結構2306包括例如一成像晶片之一感光元件時，亦可提供一透鏡2311或其他光學裝置以將光路由至該結構。同樣，圖32中所示之簡化系統僅係實例性的；可使用上文所述之結構來製作其他系統，包括通常被視為固定結構之系統，例如桌上型電腦、路由器及諸如此類。
本文中所揭示之通孔及通孔導體可藉由諸如以下專利申請案及專利申請公開案中更詳細揭示之過程之過程來形成：與本案同一日期提出申請且標題為「MICROELECTRONIC ELEMENTS WITH REAR CONTACTS CONNECTED WITH VIA FIRST OR VIA MIDDLE STRUCTURES」、「METHODS OF FORMING SEMICONDUCTOR ELEMENTS USING MICRO-ABRASIVE PARTICLE STREAM」、「NON-LITHOGRAPHIC FORMATION OF THREE-DIMENSIONAL CONDUCTIVE ELEMENTS」、「ACTIVE CHIP ON CARRIER OR LAMINATED CHIP HAVING MICROELECTRONIC ELEMENT EMBEDDED THEREIN」及「MICROELECTRONIC ELEMENTS WITH POST-ASSEMBLY PLANARIZATION」之共同待決、共同讓與之美國專利申請案、以及公開之第2008/0246136號美國專利申請公開案，其揭示內容以引用方式併入本文中。
儘管本文已參照具體實施例闡述本發明，但應瞭解，該等實施例僅闡釋本發明之原理及應用。因而，應瞭解，可對例示性實施例進行許多改變並可設想出其它配置，而此並不背離隨附申請專利範圍所界定之本發明之主旨及範疇。
應瞭解，本文中所列舉之各個申請專利範圍附屬項及特徵可以不同於初始申請專利範圍中所呈現之方式來加以組合。亦應瞭解，接合個別實施例所述之特徵可與所述實施例中之其他實施例共享。
10．．．微電子單元
20．．．半導體元件
21．．．後表面
22．．．前表面
23．．．主動半導體區域
24．．．介電層
25．．．介電層
30．．．第一開口
31．．．內表面
40．．．第二開口
41．．．內表面
45．．．下表面
50．．．導電墊
51．．．底表面
60．．．導電通孔
61．．．上表面
70．．．介電區域
71．．．第一孔隙
72．．．外表面
73．．．內表面
74．．．第二孔隙
80．．．導電互連件
81．．．外表面
90．．．導電觸點
91．．．底表面
92．．．頂表面
110．．．微電子單元
120．．．半導體元件
121．．．後表面
122．．．前表面
130．．．第一開口
131．．．內表面
132．．．下表面
140．．．第二開口
141．．．內表面
150．．．導電墊
151．．．底表面
160．．．導電通孔部分
170．．．介電區域
171．．．孔隙
174．．．部分
178．．．導電互連件
180．．．導電互連件部分
190．．．導電觸點
200．．．裝置晶圓
206．．．邊緣
208．．．邊緣
210．．．微電子單元
212．．．切割道
214．．．切割道
218．．．初始後表面
220．．．半導體元件
221．．．後表面
222．．．前表面
223．．．主動半導體區域
225．．．介電區域及介電層
230．．．第一開口
231．．．內表面
232．．．下表面
233．．．遮罩開口
240．．．第二開口
241．．．內表面
250．．．導電墊
251．．．底表面
260．．．導電通孔
261．．．上表面
270．．．介電區域
271a．．．孔隙
271b．．．孔隙
272．．．外表面
273a．．．內表面
273b．．．內表面
280a．．．導電互連件
280b．．．導電互連件
290．．．導電觸點
291．．．底表面
310．．．微電子單元
321．．．後表面
322．．．前表面
323．．．主動半導體區域
324．．．介電層
330．．．第一開口
340．．．第二開口
350．．．導電墊
351．．．底表面
370．．．介電區域
390．．．後表面導電觸點
410．．．微電子單元
420．．．半導體元件
422．．．前表面
423．．．主動半導體區域
424．．．介電層
430．．．第一開口
440．．．第二開口
450．．．導電元件
451．．．底表面
452．．．導電跡線
453．．．外部導電墊
478．．．導電互連件
510．．．微電子單元
511．．．蓋
512．．．間隙保持結構
513．．．內部空腔
514．．．內表面
517．．．成像區
520．．．半導體元件
522．．．前表面
523．．．主動半導體區域
610．．．微電子單元
620．．．半導體元件
622．．．前表面
630．．．第一開口
631．．．內表面
640．．．第二開口
641．．．內表面
700．．．堆疊總成
702．．．導電團塊
810．．．互連基板
820．．．半導體元件
822．．．前表面
825．．．介電層
830．．．第一開口
840．．．第二開口
850．．．導電墊
860．．．導電通孔
870．．．介電區域
871．．．孔隙
880．．．導電互連件
890．．．導電觸點
910．．．互連基板
920．．．半導體元件
921．．．後表面
922．．．前表面
930．．．第一開口
931．．．內表面
932．．．下表面
940．．．第二開口
941．．．內表面
950．．．導電墊
960．．．導電通孔部分
970．．．介電區域
971．．．孔隙
978．．．導電互連件
980．．．導電互連件部分
990．．．導電觸點
1010．．．互連基板
1025．．．介電層
1027．．．內部空間
1030．．．第一開口
1040．．．第二開口
1060．．．導電通孔
1070．．．介電區域
1071．．．孔隙
1080．．．導電互連件
1090．．．導電觸點
1110．．．互連基板
1120．．．半導體元件
1121．．．後表面
1122．．．前表面
1130．．．第一開口
1140．．．第二開口
1150．．．導電墊
1178．．．導電互連件
1190．．．導電觸點
1210．．．互連基板
1220．．．半導體元件
1230．．．第一開口
1240．．．第二開口
1310．．．互連基板
1320．．．半導體元件
1330．．．圓形第一開口
1340．．．第二開口
1410．．．互連基板
1420．．．半導體元件
1430．．．第一開口
1431．．．內表面
1440．．．第二開口
1441．．．內表面
1510．．．互連基板
1520．．．半導體元件
1522．．．後表面
1530．．．第一開口
1531．．．內表面
1540．．．第二開口
1541．．．內表面
1542．．．上表面
1610．．．微電子單元
1620．．．半導體元件
1622．．．前表面
1630．．．第一開口
1631．．．內表面
1640．．．第二開口
1641．．．內表面
1678．．．整體導電互連件
1710．．．微電子單元
1720．．．半導體元件
1722．．．前表面
1730．．．第一開口
1731．．．內表面
1740．．．第二開口
1741．．．內表面
1742．．．上表面
1778．．．導電互連件
1790．．．導電墊
1870．．．介電區域
1872．．．外表面
1878．．．導電互連件
1892．．．頂表面
2070．．．介電區域
2072．．．外表面
2078．．．導電互連件
2092．．．頂表面
2110．．．微電子單元
2122．．．前表面
2130．．．第一開口
2131．．．內表面
2140．．．第二開口
2141．．．內表面
2170．．．介電區域
2171．．．孔隙
2172．．．頂表面
2173．．．內表面
2178．．．導電互連件
2192．．．頂表面
2193．．．導電團塊
2200．．．微電子總成
2202．．．導電團塊
2204．．．導電觸點
2210．．．基板
2300．．．系統
2301．．．外殼
2302．．．電路面板
2304．．．導體
2306．．．結構
2308．．．電子組件
2310．．．電子組件、螢幕
2311．．．透鏡
圖1A及圖1B係圖解說明一根據本發明之一實施例之通孔結構之一剖面圖及一對應俯視平面圖；
圖2係一圖解說明一根據另一實施例之通孔結構之剖面圖；
圖3A及圖3B係圖解說明一根據本發明之一實施例之製造階段之一剖面圖及一對應俯視平面圖；
圖4係一圖解說明一根據本發明之一實施例之製造方法中之一階段之剖面圖；
圖5A及圖5B係圖解說明一根據本發明之一實施例之製造階段之一剖面圖及一對應俯視平面圖；
圖6係一圖解說明一根據本發明之一實施例之製造階段之平面圖；
圖7係一圖解說明一根據本發明之一替代實施例之製造階段之平面圖；
圖8A及圖8B係圖解說明一根據本發明之一實施例之製造階段之一剖面圖及一對應俯視平面圖；
圖9係一圖解說明一根據本發明之一實施例之製造方法中之一階段之剖面圖；
圖10A及圖10B係圖解說明一根據本發明之一實施例之製造階段之一剖面圖及一對應俯視平面圖；
圖11A及圖11B係圖解說明一根據本發明之一實施例之製造階段之一剖面圖及一對應俯視平面圖；
圖12A係一圖解說明一根據另一實施例之封裝晶片之剖面圖；
圖12B係一進一步圖解說明圖12A中所示之封裝晶片之平面圖；
圖13A係一圖解說明一根據另一實施例之封裝晶片之剖面圖；
圖13B係一進一步圖解說明圖13A中所示之封裝晶片之平面圖；
圖14係一圖解說明一根據另一實施例包括一蓋構件之封裝晶片之剖面圖；
圖15係一圖解說明一根據本發明之一實施例之通孔結構之剖面圖；
圖16係一圖解說明包括複數個如圖12A中所示之封裝晶片之一堆疊總成之剖面圖；
圖17係一圖解說明一根據本發明之一實施例之中介層通孔結構之剖面圖；
圖18係一圖解說明一根據一替代實施例之中介層通孔結構之剖面圖；
圖19係一圖解說明一根據另一替代實施例之中介層通孔結構之剖面圖；
圖20A係一圖解說明一根據另一實施例包括一耦合至複數個較小開口之通道形開口之通孔結構之透視圖；
圖20B係一圖解說明進一步包括導電接合墊及金屬互連元件之圖20A中所繪示之通孔結構之透視圖；
圖20C係一圖解說明圖20B中所繪示之通孔結構之一部分(沿圖20B中線20C-20C截取之區段)之局部剖面圖；
圖21係一圖解說明一根據另一實施例之中介層之一部分之透視圖；
圖22A及圖22B係圖解說明一根據另一實施例包括一單個大開口及複數個較小開口之通孔結構之一透視圖及一對應剖面圖；
圖23係一圖解說明一根據本發明之一實施例之中介層通孔結構之剖面圖；
圖24係一圖解說明一根據一替代實施例之中介層通孔結構之剖面圖；
圖25係一圖解說明一根據本發明之一實施例之通孔結構之剖面圖；
圖26係一圖解說明一根據一替代實施例之通孔結構之剖面圖；
圖27至29係圖解說明不附接至接觸墊之導電互連件之實施例之局部剖面圖；
圖30係一圖解說明一根據本發明之一實施例之通孔結構之剖面圖；
圖31係一圖解說明一根據另一實施例包括一基板之封裝晶片之剖面圖；及
圖32係一根據本發明之一個實施例之系統之示意圖。
10．．．微電子單元
20．．．半導體元件
21．．．後表面
22．．．前表面
23．．．主動半導體區域
24．．．介電層
25．．．介電層
30．．．第一開口
31．．．內表面
40．．．第二開口
41．．．內表面
45．．．下表面
50．．．導電墊
51．．．底表面
60．．．導電通孔
61．．．上表面
70．．．介電區域
71．．．第一孔隙
72．．．外表面
73．．．內表面
74．．．第二孔隙
80．．．導電互連件
81．．．外表面
90．．．導電觸點
91．．．底表面
92．．．頂表面

Claims (56)

  1. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該第一開口具有順著該後表面沿一橫向方向之一 第一寬度，且該等導電觸點中之至少一者具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。
  2. 如請求項1之微電子單元，其中該孔隙具有圓柱形狀或截頭錐形狀中之至少一者。
  3. 如請求項1之微電子單元，其中一單個主動半導體區域含有該複數個主動半導體裝置。
  4. 如請求項1之微電子單元，其中該介電區域係順應性的。
  5. 如請求項1之微電子單元，其進一步包含曝露於該導電觸點之一表面處之一導電接合材料。
  6. 如請求項5之微電子總成，其進一步包含上面具有一基板觸點之一基板，該基板觸點與該導電觸點導電連結。
  7. 如請求項5之微電子單元，其進一步包含覆蓋該介電區域並分離該接合材料之各別區之一聚合層。
  8. 如請求項1之微電子單元，其中該至少一個導電觸點具有曝露於由該後表面界定之一平面上方之一表面。
  9. 如請求項8之微電子單元，其中該介電區域之該表面延伸於由該後表面界定之一平面上方。
  10. 如請求項1之微電子單元，其中延伸於該第二開口內之一介電層內之一第二孔隙並不與該第二開口之一輪廓一致且該通孔並不與該第二開口之該輪廓一致。
  11. 如請求項1之微電子單元，其中至少一個導電觸點可在一外部負載施加至該導電觸點時相對於該半導體元件之該前表面移動。
  12. 如請求項1之微電子單元，其中該導電互連件包括覆蓋該孔隙內之一內表面的一導電層及覆蓋該孔隙內之該導電層的一介電層。
  13. 如請求項1之微電子單元，其中該孔隙係一第一孔隙，且該第二開口包括覆蓋其一內表面的一第二介電區域，該第二介電區域具有一第二孔隙，且該至少一個通孔延伸於該第二孔隙內。
  14. 如請求項13之微電子單元，其中該第一孔隙之一寬度相對於該第二孔隙在該第一孔隙與該第二孔隙交匯處之一寬度界定一階梯改變。
  15. 如請求項1之微電子單元，其中每一導電墊至少部分地覆蓋該等導電通孔中之一各別導電通孔。
  16. 如請求項1之微電子單元，其中每一導電通孔接觸該等導電墊中之一各別導電墊之該底表面。
  17. 如請求項1之微電子單元，其進一步包含附接至該半導體元件之該前表面之一蓋構件。
  18. 一種包括至少第一微電子單元及第二微電子單元之微電子總成，每一微電子單元係如請求項1中所請求，該第一微電子單元與該第二微電子單元堆疊，以使其中之該等半導體元件彼此電連接。
  19. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一 頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中複數個主動半導體區域中之每一者含有該複數個主動半導體裝置之一部分。
  20. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一 頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中複數個該等導電互連件延伸於一特定第一開口內，且複數個該等通孔延伸於與該特定第一開口交匯之各別第二開口內，且將該等導電互連件中之若干導電互連件電連接至曝露於該半導體元件前表面處之各別導電墊。
  21. 如請求項20之微電子單元，其中該第一開口具有順著該 後表面沿一第一橫向方向之一寬度，且該第一開口具有順著該後表面沿橫切於該第一橫向方向之一第二橫向方向之一長度，該長度大於該寬度。
  22. 如請求項21之微電子單元，其中該第一開口界定一通道形狀。
  23. 如請求項20之微電子單元，其中該第一開口係複數個第一開口，該等第一開口中之至少一些第一開口中之每一者具有一單個孔隙及在其中延伸之一單個導電互連件。
  24. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且 向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該導電觸點包括一薄扁平構件。
  25. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內；及 至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該第二開口在該導電墊之該底表面處具有超過該第二開口在該第一開口與該第二開口交匯處之一寬度的一寬度。
  26. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且 向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該孔隙係一第一孔隙，且該第二開口包括覆蓋其一內表面的一第二介電區域，該第二介電區域具有一第二孔隙，且該至少一個通孔延伸於該第二孔隙內；其中該第二孔隙具有圓柱形狀或截頭錐形狀中之至少一者。
  27. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸 之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該第二開口具有與該導電墊之該底表面相對的一上表面及延伸於該第二開口之該上表面與該導電墊之該底表面之間的一內表面，且該第二開口在該上表面與該內表面交匯處具有超過該第一開口在該第一開口與該第二開口交匯處之一寬度的一上部直徑。
  28. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中 之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該各別墊之該底表面之至少一部分曝露於該第二開口內，且該至少一個導電通孔經沈積以與該各別墊之該底表面接觸。
  29. 一種互連基板，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、複數個導電結構，每一導電結構具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等導電結構中之一各別導電結構之至少該底表面；一介電區域，其覆蓋該第一開口中之該半導體元件之 一表面，該介電區域具有自該介電區域之一外表面向下延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電結構且向離開該各別導電結構的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該第一開口具有順著該後表面沿一橫向方向之一第一寬度，且該等導電觸點中之至少一者具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。
  30. 如請求項29之互連基板，其中該孔隙具有圓柱形狀或截頭錐形狀中之至少一者。
  31. 如請求項29之互連基板，其進一步包含至少一個導電通孔，該至少一個導電通孔延伸於該至少一個第二開口中之一各別第二開口內且與一各別導電互連件電連接。
  32. 如請求項31之互連基板，其中該複數個導電結構中之每一者係與一各別導電通孔電連接之一導電墊。
  33. 如請求項29之微電子單元，其中該導電結構之該底表面之至少一部分曝露於該第二開口內，且該至少一個導電通孔經沈積以與該導電結構之該底表面接觸。
  34. 一種互連基板，其包含： 一半導體元件，其具有一前表面及遠離該前表面之一後表面、複數個導電結構，每一導電結構具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等導電結構中之一各別導電結構之至少該底表面；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有自該介電區域之一外表面向下延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電結構且向離開該各別導電結構的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該第二開口具有順著該前表面沿一橫向方向之一第一寬度，且該等導電結構中之至少一者具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。
  35. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置 及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電互連件，其延伸於該第一開口及該至少一個第二開口中之一各別第二開口內且與該各別墊電連接，每一導電互連件具有延伸於該至少一個第二開口中之該各別第二開口內之一導電通孔部分及延伸於該第一開口內之一導電互連件部分；一介電區域，其覆蓋該第一開口中之該半導體元件之一第一表面及該第二開口中之該半導體元件之一第二表面，該介電區域具有延伸穿過其之一孔隙，其中該孔隙之一輪廓既不與該第一開口之一輪廓一致亦不與該第二開口之一輪廓一致；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該第一開口具有順著該後表面沿一橫向方向之一第一寬度，且該等導電觸點中之至少一者具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。
  36. 如請求項35之微電子單元，其中該孔隙具有圓柱形狀或截頭錐形狀中之至少一者。
  37. 如請求項35之微電子單元，其中一單個主動半導體區域含有該複數個主動半導體裝置。
  38. 一種包括至少第一微電子單元及第二微電子單元之微電子總成，每一微電子單元係如請求項35中所請求，該第一微電子單元與該第二微電子單元堆疊，以使其中之該等半導體元件彼此電連接。
  39. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電互連件，其延伸於該第一開口及該至少一個第二開口中之一各別第二開口內且與該各別墊電連接，每一導電互連件具有延伸於該至少一個第二開口中之該各別第二開口內之一導電通孔部分及延伸於該第一開口內之一導電互連件部分；一介電區域，其覆蓋該第一開口中之該半導體元件之一第一表面及該第二開口中之該半導體元件之一第二表 面，該介電區域具有延伸穿過其之一孔隙，其中該孔隙之一輪廓既不與該第一開口之一輪廓一致亦不與該第二開口之一輪廓一致；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中複數個主動半導體區域中之每一者含有該複數個主動半導體裝置之一部分。
  40. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電互連件，其延伸於該第一開口及該至少一個第二開口中之一各別第二開口內且與該各別墊電連接，每一導電互連件具有延伸於該至少一個第二開口中之該各別第二開口內之一導電通孔部分及延伸於該第一開口內之一導電互連件部分； 一介電區域，其覆蓋該第一開口中之該半導體元件之一第一表面及該第二開口中之該半導體元件之一第二表面，該介電區域具有延伸穿過其之一孔隙，其中該孔隙之一輪廓既不與該第一開口之一輪廓一致亦不與該第二開口之一輪廓一致；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該第二開口具有順著該前表面沿一橫向方向之一第一寬度，且該等導電墊中之至少一者具有沿該橫向方向之一第二寬度，該第一寬度大於該第二寬度。
  41. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電互連件，其延伸於該第一開口及該至少一個第二開口中之一各別第二開口內且與該各別墊電連 接，每一導電互連件具有延伸於該至少一個第二開口中之該各別第二開口內之一導電通孔部分及延伸於該第一開口內之一導電互連件部分；一介電區域，其覆蓋該第一開口中之該半導體元件之一第一表面及該第二開口中之該半導體元件之一第二表面，該介電區域具有延伸穿過其之一孔隙，其中該孔隙之一輪廓既不與該第一開口之一輪廓一致亦不與該第二開口之一輪廓一致；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該導電互連件係空心的且填充有一導電團塊。
  42. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電互連件，其延伸於該第一開口及該至少 一個第二開口中之一各別第二開口內且與該各別墊電連接，每一導電互連件具有延伸於該至少一個第二開口中之該各別第二開口內之一導電通孔部分及延伸於該第一開口內之一導電互連件部分；一介電區域，其覆蓋該第一開口中之該半導體元件之一第一表面及該第二開口中之該半導體元件之一第二表面，該介電區域具有延伸穿過其之一孔隙，其中該孔隙之一輪廓既不與該第一開口之一輪廓一致亦不與該第二開口之一輪廓一致；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；其中該各別墊之該底表面之至少一部分曝露於該第二開口內，且該至少一個導電通孔經沈積以與該各別墊之該底表面接觸。
  43. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該 底部；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；及至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內並曝露於該介電區域之一外表面處以與一外部元件互連；其中該各別墊之該底表面之至少一部分曝露於該第二開口內，且該至少一個導電通孔經沈積以與該各別墊之該底表面接觸。
  44. 如請求項43之微電子單元，其中該孔隙具有圓柱形狀或截頭錐形狀中之至少一者。
  45. 如請求項43之微電子單元，其中該導電互連件界定延伸於該介電區域之該外表面上方之一頂表面。
  46. 如請求項43之微電子單元，其中該導電互連件界定凹入於該介電區域之該外表面下方之一頂表面。
  47. 如請求項43之微電子單元，其中該半導體元件在其中進一步包含複數個主動半導體裝置。
  48. 一種微電子單元，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、複數個導電墊，每一墊具有曝露於該前表面處 之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底部；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；及至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內並曝露於該介電區域之一外表面處以與一外部元件互連；其中該導電互連件界定與該介電區域之該外表面齊平或大約齊平之一頂表面。
  49. 一種製造一微電子單元之方法，其包含：提供一半導體元件，該半導體元件具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面；形成一第一開口，該第一開口自該後表面朝該前表面延伸而部分地穿過該半導體元件；透過該第一開口內之一第一介電層中之一孔移除半導 體材料以形成自該第一開口延伸至該等墊中之一各別墊之至少該底表面之至少一個第二開口；在該第二開口內形成一導電通孔；形成一介電區域，該介電區域具有延伸穿過該介電區域之一孔隙，該孔隙具有恆定直徑或沿朝該前表面之一方向漸縮且具有不與該第二開口之一輪廓一致之一輪廓；及形成一導電觸點，該導電觸點經曝露以與一外部元件互連且與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向，該觸點藉由延伸於該孔隙內之一導電互連件電連接至該導電通孔。
  50. 如請求項49之方法，其中該孔隙具有圓柱形狀或截頭錐形狀中之至少一者。
  51. 如請求項49之方法，其進一步包含形成共形塗佈該第二開口之一內表面之一第二介電層，包括在該第二開口內電化學沈積一聚合物。
  52. 如請求項49之方法，其中形成該第一開口之步驟包括：使用雷射燒蝕。
  53. 如請求項49之方法，其中形成該導電通孔之步驟包括：用一介電材料來填充該第二開口、在該第二開口內形成具有一圓柱形狀或截頭錐形狀之一第二孔隙、及在該第二孔隙內沈積一導電材料。
  54. 如請求項49之方法，其中透過一第一介電層中之一孔移 除半導體材料之步驟形成自該第一開口延伸至且曝露該等墊中之一各別墊之該底表面之至少一部分之該至少一個第二開口，且在該第二開口內形成一導電通孔之步驟包括沈積一導電材料以與該各別墊之該底表面接觸。
  55. 一種微電子系統，其包含如請求項1、29、35或43中任一項之一結構及電連接至該結構之一個或多個其他電子組件。
  56. 一種微電子系統，其包含下列中任一結構：一種微電子單元之一結構，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置以及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓 並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；或，一種互連基板之一結構，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、複數個導電結構，每一導電結構具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等導電結構中之一各別導電結構之至少該底表面；一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有自該介電區域之一外表面向下延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；至少一個導電互連件，其電連接至一各別導 電結構且向離開該各別導電結構的方向延伸於該孔隙內；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；或，一種微電子單元之一結構，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、位於該半導體元件中之複數個主動半導體裝置及複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底表面；至少一個導電互連件，其延伸於該第一開口及該至少一個第二開口中之一各別第二開口內且與該各別墊電連接，每一導電互連件具有延伸於該至少一個第二開口中之該各別第二開口內之一導電通孔部分及延伸於該第一開口內之一導電互連件部分； 一介電區域，其覆蓋該第一開口中之該半導體元件之一第一表面及該第二開口中之該半導體元件之一第二表面，該介電區域具有延伸穿過其之一孔隙，其中該孔隙之一輪廓既不與該第一開口之一輪廓一致亦不與該第二開口之一輪廓一致；及至少一個導電觸點，其經曝露以與一外部元件互連，該觸點電連接至一各別導電互連件，該至少一個觸點與該第一開口內之該半導體元件之一部分沿一垂直方向對準，該垂直方向係該前表面與該後表面之間的該半導體元件之一厚度之一方向；或，一種微電子單元之一結構，其包含：一半導體元件，其具有一前表面及遠離該前表面之一後表面、複數個導電墊，每一墊具有曝露於該前表面處之一頂表面且具有遠離該頂表面之一底表面，該半導體元件具有自該後表面朝該前表面延伸而部分地穿過該半導體元件之一第一開口及至少一個第二開口，每一第二開口自該第一開口延伸至該等墊中之一各別墊之至少該底部；至少一個導電通孔，其延伸於該至少一個第二開口中之一各別第二開口內且與該各別墊電連接； 一介電區域，其覆蓋該第一開口中之該半導體元件之一表面，該介電區域具有向離開該導電通孔的方向延伸之一孔隙，其中該孔隙之一輪廓並不與該第一開口之一輪廓一致；及至少一個導電互連件，其電連接至一各別導電通孔且向離開該各別導電通孔的方向延伸於該孔隙內並曝露於該介電區域之一外表面處以與一外部元件互連；及電連接至該結構之一個或多個其他電子組件；其進一步包含一外殼，該結構及該等其他電子組件安裝至該外殼。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11706934B2 (en) 2018-04-24 2023-07-18 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US12035543B2 (en) 2018-04-24 2024-07-09 Micron Technology, Inc. Cross-point memory array with access lines
US12087758B2 (en) 2018-04-24 2024-09-10 Micron Technology, Inc. Buried lines and related fabrication techniques

Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
KR101538648B1 (ko) 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8648468B2 (en) * 2010-07-29 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Hermetic wafer level packaging
US8440554B1 (en) * 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8742541B2 (en) 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US8486758B2 (en) 2010-12-20 2013-07-16 Tessera, Inc. Simultaneous wafer bonding and interconnect joining
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US9312240B2 (en) * 2011-01-30 2016-04-12 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices
WO2012122994A1 (en) * 2011-03-11 2012-09-20 Kreft Heinz Off-line transfer of electronic tokens between peer-devices
US8841765B2 (en) 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
US8975751B2 (en) 2011-04-22 2015-03-10 Tessera, Inc. Vias in porous substrates
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8552518B2 (en) 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
US8723049B2 (en) 2011-06-09 2014-05-13 Tessera, Inc. Low-stress TSV design using conductive particles
US8546900B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8546951B2 (en) * 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8604576B2 (en) 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US9018725B2 (en) 2011-09-02 2015-04-28 Optiz, Inc. Stepped package for image sensor and method of making same
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8432011B1 (en) 2011-12-06 2013-04-30 Optiz, Inc. Wire bond interposer package for CMOS image sensor and method of making same
US8570669B2 (en) 2012-01-23 2013-10-29 Optiz, Inc Multi-layer polymer lens and method of making same
US8946757B2 (en) * 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8692344B2 (en) 2012-03-16 2014-04-08 Optiz, Inc Back side illuminated image sensor architecture, and method of making same
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US10269863B2 (en) * 2012-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for via last through-vias
US9233511B2 (en) 2012-05-10 2016-01-12 Optiz, Inc. Method of making stamped multi-layer polymer lens
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8921759B2 (en) 2012-07-26 2014-12-30 Optiz, Inc. Integrated image sensor package with liquid crystal lens
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8846447B2 (en) 2012-08-23 2014-09-30 Invensas Corporation Thin wafer handling and known good die test method
US8759930B2 (en) 2012-09-10 2014-06-24 Optiz, Inc. Low profile image sensor package
US8963335B2 (en) 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
KR20140065282A (ko) * 2012-11-21 2014-05-29 삼성전자주식회사 Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지
US9076785B2 (en) 2012-12-11 2015-07-07 Invensas Corporation Method and structures for via substrate repair and assembly
US9219091B2 (en) 2013-03-12 2015-12-22 Optiz, Inc. Low profile sensor module and method of making same
US9190443B2 (en) 2013-03-12 2015-11-17 Optiz Inc. Low profile image sensor
US9142695B2 (en) 2013-06-03 2015-09-22 Optiz, Inc. Sensor package with exposed sensor array and method of making same
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9496247B2 (en) 2013-08-26 2016-11-15 Optiz, Inc. Integrated camera module and method of making same
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9461190B2 (en) 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
TWI525673B (zh) * 2013-10-08 2016-03-11 精材科技股份有限公司 晶圓級晶片封裝體的製造方法
US9676611B2 (en) * 2013-10-18 2017-06-13 Nxp Usa, Inc. Sensor device packages and related fabrication methods
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9496297B2 (en) 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US9667900B2 (en) 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9299572B2 (en) 2014-03-07 2016-03-29 Invensas Corporation Thermal vias disposed in a substrate without a liner layer
US9087759B1 (en) 2014-03-28 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming an image sensor device and method of forming the same
US9985063B2 (en) 2014-04-22 2018-05-29 Optiz, Inc. Imaging device with photo detectors and color filters arranged by color transmission characteristics and absorption coefficients
US9524917B2 (en) 2014-04-23 2016-12-20 Optiz, Inc. Chip level heat dissipation using silicon
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9899442B2 (en) 2014-12-11 2018-02-20 Invensas Corporation Image sensor device
KR101672620B1 (ko) 2015-01-30 2016-11-04 앰코 테크놀로지 코리아 주식회사 폴리머 기판를 이용한 반도체 패키지
US9515002B2 (en) * 2015-02-09 2016-12-06 Micron Technology, Inc. Bonding pads with thermal pathways
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10283445B2 (en) 2016-10-26 2019-05-07 Invensas Corporation Bonding of laminates with electrical interconnects
US9996725B2 (en) 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN107644837B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11652036B2 (en) * 2018-04-02 2023-05-16 Santa Clara Via-trace structures
KR102622525B1 (ko) * 2018-05-16 2024-01-08 삼성전기주식회사 안테나 구조체 및 이를 구비하는 안테나 장치
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10903142B2 (en) * 2018-07-31 2021-01-26 Intel Corporation Micro through-silicon via for transistor density scaling
US11398415B2 (en) * 2018-09-19 2022-07-26 Intel Corporation Stacked through-silicon vias for multi-device packages
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11408589B2 (en) 2019-12-05 2022-08-09 Optiz, Inc. Monolithic multi-focus light source device
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
WO2022086484A1 (en) * 2020-10-19 2022-04-28 Hewlett-Packard Development Company, L.P. Integrated circuit devices with electrical contacts on multiple surfaces
KR20220083938A (ko) 2020-12-11 2022-06-21 삼성디스플레이 주식회사 표시 장치
US11456267B2 (en) * 2020-12-16 2022-09-27 Texas Instruments Incorporated Fet construction with copper pillars or bump directly over the fet
CN113543435B (zh) * 2021-06-17 2022-10-28 云谷（固安）科技有限公司 盖板及显示装置

Family Cites Families (227)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
NL8403613A (nl) 1984-11-28 1986-06-16 Philips Nv Elektronenbundelinrichting en halfgeleiderinrichting voor een dergelijke inrichting.
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
EP0316799B1 (en) 1987-11-13 1994-07-27 Nissan Motor Co., Ltd. Semiconductor device
US5229647A (en) 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5322816A (en) 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
IL110261A0 (en) 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
GB2292015B (en) 1994-07-29 1998-07-22 Plessey Semiconductors Ltd Trimmable inductor structure
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US5703408A (en) 1995-04-10 1997-12-30 United Microelectronics Corporation Bonding pad structure and method thereof
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5686762A (en) 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
TW343210B (en) 1996-01-12 1998-10-21 Matsushita Electric Works Ltd Process for impregnating a substrate, impregnated substrate and products thereof
US5808874A (en) 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US5700735A (en) 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP3620936B2 (ja) 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
US6143396A (en) 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
US6573609B2 (en) 1997-11-25 2003-06-03 Tessera, Inc. Microelectronic component with rigid interposer
EP0926723B1 (en) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP4651815B2 (ja) 1998-01-23 2011-03-16 ローム株式会社 ダマシン配線および半導体装置
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
US5986343A (en) 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6492201B1 (en) 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP2000195896A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体装置
US6181016B1 (en) 1999-06-08 2001-01-30 Winbond Electronics Corp Bond-pad with a single anchoring structure
US6368410B1 (en) 1999-06-28 2002-04-09 General Electric Company Semiconductor processing article
US6168965B1 (en) 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
JP4139533B2 (ja) 1999-09-10 2008-08-27 大日本印刷株式会社 半導体装置とその製造方法
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
US6507113B1 (en) 1999-11-19 2003-01-14 General Electric Company Electronic interface structures and methods of fabrication
JP3626058B2 (ja) 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
US6498387B1 (en) 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6586955B2 (en) 2000-03-13 2003-07-01 Tessera, Inc. Methods and structures for electronic probing arrays
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6472247B1 (en) 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
JP3433193B2 (ja) 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
EP1207015A3 (en) 2000-11-17 2003-07-30 Keltech Engineering, Inc. Raised island abrasive, method of use and lapping apparatus
JP2002162212A (ja) 2000-11-24 2002-06-07 Foundation Of River & Basin Integrated Communications Japan 堤体ひずみ計測センサ
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
KR100869013B1 (ko) 2001-02-08 2008-11-17 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치 및 그 제조방법
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
JP2002270718A (ja) 2001-03-07 2002-09-20 Seiko Epson Corp 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002359347A (ja) 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002373957A (ja) 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003020404A (ja) 2001-07-10 2003-01-24 Hitachi Ltd 耐熱性低弾性率材およびそれを用いた装置
US20030059976A1 (en) 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP2003124393A (ja) 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US20040051173A1 (en) 2001-12-10 2004-03-18 Koh Philip Joseph High frequency interconnect system using micromachined plugs and sockets
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
JP2003282791A (ja) 2002-03-20 2003-10-03 Fujitsu Ltd 接触型センサ内蔵半導体装置及びその製造方法
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7030010B2 (en) 2002-08-29 2006-04-18 Micron Technology, Inc. Methods for creating electrophoretically insulated vias in semiconductive substrates and resulting structures
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
WO2004030102A1 (ja) 2002-09-24 2004-04-08 Hamamatsu Photonics K.K. フォトダイオードアレイ及びその製造方法
JP4440554B2 (ja) 2002-09-24 2010-03-24 浜松ホトニクス株式会社 半導体装置
JP2004128063A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TW569395B (en) 2002-10-30 2004-01-01 Intelligent Sources Dev Corp Method of forming a stacked-gate cell structure and its NAND-type flash memory array
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
JP3918935B2 (ja) 2002-12-20 2007-05-23 セイコーエプソン株式会社 半導体装置の製造方法
JP4072677B2 (ja) 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004356618A (ja) 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
SG137651A1 (en) 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
DE10319538B4 (de) 2003-04-30 2008-01-17 Qimonda Ag Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US6927156B2 (en) 2003-06-18 2005-08-09 Intel Corporation Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP5058597B2 (ja) 2003-06-20 2012-10-24 エヌエックスピー ビー ヴィ 電子デバイス、アセンブリ、電子デバイスの製造方法
JP2005026405A (ja) 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
JP4499386B2 (ja) 2003-07-29 2010-07-07 浜松ホトニクス株式会社 裏面入射型光検出素子の製造方法
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
JP2005093486A (ja) 2003-09-12 2005-04-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2005101268A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2005031863A1 (en) 2003-09-26 2005-04-07 Tessera, Inc. Structure and method of making capped chips having vertical interconnects
US7068139B2 (en) 2003-09-30 2006-06-27 Agere Systems Inc. Inductor formed in an integrated circuit
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
TWI259564B (en) 2003-10-15 2006-08-01 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
TWI234244B (en) 2003-12-26 2005-06-11 Intelligent Sources Dev Corp Paired stack-gate flash cell structure and its contactless NAND-type flash memory arrays
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
US7026175B2 (en) 2004-03-29 2006-04-11 Applied Materials, Inc. High throughput measurement of via defects in interconnects
US7368695B2 (en) 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
US20050248002A1 (en) 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP4343044B2 (ja) 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
US7750487B2 (en) 2004-08-11 2010-07-06 Intel Corporation Metal-metal bonding of compliant interconnect
US7598167B2 (en) * 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
CN100481402C (zh) 2004-09-10 2009-04-22 株式会社东芝 半导体器件和半导体器件的制造方法
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
JP4246132B2 (ja) 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
KR100676493B1 (ko) 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
US7819119B2 (en) 2004-10-08 2010-10-26 Ric Investments, Llc User interface having a pivotable coupling
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7081408B2 (en) 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
US20060278997A1 (en) 2004-12-01 2006-12-14 Tessera, Inc. Soldered assemblies and methods of making the same
JP4795677B2 (ja) 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4290158B2 (ja) 2004-12-20 2009-07-01 三洋電機株式会社 半導体装置
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
TWI244186B (en) 2005-03-02 2005-11-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
TWI264807B (en) 2005-03-02 2006-10-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
US20060264029A1 (en) 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
JP4694305B2 (ja) 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
US20070049470A1 (en) 2005-08-29 2007-03-01 Johnson Health Tech Co., Ltd. Rapid circuit training machine with dual resistance
US7772115B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
JP2007157844A (ja) 2005-12-01 2007-06-21 Sharp Corp 半導体装置、および半導体装置の製造方法
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7456479B2 (en) 2005-12-15 2008-11-25 United Microelectronics Corp. Method for fabricating a probing pad of an integrated circuit chip
JP4826248B2 (ja) 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
KR100714310B1 (ko) 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
US20080029879A1 (en) 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
JP4659660B2 (ja) 2006-03-31 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100837269B1 (ko) 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
JP2007311676A (ja) 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
JP4950559B2 (ja) 2006-05-25 2012-06-13 パナソニック株式会社 スルーホール電極の形成方法
US7605019B2 (en) 2006-07-07 2009-10-20 Qimonda Ag Semiconductor device with stacked chips and method for manufacturing thereof
KR100750741B1 (ko) 2006-09-15 2007-08-22 삼성전기주식회사 캡 웨이퍼, 이를 구비한 반도체 칩, 및 그 제조방법
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
US20080079779A1 (en) 2006-09-28 2008-04-03 Robert Lee Cornell Method for Improving Thermal Conductivity in Micro-Fluid Ejection Heads
JP2008091632A (ja) 2006-10-02 2008-04-17 Manabu Bonshihara 半導体装置の外部回路接続部の構造及びその形成方法
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
KR100830581B1 (ko) * 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
US7781781B2 (en) 2006-11-17 2010-08-24 International Business Machines Corporation CMOS imager array with recessed dielectric
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US20080136038A1 (en) 2006-12-06 2008-06-12 Sergey Savastiouk Integrated circuits with conductive features in through holes passing through other conductive features and through a semiconductor substrate
FR2911006A1 (fr) 2007-01-03 2008-07-04 St Microelectronics Sa Puce de circuit electronique integre comprenant une inductance
JP2008177249A (ja) 2007-01-16 2008-07-31 Sharp Corp 半導体集積回路のボンディングパッド、その製造方法、半導体集積回路、並びに電子機器
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
JP4380718B2 (ja) 2007-03-15 2009-12-09 ソニー株式会社 半導体装置の製造方法
KR100845006B1 (ko) 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
JP2008258258A (ja) 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
US7977155B2 (en) 2007-05-04 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level flip-chip assembly methods
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP4937842B2 (ja) 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
US7767497B2 (en) 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
US7932179B2 (en) 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
KR101538648B1 (ko) 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US7902069B2 (en) 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
WO2009023462A1 (en) 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
KR100885924B1 (ko) 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
KR100905784B1 (ko) 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
JP2009088201A (ja) 2007-09-28 2009-04-23 Nec Electronics Corp 半導体装置
JP2009129953A (ja) 2007-11-20 2009-06-11 Hitachi Ltd 半導体装置
US20090127667A1 (en) 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
KR100919860B1 (ko) 2007-11-26 2009-09-30 파워테크 테크놀로지 인코포레이티드 Ｔｓｖ를 가지는 반도체 칩 디바이스 및 그 제조방법
US7998524B2 (en) 2007-12-10 2011-08-16 Abbott Cardiovascular Systems Inc. Methods to improve adhesion of polymer coatings over stents
US7446036B1 (en) 2007-12-18 2008-11-04 International Business Machines Corporation Gap free anchored conductor and dielectric structure and method for fabrication thereof
WO2009104668A1 (ja) 2008-02-21 2009-08-27 日本電気株式会社 配線基板及び半導体装置
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US7791174B2 (en) 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
US8049310B2 (en) 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
US7842548B2 (en) 2008-04-22 2010-11-30 Taiwan Semconductor Manufacturing Co., Ltd. Fixture for P-through silicon via assembly
US20090267183A1 (en) 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
CN101582434B (zh) 2008-05-13 2011-02-02 鸿富锦精密工业（深圳）有限公司 影像感测器封装结构及其制造方法及相机模组
US7939449B2 (en) 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US20100013060A1 (en) 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
JP5183340B2 (ja) 2008-07-23 2013-04-17 日本電波工業株式会社 表面実装型の発振器およびこの発振器を搭載した電子機器
KR20100020718A (ko) 2008-08-13 2010-02-23 삼성전자주식회사 반도체 칩, 그 스택 구조 및 이들의 제조 방법
US8097525B2 (en) 2008-08-29 2012-01-17 International Business Machines Corporation Vertical through-silicon via for a semiconductor structure
KR20100045857A (ko) 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US20100117242A1 (en) 2008-11-10 2010-05-13 Miller Gary L Technique for packaging multiple integrated circuits
US7906404B2 (en) 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
US7939926B2 (en) 2008-12-12 2011-05-10 Qualcomm Incorporated Via first plus via last technique for IC interconnects
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US20100159699A1 (en) 2008-12-19 2010-06-24 Yoshimi Takahashi Sandblast etching for through semiconductor vias
TWI366890B (en) 2008-12-31 2012-06-21 Ind Tech Res Inst Method of manufacturing through-silicon-via and through-silicon-via structure
KR20100087566A (ko) 2009-01-28 2010-08-05 삼성전자주식회사 반도체 소자 패키지의 형성방법
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
US7998860B2 (en) 2009-03-12 2011-08-16 Micron Technology, Inc. Method for fabricating semiconductor components using maskless back side alignment to conductive vias
EP2406821A2 (en) 2009-03-13 2012-01-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
TWI466258B (zh) 2009-04-10 2014-12-21 Nanya Technology Corp 電性通透連接及其形成方法
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
JP5715334B2 (ja) 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US8519538B2 (en) 2010-04-28 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Laser etch via formation
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11706934B2 (en) 2018-04-24 2023-07-18 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
TWI817082B (zh) * 2018-04-24 2023-10-01 美商美光科技公司 用於製造記憶體之方法
US12035543B2 (en) 2018-04-24 2024-07-09 Micron Technology, Inc. Cross-point memory array with access lines
US12087758B2 (en) 2018-04-24 2024-09-10 Micron Technology, Inc. Buried lines and related fabrication techniques

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