CN103972151A - 连接叠层结构的导电层的中间连接件的形成方法 - Google Patents

Abstract

本发明公开了一种多阶层三维叠层装置的中间连接件(interlayer connector)的形成方法，用以形成中间连接件，该中间连接件延伸至叠层结构的W个导电层；W个导电层与介电层交错叠层；使用一组M个刻蚀掩模刻蚀叠层结构，以暴露出着陆区域(landing area)于W-1个导电层；在各个刻蚀掩模m中，m为0至M-1，采用一第一刻蚀步骤、至少一个掩模削减步骤及接续于削减步骤后的一刻蚀步骤；刻蚀掩模可以覆盖N^m+1个着陆区域，且开口刻蚀区域可以覆盖N^m个着陆区域；N等于2加上削减步骤的次数；在削减的步骤中，开口刻蚀区域的尺寸迭加着陆区域的1/N；于移除的步骤的执行期间，部分的叠层结构表面可以被遮蔽，以产生没有接触开口的虚拟区域。

Description

连接叠层结构的导电层的中间连接件的形成方法

技术领域

本发明是有关于一种高密度集成电路装置，且特别是有关于一种多阶层三维叠层装置的中间连接件的形成方法。

背景技术

于高密度存储器装置的制造技术中，集成电路上各单元面积的数据总量可以是一关键因素。因此，当存储器装置的临界尺寸接近光学光刻技术的限制时，为了达到更高储存密度及更低的单位比特成本，叠层多阶层存储单元的技术已被提出。

举例来说，于公元2006年12月11～13日IEEE国际电子元件会议中，赖先生等人所发表的「A Multi-Layer Stackable Thin-Film Transistor (TFT)NAND-Type Flash Memory」及Jung等人所发表的「Three DimensionallyStacked NAND Flash Memory Technology Using Stacking Single Crystal SiLayers on ILD and TANOS Structure for Beyond 30nm Node」已叙述薄膜晶体管技术被应用于电荷陷获存储器。

并且，IEEE J.固态电路期刊于公元2003年11月第38卷第11期，由Johnson等人所发表的「512-Mb PROM With a Three-Dimensional Array ofDiode/Anti-fuse Memory Cells」已叙述交叉点阵列技术(cross-point array)已应用于反熔丝存储器(anti-fuse memory)。同样内容也可见于第7，081，377号「Three-Dimensional Memory」的美国专利申请案。

公元2008年6月17～19日VLSI技术文摘技术论文研讨会中，Kim等人于论文集第122～123页发表的「Novel3-D Structure for Ultra-HighDensity Flash Memory with VRAT and PIPE」已叙述垂直式NAND存储单元的电荷陷获存储器技术。

在三维叠层存储器装置中，导电接点用以连接存储单元的低层元件至译码电路且穿越高层元件。中间连接件的实施随着光学光刻所需的步骤数增加。于公元2007年16月12～14日VLSI技术文摘论文研讨会中，由Tanaka等人于论文集第14～15页所发表的「Bit Cost Scalable Technologywith Punch and Plug Processfor Ultra High Density Flash Memory」已叙述一种减少光学光刻步骤数量的方法。

然而，传统三维叠层存储器装置的缺点是在每个接触层采用分离的掩模。然而，若有20层接触层，则需要20个不同的掩模。各个接触层需要创造一个掩模及一刻蚀步骤。

发明内容

一种第一实施例的方法，用以使用于一电子装置。电子装置包括一叠层结构。叠层结构包括多个导电层，这些导电层与多个介电层交错排列。导电层用以形成中间连接件，这些中间连接件延伸至各自的导电层。叠层结构的部份的导电层及介电层被移除，以于叠层结构的这些导电层形成着陆区域。着陆区域没有迭加叠层结构的导电层。W为导电层的数量。移除的步骤包括以下步骤。通过一组M个刻蚀掩模，介电层/导电层的叠层结构被刻蚀而暴露出着陆区域于W-1个导电层。刻蚀掩模具有掩模区域及间隔的开口刻蚀区域。M大于或等于2，N^M小于或等于W。N为大于或等于3的整数。该组刻蚀掩模的各个刻蚀掩模m执行以下步骤，m为0至M-1。(a)形成刻蚀掩模m于接触区域之上，刻蚀掩模具有开口刻蚀区域，开口刻蚀区域位于一些着陆区域之上。(b)于掩模m的开口刻蚀区域刻蚀Nm层导电层。(c)削减刻蚀掩模m，以增加开口刻蚀区域，而迭加额外的接触开口。(d)于已增加尺寸的开口刻蚀区域刻蚀N^m层导电层。(g)若N大于3，则重复削减步骤(c)及刻蚀步骤(d)N-3次。藉此，导电层的着陆区域透过刻蚀掩模的不同组合而被暴露出来。

第一实施例的中间连接件的形成方法可以透过以下步骤来实现。一介电填充材料可以设置于着陆区域之上，且可向下贯穿介电填充材料至着陆区域以形成开口，且开口可以填充导电材料而形成中间连接件。N可以选择为2加上各个刻蚀掩模削减的次数。各个刻蚀掩模具有一掩模宽度。开口区域宽度约等于掩模宽度除以N。在刻蚀的步骤(a)中，刻蚀掩模可能覆盖N^m+1个着陆区域，且开口刻蚀区域可能覆盖N^m个着陆区域。削减的步骤可以被实现，以使增加的开口刻蚀区域迭加额外的1/N着陆区域。装置可以包括一表面，此表面位于叠层结构之上。此方法可以更包括在移除的步骤隐藏部份的表面，以建立没有接触开口的虚拟区域。

第二实施例的方法可以透过以下步骤来实现。此方法用以使用于一集成电路装置。集成电路装置包括一叠层结构。叠层结构包括多个导电层。导电层与介电层交错叠层，以形成中间连接件。中间连接件延伸至各自的导电层。叠层结构的部份的导电层及介电层被移除，以于叠层结构的导电层形成着陆区域。着陆区域于叠层结构中没有迭加导电层。移除的步骤包括采用M个刻蚀掩模，M大于或等于2，W为导电层的总数，N^M小于或等于W。刻蚀掩模具有掩模区域及隔开的开口刻蚀区域，开口刻蚀区域对应于选择的着陆区域。在各个刻蚀掩模m中，m为0至M-1，N^m个导电层被刻蚀至多着陆区域的1/N。刻蚀掩模被削减，且N^m个导电层被刻蚀至多着陆区域的1/N。通过不同组合的刻蚀掩模，暴露出导电层的着陆区域。

第二实施例的中间连接件形成方法可以通过以下步骤实现。一第一接触开口可以于第一导电层向下延伸至着陆区域。当N＝3，在刻蚀导电层的步骤之间，各个刻蚀掩模被削减一次。当N＝4，在刻蚀导电层的步骤之间，各个刻蚀掩模被削减两次。间隔的开口刻蚀区域应迭加约1/N接触开口。削减的步骤可以建立一已增加尺寸的开口刻蚀区域，开口刻蚀区域迭加约1/N接触开口。延伸至导电层的着陆区域的中间连接件可以被形成，例如是透过填充介电填充材料于着陆区域之上，并采用图案化刻蚀工艺及导电材料设置工艺来形成中间连接件延伸贯穿介电填充材料至导电层的着陆区域。装置可以包括一表面，此表面位于叠层结构之上。于部份移除的步骤中，表面的一部分可以被遮蔽，例如是采用硬掩模层。

一实施例的一组刻蚀掩模包括以下特征。刻蚀掩模用以暴露出导电层的着陆区域。导电层与介电层交错叠层。刻蚀掩模具有掩模区域及隔开的开口刻蚀区域。M为大于或等于2的整数。N为大于或等于3的整数。在各个刻蚀掩模m中，m为0至M-1，刻蚀掩模覆盖N^m+1层导电层上的着陆区域，开口刻蚀区域覆盖N^m层导电层上的着陆区域。

为让本发明的上述内容能更明显易懂，下文特举各种实施例，并配合所附图式，作详细说明如下：

附图说明

图1A～图1D为由介电层隔开的导电层叠层结构、刻蚀其一层、削减其刻蚀掩模及削减其一层以形成图1D的结构的简单示意图。

图2A～图2D为由介电层隔开的导电层叠层结构、刻蚀其三层、削减其刻蚀掩模及削减其三层以形成图2D的结构的简单示意图。

图3A～图3D为由介电层隔开的导电层叠层结构、刻蚀其九层、削减其刻蚀掩模及削减其九层以形成图3D的结构的简单示意图。

图4绘示27层的叠层结构及位置号码0～26，叠层结构包括交错叠层的导电层及介电层，叠层结构具有一掩模延伸迭加于叠层结构，。

图5A及图5B为说明等向性刻蚀如何在三维度方向缩减刻蚀掩模的简单示意图。

图6A及图6B绘示于叠层结构及刻蚀掩模之间采用底部硬掩模的示意图，图6A绘示削减前的结构，图6B绘示削减后的结构。

图7A及图7B绘示沿着X轴对称削减刻蚀掩模的示意图。

图8绘示采用迭加的镜像设计刻蚀掩模的叠层结构。

图9绘示部份采用具有小及大虚拟区域的硬掩模来形成第5图的修正后阶梯结构的部份配置图

图10～图21绘示图8的叠层结构的制造过程的实施例。

图22绘示介电材料覆盖叠层结构的一部份的着陆区域。

图23绘示图22向下贯穿介电材料至着陆区域以形成接触开口的示意图。

图24绘示图23的接触开口被填充导电材料以形成连接着陆区域的中间连接件的示意图。

图25绘示存储器阵列结构的实施例，其通过图1～图24的观念与技术使金属层可以连接于半导体串行。

图26为集成电路存储器的方块图，集成电路存储器可以实线本发明上述各个方面。

图27绘示第一金属层及第二金属层的示意图。

【主要元件符号说明】

10、40、56：叠层结构

12.0、12.1、12.2、12.9、12.18、12.26：导电层

14.0、14.1、14.2、14.9、14.18、14.26：介电层

16.0、22.0、36.0：第一刻蚀掩模

16.1、22.1、36.1：第二刻蚀掩模

16.2、22.2、36.2：第三刻蚀掩模

18、24：掩模区域

20、26：开口刻蚀区域

25：新的开口刻蚀区域

28.0、28.1、28.2、28.3、28.6、28.8、28.9、28.18、28.26：着陆区域

32：插图

34：位置

42：未削减前的掩模

43：已削减的掩模

46：开口

44：底部硬掩模

48、50：硬掩模虚拟区域

52.0、52.1、52.3：刻蚀掩模

54：中心线

60：介电材料

62：接触开口

64：中间连接件

66：平坦表面

68：三维阶梯结构

70：阶梯状着陆区域

402、403、404、405、412、413、414、415：半导体串行

402B、403B、404B、405B、412A、413A、414A、415A：阶梯结构

409、419：SSL栅极结构

425-1 WL、425-N WL：字线

426、427：接地选择线

428：源极线

800：集成电路存储器

802：NAND存储器阵列

804：译码器

806：字线

808：行译码器

812：数据总线

814：总体位线

816：总线

818：数据线

820：其他电路

822：控制器

824：偏压装置

1310：分页缓冲器

ML1、ML2：金属层

具体实施方式

以下叙述参照具体结构实施例及方法，应理解不被限定于本发明清楚揭示实施例及方法，但其发明可以使用其他特征、元件及方法实施。说明本发明的较佳实施例并非用以限定范围，而是以权利要求范围界定其范围。所属技术领域中具有通常知识者可以了解下述说明的各种均等变化。类似元件在不同实施例中通常采用类似的参考标号。

美国公开专利US-2012-0184097-A1及US-2012-0181701-A1揭示以二元系统形成中间连接件。中间连接件延伸至叠层结构的导电层，叠层结构的导电层与介电层叠层。于二元系统中，M个刻蚀掩模可以用于产生2^M个导电层的中间连接件。就本发明而言，从以下所讨论的不同实施例中，N为大于或等于3的整数，M个刻蚀掩模可以用于产生N^M个导电层的中间连接件。因此，N等于3时，只需要3个刻蚀掩模即可形成27个导电层的中间连接件。这些可以通过刻蚀、削减刻蚀掩模及利用已削减的刻蚀掩模再次刻蚀来达成。N的选择反映出刻蚀掩模削减次数。N＝3时削减一次，N＝4时削减两次。因此，工艺有最初的刻蚀步骤、每一次削减步骤之后的刻蚀步骤。N＝3时，工艺可以视为三元系统。举例来说，于N＝4的四元系统中，采用二个削减步骤，3个掩模(M＝3)可以用以产生4³或64个导电层的中间连接件，而4个掩模(M＝4)可以用以产生4⁴或256个导电层的中间连接件。当实际情况中，工艺将会限制刻蚀掩模的削减次数。

图1A～图3D为描述本发明范例中多个基本步骤的简单图示。集成电路包括导电层12的叠层结构10，导电层12与介电层14交错叠层。具体的导电层及介电层分别被定义为导电层12.0、12.1、12.2等、及介电层14.0、14.1、14.2等。

使用一组M个刻蚀掩模来刻蚀导电层12与介电层14的叠层结构10以暴露出着陆区域28。更详细的讨论如下，m为0到M-1，以刻蚀掩模m来刻蚀的刻蚀层数为N^m。图1A绘示第一刻蚀掩模16.0的示意图，第一刻蚀掩模16.0包括掩模区域18及开口刻蚀区域20。就第一刻蚀掩模16.0而言，m＝0，故N^m等于3⁰＝1，于各刻蚀步骤使用第一刻蚀掩模刻蚀一层。图1B绘示于开口刻蚀区域20刻蚀一层导电层12.0及第一介电层14.0的结果，其停止于第二导电层12.1。图1C绘示于第1B图中削减第一刻蚀掩模16.0的结果，削减第一刻蚀掩模16.0产生第一刻蚀掩模22，第一刻蚀掩模22具有已削减的掩模区域24、新的开口刻蚀区域25及已延伸的开口刻蚀区域26，开口刻蚀区域26等于开口刻蚀区域20加上开口刻蚀区域25。图1D绘示图1C的结构在已延伸的开口刻蚀区域26刻蚀一层的结果。结果暴露出导电着陆区域28，导电着陆区域28定义为区域28.0、28.1及28.2。由于已削减刻蚀掩模22将会被移除，故区域28.0视为已暴露。

图2A～图2D绘示采用第二刻蚀掩模16.1的工艺步骤，m＝1，N^m等于3¹＝3，于各刻蚀步骤使用第二刻蚀掩模来刻蚀三层。图2B绘示于第一刻蚀步骤中刻蚀三层以暴露出导电层12.3的结果。图2C绘示削减第二刻蚀掩模16.1以产生已削减的第二刻蚀掩模22.1的结果，已削减的第二刻蚀掩模22.1具有已削减的掩模区域24、新的开口刻蚀区域25及已延伸的开口刻蚀区域20。图2D绘示刻蚀三层第2C图的结构的结果。刻蚀三层图2C的结构以产生着陆区域28.0、28.3以及28.6。

图3A～图3D绘示采用第三刻蚀掩模16.2的工艺步骤，m＝2，N^m等于3²＝9，于各刻蚀步骤使用第三刻蚀掩模刻蚀九层。图3B绘示于第一刻蚀步骤中刻蚀九层以暴露出导电层12.9的结果。图3C绘示削减第三刻蚀掩模16.2以产生已刻蚀的第三刻蚀掩模22.2的结果，已刻蚀的第三刻蚀掩模22.2具有已削减的掩模区域24、新的开口刻蚀区域25及已延伸的开口刻蚀区域20。图3D绘示刻蚀九层图3C的结构的结果。刻蚀九层图3C的结构以产生着陆区域28.0、28.1以及28.2。

图4绘示导电层12.0～12.26及介电层14.0～14.26的叠层结构10。叠层结构10的上方为一刻蚀掩模插图(legend)32，表示三个刻蚀掩模，如第一刻蚀掩模36.0、第二刻蚀掩模36.1及第三刻蚀掩模36.2。这些刻蚀掩模对应于图1的第一、第二及第三刻蚀掩模16.0～16.2。这些刻蚀掩模将被使用于如上述有关于图1A～图3D采用一个削减步骤的三元系统中。关于插图32，位置34定位位置号码0～26来表示27个不同的已暴露的着陆区域28。在插图32中，刻蚀掩模36.0～36.2以三个数字来表示。数字0表示刻蚀掩模未被移除，以至于这些区域不被刻蚀。区域0对应至图1C图的已削减的掩模区域24。区域1代表最初以光刻胶刻蚀掩模覆盖的区域，但接着如图1C中被削减，以至于这些区域(区域1)被刻蚀一次。区域1对应至图1C中的刻蚀区域25。区域2定义为最初未被光刻胶迭加的区域，使得区域2对应至图1A中的开口刻蚀区域20，以至于这些区域被刻蚀二次。于N＝3的三元系统的范例中，各个区域0、1及2可以约为区域0～2的全部结合宽度的三分之一。在N＝4的四元系统(未叙述)中，较佳的有四个区域，各区域可以约为区域0～2全部结合宽度的四分之一。

必须注意的是，图3A～图3D的叠层结构10的宽度大约是图4中对应的叠层结构10的宽度的三分之一。这样是为了帮助呈现图3A～图3D的工艺步骤。图3D中已削减的掩模区域24对应于九层部位，以数字0来定义九层部位。同样地，图1A～图1D的叠层结构10宽度实质上大于图4的对应的叠层结构10。举例来说，图1D的已削减的掩模区域24实质上大于图4的对应区域。这样是为了帮助呈现图1A～图1D的单一层刻蚀步骤。第一刻蚀掩模16.0是重复9次，以产生刻蚀掩模36.0。第二刻蚀掩模16.1是重复3次，以产生刻蚀掩模36.1。

第一刻蚀掩模16.0的各个掩模区域24、25、20分别覆盖区域0、1、2的其中之一。一般来说，各个掩模区域24、25、20覆盖N^m个位置34。因此，N＝3，对应于一个单一削减步骤。m＝0，m为一掩模号码的整数，掩模号码开始于m＝0且持续至m＝2。例如N^m＝3⁰即为一个位置34。因此，于图1A～图1D中，第一掩模16.0的各掩模区域24、25、20将覆盖一个位置34。如图4所示，第二掩模16.1的各掩模区域24、25、20覆盖N^m＝3¹个位置34，也就是三个位置34。同样地，图3A～图3D的第三刻蚀掩模16.2中，掩模区域24、25、20各覆盖N^m＝3²个位置34，也就是九个位置34。

注意三个刻蚀掩模36.0～36.2的工艺顺序可以被替换，但仍会导致相同的叠层结构。举例来说，首先可先以刻蚀掩模36.1进行处理，再以刻蚀掩模36.0进行处理，然后再以刻蚀掩模36.2进行处理。

以下讨论的图8已处理的叠层结构56也类似于图4的范例，而采用三元系统，但具有下列主要不同之处。图4的刻蚀掩模36的刻蚀区域以0、1、2的顺序重复排列。图8的刻蚀掩模52的刻蚀区域以中心线54镜像对称地向外以0、1、2、2、1、0的顺序重复排列。

削减光刻胶掩模通常是等向性(isotropic)或双向性(bidrectional)工艺。于等向性工艺中，将导致X、Y及Z方向中的光刻胶掩模减少。这种现象绘示于图5A及图5B中，图5A绘示显示未削减前的掩模42，图5B绘示已削减的掩模43。于Z方向的减少通常不是问题，因为仅表示光刻胶掩模必须够厚以残留于工艺步骤。然而，光刻胶掩模于X及Y方向中必须是合适地尺寸，使得于削减后，不想被暴露的叠层结构10的区域仍可被剩余光刻胶掩模覆盖。解决此问题的方法之一为使用底部硬掩模44，底部硬掩模44具有开口46，开口46重迭于图6A及图6B中被刻蚀的区域。底部硬掩模44使得只有需要的区域在削减步骤或其后的刻蚀步骤中被暴露。

图7A及图7B绘示对称削减的概要图。也就是说，光刻胶掩模42沿着X轴对称性削减，于光刻胶掩模的双侧暴露开口刻蚀区域20，以产生已延伸的开口刻蚀区域26。此情况绘示于图7A及图7B中，图7B的已延伸的开口刻蚀区域26相较于图7A的开口刻蚀区域26增加了尺寸。结果显示已延伸的开口刻蚀区域26位于已削减光刻胶掩模43的各侧。此类的对称性削减延伸位于双侧的开口刻蚀区域，于对称性方式中产生开口刻蚀区域的对称性镜像。

除了有关图7A及图7B的上述对称性削减外，另一方面有关于如何设置刻蚀掩模于叠层结构之上。图8绘示采用刻蚀掩模52.0、52.1、52.2产生的叠层结构56。刻蚀掩模52.0、52.1、52.2为位于中心线54各侧的镜像。然而，为了形成中心线54各侧的镜像，组成刻蚀掩模52.0的刻蚀掩模16.0是交错采用区域0、1、2及区域2、1、0的两种排列顺序。相同地，组成刻蚀掩模52.1的刻蚀掩模16.1交错采用区域0、0、0、1、1、1、2、2、2及区域2、2、2、1、1、1、0、0、0两种排列顺序。因此，如上述有关于图7A及图7B，刻蚀掩模16.0、16.1被排列设置成刻蚀掩模52.0、52.1中的镜像，使得图7A及图7B沿着X轴对称性刻蚀的情况在刻蚀及削减步骤过程中，产生于刻蚀掩模52.0及52.1，而获得已处理的叠层结构56。

有关于图7A～图8的上述镜像设计工艺可有效使用于高密度需求。图8的特别设计于各导电层12产生二个着陆区域28。若不需要二个着陆区域28，刻蚀掩模52可以只使用于中心线54的一侧。或者可以使用多组镜像刻蚀掩模52，各组镜像刻蚀掩模52各集中于各中心线54上。

图9绘示类似于图8的镜像设计的右边部分。然而，图9的设计包括硬掩模44的使用，硬掩模44具有大型及小型的硬掩模虚拟区域48、50，硬掩模虚拟区域48、50用以矫正一些图4范例中所产生的刻蚀问题。于图9的范例中，是使用对应于刻蚀掩模16.0、16.1及16.2的刻蚀掩模的镜设设计。小型虚拟区域50延伸至对应于刻蚀掩模16.0的3个位置34。大型虚拟区域48延伸至21个位置34。于一些范例中，可以仅使用小型虚拟区域50。于图9的范例中，虽然小型虚拟区域50的宽度绘示于与3个着陆区域28相同，但也可以是更多的数目或更少的数目，例如是一个。在图9的范例中，刻蚀掩模52.0、52.1及52.2于硬掩模虚拟区域48、50持续同样背对背的0、1、2重复图案。然而，在硬掩模虚拟区域没有进行刻蚀，所以于硬掩模虚拟区域48、50持续同样背对背的0、1、2重复图案并不是必须的。当图9的阶梯排列是不必要的，图8的镜面设计中没有硬掩模区域58、50之下的未使用区域是较佳的。

图10～图21绘示图8的叠层结构56的制造工艺的范例。值得注意的是，图10～图21对应于图1A～图3D。

在图10中，由中心线54向外，一系列的刻蚀掩模16.0形成于阶层0的导电层12.0之上。如上面图8所述，成对的刻蚀掩模16.0镜像从中心线54向外延伸。中心线54的每一侧依序排列的刻蚀掩模16.0的方向交错排列，使得开口刻蚀区域20或掩模区域18交错排列。图10对应于图1A。

在图11(对应于图1B)中，图10的结构于开口刻蚀区域20被刻蚀一阶层。图12(对应于图1C)中，图11的第一刻蚀掩模16.0被削减而形成第二刻蚀掩模22.0。每个被削减的第一刻蚀掩模22.0包括一已削减掩模区域24、一新的开口刻蚀区域25及一开口刻蚀区域20。区域25及20组成延伸的开口刻蚀区域26。图13(对应于图1D)中，图12的结构于开口刻蚀区域26暴露处刻蚀一层。

图14绘示图13的结构采用第二刻蚀掩模16.1。各个第二刻蚀掩模16.1包括一掩模区域18及一开口刻蚀区域20。刻蚀掩模16.1的排列方式相同于图10的刻蚀掩模16，也是在中心线54各侧镜像排列临接的掩模区域18及开口刻蚀区域20。在图15(对应于图2B)中图14的结构于开口刻蚀区域20被刻蚀三层。在图16(对应于图2C)中，图15的第二刻蚀掩模16.1被削减而形成已削减的第二刻蚀掩模22.1。各个已削减第二刻蚀掩模22.1包括一已削减掩模区域24、一新的刻蚀区域25及一开口刻蚀区域20。区域25及20组成延伸的开口刻蚀区域26。图17(对应于图2D)中，图16的叠层结构10于延伸开口刻蚀区域26暴露处刻蚀三层。

在图18绘示图17的结构采用一第三刻蚀掩模16.2。每一个第三刻蚀掩模16.2位于中心线54的各侧。各个第三刻蚀掩模包括一掩模区域18及一开口刻蚀区域20。两个第三刻蚀掩模16.2的排列方式相同于图10的刻蚀掩模16，也是在中心线54各侧镜像排列临接的掩模区域。在图19(对应于图3B)中，图18的结构于开口刻蚀区域20刻蚀9层。在图20(对应于图3C)中，图19的第三刻蚀掩模16.2被削减后形成削减后第三刻蚀掩模22.2。各个已削减第三刻蚀掩模22.2包括一已削减掩模区域24、一新的开口刻蚀区域25及一开口刻蚀区域20。区域25及20组成延伸开口刻蚀区域26。在图21(对应于图3D)中，图20的叠层结构10于延伸开口刻蚀区域的暴露处被进一步刻蚀九层。之后，图21中残留的已削减掩模区域24被移除后，获得图8的叠层结构56。

阶梯状叠层结构的着陆区域接着被介电材质所覆盖。图22绘示叠层结构40的一部分，其以介电材料60覆盖着陆区域28。介电材料60可以与介电材料14为相同材料或者为不同材料。图23绘示接触开口62，接触开口62可以由一图案化刻蚀工艺形成，以向下延伸至着陆区域28。接触开口62接着被填充导电材料，以接触着陆区域28，并形成中间连接件64。一平坦化工艺，例如是化学研磨抛光，可以用来形成三维阶梯结构68的平坦表面66。三维阶梯结构68包括图24的阶梯状着陆区域70。

形成接触开口62的类似技术与方法叙述于公元2011年3月16日申请的第13/049，303号「REDUCED NUMBER OF MASK FOR IC DEVICEWITH STACKED CONTACT LEVELS」美国专利申请案、或公元2011年5月24日申请的第13/114，931号「MULTILAYER CONNECTIONSTRUCTURE AND MAKING METHOD」美国专利申请案、或2012年4月19日申请的第3/451，411号「METHOD FOR CREATING A 3D STACKEDMULTICHIP MODULE」美国专利申请案、或公元2012年4月19日申请的第13/451，428号「INTEGRATED CIRCUIT CAPACITOR AND METHOD」美国专利申请案，本说明书是依据这些参考文献引用。此四篇申请案及本申请案具有相同的受让人。

导电层12可以是导电性半导体、硅化物(silicides)、半导体氧化物及半导体与硅化物的组合，导电性半导体包括高浓度掺杂多晶硅(采用砷(As)、磷(P)、硼(B))，硅化物包括硅化钛(TiSi)、硅化钴(CoSi)，半导体氧化物包括铟锡氧化物(InZnO)、铟镓锡氧化物(InGaZnO)。导电层12也可以是一金属、一导电化合物或铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钽(TaN)、氮化铝钽(TaAlN)及其他等数种材质的组合。中间连接件64可以是金属或其他适合的导电材料。介电层14及介电材料60可以是一氧化物、一氮化物、一氮氧化物、一硅化物或其他材料。低介电系数材料包括小于二氧化硅(silicon dioxide)的介电系数，较佳例如是SiCHOx。高介电系数(high-k)材料具有高于二氧化硅的介电系数，例如是HfO_x，HfON、AlO_x、RuO_x、TiO_x。

当介电填充物为二氧化硅化合物时，作为刻蚀停止层的底部映掩模44例如是可以由氮化硅所制成。其他可已有选择性刻蚀特性的其他介电材料也可被采用。

本发明可以被使用于集成电路装置的广泛领域，例如是三维反极栅闪存(3-D NAND Flash memory)，且可应用于具有集成电路特征的结构，例如是硅穿孔(through silicon via，TSV)结构。有时候这里指的是具有多个导电层12的叠层芯片，这些导电层12为隔离的集成电路，且具有设置于部分导电层的着陆区域。本发明也可以使用于叠层的平面型电容芯片，例如是公元2012年4月19日的第13/451，428号申请案，其中本发明的导电层12及介电层14对应于此申请案的导电层及介电层。导电层12可以是三维存储器结构的三维阵列在不同层的字线或位线的接点。导电层12可以是集成电路封装结构在各层间的接垫。导电层12可以是多芯片模块型态的封装结构的各芯片内的接点。

图25为三维反极栅存储器阵列结构的示意图。此三维反极栅存储器阵列结构可以具有上述工艺步骤的各种实施例的优点。三维反极栅存储器阵列结构具有依序高的串行选择线的金属层，这些选择线具有平行于半导体材料串行的纵像定位，这些选择线具有平行于字线的横向定位，字线有平行于半导体串行的纵向定位。半导体串行可以通过不同的读取偏压排列及时间架构来读取。多层阵列是形成于一绝缘层上，且包括多个字线425-1、、、425-n-1、425-n。字线425-1、、、425-n-1、425-n与多个脊型叠层具有保角，且作为字线WLn、WLn-1、、、WL1。这些脊型叠层包括半导体串行412、413、414、415。在同平面的半导体串行细通过三维阶梯结构相互电性连接，一简单的例子绘示于图25具有阶梯停止着陆区域70的三维阶梯结构68。

从全部结构的后面至前面由1上升至N排列的字线应用于偶数存储页。在奇数存储页中，字线从全部结构之后面至前面由N下降至1。

对应于图24阶梯着陆区域70的阶梯结构412A、413A、414A、415A停止于半导体串行，例如是半导体串行412、413、414、415。上述方法提供连接金属层ML1及ML2至半导体串行412、413、414、415的可选择性的方法。半导体串行412、413、414、415具有导电层12的着陆区域28，导电层12对应于阶梯结构412A、413A、414A、415A。如所说明的内容，这些阶梯结构412A、413A、414A、415A电性连接于不同的位线，位线用以连接译码电路，以选择阵列中的平面。这些阶梯结构412A、413A、414A、415A可以在同一时间图案化，脊型叠层被定义于此时间。

对应于图24的阶梯着陆区域70的阶梯结构402B、403B、404B、405B停止于半导体串行，例如是半导体串行402、403、404、405。如所说明的内容，这些阶梯结构402B、403B、404B、405B电性连接于不同的位线，位线用以连接译码电路，以选择阵列中的平面。这些阶梯结构402B、403B、404B、405B可以在同一时间图案化，脊型叠层被定义于此时间。

任何已经给予的半导体串行叠层连接于阶梯结构412A、413A、414A、415A或阶梯结构402B、403B、404B、405B之其一，但不是连接于两者。半导体串行叠层具有相对的位线端对源极线端定位(bit line end-to-sourceline end orientation)或源极线端对位线端定位(source line end-to-bit line endorientation)。举例来说，半导体串行的叠层412、413、414、415具有位线端对源极线端定位；半导体串行的叠层402、403、404、405具有源极线端对位线端定位。

半导体串行412、413、414、415通过阶梯结构412A、413A、414A、415A停止于一端且穿越SSL栅极结构419、接地选择线(ground select line，GSL)426、字线425-1WL至字线425-N WL、接地选择线427。半导体串行412、413、414、415通过源极线428停止于另一端。半导体串行412、413、414、415叠层并未到达阶梯结构402B、403B、404B、405B。

半导体串行的叠层402、403、404、405通过阶梯结构402B、403B、404B、405B停止于一端且穿越SSL栅极结构409、接地选择线427、字线425-N WL至425-1 WL、接地选择线426。半导体串行的叠层402、403、404、405通过源极线(被本图其他部分所遮蔽)停止于另一端。半导体串行的叠层402、403、404、405并未到达阶梯结构412A、413A、414A、415A。

一层存储器材料区隔字线425-1至425-n与半导体串行412-415及402～405。类似于字线，接地选择线426及接地选择线427与脊型叠层具有保角。

每个半导体串行的叠层通过阶梯结构停止于一端，且通过源极线停止于另一端。举例来说，半导体串行的叠层412、413、414、415通过阶梯结构412A、413A、414A、415A停止于一端，且通过源极线428停止于另一端。在图示的接近端，所有其他半导体串行的叠层通过阶梯结构402B、403B、404B、405B停止，且所有其他半导体串行的叠层通过分离的源极线停止。在图示的远程所有其他半导体串行通过阶梯结构412A、413A、414A、415A停止，且所有其他半导体串行的叠层，通过分离的源极线停止。

位线及串行选择线形成于金属层ML1、ML2及ML3。晶体管形成于阶梯结构412A、413A、414A及字线425-1。在晶体管中，半导体串行(如413)作为装置的通道区域。SSL栅极结构(如419、409)可以在相同的步骤中被图案化，字线425-1至425-n在此步骤被定义。一层硅化物426可以沿着字线、接地选择线与栅极结构429的上表面形成。存储器材料可以作为晶体管的栅极介电层。这些晶体管作为连接至译码电路的串行选择栅极，译码电路用以选择阵列的特定脊型叠层。

图27绘示第一金属层ML1及第二金属层ML2的示意图。一第一金属层ML1包括串行选择线，串行选择线的纵向平行于半导体串行。这些第一金属层ML1的串行选择线通过短穿孔连接至不同的SSL栅极结构(如409、419)。第二金属层ML2包括串行选择线，串行选择线的横向平行于字线。这些第二金属层ML2串行选择线通过短穿孔连接至不同的第一金属层的串行选择线。在结合的情况中，这些第一金属层ML1的串行选择线及第二金属层ML2的串行选择线允许一串行选择线信号选择半导体串行的特定叠层。

第一金属层ML1也包括两个源极线，源极线的横向平行于字线。源极线可以作为参考节点，使得阵列有多个参考节点。

不同的位线电性连接于阶梯结构412A、413A、414A、415A及402B、403B、404B、405B的不同阶层。位线可以作为反极栅串行的三维阵列的多个感测节点。这些位线允许一位线信号选择半导体串行的一特定水平面。

因为一特定字线允许一字线选择存储单元的特定列平面，字线信号、位线信号及串行选择线信号的三者组合选择存储单元的三维阵列的一特定存储单元。

图26为示范集成电路存储器800的方块图。集成电路存储单元800利用存储单元及具有NAND存储器阵列802的偏压电路。NAND存储器阵列802具有连接至位线或/及字线的阶梯接点，例如是第24及25图的阶梯状中间连接件64。在一些实施例中，NAND存储器阵列802可以包括排列于多NAND串行的多层存储单元。一译码器804连接于多个字线806及SSL与GSL线。字线沿着NAND存储器阵列8-2的多个列排列。SSL与GSL线用以选择阵列内的存储单元及NAND串行。译码器808连接于一组页缓冲器810，在本实施例中，例如是透过数据总线812。总体位线(global bit lines)814连接于NAND存储器阵列802的多阶层的局部位线(local bit lines)(未绘示于图26，但一般是对应于图24及图25的中间连接件64)。位置提供于总线816至行译码器808及译码器804。数据透数据线818从其他电路820(例如是包括输入/输出端口)提供至集成电路，例如是一般用途的处理器、或特殊用途的应用电路、或者是由NAND存储器阵列802提供系统整合芯片的模块组合。数据是经由数据线818提供至输入/输出端口或集成电路800的内部或外部的其他数据目的地。

例如是作为状态机器的控制器822提供信号以控制存储器800的各种元件。控制器可以采用已知的特殊用途逻辑电路来实现。在可选择的实施例中，控制器包括一般用途的处理器，这些一般用途处理器可以设置于同样的集成电路内，并执行计算机程序来控制装置的运作。在其他实施例中，特殊用途逻辑电路及一般用途处理器的组合可以用来实现控制器。

值得注意的是，由于光光刻工艺存在工艺变异，要形成固定长度的阶梯状着陆区域28是困难的。此外，中间连接件64可以在对应层设置于着陆区域28，所设置的位置不会精准地位于着陆区域的中心。不均匀的对准是由于掩模削减步骤不容易精准地控制，各个削减步骤产生一个单位的变动。四元或更高系统采用的多阶段削减步骤，将会相对于三元系统的单一削减步骤的变异程度。为了补偿维度增加而削减步骤增加，增加着陆区域的表面面积可以帮助中间连接件的配置，但会减少封装效率。

综上所述，虽然本发明已以各种实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种方法，使用于一电子装置，该电子装置包括一叠层结构，该叠层结构包括多个导电层，该多个导电层与多个介电层交错排列，该方法用以形成多个中间连接件，该多个中间连接件延伸至对应的该多个导电层的一部分，该方法包括：

移除于该叠层结构中部分的该多个导电层及该多个介电层，以形成多个着陆区域，该多个着陆区域没有迭加该叠层结构的该多个导电层，其中W为该多个导电层的数量，移除的步骤包括：

使用一组M个刻蚀掩模刻蚀该多个介电层/导电层的该叠层结构，以暴露该多个着陆区域于W-1个导电层，该多个刻蚀掩模具有多个掩模区域及间隔的多个开口刻蚀区域，M大于或等于2，N^M少于或等于W，N为大于或等于3的整数；

在该组刻蚀掩模中的各该刻蚀掩模m，其中m从0到M-1：

(a)形成该刻蚀掩模m位于一接触区域之上，该刻蚀掩模具有该多个开口刻蚀区域，该多个开口刻蚀区域位于部份该多个着陆区域之上；

(b)于该刻蚀掩模m的该多个开口刻蚀区域中刻蚀N^m个导电层；

(c)削减该刻蚀掩模m，以增加该多个开口刻蚀区域的尺寸，该多个开口刻蚀区域迭加多个额外的接触开口；

(d)于已增加尺寸的该多个开口刻蚀区域，刻蚀N^m个该多个导电层；以及

(g)若N大于3，重复N-3次削减步骤(c)及刻蚀步骤(d)；

藉此，以不同刻蚀掩模的组合暴露出该多个导电层上的该多个着陆区域。

2.根据权利要求1所述的方法，更包括：

设置一介质填充物于该多个着陆区域之上；

向下形成该多个接触开口至该多个着陆区域，该多个接触开口贯穿该介质填充物；以及

以一导电材料填充该多个接触开口，以形成该多个中间连接件。

3.根据权利要求1所述的方法，更包括选择N，N等于2加上各个刻蚀掩模的削减刻蚀掩模的步骤的次数。

4.根据权利要求1所述的方法，其中各该刻蚀掩模0具有一0掩模宽度，该0掩模宽度具有一开口刻蚀区域，该开口刻蚀区域具有一开口区域宽度，该开口区域宽度等于该0掩模宽度除以N。

5.根据权利要求1所述的方法，其中各该刻蚀掩模具有一掩模宽度，该掩模宽度具有一开口刻蚀区域，该开口刻蚀区域具有一开口区域宽度，该开口区域宽度等于该掩模宽度除以N。

6.根据权利要求1所述的方法，其中于形成该刻蚀掩模的步骤(a)中，该刻蚀掩模覆盖N^m+1个该多个着陆区域，且该开口刻蚀区域覆盖N^m个该多个着陆区域。

7.根据权利要求1所述的方法，其中于形成该刻蚀掩模的步骤(a)中，该开口刻蚀区域在N^m个该多个着陆区域之上。

8.根据权利要求1所述的方法，其中W＝27且N＝3以至于：

m＝1时；

刻蚀的步骤(b)是刻蚀1层导电层；及

刻蚀的步骤(d)是刻蚀1层导电层；

m＝2时：

刻蚀的步骤(b)是刻蚀3层导电层；及

刻蚀的步骤(d)是刻蚀3层导电层；

m＝3时：

刻蚀的步骤(b)是刻蚀9层导电层；及

刻蚀的步骤(d)是刻蚀9层导电层。

9.根据权利要求1所述的方法，其中削减的步骤使得已增大尺寸的开口刻蚀区域覆盖额外1/N个该多个着陆区域。

10.根据权利要求1所述的方法，其中该装置包括该叠层结构的一表面，且该方法更包括在移除的步骤的执行过程中，遮蔽该表面的一部份，以产生没有接触开口的多个虚拟区域。

11.一种方法，使用于一集成电路装置，该集成电路装置包括一叠层结构，该叠层结构包括多个导电层，该多个导电层与多个介电层交错叠层，该方法用以形成多个中间连接件，该多个中间连接件延伸至对应的该多个导电层的一部分，该方法包括：

移除该叠层结构的部分该多个导电层及该多个介电层，以形成该多个着陆区域于该叠层结构的该多个导电层上，该多个着陆区域没有该叠层结构的该多个导电层，其中移除的步骤包括使用一组M个刻蚀掩模，M大于或等于2，且N^M小于或等于W，该刻蚀掩模具有多个掩模区域及隔开的多个开口刻蚀区域，该多个开口刻蚀区域对应于已选择的该多个着陆区域，其中W为导电层的全部数量，在各个刻蚀掩模m中，m从0至M-1，于至多该多个着陆区域的1/N刻蚀N^m个该多个导电层，削减该刻蚀掩模m，以及于至多该多个着陆区域的1/N刻蚀N^m个该多个导电层，以至于通过不同刻蚀掩模的组合于该多个导电层上暴露出该多个着陆区域。

12.根据权利要求11所述的方法，其中N＝3时，在刻蚀该多个导电层的步骤之间，削减各该刻蚀掩模一次。

13.根据权利要求11所述的方法，其中N＝4时，在刻蚀该多个导电层的步骤之间，削减各该刻蚀掩模两次。

14.根据权利要求11所述的方法，其中已隔开的该多个开口刻蚀区域迭加1/N个该多个接触开口的宽度。

15.根据权利要求14所述的方法，其中削减的步骤用以形成已增加尺寸的该多个开口刻蚀区域，已增加尺寸系比该多个开口刻蚀区域多出1/N个该多个接触开口的宽度。

16.根据权利要求11所述的方法，更包括形成该多个中间连接件，该多个中间连接件延伸至该多个导电层的该多个着陆区域。

17.根据权利要求16所述的方法，其中形成该中间连接件的步骤包括：

填充一介电填充材料于该多个着陆区域之上；以及

以一图案化刻蚀工艺及一导电材料设置工艺，形成该中间连接件，该中间连接件延伸贯穿该介电填充材料至该多个着陆区域于该多个导电层中。

18.根据权利要求11所述的方法，其中该装置包括覆盖该叠层结构的一表面，该方法更包括于移除的步骤的执行期间，遮蔽该表面的一部分。

19.根据权利要求18所述的方法，其中遮蔽的步骤是采用一硬掩模层。

20.一组刻蚀掩模，用于暴露出多个着陆区域，该多个着陆区域位于多个导电层上，该多个导电层及多个介电层交错叠层，该组刻蚀掩模包括：

一组M个刻蚀掩模，该多个刻蚀掩模具有多个掩模区域及隔开的多个开口刻蚀区域，M为大于或等于2的整数，N为大于或等于3的整数；

在该组刻蚀掩模的各该刻蚀掩模m中，m从0到M-1，该刻蚀掩模覆盖N^m+1个该多个导电层上的该多个着陆区域，且该开口刻蚀区域覆盖N^m个该多个导电层上的该多个着陆区域。