CN102214638A - 集成电路三维存储器阵列及制造方法 - Google Patents
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Abstract
本发明公开了一种集成电路三维存储器阵列及制造方法，涉及基于导体柱阵列及多个图案化导体平面的三维存储器元件及其制造方法，多个图案化导体平面包括邻接左侧及右侧界面区的导体柱的左侧及右侧导体。左侧及右侧界面区中的存储器构件包括一个可编程构件及一个整流器。可使用二维译码来选择导体柱，且使用在第三维上的译码，结合左及右侧的选择，来选择多个平面中的左侧及右侧导体。
Description
技术领域
本发明是有关于一种高密度存储器元件，且特别是有关于一种存储器元件，其中排列存储单元的多个平面以提供三维3D阵列。
背景技术
随着集成电路中元件的关键尺寸缩小至一般存储单元技术的极限，设计者已留意用于叠层存储单元的多个平面的技术，以达到较大的储存容量及达到每位较低的成本。举例来说，Johnson等人在2003年11月的IEEE固态电路期刊第38卷第11期的“512-Mb PROM With a Three-DimensionalArray of Diode/Anti-fuse Memory Cells”，已实施用于反熔丝存储器的交点(cross-point)阵列技术。在Johnson等人描述的设计中，提供多层的字线及位线，及位于交点的存储器构件。存储器构件包括连接至字线的p+多晶硅阳极，及连接至位线的n-多晶硅阴极，阳极及阴极通过反熔丝材料分开。
在Johnson等人描述的工艺中，每一存储层存在多个关键光刻步骤。因此，需要制造元件的关键光刻步骤的数目随着实行的层的数目而倍增。关键光刻步骤是昂贵的，因此希望在制造集成电路中最小化关键光刻步骤。因而，虽然使用3D阵列达到较高密度的优势，较高的制造成本限制此技术的使用。
用于3D反熔丝存储器的技术在一起申请中的名称为“INTEGRATEDCIRCUIT 3D MEMORY CELL AND MANUFACTURING METHOD”的美国专利申请案中描述，申请案第12/430,290号于2009年4月27日申请，其揭露内容在此并入本文参考。
发明内容
有鉴于此，本发明的主要目的是希望提供具有高密度及低制造成本的包括可靠的、非常小的存储器构件的三维集成电路存储器的结构。
描述的集成电路上的存储器元件包括双存储单元单元结构的3D存储器阵列，双存储单元单元结构包括可编程电阻构件，例如反熔丝。3D阵列包括通过绝缘层互相分开的多个图案化导体层。集成电路上包括存取元件阵列，存取元件阵列经排列以提供延伸至3D阵列中的个别导体柱的存取。图案化导体层包括邻接导体柱的左侧及右侧导体。此定义导体柱与邻接左侧及右侧导体之间的左侧及右侧界面区。在左侧及右侧界面区中提供存储器构件，每一存储器构件包括可编程构件及整流器。
此处描述的元件包括耦合至存取元件阵列的列译码器电路及行译码器电路，列译码电路及行译码电路经排列以选择导体柱阵列中的个别导体柱。此外，左及右平面译码电路耦合至多个图案化导体层中的左侧及右侧导体。译码电路经排列以正向偏压选择图案化导体层中左侧及右侧界面区中选择(selected)存储单元中的整流器，而反向偏压非选择存储单元中的整流器。
在此处描述的结构中，阵列中的导体柱包括具有第一导电型的半导体材料且与对应的存取元件电性交流。此外，左侧及右侧导体包括具有第二导电型的半导体材料，使得每一存储器构件中的整流器包括p-n结。
在每一层中的左侧及右侧导体具有着陆区，着路区不会被上覆的图案化导体层中任何左侧及右侧导体所覆盖。导体线(例如，金属插塞)经通孔延伸至多个图案化导体层及接触着路区。左侧及右侧连接器例如在图案化金属化层中，在多个图案化导体层上方且接触通孔中的导体线，并提供至译码电路的连接。
亦描述一种存储器元件的制造方法。首先，通过形成多个导体材料的毯覆层及多个导体材料的毯覆层之间的绝缘材料的毯覆层以形成叠层，来形成多个图案化导体层。然后，刻蚀叠层(例如，通过在叠层中形成沟道)以定义左侧及右侧导体。在沟道的侧壁上沉积存储器材料的层，接着，以导体材料(例如，掺杂半导体)填入沟道。之后，将沟道内的导体材料图案化，以形成导体柱。继之，在柱之间填入绝缘材料。
通过在导体柱与所要平面中选择左侧或右侧导体线之间施加电压偏压以崩溃(breaks down)反熔丝材料来编程存储单元，或用其它方式来编程界面区中的可编程电阻存储器构件。整流器(通过在界面区中的p-n结建立或用其它方式建立)提供柱内不同层上存储单元之间的隔离。
可以检阅附图以理解本发明的其它方面及优点，以下为详细的描述及权利要求范围。
附图说明
图1绘示3D反熔丝存储器结构的X-Z切片的示意图，如此处所描述。
图2绘示3D反熔丝存储器结构的X-Y水平面的示意图，如此处所描述。
图3显示图1及图2的3D反熔丝存储器结构中使用的单元存储单元的双存储单元单元结构及符号。
图4为此处描述的部分3D反熔丝存储器结构的透视图。
图5至11显示用于制造此处描述的3D反熔丝存储器结构的一系列的阶段。
图12为此处描述的3D反熔丝存储器结构的一水平面的X-Y平面的布局图。
图13及图14A至14C绘示用于耦合字线水平面至译码电路的3D内连结构。
图15绘示衬底中代表性柱存取元件阵列的实行。
图16为包括反熔丝、双存储单元单元结构存储器阵列的集成电路的简化方块图。
【主要元件符号说明】
10～12：切片
20：左平面译码器
21：右平面译码器
24：柱存取元件阵列
31～32：介电绝缘体
34～36：半导体柱
40～48、70～75：双存储单元单元结构、单元结构、结构
50：符号
63～65：右侧字线导体、导体
60～62：左侧字线导体、导体
60-L：叉状字线构件、左侧导体、导体线
63-R：叉状字线构件、右侧导体、导体线
66～68：水平面
76～77：界面区
78～79：可编程材料的层、反熔丝材料的层
81～84、93、95、97、99：柱、半导体柱
92、94、96、98、100：绝缘柱
110、112：图案化导体、左侧导体、
111、155：右侧导体
150、151：延伸部分
113～121：图案化导体
125～136：可编程构件
152、153：着陆区
200：表面
201～204：接点
210：绝缘体
220：衬底
221、223、225、227：绝缘材料之间隔层
222、224、226、228：导体材料的层
229：硬掩模材料的层、层
230～233：侧壁
240～243：反熔丝材料的层
245～248：沟道
250～253：填满的沟道
250-a、250-b、250-c、251-a、251-b、251-c、252-a、252-b、252-c、253-a、253-b、253-c：导体柱
254～258：图案化导体
660-1、660-2、660-3、862-1、862-2、862-3：右侧导体、导体线、导体
661-1、661-1a、661-1b、661-2、661-2a、661-2b、661-3、661-3a、661-3b：着陆区
665～667：右侧连接器
668～670：左侧连接器
680-1、680-2、680-3：导体
685：线、内联机
700、702、714、716：宽度
701、703、715、717、752、757：长度
750、755、760、765：开口
751a、756a、761a、766a：远离长度侧壁、外侧长度侧壁
751b、756b、761b、766b：邻近长度侧壁、内侧长度侧壁
804：存取层
808：漏极接点
810：绝缘材料
812：接点
834：多晶硅字线、字线
836：漏极区
838：衬底
840：源极接点
842：源极区
844：硅化物顶盖、顶盖
846：隔离沟道
848：双晶体管结构
861-1、861-2、861-3、863-1、863-2、863-3：左侧导体
958：左/右平面译码器
960：自对准3D、双存储单元单元结构、反熔丝存储器阵列
961：列译码器
963：行译码器
965：总线
966、968：方块
967：数据总线
969：偏压排列状态机台
971：数据输入线
972：数据输出线
974：其它电路
975：集成电路线、集成电路
具体实施方式
参照图1至16，提供本发明的实施例的详细描述。
图1为3D存储器元件的示意图，显示置于3D结构的X-Z平面中的“切片(slices)”10、11、12。在绘示的示意图中，存在9个双存储单元(two-cell)单元结构40至48，每一单元结构具有两个存储单元，两个存储单元具有分开的可编程构件及左、右栅极。3D存储器元件的实施例的每一切片可包括许多双存储单元单元结构。元件包括存储单元阵列，排列存储单元阵列以使用左平面译码器20、右平面译码器21及柱存取(pillar access)元件阵列24来用于左、右译码。双存储单元单元结构的半导体柱在Z-方向栏(例如40、43、46)经由半导体柱(例如34)耦合至柱存取元件阵列24中的存取元件，例如在结构下方的集成电路衬底中实行。同样地，用于双存储单元单元结构41、44、47的柱经由半导体柱35耦合至柱存取元件阵列24中对应的存取元件。用于双存储单元单元结构42、45、48的柱经半导体柱36耦合至柱存取元件阵列24。
在所有切片10、11、12的特定水平面(level)(例如，结构40、41、42)中的双存储单元单元结构上的左侧字线导体(例如60)耦合至通过左平面译码器20选择的驱动器。同样地，在所有切片10、11、12的特定水平面(例如，结构40、41、42)中的双存储单元单元结构上的右侧字线导体(例如63)耦合至通过右平面译码器21选择的驱动器。包括单元结构43、44、45的水平面上的左侧字线导体61及右侧字线导体64分别耦合至左平面译码器20及右平面译码器21。包括单元结构46、47、48的水平面上的左侧字线导体62及右侧字线导体65分别耦合至左平面译码器20及右平面译码器21。
双存储单元单元结构40至48(对每一存储单元)包括一个可编程构件及一个整流器，如图1中指出的示意形式。以下，提供双存储单元单元结构的更多细节。
可看出，通过施加电压以正向偏压对应的柱(例如，柱34)与选择平面上左侧及右侧导体的选择的一个(例如，导体61及64的一个)之间的整流器，而反向偏压或断开在阵列中其它存储单元中的整流器，来建立用于读取个别存储单元(例如，单元结构43中的双存储单元的一个)的电流途径。
图2为3D存储器元件的示意图，显示置于3D结构的X-Y平面上的“水平面(levels)”66、67、68。绘示左平面译码器20及右平面译码器21于图示中。在图示中的每一水平面包括9个双存储单元单元结构。实施例(对每一水平面)可包括许多存储单元。水平面66中单位结构的前方列在图标中包括结构40、41及42，结构40、41及42对应图1切片中的顶部列。双存储单元单元结构70至75的剩余部分(balance)显示在水平面上单元结构的3×3、X-Y排列，然而，上述阵列可以更大得多，包括(例如)在每一平面上的1000x1000或更多的双存储单元单元。如图2所示，左字线构件60经排列以连接使用叉状字线构件60-L的列之间隔对(alternatingpairs)之间的左侧导体。同样地，右字线构件63插入(interleaved with)左字线构件60，且右字线构件63经排列以连接使用叉状字线构件63-R的列的其它间隔对之间的右侧导体。如以下所描述，左及右侧导体可以在每一平面中互相分开，且通过通孔(vias)连接上覆的(overlying)连接器(而非在图示的平面中分叉及连接在一起)
双存储单元单元结构如图3所示。图1及图2中使用的符号50代表单元结构，单元结构可通过包括左侧导体60-L、右侧导体63-R及半导体柱34的所示结构来表示。介电绝缘体31及32分开上述柱。可编程材料的层78、79置于半导体柱34的相对侧以及半导体柱34的相对侧的各别表面与对应的左侧及右侧导体(60-L或63-R)之间。因此，此单元结构提供两个存储单元，包括图标中标示的CELL 1及CELL 2，每一存储单元包括一个可编程构件及一个整流器。
用于此实例的导体线60-L及63-R包括相对高掺杂的n+多晶硅，而半导体柱34包括相对较低掺杂的p-型多晶硅。此导致在界面区形成用于存储单元的p-n结整流器。可以使用其它半导体(包括金属氧化物或其它)以形成p-n结。
其它整流器可以取代通过在柱中多晶硅与导体线之间的p-n结来实行的整流器。举例来说，可以使用基于固态电解质(例如，硅化锗或其它合适的材料)的整流器来提供整流器。见美国专利第7,382,647号由Gopalakrishnan所述的其它代表性的固态电解质材料。
施加至单元结构的偏压包括右字线电压VWL-R、左字线电压VWL-L及柱电压VB。
存储单元被形成在界面区76、77中，且包括半导体柱34(包括导体核)及反熔丝材料的层78。在天然态(native state)中，例如具有5至10纳米等级的厚度的反熔丝材料的层78(可以是二氧化硅、氮氧化硅或其它氧化硅)具有高电阻。可以使用其它反熔丝材料，例如氮化硅、氧化铝、氧化钽、氧化镁等。
在编程之后，反熔丝材料崩溃(breaks down)，使得反熔丝材料内的主动区呈现低电阻态。在一典型的实施例中，使用氧化硅反熔丝，编程脉冲可包括具有脉冲宽度约1微秒的5至7伏特脉冲，于芯片上(on-chip)控制电路(参照图16的以下描述)的控制下施加。读取脉冲可包括具有依组态而定的脉冲宽度的1至2伏特脉冲，于芯片上控制电路(参照图16的以下描述)的控制下施加。读取脉冲可以较编程脉冲短得多。
图4显示包括参照图1至3所述的存储单元阵列的部分3D结构。绘示四个图案化导体层，其中顶水平面包括在X方向延伸的图案化导体110至112，较低水平面包括图案化导体113至115，下一水平面包括图案化导体116至118，且底水平面包括图案化导体119至121。在顶水平面上的图案化导体110至112的相对侧上形成可编程构件125至130。在图案化导体115的相对侧上形成可编程构件131至132，在图案化导体118的相对侧上形成可编程构件133至134，在图案化导体121的相对侧上形成可编程构件135至136。在结构中的其它图案化导体的相对侧上也形成类似的可编程构件。结构包括半导体柱阵列，导体柱阵列包括结构后方所示的柱81至84，以及结构前方所示的柱93、95、97及99。在半导体柱的相对侧上及半导体之间形成绝缘柱。因此，在半导体柱93、95、97及99的相对侧上显示绝缘柱92、94、96、98及100。
图5至11绘示用于制造上述讨论的结构的工艺中的阶段。在图5中，集成电路衬底的表面200绘示有用以连接至3D结构的接点(contacts)阵列。接点阵列包括耦合至个别存取元件、适于连接至3D结构中半导体柱的接点(例如201至204)。可以在衬底中形成个别存取元件，且个别存取元件可包括(例如)MOS晶体管，MOS晶体管具有：耦合至在X方向上排列的字线的栅极、耦合至在Y方向上排列的源极线的源极、以及连接至接点(例如201至204)的漏极。对于特定操作，通过适当地偏压字线及源极线来选择个别存取元件。在一些实行中，存取元件可包括垂直的、环绕的栅极晶体管，其中较高的源极/漏极端点(terminal)耦合至半导体柱。在此种情形中，存取阵列包括环绕的栅极字线、及字线或位线，其中字线或位线接触垂直晶体管中较低的源极/漏极端点或作为垂直晶体管中较低的源极/漏极端点。
图6显示在制造过程中材料的多层叠层的第一阶段的侧视剖面，在衬底220的顶部形成绝缘材料(例如，二氧化硅或氮化硅)的间隔层221、223、225、227及导体材料(例如，n+多晶硅、其它掺杂半导体、金属或其它)的层222、224、226、228之后。在一代表性结构中，绝缘材料的间隔层的厚度可约为50纳米，且导体材料的间隔层的厚度可约为50纳米。可在间隔层的顶部的上方形成硬掩模材料(例如，氮化硅)的层229。
图7为层229上方的透视布局，显示使用第一光刻工艺以定义用于沟道的图案，且叠层的图案化刻蚀以形成穿过材料的多层叠层(图6所示)的沟道245至248，来曝露耦合至柱存取电路中个别存取元件的接点(例如，接点204)。可使用具有高深宽比(aspect ratio)的非等向性反应性离子刻蚀技术，以刻蚀穿过多晶硅及氧化硅或氮化硅层。沟道具有在结构的每一水平面曝露的导体材料的层上的侧壁230至233。在一代表性结构中，沟道245至248的宽度可约为70纳米。
图8显示工艺中的较后阶段，在反熔丝材料的层(240-243)沉积在接触导体材料的层的沟道(245-248)的侧壁上及上方后。在沉积反熔丝材料之后，工艺可包括沉积薄保护层(例如，反熔丝材料上的p-型多晶硅)，以及使用非等向性工艺以刻蚀产生的形成物，来从沟道245至248的底部移除反熔丝材料(240-243)，并曝露接点(例如204)。
图9显示工艺中的下一阶段，以使用于导体柱的材料(例如，p-型多晶硅)填入沟道，以在图案化导体254至258之间形成填满的沟道250至253后。在一替代性结构中，首先，可使用掺杂半导体加衬(lined)，然后，使用金属填入，以改进结构的导电性，在界面区中提供整流器。
图10显示使用第二光刻工艺以定义用于导体柱的图案的结果。使用非等向性刻蚀工艺(对于导体柱的材料有选择性)来实施填满沟道的图案化刻蚀，以定义与接点(包括未绘示的接点204)接触的导体柱(250-a、250-b、250-c、251-a、251-b、251-c、252-a、252-b、252-c、253-a、253-b、253-c)、以耦接下伏的(underlying)个别存取元件、及以产生导体柱之间的垂直开口。然后，填入介电绝缘材料(例如，二氧化硅)于柱之间，以形成柱之间的绝缘体圆柱(columns)(例如，绝缘体210)。
图11绘示在多个平面中制造至左侧及右侧导体线的接点的组态的上视图。在每一层中左侧导体861-1、861-2、861-3与863-1、863-2、863-3以及右侧导体660-1、660-2、660-3与862-1、862-2、862-3具有着陆区(landing areas)(以“L”或“R”标示)，着陆区被排列为阶梯(stair-step)图案(或其它图案)，使得每一水平面的着陆区不会被上覆的图案化导体层中的左侧及右侧导体所覆盖。接点插塞或其它导体线(未绘示)延伸穿过多个导体层并接触着陆区。上覆的图案化连接层包括在多个图案化导体层上方以及与接触左及右侧导的着陆区的导体线接触的左侧连接器668、669、670及右侧连接器665、666、667。左侧及右侧连接器路由(routed)至左及右平面译码电路(未绘示)。
图12显示在一替代性实施例中一水平面的布局，显示从图4的顶水平面的左侧及右侧导体110至112及额外右侧导体155，其具有用以连接左侧及右侧导体(110、111、112及155)至左及右平面译码器的延伸部分150、151。当适当时，使用在图4的参考号码可以在图12中重复。可看出，左侧导体110、112耦合至延伸部分151，延伸部分151适于连接至着陆区153上的接点插塞，藉此可以制造至集成电路衬底上的译码器电路的连接。同样地，右侧导体155、111耦合至延伸部分150，延伸部分150适于连接至着陆区152上的接点插塞，藉此可以制造至集成电路衬底上的译码器电路的连接。
图13为取出图11的导体线660-1、660-2及660-3的内连结构的剖面图，其中导体680-1、680-2、680-3经通孔(vias)延伸至在各别水平面中右侧导体660-1至660-3上的着陆区。在绘示的实例中，显示导体线660-1至660--3的三个水平面。在此实例中，使用导体680-1、680-2、680-3以耦合水平面至布线层(例如，用以连接译码或偏压电路的图案化金属化层)中的内联机(例如，线685)。
着陆区为用于接触导体680-1、680-2、680-3的图案化导体660-1至660-3的一部分。着陆区的尺寸够大以提供空间给导体680-1、680-2、680-3，来适当地耦合各种水平面上的导体660-1至660-3至上覆的内联机(例如，685)，以及处理利如对准公差(alignment tolerances)的问题。
因此，着陆区的尺寸依一些因素(包括使用的导体的尺寸及数目)而定，且将随着实施例而改变。
为了描述的目的，图案化导体660-1至660-3在此处延伸的方向称为“长度(longitudinal)”方向。“宽度(transverse)”方向垂直于长度方向，且进与出图13绘示的剖面。长度方向及宽度方向的两者被视为“侧面(lateral)”方向，意指在各种水平面上导体660-1至660-3的平面图的二维面积中的方向。结构或特征的“长度”为其在长度方向上的长度，且其“宽度”为其在宽度方向上的宽度。
在多个水平面中的最低水平面为导体线660-1。导体线660-1包括着陆区661-1。导体线660-2包括着陆区661-2。导体线660-3包括着陆区661-3。
在图13中，右侧导体线660-1包括在右边的着陆区661-1。左侧导体线(例如，图11的线861-1)包括在左边的着陆区。在一些替代性实施例中，可以定义额外着陆区，例如，在导体线的相对边上的着陆区。制造上述结构描述如下：可使用第一掩模来定义左侧及右侧导体上方的长度开口，及使用第二掩模来定义穿过所有上覆的层的着陆区上方至最低层的开口，刻蚀开口，然后削减掩模以定义下一开口，刻蚀开口，削减掩模等，直到形成至所有层的开口，且制造阶梯组态的着陆区为止，着陆区对准在导体在线，且不会被任何上覆层上的导体线所覆盖。制造此结构的工艺的更详细描述在一起申请中的名称为“3D INTEGRATED C1RCIL1T LAYERINTERCONNECT”的美国专利申请案中描述，申请案第12/579,192号于2009年10月14日申请，其揭露内容在此并入本文参考。
图14A为包括着陆区661-la、661-lb的部分导体线660-1的平面图，导体线的每一末端具有着陆区661-la、661-lb之一，使得可在相同工艺中形成所有左侧及右侧导体。为了达到图标中清楚的目的，夸大图示中导体线660-1的宽度。如图14A所示，着陆区661-la在宽度方向上具有宽度700，且在长度方向上具有长度701。着陆区661-lb在宽度方向上具有宽度702，且在长度方向上具有长度703。在图14A的实施例中，着陆区661-la、661-lb的每一者具有长方形剖面。在实施例中，着陆区661-la、661-1b的每一者可具有圆形、椭圆形、正方形、长方形或有点不规则形状的剖面。
由于导体线660-1在最低水平面中，在通孔中的垂直导体(如，导体680-1、680-2、680-3)不需要穿过导体线660-1到达下伏的水平面。因此，在此实施中，导体线660-1不具有开口。
图14B为导体线660-2的平面图。如图13所示，导体线660-2上覆导体线660-1。导体线660-2包括开口750，开口750上覆导体线660-1上的着陆区661-la。开口750具有远离(distal)长度侧壁751a及邻近(proximal)长度侧壁751b，以定义开口750的长度752。开口750的长度752至少跟下伏的着陆区661-la的长度701一样，使得用于着陆区661-1a的导体680-1可穿过导体线660-2。
导体线660-2也包括开口755，开口755上覆着陆区661-lb。开口755具有远离及邻近长度侧壁756a、756b，以定义开口755的长度757。开口755的长度757至少跟下伏的着陆区661-1b的长度703一样，使得用于着陆区661-1b的导体680-1可穿过导体线660-2。
导体线660-2也包括分别邻接开口750、755的第一及第二着陆区661-2a、661-2b。第一及第二着陆区661-2a、661-2b为用于接触垂直导体的导体线660-2的一部分。
图14C为包括第一、第二着陆区661-3a、661-3b及内连结构内的开口760、765的部分导体线660-3的平面图。如图14C所示，导体线660-3包括开口760，开口760经排列以上覆导体线660-1上的着陆区661-1a及导体线660-2上的着陆区661-2a。开口760具有远离及邻近长度侧壁761a、761b，以定义开口760的长度762。开口760的长度762至少跟下伏的着陆区661-la及661-2a的长度701及705一样，使得用于着陆区661-la及661-2a的导体680-1及680-2可穿过导体线660-3。
开口760的远离长度侧壁761a与下伏的开口750的远离长度侧壁751a垂直对准。如上所述，可使用单一刻蚀掩模中的开口且形成在单一刻蚀掩模中的开口上的额外掩模来形成开口，且刻蚀额外掩模的工艺不需要关键对准步骤，导致形成沿单一刻蚀掩模周围的具有远离长度侧壁(761a、751a等)的开口，这些远离长度侧壁(761a、751a等)为垂直对准。
导体线660-3也包括开口765，开口765上覆导体线660-1上的着陆区661-1b及导体线660-2上的着陆区661-2b。开口765具有外侧及内侧长度侧壁766a、766b，以定义开口765的长度767。开口765的外侧长度侧壁766a与下伏的开口755的外侧长度侧壁756a垂直对准。
开口765的长度767至少跟下伏的着陆区及开口的长度总和一样，使得用于着陆区的导体680-1及680-2可穿过导体线660-3。
导体线660-3也包括分别邻接开口760、765的第一及第二着陆区661-3a、661-3b。第一及第二着陆区661-3a、661-3b为用于接触导体680-3的导体线660-3的一部分。如图14C所示，着陆区661-3a邻接开口760且具有在宽度方向上的宽度714及在长度方向上的长度715。着陆区661-3b邻接开口765且具有在宽度方向上的宽度716及在长度方向上的长度717。
在图示的实施例中，各种导体线660-1至660-3中的开口在宽度方向上具有实质上相同的宽度。或者，开口的宽度可以延长度方向改变，例如以类似阶梯(step-like)的方式，以适于具有不同宽度的着陆区。
在图13的剖面中，内连结构内的开口导致在两边上具有类似楼梯(staircase-like)的水平面。也就是说，在每一水平面中的两个开口以垂直长度及宽度方向两者的轴呈对称的，且在每一水平面中的两个着陆区以上述轴呈对称的。在此处所使用的，术语“对称的”意指适于使用单一刻蚀掩模中的开口及多个刻蚀工艺(在开口的尺寸中可产生变异)形成开口中的制造公差。
在替代性实施例中，其中每一水平面包括单一开口及单一着陆区，水平面仅在一侧上具有类似楼梯的图案。
图15显示一实例，实行于适于用作图1显示的柱存取元件阵列的存取元件阵列。如图15所示，在包括绝缘材料810的衬底中实行存取层804，存取层804具有上表面且接点(例如，接点812)阵列曝露于其上。在漏极接点808的上表面提供用于个别柱的接点，漏极接点808耦合至存取层中MOS晶体管的漏极端点。存取层804包括具有源极区842与漏极区836在其中的半导体主体。在栅介电层上及源极区842与漏极区836之间提供多晶硅字线834。在所示的实施例中，邻接的MOS晶体管共享源极区842，制造双晶体管结构848。在字线834之间定位源极接点840，且源极接点840接触衬底838内的源极区842。源极接点840可连接至金属层中的位线(未绘示)，位线垂直字线且在漏极接点808的圆柱之间。硅化物顶盖844覆盖字线834。介电层845覆盖字线834及顶盖844。隔离沟道846从相邻的双晶体管结构分开双晶体管结构848。在此实例中，晶体管用作存取元件。个别柱可以耦合至接点812，且通过控制源极接点840及字线834的偏压可以个别地选择个别柱。当然可使用其它结构来实行存取元件阵列，包括(例如)垂直MOS元件阵列。
图16为根据本发明一实施例的集成电路的简化方块图。集成电路线975包括半导体衬底上的3D双存储单元单元结构、反熔丝存储器阵列960，实行如此处所描述。供应总线(bus)965上的地址至行译码器963、列译码器961及左/右平面译码器958。用于个别柱的存取元件阵列下伏阵列960，且耦合至列译码器961及行译码器963，如图1所示的用于阵列的实施例。在方块966中的感测放大器(sense amplifiers)及入数据(data--in)结构经数据总线967耦合至本实例中的阵列。从集成电路975上的输入/输出端口经由入数据线971提供数据，或从集成电路975之内或之外的数据源提供数据至方块966的数据输入结构。在说明的实施例中，在集成电路上包括其它电路974，例如通用处理器或特定目的应用电路、或模块合并(提供由存储单元阵列支持的系统单芯片(system-on-a-chip)功能)。从方块966的感应放大器经出数据(data-out)线972提供数据至集成电路975上的输入/输出端，或者至集成电路975之内或之外的其它数据终点。
此实例实行的控制器使用偏压排列状态机台969来控制偏压排列供给电压(在方块968中经电压供应或供给而产生及提供)的应用，例如读取及编程电压。控制器可以使用本领域已知的特定目的逻辑电路。在替代性实施例中，控制器包括通用处理器，其可以使用在相同的集成电路上，执行计算机编程以控制元件的操作。在又一些实施例中，控制器可以是特定目的逻辑电路和通用处理器的合并使用。
三维叠层对半导体存储器而言是减少每位的成本的有效方法，特别是，对一给定平面，当达到存储器构件的尺寸的物理极限时。处理3D阵列的先前技术需要多个关键光刻步骤来制作每一叠层层中最小的特征尺寸构件。此外，用于存储器阵列的驱动器晶体管由于平面的数目而以数目倍增。
此处描述的技术包括高密度3D阵列，其中仅需要一个光刻步骤来图案化所有的层。存储器通孔及层内连通孔的图案化步骤互相共享。此外，层可以共享字线及位线译码器来减小先前技术的多水平面结构的面积的不利结果。再者，描述用于反熔丝或其它可编程电阻存储器的独特的双存储单元单元结构，其中在存储器柱的两侧的每一者上提供数据点。使用存取元件阵列来选择个别存储器柱。使用左及右字线来选择在选择平面上的个别存储单元。
当通过参照以上详述的较佳实施例及实例来揭露本发明，应了解这些实例是用以说明，而非以限制的观点。对本领域技术人员而言，深知修改及合并将轻易地发生，修改及合并将在本发明的精神及随附权利要求的范围内。
Claims (16)
1.一种存储器元件，其特征在于，包括：
存取元件阵列；
多个图案化导体层，互相分开且通过绝缘层与所述存取元件阵列分开，所述多个图案化导体层包括左侧及右侧导体；
导体柱阵列，延伸穿过所述多个图案化导体层，所述阵列中的所述导体柱接触所述存取元件阵列中对应的存取元件，且定义所述导电柱与邻接所述多个图案化导体层中对应的图案化导体层中左侧及右侧导体之间的左侧及右侧界面区；以及
存储器构件，在所述左侧及右侧的界面区中，每一所述存储器构件包括可编程构件。
2.根据权利要求1所述的存储器元件，其特征在于，包括：
列译码电路及行译码电路，耦合至所述存取元件阵列，所述列译码电路及行译码电路经排列以选择所述导体柱阵列中的导体柱；以及
左及右平面译码电路，耦合至所述多个图案化导体层中的所述左侧及右侧导体，所述左及右平面译码电路经排列以正向偏压选择图案化导体层中左侧或右侧界面区中选择存储单元中的整流器，而反向偏压非选择存储单元中的整流器。
3.根据权利要求1所述的存储器元件，其特征在于，所述导体柱阵列中的导体柱包括：
导体，与对应的存取元件电性交流；以及
存储器材料的层，在所述导体及所述多个图案化导体层之间，其中每一所述存储器构件中的所述可编程构件包括在所述界面区的所述存储器材料的层中的主动区。
4.根据权利要求1所述的存储器元件，其特征在于，所述存取元件阵列中的存取元件包括：
晶体管，具有栅极、第一端点及第二端点；以及
所述阵列，包括耦合至所述第一端点的位线、耦合至所述栅极的字线，且其中所述第二端点耦合至所述导体柱阵列中对应的导体柱。
5.根据权利要求1所述的存储器元件，其特征在于，所述存取元件阵列中的存取元件包括：
垂直晶体管，具有耦合至所述导体柱阵列中对应的导体柱的第一源极/漏极端点；以及
所述阵列，包括耦合至所述垂直晶体管的所述第一源极/漏极端点的源极线或位线，以及提供环绕的栅极结构的字线。
6.根据权利要求1所述的存储器元件，其特征在于，所述导体柱阵列中的导体柱包括：
具有第一导电型的半导体材料；以及
所述多个图案化导体层中的所述左侧及右侧导体包括具有第二导电型的掺杂半导体材料，使得每一所述存储器构件中的整流器包括p-n结。
7.根据权利要求1所述的存储器元件，其特征在于，所述多个图案化导体层中的所述左侧及右侧导体经组态以接触对应的左侧及右侧平面译码电路。
8.根据权利要求1所述的存储器元件，其特征在于，所述存取元件阵列在所述多个图案化导体层的下方。
9.根据权利要求1所述的存储器元件，其特征在于，每一层中的所述左侧及右侧导体具有着路区，所述着路区不会被上覆的图案化导体层中任何所述左侧及右侧导体所覆盖；以及包括延伸穿过所述多个图案化导体层及接触所述着路区的导体线；以及左侧及右侧连接器在所述多个图案化导体层上方且接触所述导体线；以及
左及右平面译码电路耦合至所述左侧及右侧连接器。
10.一种存储器元件的制造方法，其特征在于，包括：
形成存取元件阵列；
形成多个图案化导体层，所述多个图案化导体层互相分开且通过绝缘层与所述存取元件阵列分开，所述多个图案化导体层包括左侧及右侧导体；
形成延伸穿过所述多个图案化导体层的导体柱阵列，所述阵列中的所述导体柱接触所述存取元件阵列中对应的存取元件，且定义所述导电柱与邻接所述多个图案化导体层中对应的图案化导体层中左侧及右侧导体之间的左侧及右侧界面区；以及
在所述左侧及右侧的界面区中形成存储器构件，每一所述存储器构件包括可编程构件。
11.根据权利要求10所述的存储器元件的制造方法，其特征在于，形成所述多个图案化导体层的步骤包括：
形成多个导体材料的毯覆层；
在所述多个导体材料的毯覆层之间形成绝缘材料的毯覆层，以形成叠层；以及
刻蚀包括所述多个导体材料的毯覆层的叠层，以定义所述左侧及右侧导体。
12.根据权利要求11所述的存储器元件的制造方法，其特征在于，刻蚀所述叠层的步骤包括刻蚀沟道以穿过所述多个图案化导体层，且形成所述导体柱阵列的步骤包括：
在所述沟道的侧壁上沉积存储器材料；
在所述侧壁上所述存储器材料上方以电极材料填入所述沟道；以及
将所述沟道内的所述电极材料图案化，以形成所述导体柱阵列。
13.根据权利要求12所述的存储器元件的制造方法，其特征在于，所述电极材料包括掺杂半导体，且所述多个图案化导体层包括具有相反导电型的掺杂半导体材料，以定义所述界面区中的p-n结。
14.根据权利要求10所述的存储器元件的制造方法，其特征在于，所述可编程构件包括反熔丝。
15.根据权利要求10所述的存储器元件的制造方法，其特征在于，包括：
将所述多个图案化导体层图案化，使得每一层中的所述左侧及右侧导体具有着陆区，所述着路区不会被上覆的图案化导体层中任何所述左侧及右侧导体所覆盖；
形成曝露所述着路区的通孔；
在所述通孔中形成导体线；以及
形成连接器，所述连接器在所述多个图案化导体层的上方且接触所述通孔中的所述导体线，所述连接器适于连接译码电路。
16.一种存储器元件，其特征在于，包括：
存取元件阵列；
导体插塞，垂直及电性耦合至所述存取元件阵列；
第一及第二导体线，与所述导体插塞交叉且在所述存取元件阵列的上方；
第一存储器构件，在所述第一导体线及所述导体插塞之间；以及
第二存储器构件，在所述第二导体线及所述导体插塞之间，其中第一存储单元在第二存储单元的上方。
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