JP2017073560A - プロセス均一性及び熱消散を改善するダミーtsv(スルーシリコンビア) - Google Patents
プロセス均一性及び熱消散を改善するダミーtsv(スルーシリコンビア) Download PDFInfo
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Abstract
【解決手段】各々が能動回路領域を含むチップの積層体において、多重チップ積層体内の複数のスルーシリコンビア(TSV)開口をパターニングし、エッチングし、そして熱的伝導性材料で充填することによって、多重チップ積層体からの熱を熱的に伝導させるための複数のTSV構造340〜342、350、351、360、361、370〜373が形成され、複数のTSV開口は、いずれの能動回路領域A1、A2〜ANをも貫通せずに多重チップ積層体の実質的に全体を通って延びる第1の大きなTSV開口と、能動回路領域まで下に延びるが通過はしない第2の小さい開口と、を含む。
【選択図】図3
Description
Claims (20)
- 多重チップ積層体を組み立てる際の使用のための少なくとも第1の集積回路を形成する方法であって、
第1のウエハに形成された少なくとも第1の集積回路内に第1の複数のスルーシリコンビア開口をパターニングし及びエッチングすることと、
前記第1の複数のスルーシリコンビア開口内に1つ以上の伝導性層を形成して、熱を熱的に伝導させるために前記第1の集積回路内に第1の複数のスルーシリコンビア構造を形成することと、を備え、
前記第1の複数のスルーシリコンビア開口は、
前記第1の集積回路内に形成されるいずれの能動回路領域をも貫通せずに第1の側から前記第1の集積回路の全体を通って第2の側に延びる少なくとも第1のスルーシリコンビア開口と、
前記第1の集積回路内に形成されるいずれの能動回路領域まで前記第1の側から下に向かって延びるが通過はしない少なくとも第2のスルーシリコンビア開口と、を有しており、
第2のウエハに形成された第2の複数のスルーシリコンビア構造が前記第1の複数のスルーシリコンビア構造に位置合わせされて接触するように、前記第2のウエハを前記第2の側に接合することを更に備える方法。 - 第3のウエハ内に形成される第3の複数のスルーシリコンビア構造が前記第1のウエハ内の前記第1の複数のスルーシリコンビア構造に位置合わせされて接触するように、前記第1の側を第3のウエハに接合することを更に備える請求項1の方法。
- 前記第1の複数のスルーシリコンビア開口をパターニングし及びエッチングすることは、前記第1の集積回路の上に形成される少なくとも第1の誘電体層内に前記第1の複数のスルーシリコンビア開口をパターニングし及びエッチングすることを備える請求項1の方法。
- 前記第1の複数のスルーシリコンビア開口をパターニングし及びエッチングすることは、
前記第1の集積回路の上にフォトレジスト層を堆積させることと、
前記フォトレジスト層をパターニング及びエッチングして、前記第2のスルーシリコンビア開口のための第2のパターン開口よりも大きい前記第1のスルーシリコンビア開口のための第1のパターン開口を備える前記第1の集積回路のためのエッチングマスクを形成することと、
前記エッチングマスクを用いて前記第1の集積回路を選択的にエッチングして、いずれの能動回路領域をも貫通せずに前記第1の集積回路を通って前記第1のスルーシリコンビア開口を延ばすと共に、前記第1の集積回路内に形成される任意の能動回路領域まで下に向かうが通過はしないで前記第2のスルーシリコンビア開口を延ばすことと、を更に備える請求項1の方法。 - 別のウエハ内の少なくとも第2の集積回路内に第2の複数のスルーシリコンビア開口をパターニングし及びエッチングすることと、
前記第2の複数のスルーシリコンビア開口内に1つ以上の伝導性層を形成して前記第1の複数のスルーシリコンビア構造との位置合わせのために位置させられる第2の複数のスルーシリコンビア構造を形成することと、
前記第1の集積回路及び前記第1の複数のスルーシリコンビア構造が内部に形成される第1のウエハに前記別のウエハを、前記別のウエハ内に形成される前記第2の複数のスルーシリコンビア構造が前記第1のウエハ内の前記第1の複数のスルーシリコンビア構造に位置合わせされて接触して熱を熱的に伝導させるように接合することと、を更に備え、
前記第2の複数のスルーシリコンビア開口は、
前記第2の集積回路内に形成されるいずれの能動回路領域をも貫通せずに前記第2の集積回路の全体を通って延びる少なくとも第3のスルーシリコンビア開口と、
前記第2の集積回路内に形成される能動回路領域まで下に向かって延びるが通過はしない少なくとも第4のスルーシリコンビア開口と、を備える請求項1の方法。 - 前記第1の複数のスルーシリコンビア開口をパターニングし及びエッチングすることは、前記第1の集積回路にわたり実質的に均一に分布するように前記第1の複数のスルーシリコンビア開口をパターニングし及びエッチングすることを備える請求項1の方法。
- 1つ以上の伝導性層を形成することは前記第1の複数のスルーシリコンビア開口内に銅を電気メッキすることを備える請求項1の方法。
- 前記第1の複数のスルーシリコンビア構造と熱的に接触するヒートシンクを形成することを更に備える請求項1の方法。
- 1つ以上の伝導性層を形成することは、前記第1の複数のスルーシリコンビア開口内に1つ以上の伝導性層を堆積させて、1つ以上の能動回路領域のいずれをも貫通せずに前記第1の集積回路の全体を通って延びる少なくとも第1の熱的伝導性スルーシリコンビア構造と、前記第1の集積回路内で前記1つ以上の能動回路領域の1つに向かって前記第1の集積回路を部分的に通って延びる第2の熱的伝導性スルーシリコンビア構造と、を形成することを備える請求項1の方法。
- 複数のデバイス層を有する集積回路を作製する方法であって、
複数のチップ区域を備える第1のウエハ基板を提供することと、
前記複数のチップ区域の各々内に第1の伝導性スルーシリコンビア構造を形成することと、
前記複数のチップ区域の各々内に第2の伝導性スルーシリコンビア構造を形成することと、を備え、
各チップ区域は前記第1のウエハ基板の第1の側に形成される1つ以上の能動回路領域を備え、前記第1の伝導性スルーシリコンビア構造は、前記1つ以上の能動回路領域のいずれをも貫通せずに前記第1のウエハ基板の第1の側から前記第1のウエハ基板を通って前記第1のウエハ基板の第2の側に延びており、前記第2の伝導性スルーシリコンビア構造は、前記第1のウエハ基板内のいずれの能動回路領域をも貫通せずに前記第2の側から前記第1のウエハ基板を部分的に通って前記第1の側に向かって延びるが、前記第1の側に達しておらず、
第2のウエハ基板を前記第1の側に接合すること、を更に備える方法。 - 前記第1のウエハ基板を提供することはシリコンウエハ基板層を提供することを備える請求項10の方法。
- 第1及び第2の伝導性スルーシリコンビア構造を形成することは、
第1のスルーシリコンビア開口が前記第2の側から前記第1のウエハ基板を通って前記第1の側に延び、且つ、第2のスルーシリコンビア開口が、前記第1のウエハ基板内で前記1つ以上の能動回路領域に達することなく、前記第2の側から前記第1のウエハ基板を部分的に通って前記第1の側に向かうが前記第1の側に達することなく延びるように、前記第1のウエハ基板の第2の側の前記複数のチップ区域の各々内に前記第1及び第2のスルーシリコンビア開口を選択的にエッチングすることと、
前記複数のチップ区域の各々内の前記第1及び第2のスルーシリコンビア開口内に1つ以上の伝導性層を形成して前記第1及び第2の伝導性スルーシリコンビア構造を形成することと、を備える請求項10の方法。 - 第1及び第2のスルーシリコンビア開口を選択的にエッチングすることは、
前記第1のウエハ基板の前記第2の側の上にフォトレジスト層を堆積させることと、
前記フォトレジスト層をパターニング及びエッチングして、前記第2のスルーシリコンビア開口のための第2のパターン開口よりも大きい前記第1のスルーシリコンビア開口のための第1のパターン開口を備えるエッチングマスクを形成することと、
前記エッチングマスクを用いて前記第1のウエハ基板を異方性エッチングして、いずれの能動回路領域をも貫通せずに前記第1のウエハ基板を通って前記第1のスルーシリコンビア開口を延ばすと共に、前記1つ以上の能動回路領域のいずれをも通って延びることなしに前記第1のウエハ基板を部分的に通って前記第2のスルーシリコンビア開口を延ばすことと、を備える請求項12の方法。 - 1つ以上の伝導性層を形成することは前記第1及び第2のスルーシリコンビア開口内に銅を電気メッキすることを備える請求項12の方法。
- 第1及び第2の伝導性スルーシリコンビア構造を形成することは、
前記1つ以上の能動回路領域の外側に位置する相対的に大きいマスク開口の第1のセットと前記1つ以上の能動回路領域の上に位置する相対的に小さいマスク開口の第2のセットとを前記複数のチップ区域の各々内に画定するように前記第1のウエハ基板の第2の側の上にエッチングマスクを形成することと、
前記エッチングマスクを用いて前記第1のウエハ基板を異方性エッチングして、前記第1のウエハ基板を通って延びるスルーシリコンビア開口の第1のセットを相対的に大きいマスク開口の前記第1のセットの下方に、及び前記第1のウエハ基板を部分的にのみ通って延びるスルーシリコンビア開口の第2のセットを相対的に小さいマスク開口の前記第2のセットの下方に、形成することと、
前記複数のチップ区域の各々内のスルーシリコンビア開口の前記第1のセット及びスルーシリコンビア開口の前記第2のセット内に1つ以上の伝導性層を形成して伝導性スルーシリコンビア構造を形成することと、を備える請求項10の方法。 - 前記エッチングマスクを形成することは、前記第1のウエハ基板の前記第1の側に接合される第2のウエハ基板内に形成される任意の伝導性スルーシリコンビア構造と位置が一致すべく前記1つ以上の能動回路領域の外側に位置させられる相対的に大きいマスク開口の前記第1のセットを画定するように前記エッチングマスクを形成することを備える請求項15の方法。
- 複数のチップ区域を備える前記第2のウエハ基板を提供することと、
前記第2のウエハ基板の前記複数のチップ区域の各々内に伝導性スルーシリコンビア構造の第1のセットを形成することと、
前記第2のウエハ基板内の伝導性スルーシリコンビア構造の前記第1のセットの各々が前記第1のウエハ基板内の対応する第1の伝導性スルーシリコンビア構造に接触すべく位置合わせされるように前記第2のウエハ基板の第2の側を前記第1のウエハ基板の前記第1の側に接合することと、を更に備え、
各チップ区域は前記第2のウエハ基板の第1の側に形成される1つ以上の能動回路領域を備え、伝導性スルーシリコンビア構造の前記第1のセットは前記第2のウエハ基板の前記第1の側に形成される前記1つ以上の能動回路領域のいずれをも貫通せずに前記第2のウエハ基板の前記第2の側から前記第2のウエハ基板を通って前記第2のウエハ基板の前記第1の側に延び、前記第2のウエハ基板内の伝導性スルーシリコンビア構造の前記第1のセットの各々は前記第1のウエハ基板内の対応する第1の伝導性スルーシリコンビア構造との位置合わせのために位置決めされる請求項10の方法。 - 複数のチップ区域を備える前記第2のウエハ基板を提供することと、
前記第2のウエハ基板の前記複数のチップ区域の各々内に伝導性スルーシリコンビア構造の第2のセットを形成することと、
前記第2のウエハ基板内の伝導性スルーシリコンビア構造の前記第2のセットの各々が前記第1のウエハ基板内の対応する第1の伝導性スルーシリコンビア構造に接触すべく位置合わせされるように前記第2のウエハ基板の第2の側を前記第1のウエハ基板の前記第1の側に接合することと、を更に備え、
各チップ区域は前記第2のウエハ基板の第1の側上に形成される1つ以上の能動回路領域を備え、伝導性スルーシリコンビア構造の前記第2のセットは前記第2のウエハ基板の前記第1の側に形成される前記1つ以上の能動回路領域のいずれをも貫通することなく、前記第2のウエハ基板の前記第2の側から前記第2のウエハ基板を部分的にのみ通って前記第2のウエハ基板の前記第1の側に向かうが前記第1の側に達することなく延び、前記第2のウエハ基板内の伝導性スルーシリコンビア構造の前記第2のセットの各々は前記第1のウエハ基板内の対応する第1の伝導性スルーシリコンビア構造との位置合わせのために位置決めされる請求項10の方法。 - 複数のチップ区域を備える前記第2のウエハ基板を提供することと、
前記第2のウエハ基板の前記複数のチップ区域の各々内に伝導性スルーシリコンビア構造の第2のセットを形成することと、
前記第1のウエハ基板内の前記第1及び第2の伝導性スルーシリコンビア構造の各々が前記第2のウエハ基板内の伝導性スルーシリコンビア構造の前記第2のセットの対応する1つに接触すべく位置合わせされるように前記第2のウエハ基板の第1の側を前記第1のウエハ基板の第2の側に接合することと、を更に備え、
各チップ区域は前記第2のウエハ基板の第1の側上に形成される1つ以上の能動回路領域を備え、伝導性スルーシリコンビア構造の前記第2のセットは前記第2のウエハ基板の前記第1の側に形成される前記1つ以上の能動回路領域のいずれをも貫通せずに前記第2のウエハ基板の第2の側から前記第2のウエハ基板を通って前記第2のウエハ基板の前記第1の側に延びる請求項10の方法。 - 第1の基板層、第1の誘電体層、第2の基板層及びヒートシンクを備える複数のデバイス層を有する集積回路であって、
前記第1の基板層は、第1の側と、第1の能動回路区域が形成される第2の側と、前記第1の能動回路区域を貫通することなしに第1の側から前記第1の基板層を通って第2の側に延びる熱的又は電気的伝導性スルーシリコンビア構造の第1のセットと、前記第1の能動回路区域から熱を伝導させるために前記第1の側から前記第1の基板層を部分的に通って前記第1の能動回路区域に向かうが前記第1の能動回路区域に達しないように延びる熱的伝導性スルーシリコンビア構造の第2のセットと、を備え、
前記第1の誘電体層は前記第1の基板層の前記第1の側の上に形成され、前記第1の誘電体層は、前記第1の誘電体層を通って延びると共に熱的又は電気的伝導性スルーシリコンビア構造の前記第1のセット及び熱的伝導性スルーシリコンビア構造の前記第2のセットと位置が一致する熱的又は電気的伝導性スルーシリコンビア構造の第3のセットを備え、
前記第2の基板層は前記第1の誘電体層の上に形成され、前記第2の基板層は、第1の側と、第2の能動回路区域が形成される第2の側と、前記第1の誘電体層内の熱的又は電気的伝導性スルーシリコンビア構造の前記第3のセットとの位置合わせのために前記第2の基板層を通って延びる熱的又は電気的伝導性スルーシリコンビア構造の第4のセットと、前記第2の能動回路区域から熱を伝導させるために前記第2の基板層を部分的にのみ通って前記第2の能動回路区域に向かうが前記第2の能動回路区域に達しないように延びる熱的伝導性スルーシリコンビア構造の第5のセットと、を備え、
前記ヒートシンクは前記第2の基板層の上に形成されて伝導性スルーシリコンビア構造の前記第1、第2、第3、第4及び第5のセットと熱的に接触する集積回路。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE202018100668U1 (de) | 2017-02-10 | 2018-05-16 | Sony Corporation | Batterie und Verbindungsvorrichtung |
CN110504247A (zh) * | 2018-05-18 | 2019-11-26 | 台湾积体电路制造股份有限公司 | 集成电路封装件及其形成方法 |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8563365B2 (en) * | 2011-03-09 | 2013-10-22 | Georgia Tech Research Corporation | Air-gap C4 fluidic I/O interconnects and methods of fabricating same |
US8618647B2 (en) * | 2011-08-01 | 2013-12-31 | Tessera, Inc. | Packaged microelectronic elements having blind vias for heat dissipation |
US9633149B2 (en) * | 2012-03-14 | 2017-04-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method for modeling through silicon via |
US9147610B2 (en) | 2012-06-22 | 2015-09-29 | Infineon Technologies Ag | Monitor structures and methods of formation thereof |
US9343393B2 (en) | 2012-08-15 | 2016-05-17 | Industrial Technology Research Institute | Semiconductor substrate assembly with embedded resistance element |
TWI497661B (zh) | 2012-08-15 | 2015-08-21 | Ind Tech Res Inst | 半導體基板 |
KR20140023707A (ko) * | 2012-08-17 | 2014-02-27 | 에스케이하이닉스 주식회사 | 얼라인 키 구조물을 포함한 반도체 메모리 장치 |
CN103633039B (zh) * | 2012-08-29 | 2017-02-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体散热结构及其形成方法、半导体芯片 |
US9058460B2 (en) | 2013-03-01 | 2015-06-16 | International Business Machines Corporation | Thermally-optimized metal fill for stacked chip systems |
CN103236420B (zh) * | 2013-04-28 | 2015-12-23 | 华进半导体封装先导技术研发中心有限公司 | 三维封装中散热通道与地线通道共用的封装结构 |
KR101428754B1 (ko) * | 2013-05-14 | 2014-08-11 | (주)실리콘화일 | 방열 특성이 개선된 반도체 장치 |
KR102144734B1 (ko) * | 2013-10-25 | 2020-08-14 | 삼성전자 주식회사 | 반도체 장치 제조 방법 |
US9627341B2 (en) * | 2013-10-28 | 2017-04-18 | Infineon Technologies Dresden Gmbh | Wafer arrangement, a method for testing a wafer, and a method for processing a wafer |
KR20150094135A (ko) * | 2014-02-10 | 2015-08-19 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조방법 |
US9368479B2 (en) | 2014-03-07 | 2016-06-14 | Invensas Corporation | Thermal vias disposed in a substrate proximate to a well thereof |
US9178495B2 (en) | 2014-03-21 | 2015-11-03 | Globalfoundries U.S. 2 Llc | Establishing a thermal profile across a semiconductor chip |
KR20150118638A (ko) | 2014-04-14 | 2015-10-23 | 에스케이하이닉스 주식회사 | 이미지 센서 및 그 제조 방법 |
US10177032B2 (en) * | 2014-06-18 | 2019-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices, packaging devices, and methods of packaging semiconductor devices |
US9831214B2 (en) * | 2014-06-18 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device packages, packaging methods, and packaged semiconductor devices |
US9646918B2 (en) | 2014-08-14 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
KR102352677B1 (ko) | 2014-08-27 | 2022-01-17 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN106033754B (zh) * | 2015-03-11 | 2019-04-12 | 联华电子股份有限公司 | 具有纳米孔隙的半导体元件及其制造方法 |
CN104966693B (zh) * | 2015-06-03 | 2017-03-15 | 贵州大学 | 一种内嵌式复合散热结构的三维集成功率系统及制备方法 |
US9960150B2 (en) * | 2016-06-13 | 2018-05-01 | Micron Technology, Inc. | Semiconductor device assembly with through-mold cooling channel formed in encapsulant |
US10296698B2 (en) * | 2016-12-14 | 2019-05-21 | Globalfoundries Inc. | Forming multi-sized through-silicon-via (TSV) structures |
JP6808815B2 (ja) * | 2017-03-21 | 2021-01-06 | 富士フイルム株式会社 | 積層デバイス、積層体および積層デバイスの製造方法 |
US10290676B2 (en) | 2017-08-15 | 2019-05-14 | Northrop Grumman Systems Corporation | Superconducting device with thermally conductive heat sink |
CN107731839B (zh) * | 2017-08-23 | 2019-03-19 | 长江存储科技有限责任公司 | 一种3d nand闪存结构及其制作方法 |
US10461014B2 (en) * | 2017-08-31 | 2019-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat spreading device and method |
US10229864B1 (en) * | 2017-09-14 | 2019-03-12 | Northrop Grumman Systems Corporation | Cryogenic integrated circuit having a heat sink coupled to separate ground planes through differently sized thermal vias |
US10629535B2 (en) * | 2017-10-31 | 2020-04-21 | Northrop Grumman Systems Corporation | Thermally isolated ground planes with a superconducting electrical coupler |
US10685905B2 (en) | 2018-01-24 | 2020-06-16 | Toyota Motor Engineering & Manufacturing North America, Inc. | Multi-layer cooling structure including through-silicon vias through a plurality of directly-bonded substrates and methods of making the same |
US10157817B1 (en) | 2018-01-26 | 2018-12-18 | Toyota Motor Engineering & Manufacturing North America, Inc. | Chip-scale cooling device having through-silicon vias and flow directing features |
US10867962B2 (en) * | 2018-06-29 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging process and manufacturing method |
US11205620B2 (en) | 2018-09-18 | 2021-12-21 | International Business Machines Corporation | Method and apparatus for supplying power to VLSI silicon chips |
JP7030666B2 (ja) | 2018-09-20 | 2022-03-07 | 株式会社東芝 | 半導体装置 |
CN109300902A (zh) * | 2018-09-28 | 2019-02-01 | 长江存储科技有限责任公司 | 3d存储器件 |
US11004763B2 (en) * | 2018-12-20 | 2021-05-11 | Northrop Grumman Systems Corporation | Superconducting device with multiple thermal sinks |
CN110299348A (zh) * | 2019-07-02 | 2019-10-01 | 贵州大学 | 一种大功率同步整流器结构的三维集成方法 |
US11522118B2 (en) | 2020-01-09 | 2022-12-06 | Northrop Grumman Systems Corporation | Superconductor structure with normal metal connection to a resistor and method of making the same |
CN113113367A (zh) * | 2020-01-13 | 2021-07-13 | 华为技术有限公司 | 芯片、芯片的制造方法和电子设备 |
US11043469B1 (en) * | 2020-02-19 | 2021-06-22 | Nanya Technology Corporation | Method of forming three dimensional semiconductor structure |
KR20210135107A (ko) | 2020-05-04 | 2021-11-12 | 삼성전자주식회사 | 반도체 패키지 |
US11923150B2 (en) | 2020-05-27 | 2024-03-05 | Intel Corporation | Decoupling capacitors based on dummy through-silicon-vias |
CN112435559B (zh) * | 2020-11-15 | 2022-07-15 | 北京航空航天大学 | 一种内嵌可拉伸电路的暖体假人制作方法及暖体假人 |
US11574891B2 (en) * | 2021-01-26 | 2023-02-07 | Nanya Technology Corporation | Semiconductor device with heat dissipation unit and method for fabricating the same |
DE112022001206T5 (de) * | 2021-02-25 | 2024-01-04 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung, Bildgebungsvorrichtung und Herstellungsverfahren |
US11984376B2 (en) * | 2021-04-22 | 2024-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked semiconductor device including a cooling structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000306998A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置及びその製造方法 |
JP2006245311A (ja) * | 2005-03-03 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20090053858A1 (en) * | 2007-08-24 | 2009-02-26 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor package using redistribution substrate |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01295455A (ja) | 1988-05-24 | 1989-11-29 | Matsushita Electric Ind Co Ltd | 半導体積層集積回路素子 |
US20020163072A1 (en) * | 2001-05-01 | 2002-11-07 | Subhash Gupta | Method for bonding wafers to produce stacked integrated circuits |
JP3817453B2 (ja) * | 2001-09-25 | 2006-09-06 | 新光電気工業株式会社 | 半導体装置 |
JP4869546B2 (ja) * | 2003-05-23 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4342866B2 (ja) | 2003-08-08 | 2009-10-14 | 竹本油脂株式会社 | 積層フィルム |
JP4556454B2 (ja) * | 2004-03-15 | 2010-10-06 | パナソニック電工株式会社 | 半導体装置の製造方法 |
US7202419B2 (en) * | 2004-07-20 | 2007-04-10 | Dragonwave Inc. | Multi-layer integrated RF/IF circuit board including a central non-conductive layer |
US20060220227A1 (en) * | 2005-04-04 | 2006-10-05 | Data Device Corporation | High density integrated circuit having multiple chips and employing a ball grid array (BGA) and method for making same |
US7432592B2 (en) * | 2005-10-13 | 2008-10-07 | Intel Corporation | Integrated micro-channels for 3D through silicon architectures |
KR100874910B1 (ko) * | 2006-10-30 | 2008-12-19 | 삼성전자주식회사 | 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법 |
JP4750724B2 (ja) | 2007-01-25 | 2011-08-17 | 東京応化工業株式会社 | 重ね合わせユニット及び貼り合わせ装置 |
WO2008108334A1 (ja) * | 2007-03-06 | 2008-09-12 | Nikon Corporation | 半導体装置及び該半導体装置の製造方法 |
US7598523B2 (en) * | 2007-03-19 | 2009-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test structures for stacking dies having through-silicon vias |
US7592697B2 (en) * | 2007-08-27 | 2009-09-22 | Intel Corporation | Microelectronic package and method of cooling same |
US7738249B2 (en) * | 2007-10-25 | 2010-06-15 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with internal cooling structure and electrical assembly utilizing same |
US20090160531A1 (en) * | 2007-12-20 | 2009-06-25 | Ati Technologies Ulc | Multi-threshold voltage-biased circuits |
KR101420817B1 (ko) * | 2008-01-15 | 2014-07-21 | 삼성전자주식회사 | 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법 |
JP2009246258A (ja) | 2008-03-31 | 2009-10-22 | Nikon Corp | 半導体装置および製造方法 |
JP2010021451A (ja) | 2008-07-14 | 2010-01-28 | Panasonic Corp | 固体撮像装置およびその製造方法 |
US7893529B2 (en) * | 2009-01-12 | 2011-02-22 | International Business Machines Corporation | Thermoelectric 3D cooling |
US8314483B2 (en) * | 2009-01-26 | 2012-11-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | On-chip heat spreader |
US8526186B2 (en) * | 2011-07-11 | 2013-09-03 | Texas Instruments Incorporated | Electronic assembly including die on substrate with heat spreader having an open window on the die |
US9472483B2 (en) * | 2014-12-17 | 2016-10-18 | International Business Machines Corporation | Integrated circuit cooling apparatus |
WO2020000005A1 (de) | 2018-06-26 | 2020-01-02 | Pankowski Irina | Teleskopartig zusammenschiebbares trinkgefäss sowie hand- und transportschutz für das trinkgefäss |
-
2010
- 2010-03-03 US US12/716,902 patent/US10181454B2/en active Active
-
2011
- 2011-02-21 TW TW100105592A patent/TWI562277B/zh active
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2016
- 2016-12-09 JP JP2016239334A patent/JP6412091B2/ja active Active
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2019
- 2019-01-14 US US16/247,177 patent/US11222869B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000306998A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置及びその製造方法 |
JP2006245311A (ja) * | 2005-03-03 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20090053858A1 (en) * | 2007-08-24 | 2009-02-26 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor package using redistribution substrate |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE202018100668U1 (de) | 2017-02-10 | 2018-05-16 | Sony Corporation | Batterie und Verbindungsvorrichtung |
CN110504247A (zh) * | 2018-05-18 | 2019-11-26 | 台湾积体电路制造股份有限公司 | 集成电路封装件及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
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---|---|---|
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