TW202201567A - 分離式基板中介層 - Google Patents

分離式基板中介層 Download PDF

Info

Publication number
TW202201567A
TW202201567A TW110105042A TW110105042A TW202201567A TW 202201567 A TW202201567 A TW 202201567A TW 110105042 A TW110105042 A TW 110105042A TW 110105042 A TW110105042 A TW 110105042A TW 202201567 A TW202201567 A TW 202201567A
Authority
TW
Taiwan
Prior art keywords
substrate
interposer
wiring plane
forming
tsvs
Prior art date
Application number
TW110105042A
Other languages
English (en)
Inventor
阿里亞 巴塔查里亞
Ｈ 吉姆 富爾福德
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202201567A publication Critical patent/TW202201567A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種形成中介層之方法包含提供包含第一主體材料的第一中介層基板，該第一主體材料具有延伸穿過該第一主體材料的複數第一穿矽通孔(TSV)。提供第二中介層基板，且其包含第二主體材料，該第二主體材料具有延伸穿過該第二主體材料的複數第二TSV，且一佈線平面係形成於該第二主體材料上，使得該佈線平面係電連接至該等第二TSV之至少一者。該方法更包含將該第一中介層基板接合至該第二中介層基板，使得該佈線平面係提供作為該第一與第二主體材料之間的介面佈線平面，其將該等第一TSV之至少一者電連接至該等第二TSV之至少一者。

Description

分離式基板中介層
本發明係關於積體電路及微電子裝置之製造。 [相關申請案的交互參照]
本申請案主張2020年2月25日提交的美國臨時申請案第62/981,278號、2020年2月25日提交的美國臨時申請案第62/981,267號、及2020年11月13日提交的美國非臨時申請案第17/097,116號的利益。在此將該等申請案的全部內容引入以供參照。
此處所提供之先前技術章節說明係為了大體上介紹本發明之背景。在此先前技術章節中所敘述之範圍內之本案列名之發明人的成果、以及在申請時不適格作為先前技術之說明書的實施態樣，皆非有意地或暗示地被承認為對抗本揭示內容之先前技術。
積體電路被廣泛應用於電子產業，用以提供諸如智慧型手機、電腦等電子裝置。積體電路(IC)包括許多半導體裝置，例如電晶體、電容器等，其係藉由半導體基板上的佈線而互連。對支持電子裝置之更多複雜功能的更小且更快的IC之需求不斷增加。此等需求致使半導體製造業將基板上之IC的面積縮小，且同時亦改善IC的性能及功耗效率。
在半導體IC(特別係在微觀尺度上)的製造中，執行各種加工處理，例如膜形成沉積、蝕刻遮罩生成、圖案化、材料蝕刻及移除、以及摻雜處理。重複執行該等處理以在基板上形成期望的半導體裝置元件。歷史上，藉由微加工，已在一平面中形成IC的電晶體，且IC的佈線/金屬化係形成於主動元件平面上方，因此其已被表徵為二維(2D)電路或2D加工。在微縮工作上已大幅增加2D電路中每單位面積的電晶體數量，其使得異構功能電路(例如邏輯及記憶體電路)能夠整合至同一半導體基板上。然而，隨著微縮進入個位數奈米的半導體裝置加工節點，2D微縮工作正面臨更大的挑戰。半導體裝置的製造商已表明對三維(3D)半導體電路(在其中電晶體係堆疊於彼此上方)的需求，以作為將IC進一步微縮的另一種手段。
本揭示內容的以下態樣提供一種進階的矽中介層，其促成將不同技術(例如數位及類比電路技術)的進階系統整合成例如系統級封裝(system in package)。本揭示內容的以下態樣提供可以封裝模組的形式應用於(但不限於)IoT及5G系統之中介層，其中需要3D整合以實現小型尺寸系統解決方案。
根據本揭示內容之態樣(1)，提供一種形成中介層之方法。該方法包含：提供包含第一主體材料的第一中介層基板，該第一主體材料具有延伸穿過該第一主體材料的複數第一穿矽通孔(TSV)；以及提供包含第二主體材料的第二中介層基板，該第二主體材料具有延伸穿過該第二主體材料的複數第二TSV。一佈線平面係形成於該第二主體材料上，使得該佈線平面係電連接至該等第二TSV之至少一者。將該第一中介層基板接合至該第二中介層基板，使得該佈線平面係提供作為該第一與第二主體材料之間的介面佈線平面，其將該等第一TSV之至少一者電連接至該等第二TSV之至少一者。
態樣(2)包含態樣(1)之方法，更包含提供複數外部接觸件，其係形成於下列其中至少一者：該第一基板之與該第一和第二基板之間的接合介面相反的一側、以及該第二基板之與該接合介面相反的一側。
態樣(3)包含態樣(2)之方法，其中提供該複數外部接觸件之步驟包含提供電接觸件，該等電接觸件係配置以連接至下列其中至少一者：晶片、封裝基板、及印刷電路板。
態樣(4)包含態樣(1)之方法，更包含提供形成於該佈線平面上的複數介面接觸件，其中該接合步驟包含將該複數介面接觸件之各者接合至該等第一TSV之相應者。
態樣(5)包含態樣(4)之方法，其中該複數第一TSV各自包含一銅芯部，且該複數介面接觸件各自包含一Sn:Ag:Cu合金(SAC)接觸件，且該接合步驟包含將各個銅芯部接合至各個SAC接觸件。
態樣(6)包含態樣(4)之方法，其中該複數第一TSV各自包含一銅芯部，且該複數介面接觸件各自包含一銅接觸件，且該接合步驟包含將各個銅芯部接合至各個銅接觸件。
態樣(7)包含態樣(1)之方法，更包含：提供包含外部佈線平面的該第一矽中介層基板，其中該外部佈線平面係形成於該第一主體材料上，且複數第一外部電接觸件係形成於該外部佈線平面上；以及提供包含複數第二外部電接觸件的該第二矽中介層基板，其中該複數第二外部電接觸件係位在該第二主體材料之與該介面佈線平面相反的一側，且複數介面接觸件係形成於該介面佈線平面上，使得該複數介面接觸件之各者接合至相應的第一TSV而作為該接合步驟的一部分。
態樣(8)包含態樣(1)之方法，其中該第一中介層基板及該第二中介層基板之其中至少一者係以預製基板的形式提供。
態樣(9)提供另一種形成中介層之方法。此方法包含在第一基板之前側表面上形成第一佈線平面，該第一基板具有與該前側表面相反的背側表面，該第一佈線平面包含位在該第一佈線平面之頂表面上的電接觸件。在該第一基板中形成通孔，該等通孔自該第一基板之該背側表面延伸至該第一佈線平面。在第二基板之前側表面上形成第二佈線平面，該第二基板具有與該前側表面相反的背側表面，該第二佈線平面包含電接觸件。此態樣更包含將該第二基板定位成與該第一基板相接觸，使得該第二佈線平面的該等電接觸件係對準成與該第一基板中的該等通孔相接觸。
態樣(10)包含態樣(9)之方法，更包含將該第二基板接合至該第一基板，使得該第二佈線平面的該等電接觸件與該第一基板中的該等通孔相接觸。
態樣(11)包含態樣(10)之方法，更包含在該第二基板中形成通孔，該等通孔自該第二基板之該背側表面延伸至其上形成有第二佈線層的該第二基板之該前側表面。
態樣(12)包含態樣(11)之方法，其中在該第二基板中形成通孔之步驟包含：在該接合步驟之後，減小該第二基板的厚度；以及藉由對該第二基板之背側進行處理而在該第二基板中形成該等通孔。
態樣(13)包含態樣(11)之方法，其中在該第二基板中形成通孔之步驟包含：在形成該第二佈線平面之步驟之前，藉由對該第二基板之該前側表面進行處理而在該第二基板中形成部分通孔，其中該等部分通孔未延伸至該第二基板之該背側表面。在該接合步驟之後，藉由處理該第二基板之背側而減小該第二基板的厚度以使該等部分通孔暴露，使得該第二基板中的該等通孔自該第二基板之該背側表面延伸至該第二基板之該前側表面。
態樣(14)包含態樣(11)之方法，更包含將接觸件附加至該第二基板中的該等通孔，俾使電子元件可被附加至該中介層。
態樣(15)包含態樣(9)之方法，其中該第一佈線平面及該第二佈線平面為重分佈層。
態樣(16)提供一種中介層，其包括：包含第一主體材料與第一佈線平面的第一基板，該第一主體材料具有延伸穿過該第一主體材料的第一TSV，且該第一佈線平面係形成於該第一主體材料上並且與第一TSV電接觸；以及包含第二主體材料的第二基板，該第二主體材料具有延伸穿過該第二主體材料的第二TSV。此態樣中亦包含一接合介面，其將該第一基板與該第二基板連接，使得該第一基板的該第一佈線平面物理接觸該第二基板，並且該等第一TSV係經由該佈線平面而電連接至該等第二TSV。
態樣(17)包含態樣(16)之中介層，其中該第一主體材料及該第二主體材料各自包含Si。
態樣(18)包含態樣(16)之中介層，更包含：複數第一外部電接觸件，其係設置於該第一基板之與該接合介面相反的一側；以及複數第二外部電接觸件，其係設置於該第二基板之與該接合介面相反的一側。
態樣(19)包含態樣(18)之中介層，其中該等第一外部電接觸件及該等第二外部電接觸件包含配置以連接至下列其中至少一者的電接觸件：晶片、封裝基板、及印刷電路板。
態樣(20)包含態樣(16)之中介層，更包含複數介面電接觸件，其係設置於該第一基板與該第二基板之間的該接合介面處，其中該等介面接觸件將該第一基板之該第一佈線平面電連接至該等第二TSV。
當然，為了清楚解釋而呈現本文所揭示之製造步驟的順序。一般而言，可以任何適當順序執行該等製造步驟。此外，雖然本文之每個不同特徵、技術、構造等可於本發明的不同地方討論，但應注意，每個概念可各自單獨或互相組合而執行。因此，可以許多不同方式實施及分析本發明。
應注意，此發明內容之章節並未指明本發明或申請專利範圍之所有實施例及/或漸增之新穎態樣。而應為，此發明內容僅提供相對於習知技術之不同實施例及新穎性對應點的初步討論。關於本發明及實施例之額外的細節及/或可能的觀點，讀者將被導向如下進一步討論之本發明的實施方式之章節及對應之圖式。
以下揭示內容提供用以施行本文標的之不同特徵的許多不同的實施例或範例。以下說明元件與配置的特定實例以簡化本發明。當然，其僅為範例且意不在限制本發明。此外，本發明在各種實例中可重覆參考標號及/或字母。此重覆係基於簡化與清晰的目的，其本身並不代表各種實施例及/或配置討論之間的關係。
再者，在文中可為了說明便利性而使用空間相關的詞如「在…之下」、「在…下方」、「較低」、「在…上方」、「較高」等說明圖中所示之一元件或特徵部與另一元件或特徵部之間的關係。空間相關的詞彙意在包含除了圖中所示的位向外，設備於使用中或操作時的不同位向。設備可具有其他位向(旋轉90度或其他位向)，因此文中所用的空間相關詞彙可以類似方式解釋。
本說明書對「一實施例」或「實施例」的參照意指涉及該實施例所描述之一特定的特徵、結構、材料、或特性被包括在至少一實施例中，但不表示其存在於每一實施例中。因此，在本說明書各處之用語「在一實施例中」的出現不必然是意指相同實施例。又，可在一或更多實施例中以任何適當的方式來組合特定特徵、結構、材料、或特性。
如先前技術之章節中所述，半導體裝置製造商已表明對三維(3D)半導體電路(在其中電晶體係堆疊於彼此上方)的需求，以作為微縮IC的另一種手段。3D整合被視為持續半導體微縮的可行選擇。隨著接點閘節距(contacted gate pitch)因製造的變異性和靜電裝置的限制而到達其微縮極限，2D電晶體之密度縮放停止。即使是未來能夠克服該等接點閘節距微縮極限之實驗性的新電晶體設計(如垂直通道環繞式閘極電晶體)，亦不保證能使半導體微縮回到正軌，因為電阻、電容、及可靠度方面的顧慮限制了線節距的微縮，從而限制了電晶體可被接線至電路中的密度。
3D整合(亦即，半導體裝置的垂直堆疊)旨在藉由增加電晶體在體積上(而非面積上)的密度而克服2D微縮限制。雖然隨著3D NAND的採用，快閃記憶體產業已成功演示和實施裝置堆疊，但主流CMOS VLSI微縮(例如CPU(中央處理單元)及GPU(圖形處理單元)產品中所使用)正在探索採用3D整合作為將半導體發展藍圖向前推進的主要手段，因此需要得以促成的技術。一種此等技術係使用中介層以實現系統級封裝(SIP)整合。
本文之技術包含進階的矽中介層，其促成不同技術(例如數位及類比電路技術)的進階系統整合。本文之中介層可以封裝模組的形式應用於(但不限於)IoT及5G系統，其中需要3D整合以提供小型尺寸系統解決方案。
進階系統整合的目標係以非常小的尺寸封裝電子系統，其亦稱為3D系統級封裝(3D system in package)。包含具有多種的電、電磁、熱、及機械特性之不同主動與被動裝置的解決方案係所期望的。一個重大挑戰為建立一中介層架構，其中中介層的各個區域可經定制以滿足元件的需求、利用短互連件以具面積效率的方式組裝、具有最小的寄生延遲(parasitic latency)、並且有充足的熱管理及機械完整性。
圖1為表示根據本揭示內容之實施例的分離式基板中介層的垂直截面圖。分離式基板中介層1000包含第一基板A及第二基板J，其在基板接合介面300處接合而形成整體的中介層1000。第一基板A包含基底或主體材料110，其具有形成於其上的佈線平面120。主體材料110可為矽晶圓，但亦可使用任何合適的基板材料。如圖1中所示，主體材料包括穿矽通孔(TSV) 113，其從主體材料110的第一側延伸至主體材料的第二側。佈線平面120包含絕緣材料121，其具有形成於其中的渠溝122及通孔124。深渠溝126可根據佈線平面的功率處理和整體佈線需求而包含於佈線平面120中。在佈線平面120上設置電接觸件128以促進佈線平面與電氣裝置的外部連接、或與構成分離式基板中介層之其他基板的內部連接。
第二基板J亦包含基底或主體材料210，其具有形成於其上的佈線平面220。主體材料210包含TSV 213，其從主體材料210的第一側延伸至主體材料的第二側。在圖1的實施例中，提供深TSV 215以延伸穿過主體材料210並進入佈線平面220。佈線平面220包括渠溝222及通孔224。在佈線平面上設置電接觸件228以促進佈線平面220與第一基板A的內部連接，如圖所示。在主體基板210上設置電接觸件230以促進第二基板J與電氣裝置的外部連接、或與構成分離式基板中介層之其他基板的內部連接。雖然圖1僅顯示兩個中介層基板，但可結合額外的中介層基板以形成一分離式基板中介層，作為整體中介層結構。
如圖1中所示的分離式基板中介層可提供優於習知基板中介層的若干優點。例如，使用兩個以上的中介層基板提供結構剛性以抵抗翹曲現象，並且提供機械完整性，其可使分離式基板中介層能夠用作封裝基板。此外，將個別的佈線平面使用於該等基板可協助減少由習知單一基板中介層之複雜重分佈層所帶來的佈線挑戰。此外，與習知的中介層相比，使用兩個以上的中介層基板有效地提供深寬比更高的TSV。具體而言，如圖1的範例中所示，第二基板J中的TSV 215可與第一基板A中的TSV 113對準並接合以有效地形成高深寬比TSV，其在使用習知單一基板中介層技術之情況下係難以實現或無法實現的。
本文之技術亦提供用於形成分離式基板中介層的方法。對習知矽中介層的一種批評在於，它們係在單個基板上依序形成的，其限制了用於中介層將來容置不同電子裝置之部分的可用製程技術。此外，隨著中介層的複雜度增加，穿矽通孔(TSV)變得難以形成並且需要昂貴的製程。例如，對於厚Si基板而言，深TSV係難以蝕刻的，並且需要較長的處理時間。雖然相對薄的基板中之淺TSV更易於控制，但薄基板可能導致翹曲問題。
本文之方法提供一種中介層，其解決了多種3D整合的挑戰。本文之中介層將最終中介層分成兩層或更多層，其可實現不同基板的同時處理，該等處理能夠針對可附接於基板的相應裝置而調整。接著，可將該等個別基板接合在共同的多層重分佈層(RDL)互連介面上，以建立一3D單體式中介層，在該3D單體式中介層中，元件可以具高面積密度、具間隙高密度互連件、且寄生延遲非常低的方式遍佈地裝設。本案發明人發現，將經個別處理之基板進行晶圓接合成為整體中介層可減輕習知單一基板中介層的問題。
根據本揭示內容之實施例，圖2為形成分離式基板中介層之程序的流程圖。該程序在步驟201開始，其提供將會被包含在最終整體中介層結構中的第一中介層基板。第一中介層基板包含第一主體材料，其具有延伸穿過第一主體材料的一或更多TSV。第一基板亦可包含一或更多佈線平面、形成於佈線平面上的一或更多電接觸件、形成於第一主體基板上的一或更多電接觸件、或該等元件的某些組合。
步驟203包含提供將會被包含在最終整體中介層結構中的第二中介層基板。第二中介層基板包含第二主體材料，其具有延伸穿過第二主體材料的一或更多第二TSV。此外，佈線平面係形成於第二主體材料上，使得佈線平面係電連接至第二TSV中的至少一者。第二中介層基板亦可包含額外的佈線平面、形成於佈線平面上的一或更多電接觸件、形成於第二主體基板上的一或更多電接觸件、或該等元件的某些組合。第一或第二中介層基板的電接觸件可促進與電氣裝置的外部連接或與構成分離式基板中介層之其他基板的內部連接。
可以預製基板的形式獲得第一及第二中介層基板中的任一者或兩者，俾藉由分離式基板中介層組裝處理而組裝成中介層。例如，該等中介層基板之各者可預製有一或更多佈線平面、一或更多TSV、一或更多電接觸件、或該等元件的某些組合。或者，可製造該等中介層基板之各者的全部或一部分，作為製造分離式基板中介層之整個程序的一部分。例如，形成佈線平面可包括諸如在主體基板材料之前側表面上沉積/形成氧化物的步驟。藉由微影術所形成的蝕刻遮罩可用於蝕刻氧化物層中的渠溝及通孔，例如透過基於電漿之各向異性蝕刻處理。可利用金屬(例如銅)填充該等佈線開口，然後利用作為鑲嵌金屬化處理之一部分的化學機械研磨(CMP)對其進行平坦化。該等步驟可使用各種金屬模組針對任何數量的渠溝及通孔重複進行。因此，佈線平面可具有單層渠溝或多層渠溝。可藉由已知程序(包括使用自對準接觸窗流程)在佈線平面的頂表面上形成電接觸件。此外，在各個基板的主體材料中，可形成穿矽通孔(TSV)或微型TSV。
在步驟205中，將第一中介層基板接合至第二中介層基板，使得第二基板的佈線平面係設置於第一主體材料與第二主體材料之間。此佈線平面用作將第一基板的第一TSV中之至少一者電連接至第二基板的第二TSV中之至少一者的介面佈線平面。在某些實施例中，在接合介面處設置Sn:Ag:Cu (SAC)合金接觸件以促進佈線平面與TSV的電連接。或者，可利用銅對銅直接接合技術將TSV與佈線平面金屬接合。可利用直接或間接晶圓接合方法將複數基板接合為分離式基板中介層。
本文之實施例可針對特定的裝置需求而進行定制。在一實施例中，此等定制化可透過使用以下者而實現：包含製造設計規則與最終系統電氣、熱設計規則以及各種元件規範的習知EDA(電子設計自動化)平台。接著，利用習知的矽製造處理步驟(例如微影、蝕刻、薄膜沉積、及晶圓接合)製造一結構，以產生進階的中介層。此等進階的中介層可大量製造，且可靠度高。 因此，本文之方法促成較高的積體密度、較低的寄生延遲、及較高的良率和較低的成本。本文之技術提供用於製造進階中介層設計的方法。將參照附圖而描述例示實施例。
根據本揭示內容的一個實施例，圖3A-3I顯示在形成圖1之分離式基板中介層之程序中的中間結構之垂直截面圖。如圖3A中所示，提供主體Si材料110的第一基板A及主體Si材料210的第二基板J。 如以下進一步討論，Si基板A與J在彼此接合之前被個別地處理。此等處理可同時或依序地執行。在圖3A-3I的實施例中，第一佈線平面120係形成於基板A的第一主體基板材料110上。形成第一佈線平面120之操作可包括執行交替的金屬和通孔處理模組，如圖3B及3C所分別顯示。具體而言，圖3B的金屬模組可包括在第一基板A的前側表面上沉積/形成氧化物121，並使用透過微影術形成的蝕刻遮罩(未圖示)藉由習知蝕刻處理(例如藉由基於電漿之各向異性蝕刻處理)在氧化物121中蝕刻渠溝開口。可利用金屬(例如銅)填充該等渠溝開口，然後利用作為鑲嵌金屬化處理之一部分的化學機械研磨(CMP)對其進行平坦化，以形成金屬渠溝結構122。相似地，圖3C的通孔處理模組可包括在第一基板A的前側表面之渠溝122上沉積/形成氧化物121。透過微影術形成的通孔蝕刻遮罩(未圖示)係用於藉由習知蝕刻處理(例如藉由基於電漿之各向異性蝕刻處理)而蝕刻氧化物中的通孔開口。可利用金屬(例如銅)填充該等通孔開口，然後利用作為鑲嵌金屬化處理之一部分的化學機械研磨(CMP)對其進行平坦化，以形成金屬通孔結構 124。可於銅填充操作之前在通孔開口中設置通孔襯墊(未圖示)。
圖3B中的金屬模組之該等步驟及圖3C的通孔模組之步驟可使用各種金屬模組針對任何數量的渠溝及通孔重複進行。因此，佈線平面可具有單層渠溝與通孔、或多層渠溝與通孔。圖3D顯示具有三個渠溝金屬層122及兩個通孔金屬層124的佈線平面。如圖3D中所示，例如，可根據功率處理及/或整體佈線的需求而在佈線平面中提供深通孔126。
如圖3E和3F所示，可在佈線平面的頂表面上形成電接觸件。可利用自對準接觸窗流程以形成該等電接觸件。在所描述的實施例中，氧化物121係形成於最終渠溝金屬層122之上，且接觸件開口127係形成於氧化物中，如圖3E所示。接著，可利用導電材料填充接觸件開口127以形成圖3F的電接觸件128。在某些實施例中，可利用錫-銀-銅合金(亦稱為SAC合金)填充接觸件開口127。在所描述的實施例中，佈線平面(包括接觸件128)形成重分佈層(RDL)。 在一個例示實施例中，Si基板主體材料110的厚度約為500 µm，且RDL的厚度約為10 µm。
如圖3F中亦顯示的，可於基板A的主體材料110中形成穿矽通孔(TSV)或微型TSV。具體而言，可對基板A的背側進行圖案蝕刻以形成TSV開口，並且在此等開口中形成襯墊材料111之保形塗層。該等開口係進一步利用金屬112(例如銅)加以填充，俾提供TSV 113。該等通孔將第一佈線平面連接至第一基板A的背側表面。
如上所述，第二基板J係與基板A分開地處理。如圖3G所示，第二佈線平面220係形成於主體矽材料210上。第二佈線平面220包括絕緣體221、三個渠溝金屬層222、兩個通孔金屬層224、及電接觸件228以形成RDL，類似於基板A上的第一佈線平面120。
接著，將該兩個經處理之晶圓A及J對準並接合在一起，如圖3H中的箭頭所表示。在此接合過程中，第二佈線平面220的接觸件228與第一基板A的貫通基板通孔113對準。在該等基板經接合之情況下，貫通基板通孔213可被附加至基板J的背側，如圖3I所示。在此實施例中，首先藉由處理主體材料210的背側而減小主體材料210的厚度。接著，藉由處理主體材料210的背側而形成TSV 213，如圖3I所示。最後，形成電接觸件230以提供圖1所示之分離式基板中介層。具體而言，如圖1所示，可對基板J的背側進行蝕刻以形成TSV 213、以及深TSV 215。因此，使得中介層形成有兩個重分佈層(RDL)及定制的佈局。
根據本揭示內容之另一實施例，圖4A-4E為在形成分離式基板中介層之程序中的中間結構之垂直截面圖。如圖4A中所示，該程序開始於提供複數基板A及J。第一基板A包含主體材料410，其具有形成於其上的佈線平面420。 主體材料410可為Si晶圓，並且包含穿矽通孔(TSV) 413，其從主體材料410的第一側延伸至主體材料的第二側。佈線平面420包含絕緣材料421，其具有形成於其中的渠溝422及通孔424。可根據佈線平面的功率處理需求而在佈線平面420中包含深渠溝426。在佈線平面420上設置電接觸件428以促進佈線平面與電氣裝置的外部連接、或與構成分離式基板中介層之其他基板的內部連接。圖4A中之基板A的處理類似於圖3A-3F，並且可將類似的技術使用於製造過程。
然而，在此實施例中，如圖4B所示，在與基板A接合之前，於基板J的頂側中形成通孔511。該等通孔511可部分地延伸進入基板，並且可為相對較長的通孔(如同TSV)，但沒有完全延伸穿過主體基板材料510。通孔511係藉由類似於TSV 413的圖案蝕刻處理而形成。接著，第二RDL 520可被附加至基板J，且具有相對應的電接觸件，結果如圖4C所示。用於形成第二RDL的處理可類似於上文中針對圖3A-3I中之佈線平面所描述的處理。圖4C顯示此RDL 420具有三層金屬渠溝及通孔，但此為非限制性的，並且可形成更多或更少層的金屬。
接著，在圖4D中，將兩個晶圓A及J對準並接合，使得第二佈線平面520與第一基板的貫通基板通孔相對準。在基板經接合的情況下，可對基板J的背側進行研磨或平坦化直到使通孔511露出為止，俾在基板J的主體材料510中形成貫通基板通孔513。可例如藉由沉積氧化物、將氧化物圖案化、並透過自對準接觸窗(SAC)製造以沉積期望的金屬而形成電接觸件530。因此，中介層4000形成有兩個重分佈層(RDL)、及如圖4E所示之定制的佈局。
本文之分離式中介層架構促成用於系統整合之並行處理。將兩個中介層接合以最大化TSV深寬比並最小化複雜RDL佈線挑戰。此等分離式矽中介層提供用於雙重用途之具機械完整性的中介層以作為一系統基板，從而消除對基板的需求。此外，本文之分離式矽中介層使得裝置能夠安裝在最終的系統級封裝的所有側上，從而實現更高的3D整合度、熱管理、及機械強度。
在前述中，已提出特定細節，例如處理系統之特定幾何以及其中所使用之各種元件及處理之敘述。然而，吾人應了解，本文之技術可實行於不同於這些特定細節之其他實施例，且此等細節係用於解釋之目的而非用以設限制。本文揭露之實施例已參照附圖敘述。同樣地，為了作解釋，已提到特定數目、材料、及配置以供徹底理解。然而，在無這些特定細節的情況下，亦可能實行實施例。實質上具有相同功能性結構之元件係由類似的參考符號表示，因此可能省略所有多餘的敘述。
已將各種技術描述為多重的分散操作以協助理解各實施例。不應將描述之順序解釋為隱含有這些操作必須係順序相依之意。這些操作確實並不需依描述之順序執行。所述之操作可依不同於所述之實施例的順序執行。在額外之實施例中，可執行各種額外之操作及/或可省略所述之操作。
本文所提及之「基板」或「目標基板」基本上指涉依據本發明受處理之物體。該基板可包含任何材料部分或元件之結構，特別係半導體或其他電子元件，以及可係例如一基底基板結構，如半導體晶圓、標線片，或是在基底基板結構之上方或覆蓋其上之膜層例如一薄膜。因此，基板並不限於任何特定基底結構、基底層或覆蓋層、經圖案化或未經圖案化，而係考量包含任何此類膜層或基底結構，以及任何膜層及/或基底結構之組合。該敘述可參考基板之特定類型，但僅為了說明之目的。
熟悉本技藝者亦將理解，可對前述之該技術之操作做出許多變化，而依然能達到本發明之相同目的。本發明之範圍擬包含此類變化。因此，不擬將本發明之實施例之以上敘述視為限制性者。而擬將對於本發明之實施例的任何限制於以下申請專利範圍說明。
1000:中介層 110:主體材料 111:襯墊材料 112:金屬 113:穿矽通孔(TSV) 120:佈線平面 121:絕緣材料 122:渠溝 124:通孔 126:深渠溝 127:接觸件開口 128:電接觸件 201:步驟 203:步驟 205:步驟 210:主體材料 213:穿矽通孔(TSV) 215:深TSV 220:佈線平面 221:絕緣體 222:渠溝 224:通孔 228:電接觸件 230:電接觸件 300:基板接合介面 4000:中介層 410:主體材料 413:穿矽通孔(TSV) 420:佈線平面 421:絕緣材料 422:渠溝 424:通孔 426:深渠溝 428:電接觸件 510:主體材料 511:通孔 513:貫通基板通孔 520:第二佈線平面 530:電接觸件 A:第一基板 J:第二基板
本揭示內容之態樣在結合附圖閱覽時可從以下詳細說明最佳地加以理解。應注意，根據該產業中的標準做法，各種特徵並未按比例繪製。事實上，為了討論的清楚起見，可任意增加或減少各種特徵的尺寸。
根據本揭示內容之實施例，圖1為表示分離式基板中介層的垂直截面圖；
根據本揭示內容之實施例，圖2為形成分離式基板中介層之程序的流程圖；
根據本揭示內容之實施例，圖3A、3B、3C、3D、3E、3F、3G、3H、及3I為表示分離式基板中介層之製造階段之垂直截面圖；以及
根據本揭示內容之另一實施例，圖4A、4B、4C、4D、及4E為表示分離式基板中介層之製造階段之垂直截面圖。
1000:中介層
110:主體材料
111:襯墊材料
113:穿矽通孔(TSV)
120:佈線平面
121:絕緣材料
122:渠溝
124:通孔
126:深渠溝
128:電接觸件
210:主體材料
213:穿矽通孔(TSV)
215:深TSV
220:佈線平面
222:渠溝
224:通孔
228:電接觸件
230:電接觸件
300:基板接合介面
A:第一基板
J:第二基板

Claims (20)

  1. 一種形成中介層之方法，包含： 提供包含第一主體材料的第一中介層基板，該第一主體材料具有延伸穿過該第一主體材料的複數第一穿矽通孔(TSV)； 提供包含第二主體材料及一佈線平面的第二中介層基板，該第二主體材料具有延伸穿過該第二主體材料的複數第二TSV，且該佈線平面係形成於該第二主體材料上，使得該佈線平面係電連接至該等第二TSV之至少一者；以及 將該第一中介層基板接合至該第二中介層基板，使得該佈線平面係提供作為該第一與第二主體材料之間的介面佈線平面，其將該等第一TSV之至少一者電連接至該等第二TSV之至少一者。
  2. 如請求項1之形成中介層之方法，更包含提供複數外部接觸件，其係形成於下列其中至少一者：該第一中介層基板之與該第一和第二中介層基板之間的接合介面相反的一側、以及該第二中介層基板之與該接合介面相反的一側。
  3. 如請求項2之形成中介層之方法，其中提供該複數外部接觸件之步驟包含提供電接觸件，該等電接觸件係配置以連接至下列其中至少一者：晶片、封裝基板、及印刷電路板。
  4. 如請求項1之形成中介層之方法，更包含提供形成於該佈線平面上的複數介面接觸件，其中該接合步驟包含將該複數介面接觸件之各者接合至該等第一TSV之相應者。
  5. 如請求項4之形成中介層之方法，其中該複數第一TSV各自包含一銅芯部，且該複數介面接觸件各自包含一Sn:Ag:Cu合金(SAC)接觸件，且該接合步驟包含將各個銅芯部接合至各個SAC接觸件。
  6. 如請求項4之形成中介層之方法，其中該複數第一TSV各自包含一銅芯部，且該複數介面接觸件各自包含一銅接觸件，且該接合步驟包含將各個銅芯部接合至各個銅接觸件。
  7. 如請求項1之形成中介層之方法，更包含： 提供包含外部佈線平面的該第一中介層基板，其中該外部佈線平面係形成於該第一主體材料上，且複數第一外部電接觸件係形成於該外部佈線平面上，以及 提供包含複數第二外部電接觸件的該第二中介層基板，其中該複數第二外部電接觸件係位在該第二主體材料之與該介面佈線平面相反的一側，且複數介面接觸件係形成於該介面佈線平面上，使得該複數介面接觸件之各者接合至相應的第一TSV而作為該接合步驟的一部分。
  8. 如請求項1之形成中介層之方法，其中該第一中介層基板及該第二中介層基板之其中至少一者係以預製基板的形式提供。
  9. 一種形成中介層之方法，包含： 在第一基板之前側表面上形成第一佈線平面，該第一基板具有與該前側表面相反的背側表面，該第一佈線平面包含位在該第一佈線平面之頂表面上的電接觸件； 在該第一基板中形成通孔，該等通孔自該第一基板之該背側表面延伸至該第一佈線平面； 在第二基板之前側表面上形成第二佈線平面，該第二基板具有與該前側表面相反的背側表面，該第二佈線平面包含電接觸件；以及 將該第二基板定位成與該第一基板相接觸，使得該第二佈線平面的該等電接觸件係對準成與該第一基板中的該等通孔相接觸。
  10. 如請求項9之形成中介層之方法，更包含將該第二基板接合至該第一基板，使得該第二佈線平面的該等電接觸件與該第一基板中的該等通孔相接觸。
  11. 如請求項10之形成中介層之方法，更包含在該第二基板中形成通孔，該等通孔自該第二基板之該背側表面延伸至其上形成有該第二佈線平面的該第二基板之該前側表面。
  12. 如請求項11之形成中介層之方法，其中在該第二基板中形成通孔之步驟包含： 在該接合步驟之後，減小該第二基板的厚度；以及 藉由處理該第二基板之背側而在該第二基板中形成該等通孔。
  13. 如請求項11之形成中介層之方法，其中在該第二基板中形成通孔之步驟包含： 在形成該第二佈線平面之步驟之前，藉由處理該第二基板之該前側表面而在該第二基板中形成部分通孔，其中該等部分通孔未延伸至該第二基板之該背側表面；以及 在該接合步驟之後，藉由處理該第二基板之背側而減小該第二基板的厚度以使該等部分通孔暴露，使得該第二基板中的該等通孔自該第二基板之該背側表面延伸至該第二基板之該前側表面。
  14. 如請求項11之形成中介層之方法，更包含將接觸件附加至該第二基板中的該等通孔，俾使電子元件可被附加至該中介層。
  15. 如請求項9之形成中介層之方法，其中該第一佈線平面及該第二佈線平面為重分佈層。
  16. 一種中介層，包含： 第一基板，其包含第一主體材料與第一佈線平面，該第一主體材料具有延伸穿過該第一主體材料的第一TSV，且該第一佈線平面係形成於該第一主體材料上並且與該等第一TSV電接觸； 第二基板，其包含第二主體材料，該第二主體材料具有延伸穿過該第二主體材料的第二TSV；以及 接合介面，其將該第一基板與該第二基板連接，使得該第一基板的該第一佈線平面物理接觸該第二基板，並且該等第一TSV係經由該第一佈線平面而電連接至該等第二TSV。
  17. 如請求項16之中介層，其中該第一主體材料及該第二主體材料各自包含Si。
  18. 如請求項16之中介層，更包含： 複數第一外部電接觸件，其係設置於該第一基板之與該接合介面相反的一側，以及 複數第二外部電接觸件，其係設置於該第二基板之與該接合介面相反的一側。
  19. 如請求項18之中介層，其中該等第一外部電接觸件及該等第二外部電接觸件包含配置以連接至下列其中至少一者的電接觸件：晶片、封裝基板、及印刷電路板。
  20. 如請求項16之中介層，更包含複數介面電接觸件，其係設置於該第一基板與該第二基板之間的該接合介面處，其中該等介面電接觸件將該第一基板之該第一佈線平面電連接至該等第二TSV。
TW110105042A 2020-02-25 2021-02-09 分離式基板中介層 TW202201567A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202062981278P 2020-02-25 2020-02-25
US202062981267P 2020-02-25 2020-02-25
US62/981,278 2020-02-25
US62/981,267 2020-02-25
US17/097,116 2020-11-13
US17/097,116 US11488902B2 (en) 2020-02-25 2020-11-13 Split substrate interposer

Publications (1)

Publication Number Publication Date
TW202201567A true TW202201567A (zh) 2022-01-01

Family

ID=77366424

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110105100A TW202201568A (zh) 2020-02-25 2021-02-09 具有整合式被動元件的分離式基板中介層
TW110105042A TW202201567A (zh) 2020-02-25 2021-02-09 分離式基板中介層

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW110105100A TW202201568A (zh) 2020-02-25 2021-02-09 具有整合式被動元件的分離式基板中介層

Country Status (3)

Country Link
US (2) US20210265253A1 (zh)
TW (2) TW202201568A (zh)
WO (2) WO2021173205A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282828B2 (en) * 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
WO2008100940A1 (en) * 2007-02-12 2008-08-21 Kemet Electronics Corporation Electronic passive device
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US11302617B2 (en) 2008-09-06 2022-04-12 Broadpak Corporation Scalable semiconductor interposer integration
US8014166B2 (en) 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US9818680B2 (en) * 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US10026720B2 (en) 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
US9893004B2 (en) 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
US8344512B2 (en) 2009-08-20 2013-01-01 International Business Machines Corporation Three-dimensional silicon interposer for low voltage low power systems
US8686570B2 (en) * 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
ITVI20120060A1 (it) * 2012-03-19 2013-09-20 St Microelectronics Srl Sistema elettronico avente un' aumentata connessione tramite l'uso di canali di comunicazione orizzontali e verticali
US9362143B2 (en) * 2012-05-14 2016-06-07 Micron Technology, Inc. Methods for forming semiconductor device packages with photoimageable dielectric adhesive material, and related semiconductor device packages
US9252127B1 (en) * 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9443799B2 (en) 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
WO2018067719A2 (en) 2016-10-07 2018-04-12 Invensas Bonding Technologies, Inc. Direct-bonded native interconnects and active base die
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
WO2019241417A1 (en) 2018-06-13 2019-12-19 Invensas Bonding Technologies, Inc. Tsv as pad
WO2020000392A1 (en) 2018-06-29 2020-01-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with stacked device chips using interposers
US11587843B2 (en) * 2018-12-13 2023-02-21 Intel Corporation Thermal bump networks for integrated circuit device assemblies
US11444067B2 (en) * 2019-12-16 2022-09-13 Micron Technology, Inc. Stacked interposer structures, microelectronic device assemblies including same, and methods of fabrication, and related electronic systems

Also Published As

Publication number Publication date
WO2021173205A1 (en) 2021-09-02
US20210265253A1 (en) 2021-08-26
US20210265254A1 (en) 2021-08-26
WO2021173204A1 (en) 2021-09-02
US11488902B2 (en) 2022-11-01
TW202201568A (zh) 2022-01-01

Similar Documents

Publication Publication Date Title
US10483235B2 (en) Stacked electronic device and method for fabricating the same
TWI720801B (zh) 具有封裝面積縮減的高頻寬晶粒對晶粒互連
US11996366B2 (en) Semiconductor package including interposer
US6864165B1 (en) Method of fabricating integrated electronic chip with an interconnect device
CN110034026A (zh) 封装件结构和方法
US9064862B2 (en) Semiconductor chips having a dual-layered structure, packages having the same, and methods of fabricating the semiconductor chips and the packages
CN110335859B (zh) 一种基于tsv的多芯片的封装结构及其制备方法
US20240087987A1 (en) Front end of line interconnect structures and associated systems and methods
JP2005093980A (ja) 積み重ねが可能な層、ミニスタック、および積層型電子モジュール
TW202201567A (zh) 分離式基板中介層
TW202406018A (zh) 具有高深寬比tsv的電連接結構及其製造方法
US20230197563A1 (en) Semiconductor chip device integrating thermal pipes in three-dimensional packaging
TW202324675A (zh) 半導體封裝
US20220068820A1 (en) Front end of line interconnect structures and associated systems and methods
US20220068819A1 (en) Front end of line interconnect structures and associated systems and methods
TWI751702B (zh) 半導體元件及其製造方法
TWI834469B (zh) 半導體封裝及其製造方法
US20240071969A1 (en) Semiconductor die stacks and associated systems and methods
TW202403979A (zh) 半導體封裝及其製造方法
CN112219276A (zh) 一种芯片以及芯片封装方法
TW202245281A (zh) 半導體裝置及其製造方法
JP2023503716A (ja) 半導体デバイスのための電気的相互接続構造体及びそれを使用したアセンブリ
KR20140088756A (ko) 고집적의 다층 인터포저 및 그 제조방법