JP2023503716A - 半導体デバイスのための電気的相互接続構造体及びそれを使用したアセンブリ - Google Patents

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leg
semiconductor
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solder material
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カイル ケイ． カービー
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マイクロン テクノロジー，インク．
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Abstract

半導体デバイスのための相互接続構造体が本明細書で提供される。相互接続構造は、一般的に、半導体ダイ上に位置付けられた導電性コンタクトに電気的に結合された導電性ピラーと、ピラーの遠位端上のトレースレシーバとを含む。トレースレシーバは、本体、第１の脚部、及び第２の脚部が一緒になって空洞を形成するように、遠位端に電気的に結合された本体を有し、遠位端から離れる方向に本体の第１の側から突出する第１の脚部と、遠位端から離れる方向に本体の第２の側から突出する第２の脚部とを含み得る。半導体デバイスの組み立て中、空洞は、絶縁された基板内に位置付けられた半導体トレースの一部分を少なくとも部分的に取り囲むように構成される。電気的接続を形成するために、はんだ材料は、トレースレシーバとトレースの間に配置され得る。

Description

本開示は、一般的に、半導体デバイスに向けられ、幾つかの実施形態では、より具体的には、ダイツー基板（ｄｉｅ ｔｏ ｓｕｂｓｔｒａｔｅ）のための相互接続構造体及び／又は３次元集積相互接続部に向けられている。
メモリデバイス、マイクロプロセッサ、及び発光ダイオード等のマイクロエレクトロニクスデバイスは、通常、基板に搭載され、保護カバーに入れられた１つ以上の半導体ダイを含む。半導体ダイは、メモリセル、プロセッサ回路、相互接続回路等の機能的機構を含む。半導体ダイ製造者は、もたらされるカプセル化されたアセンブリの容量及び／又は速度を向上させつつ、半導体ダイが占める体積を削減するという圧力の増加の下にある。これらの要求を満たすために、半導体ダイ製造者は、半導体ダイが搭載された回路基板又はその他の素子上の限定された体積内でマイクロエレクトロニクスデバイスの容量又は性能を向上させるために複数の半導体ダイを相互に垂直方向にしばしば積み重ねる。垂直方向に積み重ねられた半導体ダイの場合、シリコン貫通ビア（ＴＳＶ）がしばしば使用される。隣接する半導体ダイ上のこうしたＴＳＶは、通常、一方のダイのボンドパッドが他方のボンドパッドに直接接着する直接的物理的結合を使用して相互に電気的に接続される。
個々の又は積み重ねられた半導体ダイは、通常、ダイ上の金属ボンドパッドを通じて、又はボンドパッド上に形成されたピラーによって電気的に接続される。ダイが基板に電気的に接続された場合、パッド又はピラーは、通常、金属パッド又はピラーに取り付けられたはんだバンプを使用して、基板内の露出したトレースへの接続を形成する。組み立て中、はんだバンプは、ダイツー基板（Ｄ２Ｓ）からの接続を形成するためにリフローされる。従来の組み立て方法は、通常、金属ピラーの先端と基板内のトレースの上面とにはんだ接続が制限されることをもたらす。しばしば、はんだバンプを形成するためにスタックプロセス中にはんだがリフローされる場合に、隣接するピラーを電気的に接続し、半導体デバイスを短絡するために、隣接する金属ピラー間にはんだが電気的な“ブリッジ”を形成し得るように、各半導体ダイのボンドパッドは、相互に近接して離隔される。
相互接続部を通じて電気的接続を形成する前に、本技術の実施形態に従って構成されたトレースレシーバを含む相互接続構造体を有する半導体デバイスを示す拡大断面図である。 相互接続部を通じて電気的接続を形成した後の図１Ａの半導体デバイスを示す拡大断面図である。 本技術の実施形態に従って構成された様々なトレースレシーバを有する相互接続構造体の断面詳細図である。 本技術の実施形態に従って構成された様々なトレースレシーバを有する相互接続構造体の断面詳細図である。 本技術の実施形態に従って構成された様々なトレースレシーバを有する相互接続構造体の断面詳細図である。 本技術の実施形態に従って構成された様々なトレースレシーバを有する相互接続構造体の断面詳細図である。 相互接続部を通じて電気的接続を形成する前に、本技術の実施形態に従って構成されたトレースレシーバを含む相互接続構造体を有する半導体デバイスを示す斜視図である。 本技術の実施形態に従って構成された半導体デバイスを含むシステムの概略図である。
本明細書に開示する技術は、半導体デバイス、半導体デバイスを備えたシステム、及び半導体デバイスを製造するための関連する方法に関する。用語“半導体デバイス”は、一般的に、１つ以上の半導体材料を含む固体デバイスを指す。半導体デバイスの例は、とりわけ、論理デバイス、メモリデバイス、及びダイオードを含む。更に、用語“半導体デバイス”は、完成したデバイス、又は完成したデバイスになる前の処理の様々な段階におけるアセンブリ又はその他の構造体を指し得る。
使用される文脈に依存して、用語“基板”は、ウェーハレベルの基板、単一化されたダイレベルの基板、又はダイスタック用途のための別のダイ等、電子コンポーネント（例えば、ダイ）をサポートする構造体を指し得る。本明細書に説明する方法の適切なステップが、ウェーハレベル又はダイレベルで実施され得ることを当業者は認識するであろう。更に、文脈が別のことを指し示さない限り、本明細書に開示する構造体は、従来の半導体製造技術を使用して形成され得る。材料は、例えば、化学蒸着、物理蒸着、原子層堆積、スピンコーティング、めっき、及び／又はその他の適切な技術を使用して堆積し得る。同様に、材料は、例えば、プラズマエッチング、ウェットエッチング、化学機械平坦化、又はその他の適切な技術を使用して除去され得る。
幾つかの実施形態では、半導体ダイは、表面に露出した少なくとも１つのコンタクト（例えば、ボンドパッド又はダイを通って拡張するＴＳＶの一部分）を含む。これらの実施形態では、相互接続構造体は、半導体デバイスの他のコンポーネントとの電気的接続を形成するためにコンタクトに電気的に結合される。幾つかの実施形態では、相互接続構造体は、基板（例えば、ダイスタック用途における別のダイ、プリント回路基板、ダイレベル又はウェーハレベルの基板等）内に露出したトレースに電気的に結合するように構成されたダイのボンドパッド上に導電性金属ピラーを含む。上記のように、こうした接続は、通常、Ｄ２Ｓ接続と称される。
幾つかの従来の相互接続構造体では、ピラーは、ダイのボンドパッド上に形成される。ピラーは、ピラーの先端ではんだ材料をリフロー又は改質することによって、基板内のトレースに電気的に結合される。はんだ材料は、電気的接続を形成するために、ピラー上の表面とトレースの表面上とに接触する。これらの構成では、はんだ材料と接合するピラー及びトレースの限定された表面積は、構造的な接続を比較的弱くさせる。Ｄ２Ｓ相互接続方法は、とりわけ、ミスアライメント、はんだブリッジ、はんだスランプ、不完全な濡れ、ダイの反り、エッジ又はコーナーの接続、熱膨張係数の不一致、機械的強度の低さ等を含む、組み立て中の様々な信頼性の問題に対して脆弱である。アレイ構成の密度が高くなると、各ダイのボンドパッドのピッチは大きくなり得、このことは、上記の困難性に遭遇する傾向を高める。
本明細書に説明する幾つかの実施形態では、追加の導電性構造体が、ダイの反対側のピラーの端部に形成される。追加の構造体には、はんだ材料を保持するように構成されたトレースレシーバを含む。以下でより詳細に説明するように、そうしたトレースレシーバは、少なくとも１つの開口部を有する１つ以上のボイド又は空洞を備えて形成され、幾つかの実施形態では、ボイド又は空洞は、基板内のトレースの形状に相補的な形状を有する（例えば、トレースレシーバの空洞は、一般的に、トレースの表面のサイズ、形状、ピッチ、深さ等に対応する）。例えば、レシーバは、空洞がトレースに向かってピラーから離れる方向に面するＣ字形の開口部を有するように、基板内に露出した３つの実質的に直線的な側面を有する概して細長いバーであり得る。これらの実施形態では、トレースレシーバ内の空洞のサイズ及び形状は、ダイが基板に対して組み立てられる位置に配置された場合に、トレースレシーバとトレースとの間にはんだ材料の間隙を可能にするように構成され得る。他の実施形態では、ボイド又は空洞の形状は、基板内のトレース（例えば、湾曲した内面）に接合するのに適した任意の形状である。
従来の技術に対する利点の中でもとりわけ、本明細書に説明するトレースレシーバの構成は、（ａ）ピラーのトレースとの位置合わせを支援し、（ｂ）より優れた機械的安定性を提供し、（ｃ）マルチダイスタックを組み立てる場合にはんだ材料の複数のリフローに耐え得、（ｄ）より高度なダイ反りに適応し得、（ｅ）はんだブリッジを低減し、（ｆ）よりタイトなピッチの相互接続と基板設計とを可能にし、（ｇ）非導電性フィルム処理（ＮＣＦ）を支援し、（ｈ）よりタイトなボンド線制御を可能する。本技術の構成は、ＴＳＶ及び／又は３次元集積（３ＤＩ）に言及して本明細書に説明され得るが、本技術は、とりわけ、フリップチップボンディング（ＦＣ）、ダイレクトチップアタッチメント（ＤＣＡ）、及びＤ２Ｓを含むその他の相互接続タイプにも適用される。具体的な構成に関連する本技術の説明は、本技術の用途を限定するものとして解釈されるべきではない。
本明細書におけるトレースレシーバ及びトレースの形状の説明及び図解は例示的であり、本開示の範囲を限定するものとして解釈されるべきではない。これに関して、幾つかの実施形態では、基板内のトレースの形状は、電気接続を可能にする導電性材料を露出するための適切な製造プロセスによって創出される任意の形状であり、そうした形状は、基板間、同じ基板上のトレース間、及び／又は隣接するトレース間で変化し得る。同様に、他の実施形態では、トレースレシーバ内の空洞の形状は、トレースとの電気的接続を可能にするように構成された任意の適切な形状であり、トレースの形状に相補的な形状であるとは限らないことがある（例えば、トレースレシーバ内の弧状の空洞は、実質的に直線的なトレース等と互換性がある）。これらの実施形態では、トレースレシーバは、トレースに電気的に接続し、従来の技術と比較して機械的強度が増加した接着を形成するようなサイズ及び形状である。更に、トレースレシーバ内の空洞は、はんだ間の短絡及び電気的ブリッジが防止されるように、はんだ材料を空洞に実質的に制限するように構成される。
本明細書で使用するとき、用語“垂直方向”、“横方向”、“上部”、及び“下部”は、図に示す向きを考慮した半導体デバイス内の機構の相対的な方向又は位置を指し得る。例えば、“上部”又は“最上部”は、別の機能よりもページの最上部の近くに位置に位置付けられた機構を指し得る。これらの用語は、しかしながら、最上部／底部、上方（ｏｖｅｒ）／下方（ｕｎｄｅｒ）、上方（ａｂｏｖｅ）／下方（ｂｅｌｏｗ）、上／下、左／右、及び遠位／近位が向きに依存して相互に交換され得る場合の反転又は傾斜した向き等、他の向きを有する半導体デバイスを含むと解釈されるべきである。更に、参照を容易にするために、この開示全体を通して同様の又は類似のコンポーネント又は機構を識別するために同一の参照番号が使用されるが、同じ参照番号の使用は、機構が同一であると解釈されるべきであることを意味しない。実際、本明細書に説明する多くの例では、同一の番号が付された機構は、構造及び／又は機能が相互に異なる複数の実施形態を有する。更に、組成的に同様であり得る断面内の材料を指し示すために同じ陰影が使用され得るが、同じ陰影の使用は、本明細書に特に記載がない限り、材料が同一であると解釈されるべきであることを意味しない。
本開示はまた、量及び数に言及し得る。特に明記されていない限り、そうした量及び数は制限的であるとみなすべきではないが、新たな技術と関連付けられた可能性のある量又は数の例である。また、この点に関して、本開示は、量又は数に言及するために用語“複数”を使用し得る。この点に関して、用語“複数”は、１つより多い任意の数、例えば、２、３、４、５等であることを意味する。本開示の目的のために、句“Ａ、Ｂ、Ｃの内の少なくとも１つ”は、例えば、３つよりも多い要素が列挙された場合に更に可能な全ての順列を含む、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。
図１Ａ及び図１Ｂは、本技術の実施形態に従った半導体デバイス１００の断面図を示す。図１Ａは、コンポーネントを電気的に接続する前の位置にある半導体デバイス１００を示し、図２Ｂは、コンポーネントを電気的に接続した後の半導体デバイス１００を示す。半導体デバイス１００（例えば、半導体ダイアセンブリ）は、一般的に、基板１２０と、相互接続アセンブリ１３０によって基板１２０に電気的に結合可能な半導体ダイ１１０とを含む。本明細書に説明するように、半導体ダイ１１０は、１つ以上の集積回路を有する個々のダイであり得、又は半導体ダイ１１０は、複数の電気的に接続された半導体ダイのスタックであり得る。
本技術の幾つかの実施形態では、基板１２０は、誘電体材料１２４（例えば、パッシベーション材料、ポリイミド材料、はんだレジスト／マスク、及び／又は半導体デバイスの上面を覆うために使用されるその他の材料）と、外周面１２８及び遠位面１３２を有する導電性トレース１２２とを含む。絶縁材料１２４は、基板１２０の表面を少なくとも部分的に覆い、導電性トレース１２２を少なくとも部分的に露出するように開放領域１２６を形成するために局所的に除去される。絶縁材料１２４は、トレース１２２の外周面１２８を露出する深さまで除去され得る。
半導体ダイ１１０は、一般的に、半導体ダイ１１０の集積回路に電気的に結合され、ダイスタックの別の半導体ダイ又は別のタイプの基板（たとえば、プリント回路基板）に電気的に結合されるように構成された、半導体ダイ１１０の表面において露出した複数の導電性コンタクト１１２を含む。幾つかの実施形態では、コンタクト１１２はボンドパッドであるが、他の実施形態では、コンタクト１１２は、半導体ダイ１１０を通って部分的又は完全に拡張するビア（例えば、ＴＳＶ）の一部分であり得る。半導体ダイ１１０の集積回路は、メモリ回路（例えば、ダイナミックランダムメモリ（ＤＲＡＭ））、コントローラ回路（例えば、ＤＲＡＭコントローラ）、論理回路、及び／又はその他の回路若しくは回路の組み合わせを含み得る。
幾つかの実施形態では、相互接続アセンブリ１３０は、半導体ダイ１１０上のコンタクト１１２から突出し、半導体ダイ１１０に概して垂直な方向に拡張する導電性（例えば、金属）ピラー１１４を含む。しかしながら、他の実施形態では、ピラー１１４は、半導体ダイ１１０から８５°～９０°の間の角度で拡張する。更なる実施形態では、ピラー１１４は、半導体ダイ１１０から８８°～９０°の間の角度で拡張する。ピラー１１４は、半導体デバイス１００が組み立てられる場合に半導体ダイ１１０と基板１２０との間に所望の間隔を提供するように構成された長さを有し得る。
従来の半導体デバイスでは、ピラーは、一般的に、露出したはんだ材料を使用してトレースに電気的に接続される（例えば、はんだ材料は、如何なる構造体によっても保持されない）。対照的に、本技術の実施形態は、ある量のはんだ材料１４２を保持するように構成されたピラー１１４の端部にトレースレシーバ１４０を含む。トレースレシーバ１４０は、基板１２０内の露出したトレース１２２の長さよりも短い、トレース１２２の長手方向軸に対応する方向の長さを有し得る（例えば、図３を参照）。これらの実施形態では、個々のトレースレシーバ１４０は、露出したトレース１２２の一部分のみとの電気的接続を創出する。トレースレシーバ１４０は、トレース１２２の露出した長さと実質的に同じサイズ又は該長さより長い、トレース１２２の長手方向軸に対応する方向の長さを有し得る。
図１Ａ及び図１Ｂに示すように、個々のトレースレシーバ１４０は、はんだ材料１４２を保持するように構成された空洞１４４を創出するように、本体１４５と、本体１４５の一方の側から離れる方向に突出する第１の脚部１４７ａと、本体１４５の反対側から離れる方向に突出する第２の脚部１４７ｂとを有し得る。幾つかの実施形態では、空洞１４４は、基板１２０の対応するトレース１２２の形状に概して相補的な形状を有する。トレースレシーバ１４０は、トレース１２２の表面のサイズ、形状、ピッチ、深さ等に対応する３つの実質的に直線的な内面（例えば、図２Ａおよび２Ｂを参照）を有する空洞１４４を備えて対応するピラー１１４上に形成され得る。例えば、トレースレシーバの空洞１４４は、空洞１４４の開口部がトレース１２２に向かってピラー１１４から離れる方向に面する“Ｃ字形”を有し得る。
個々のトレースレシーバ１４０の空洞１４４は、半導体デバイス１００の組み立て時にトレース１２２との電気的接続を形成するために、はんだ材料１４２で少なくとも部分的に充填され得る。はんだ材料１４２は、トレース１２２の形状に概して対応するように空洞１４４の形状に適合し（例えば、図２Ａ）、又ははんだ材料１４２は、平坦構成（例えば、図２Ｂ）等のその他の構成で空洞１４４を充填し得る。一般的に、トレースレシーバ１４０内の空洞１４４のサイズ及び形状は、半導体ダイ１１０が基板に対して組み立てられる位置に配置された場合に、トレースレシーバ１４０とトレース１２２との間にはんだ材料１４２の間隙を可能にするように構成され得る。これらの実施形態では、はんだ材料１４２の体積、並びに空洞１４４のサイズ及び形状は、はんだ短絡を防止するためにはんだの流出が最小限になるように指定される。また、トレースレシーバ１４０とトレース１２２との間にはんだ材料１４２が流れる間隙は、半導体ダイ１１０が歪む場合、隣接するピラー１１４が異なる長さのものである場合等に、トレースレシーバ１４０とトレース１２２との間に電気的接続が形成されることを依然として可能にするように指定された許容誤差で構成され得る。組み立てられる位置において、トレースレシーバ１４０の最遠位端は、はんだブリッジを更に阻害するために、基板１２０（図１Ｂ）の表面に接触し得る。
図２Ｃ及び図２Ｄは、異なる形状の空洞を備えたトレースレシーバの実施形態を示す。図２Ｃは、より具体的に、はんだ材料１４２を保持するように構成された弧状の空洞２４４を有するトレースレシーバ２４０を示す。この実施形態では、弧状の空洞２４４は、実質的に直線的なトレース１２２の形状と一致しなくてもよいが、こうした弧状の空洞２４４は、本技術の範囲内の様々なトレース形状と互換性がある。図２Ｄは、角形の空洞３４４を有するトレースレシーバ３４０を示し、これは、本技術の範囲内の様々なトレース形状と互換性があり得る。トレースレシーバ１４０、２４０、及び３４０は、はんだ材料１４２が間隙を充填し、電気的接続を創出するときに、組み立てられた位置にある幾つかのポイントでトレース１２２に接触し得る。他の実施形態では、各トレースレシーバ内の空洞の形状は、製造能力、製造プロセス、コスト、信頼性、接着強度、トレース形状、基板のばらつき、設計者の好み等の内の１つ以上の結果として形成される。
相互接続アセンブリ１３０のコンポーネントは、一般的に、銅、ニッケル、金等の導電性材料、及びそれらの組み合わせから形成される。幾つかの実施形態では、ピラー１１４及びトレースレシーバ１４０は、トレースレシーバ１４０がめっきされ得るピットを形成するために、フォトマスクを用いたサブトラクティブ処理を使用する等、任意の適切なパターニング方法を使用して形成され得る。
図３は、トレース１２２に結合されているトレースレシーバ１４０を示す。半導体デバイス１００の組み立て中、半導体ダイ１１０は、トレースレシーバ１４０が空洞１４４内でトレース１２２の一部分を受け取るためにトレース１２２と整列されるように、位置付けられる。幾つかの実施形態では、空洞１４４内のはんだ材料１４２は、半導体ダイ１１０のトレースレシーバ１４０がトレース１２２に近接するようになる前にはんだの流れを可能にするために予熱される。半導体デバイス１００は、組み立てられる場合にトレースレシーバ１４０とトレース１２２との間に実質的に均一な間隙を有する。空洞１４４は、はんだリフローの前に、はんだ材料１４２がトレース１２２の遠位面１３２の少なくとも一部分及び外周面１２８の少なくとも一部分を取り囲むように、予め形成された形状を有するはんだ材料１４２で部分的にのみ充填され得る。他の実施形態では、はんだ材料１４２は、予熱されないが、ギャングリフロー中にはんだ材料１４２が他の相互接続アセンブリ１３０と共に加熱され得るように、トレース１２２の１つ以上の表面と接触して位置付けられる。トレースレシーバ１４０及びトレース１２２の構成は、はんだブリッジのリスクを低減するはんだ材料１４２の複数のリフローを可能にする。はんだ材料１４２が予熱されない実施形態では、音波エネルギーを使用してギャングリフローが実施され得、それによって、材料間の摩擦は、はんだ材料１４２をリフローするための熱を創出する。
図４は、本技術の実施形態に従った半導体デバイスを組み込んだシステムを説明するブロック図である。図１Ａ～図４３を参照して上に説明した機構を有する半導体デバイスの内の何れか１つは、無数のより大きな及び／又はより複雑なシステムの内の何れかに組み込まれ得、その代表的な例が図４に概略的に示したシステム４００である。システム４００は、プロセッサ４０２、メモリ４０４（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュ、及び／又はその他のメモリデバイス）、入力／出力デバイス４０６、及び／又はその他のサブシステム若しくはコンポーネント４０８を含み得る。図１Ａ～図３を参照して上に説明した半導体アセンブリ、デバイス、及びデバイスパッケージは、図５に示した要素の内の何れかに含まれ得る。もたらされるシステム４００は、多種多様な適切なコンピューティング、処理、ストレージ、センシング、イメージング、及び／又はその他の機能の内の何れかを実施するように構成され得る。したがって、システム４００の代表的な例は、非限定的に、デスクトップコンピュータ、ラップトップコンピュータ、インターネットアプライアンス、携帯デバイス（例えば、パームトップコンピュータ、ウェアラブルコンピュータ、セルラー又はモバイル電話、携帯情報端末、音楽プレーヤー等）、タブレット、マルチプロセッサシステム、プロセッサベース又はプログラム可能家電製品、ネットワークコンピュータ、及びミニコンピュータ等のコンピュータ及び／又はその他のデータプロセッサを含む。システム４００の追加の代表的な例は、ライト、カメラ、車両等を含む。これらの及びその他の例では、システム４００は、単一のユニットに収容され得、又は、例えば、通信ネットワークを通じて複数の相互接続されたユニットに分散し得る。システム４００のコンポーネントは、したがって、ローカル及び／又はリモートメモリストレージデバイス、並びに多種多様な適切なコンピュータ可読媒体の内の何れかを含み得る。
前述のことから、新たな技術の具体的な実施形態が例示の目的で本明細書に説明されているが、本開示から逸脱することなく様々な修正がなされ得ることは理解されよう。したがって、発明は、添付の特許請求の範囲による場合を除いて限定されない。更に、特定の実施形態の文脈で説明した新たな技術の幾つかの態様はまた、他の実施形態において組み合わされ得、又は排除され得る。更に、新たな技術の幾つかの実施形態に関連する利点は、それらの実施形態の文脈で説明されているが、他の実施形態もそうした利点を示し得、本開示の範囲内にあるために全ての実施形態がそうした利点を示す必要は必ずしもない。したがって、本開示及び関連する技術は、本明細書に明示的に示されない、又は説明されないその他の実施形態を包含し得る。

Claims (27)

  1. 半導体デバイスのための相互接続構造体であって、
    半導体ダイ上に位置付けられた導電性コンタクトに電気的に結合された導電性ピラーであって、前記導電性コンタクトの反対側に遠位端を有する前記導電性ピラーと、
    前記ピラーの前記遠位端に電気的に結合された本体と、
    前記遠位端から離れる方向に前記本体の第１の側から突出する第１の脚部と、
    前記遠位端から離れる方向に前記本体の第２の側から突出する第２の脚部であって、前記本体、前記第１の脚部、及び前記第２の脚部は一緒になって、半導体トレースの一部分をその中に受け取るように構成された空洞を形成する、前記第２の脚部と
    有するトレースレシーバと
    を含む、相互接続構造体。
  2. 前記第１の脚部及び前記第２の脚部は、前記半導体デバイスが組み立てられる位置にある場合に、前記半導体トレースの外周面に沿って少なくとも部分的に拡張する、請求項１に記載の相互接続構造体。
  3. 前記空洞の少なくとも一部分内に配置されたはんだ材料を更に含む、請求項１に記載の相互接続構造体。
  4. 前記はんだ材料は、組み立てられる位置において前記半導体トレースの遠位面と、前記半導体トレースの側面に沿った少なくとも１つの外周面とに接触する、請求項３に記載の相互接続構造体。
  5. 前記トレースレシーバは、前記半導体デバイスの組み立て中に前記はんだ材料が加熱された場合に、前記トレースレシーバ内の前記はんだ材料が前記半導体トレースの露出面を少なくとも部分的に取り囲むように流れるように、組み立てられる位置において前記トレースレシーバと前記半導体トレースとの間に間隙を形成するように構成される、請求項３に記載の相互接続構造体。
  6. 前記第１及び第２の脚部は、前記空洞が３つの直線的な内面を有するように、前記本体から離れる方向に垂直に突出するプレートを形成する、請求項１に記載の相互接続構造体。
  7. 前記第１及び第２の脚部は、前記空洞が弧状の内面を有するように前記本体から離れる方向に先細になる、請求項１に記載の相互接続構造体。
  8. 前記第１及び第２の脚部は、前記空洞がそれらの間に角度を有する２つの内面を有するように、前記本体から離れる方向に先細になる、請求項１に記載の相互接続構造体。
  9. 前記半導体トレースは、絶縁材料を有する半導体基板上に位置付けられる、請求項１に記載の相互接続構造体。
  10. 前記半導体トレースは、前記絶縁材料内の開口部によって露出する、請求項９に記載の相互接続構造体。
  11. 基板の表面に露出したトレースを有する前記基板と、
    導電性コンタクトを有する半導体ダイと、
    前記トレースと前記導電性コンタクトとを電気的に結合する相互接続構造体であって、
    前記導電性コンタクトに電気的に結合された導電性ピラーと、
    前記導電性コンタクトの反対側の前記ピラーの遠位端に電気的に結合された本体と、前記遠位端から離れる方向に前記本体の第１の側から突出する第１の脚部と、前記遠位端から離れる方向に前記本体の第２の側から突出する第２の脚部であって、前記本体、前記第１の脚部、及び前記第２の脚部は一緒になって、前記トレースの一部分をその中に受け取るように構成された空洞を形成する、前記第２の脚部とを有するトレースレシーバと
    を有する前記相互接続構造体と
    を含む、半導体アセンブリ。
  12. 前記トレースレシーバの前記第１の脚部及び前記第２の脚部は、前記トレースの外周面に沿って少なくとも部分的に拡張する、請求項１１に記載の半導体アセンブリ。
  13. 前記トレースレシーバは、前記トレースレシーバと前記トレースとの間に配置されたはんだ材料を用いて前記トレースに電気的に結合される、請求項１１に記載の半導体アセンブリ。
  14. 前記はんだ材料は、前記トレースの遠位面と、前記トレースの側面に沿った少なくとも１つの外周面とに接触する、請求項１３に記載の半導体アセンブリ。
  15. 前記第１及び第２の脚部は、前記空洞が３つの直線的な内面を有するように、前記本体から離れる方向に垂直に突出するプレートを形成する、請求項１１に記載の半導体アセンブリ。
  16. 前記第１及び第２の脚部は、前記空洞が弧状の内面を有するように前記本体から離れる方向に先細になる、請求項１１に記載の半導体アセンブリ。
  17. 前記第１及び第２の脚部は、前記空洞がそれらの間に角度を有する２つの内面を有するように、前記本体から離れる方向に先細になる、請求項１１に記載の半導体アセンブリ。
  18. 前記トレースは、前記基板上の絶縁材料内の開口部によって露出する、請求項１１に記載の半導体アセンブリ。
  19. 基板の表面に露出した第１のトレース及び第２のトレースを有する前記基板と、
    第１の導電性コンタクト及び第２の導電性コンタクトを有する半導体ダイと、
    前記第１のトレースと前記第１の導電性コンタクトとを電気的に結合する第１の相互接続構造体と、
    前記第２のトレースと前記第２の導電性コンタクトとを電気的に結合する第２の相互接続構造体と
    を含み、
    前記第１及び第２の相互接続構造体の各々は、
    対応する導電性コンタクトに電気的に結合された導電性ピラーと、
    前記導電性コンタクトの反対側の前記ピラーの遠位端に電気的に結合された本体と、前記遠位端から離れる方向に前記本体の第１の側から突出する第１の脚部と、前記遠位端から離れる方向に前記本体の第２の側から突出する第２の脚部であって、前記本体、前記第１の脚部、及び前記第２の脚部は一緒になって、対応するトレースの一部分をその中に受け取るように構成された空洞を形成する、前記第２の脚部とを有するトレースレシーバと
    を有し、
    前記第１の相互接続構造体の前記第１の脚部は、前記第１の相互接続構造体の前記トレースレシーバ内に配置されたはんだ材料が前記第２のトレースへの電気ブリッジを形成できないように、前記第１及び第２のトレースの対向する外周面の間に位置付けられる、
    半導体アセンブリ。
  20. 前記第２の相互接続構造体の前記第２の脚部は、前記第１の相互接続構造体の前記第１の脚部と前記第２のトレースの前記外周面との間に位置付けられる、請求項１９に記載の半導体アセンブリ。
  21. 前記第１の相互接続構造体の前記第１の脚部及び前記第２の脚部は、前記第１のトレースの外周面に沿って少なくとも部分的に拡張する、請求項１９に記載の半導体アセンブリ。
  22. 前記第１の相互接続構造体は、前記第１の相互接続構造体の前記トレースレシーバと前記第１のトレースとの間に配置されたはんだ材料によって前記第１のトレースに電気的に結合され、
    前記第２の相互接続構造体は、前記第２の相互接続構造体の前記トレースレシーバと前記第２のトレースとの間に配置された前記はんだ材料によって前記第２のトレースに電気的に結合される、
    請求項１９に記載の半導体アセンブリ。
  23. 前記はんだ材料は、前記第１及び第２のトレースの遠位面と、前記第１及び第２のトレースの各々の側面に沿った少なくとも１つの外周面とに接触する、請求項２２に記載の半導体アセンブリ。
  24. 前記第１及び第２の相互接続構造体の各々の前記第１及び第２の脚部は、前記第１及び第２の相互接続構造体の前記空洞が３つの直線的な内面を有するように、前記本体から離れる方向に垂直に突出するプレートを形成する、請求項１９に記載の半導体アセンブリ。
  25. 前記第１及び第２の相互接続構造体の各々の前記第１及び第２の脚部は、前記第１及び第２の相互接続構造体の前記空洞が弧状の内面を有するように、前記本体から離れる方向に先細になる、請求項１９に記載の半導体アセンブリ。
  26. 前記第１及び第２の相互接続構造体の各々の前記第１及び第２の脚部は、前記第１及び第２の相互接続構造体の前記空洞がそれらの間に角度を有する２つの内面を有するように、前記本体から離れる方向に先細になる、請求項１９に記載の半導体アセンブリ。
  27. 前記第１及び第２のトレースは、前記基板上の絶縁材料内の開口部によって露出する、請求項１９に記載の半導体アセンブリ。
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