TWI470751B - 組裝後平坦化之微電子元件 - Google Patents

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TWI470751B
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Vage Oganesian
Belgacem Haba
Craig Mitchell
Ilyas Mohammed
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Tessera Inc
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Description

組裝後平坦化之微電子元件
本發明係關於微電子裝置之封裝，特定言之係關於半導體裝置之封裝。本發明亦係關於堆疊之微電子封裝，其包括以晶圓級製造之堆疊之微電子封裝，且係關於製造該等封裝之方法。
微電子元件一般包含半導體材料(諸如，矽或砷化鎵)之薄塊，通常稱為晶粒或半導體晶片。半導體晶片通常提供為個別、預封裝單元。在半導體晶片之第一面(例如，前表面)中製造有效電路。為促進至有效電路之電連接，晶片在同一面上具備結合襯墊。結合襯墊通常以規則陣列圍繞晶粒之邊緣或(對於許多記憶體裝置)在晶粒中央置放。結合襯墊一般由導電金屬(諸如，銅或鋁)製成，約0.5 μm厚。結合襯墊可包括單一金屬層或多個金屬層。結合襯墊之大小將隨裝置類型而變化，但通常將在側面上量測為數十至數百微米。
在一些單元設計中，半導體晶片安裝至基板或晶片載體，該基板或晶片載體又安裝於電路面板(諸如，印刷電路板)上。半導體晶片通常與基板一起封裝，以形成具有電連接至晶片接點之端子的微電子封裝。封裝可接著連接至測試設備以判定封裝裝置是否符合所要效能標準。一旦被測試，則封裝可連接至較大電路，例如，諸如電腦或行動電話之電子產品中的電路。
為節省空間，某些習知設計在封裝內具有堆疊之多個微電子晶片。此允許封裝佔用基板上小於堆疊中晶片之總表面面積的表面面積。然而，習知堆疊封裝具有複雜、昂貴、厚度大及可測試性低之缺點。
在晶片之任何實體配置中，大小為重要考慮因素。隨著攜帶型電子裝置之快速發展，對晶片之更緊密實體配置的需求變得更加強烈。僅藉由實例，通常稱為「智慧型電話」之裝置整合蜂巢式電話與強大資料處理器、記憶體及輔助裝置(諸如，全球定位系統接收器)、電子相機，及區域網路連接連同高解析度顯示器及相關聯影像處理晶片之功能。該等裝置可提供諸如完全網際網路連接性、娛樂(包括完全解析度視訊)、導航、電子銀行及其他之能力，全部整合於袖珍裝置中。複雜的攜帶型裝置需要將眾多晶片包裝至小空間中。此外，晶片中之一些具有許多輸入及輸出連接，通常稱為「I/O」。此等I/O必須與其他晶片之I/O互連。互連應為短的且應具有低阻抗以最小化信號傳播延遲。形成互連之組件不應極大地增加總成大小。類似需要出現於其他應用中，例如資料伺服器中，諸如用於網際網路搜尋引擎中之資料伺服器。舉例而言，提供複雜晶片之間的眾多短、低阻抗互連之結構可增加搜尋引擎之頻寬且降低其功率消耗。
儘管取得以上進展，但仍然需要可靠、薄、可測試及經濟上可製造之改良之半導體裝置及載體封裝及堆疊封裝。藉由建構如下文所描述之微電子封裝而達成本發明之此等屬性。
根據本發明之一態樣，一種微電子單元包括一載體結構，該載體結構具有一前表面、一遠離該前表面之後表面，以及一具有在該前表面處之一開口及一位於該載體結構之該前表面下方之內表面的凹部。該載體結構可包括半導體材料或玻璃中之至少一者。該微電子單元亦可包括一微電子元件，該微電子元件具有一與該內表面鄰近之底表面、一遠離該底表面之頂表面，及該頂表面處之複數個接點。
該微電子單元亦可包括與該微電子元件之該等接點電連接之端子。該等端子可與該載體結構電絕緣。該微電子單元亦可包括一至少接觸該微電子元件之該頂表面的介電區域。該介電區域可具有一經定位與該載體結構之該前表面共平面或位於該前表面上方之平坦表面。該等端子可在該介電區域之該表面處暴露以用於與一外部元件互連。
在一特定實施例中，該等端子可在該載體結構之該前表面處暴露。在一實施例中，該等端子可延伸高於該載體結構之該前表面。在一例示性實施例中，該微電子元件可具有該頂表面與該底表面之間的至少一邊緣表面，且在該平坦表面之一橫向方向上的該等端子中之至少一者之一位置可位於該微電子元件之該邊緣表面與該載體結構的限定該凹部之一表面之間。
在一實施例中，該等端子可包括導電結合襯墊。在一例示性實施例中，該等端子可包括延伸結合襯墊。該等延伸結合襯墊可接觸該微電子元件之該等接點。在一特定實施例中，該載體結構可包括一外部金屬修飾面層，使得該載體結構適合充當一散熱件。在一實施例中，一介電材料可覆蓋該載體結構之該整個前表面。
在一例示性實施例中，該載體結構可包括一半導體材料且該介電區域為一以電化學方式沈積之聚合物。在一特定實施例中，該載體結構可包括玻璃，且一噴塗或旋塗柔性介電材料可覆蓋該凹部之該內表面。在一實施例中，該微電子單元亦可包括自該載體結構之該後表面延伸至該前表面的複數個導電通孔。
在一特定實施例中，每一通孔可具有在該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。在一實施例中，該等端子可包括延伸結合襯墊，且每一結合襯墊可將一各別通孔電連接至該微電子元件之一各別接點。在一例示性實施例中，該介電區域可在該凹部之側壁與該微電子元件之間延伸。在一特定實施例中，該微電子單元亦可包括自該介電區域之一主要表面通過該載體結構延伸至該後表面的複數個導電通孔。在一特定實施例中，每一通孔可具有在該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。在一實施例中，該等端子可包括延伸結合襯墊，且每一結合襯墊可將一各別通孔電連接至該微電子元件之一各別接點。
在一實施例中，一種微電子總成可至少包括第一微電子單元及第二微電子單元，該第一微電子單元與該第二微電子單元堆疊，其中該等各別微電子元件之該等接點經由該第一微電子單元之該等端子及該第二微電子單元之該等端子電連接。在一例示性實施例中，該第一微電子單元可包括在一第一載體結構之後表面處所暴露的第一端子，該第二微電子單元可包括在一第二載體結構之前表面處所暴露的第二端子，且該第一微電子元件經由該等第一端子及該等第二端子電連接至該第二微電子元件。在一特定實施例中，該第一載體結構可包括在沿其前表面之一橫向方向上具有一第一寬度的一第一凹部，且該第二載體結構可包括在該沿其前表面之橫向方向上界定一第二寬度的一第二凹部，該第二寬度與該第一寬度不同。
在一例示性實施例中，該微電子元件為一第一微電子元件。該微電子單元亦可包括一第二微電子元件，該第二微電子元件具有一與該凹部之該內表面鄰近的底表面、一遠離該底表面之頂表面，及該頂表面處之複數個接點。在一實施例中，該凹部可為一第一凹部，該微電子元件可為一第一微電子元件，且該載體結構可具有一第二凹部，該第二凹部具有在該前表面處之一開口及一位於該載體結構之該前表面下方之內表面。該微電子元件亦可包括一第二微電子元件，該第二微電子元件具有一與該第二凹部之該內表面鄰近之底表面、一遠離該底表面之頂表面，及該頂表面處之複數個接點。
根據本發明之一態樣，一種微電子單元包括一載體結構，該載體結構具有一前表面、一遠離該前表面之後表面，以及一具有在該前表面處之一開口及一位於該載體結構之該前表面下方之內表面的凹部。該載體結構可包括半導體材料或玻璃中之至少一者。該微電子單元亦可包括一微電子元件，該微電子元件具有一與該內表面鄰近之頂表面、一遠離該頂表面之底表面，及該頂表面處之複數個接點。
該微電子單元亦可包括與該微電子元件之該等接點電連接之端子。該等端子可與該載體結構電絕緣。該微電子單元亦可包括一至少接觸該微電子元件之該底表面的介電區域。該介電區域可界定一經定位與該載體結構之該前表面共平面或位於該前表面上方的平坦表面。
在一特定實施例中，該微電子元件可具有該頂表面與該底表面之間的至少一邊緣表面，且在該平坦表面之一橫向方向上的該等端子中之至少一者之一位置可位於該微電子元件之該邊緣表面與該載體結構的限定該凹部之一表面之間。在一實施例中，該微電子元件之該底表面可與該載體結構之該前表面共平面。在一例示性實施例中，該等端子可在該載體結構之該前表面處暴露。在一特定實施例中，該等端子可延伸高於該載體結構之該前表面。
在一實施例中，該等端子可包括導電結合襯墊。在一例示性實施例中，該等端子可包括延伸結合襯墊。該等延伸結合襯墊可使在該凹部內延伸之導體接觸該微電子元件之該等接點。在一特定實施例中，該載體結構可包括一外部金屬修飾面層，使得該載體結構適合充當一散熱件。在一實施例中，一介電材料可覆蓋該載體結構之該整個前表面。
在一例示性實施例中，該載體結構可包括一半導體材料且該介電區域可為一以電化學方式沈積之聚合物。在一特定實施例中，該載體結構可包括玻璃，且一噴塗或旋塗柔性介電材料可覆蓋該凹部之該內表面。在一實施例中，該微電子單元亦可包括自該載體結構之該後表面延伸至該內表面的複數個導電通孔。
在一特定實施例中，每一通孔可具有在該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。在一實施例中，該等端子可包括延伸結合襯墊，且每一結合襯墊可將一各別通孔電連接至該微電子元件之一各別接點。在一例示性實施例中，該微電子單元亦可包括自該載體結構之該後表面延伸至該前表面的複數個導電通孔。在一實施例中，每一通孔可具有在該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。在一特定實施例中，該等端子可包括延伸結合襯墊，且每一結合襯墊可將一各別通孔電連接至該微電子元件之一各別接點。
在一實施例中，該介電區域可在該凹部之側壁與該微電子元件之間延伸。在一例示性實施例中，該微電子元件亦可包括自該介電區域之一主要表面通過該載體結構延伸至該後表面的複數個導電通孔。在一實施例中，每一通孔可具有在該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。在一特定實施例中，該等端子可包括延伸結合襯墊，且每一結合襯墊可將一各別通孔電連接至該微電子元件之一各別接點。
在一例示性實施例中，一種微電子總成可至少包括第一微電子單元及第二微電子單元。該第一微電子單元可與該第二微電子單元堆疊，其中該等各別微電子元件之該等接點經由該第一微電子單元之該等端子及該第二微電子單元之該等端子電連接。在一特定實施例中，該第一微電子單元可包括在一第一載體結構之後表面處所暴露的第一端子，該第二微電子單元可包括在一第二載體結構之前表面處所暴露的第二端子，且該第一微電子元件可經由該等第一端子及該等第二端子電連接至該第二微電子元件。
在一實施例中，該第一載體結構可包括在沿其前表面之一橫向方向上具有一第一寬度的一第一凹部，且該第二載體結構可包括在該沿其前表面之橫向方向上界定一第二寬度的一第二凹部，該第二寬度與該第一寬度不同。在一例示性實施例中，該微電子元件可為一第一微電子元件。該微電子單元可進一步包括一第二微電子元件，該第二微電子元件具有一與該凹部之該內表面鄰近的頂表面、一遠離該頂表面之底表面，及該頂表面處之複數個接點。
在一特定實施例中，凹部可為一第一凹部，其具有在該前表面處之一開口及一位於該載體結構之該前表面下方之內表面。該微電子單元亦可包括一第二微電子元件，該第二微電子元件具有一與該第二凹部之該內表面鄰近之頂表面、一遠離該頂表面之底表面，及該頂表面處之複數個接點。
根據本發明之一態樣，一種微電子單元包括一載體結構，該載體結構具有一前表面、一遠離該前表面之後表面，及一自該前表面通過該載體結構延伸至該後表面之開口。該載體結構可包括半導體材料或玻璃中之至少一者。該微電子單元亦可包括一微電子元件，該微電子元件具有與該開口之橫向邊緣表面鄰近之邊緣表面、一遠離底表面之頂表面，及該頂表面處的複數個接點。
該微電子單元亦可包括一接觸該微電子元件之該等邊緣表面的介電區域。該微電子單元亦可包括在一由該前表面及該介電區域所界定之平面處或在一由該後表面及該介電區域所界定之平面處所暴露的端子。該等端子可與該微電子元件之該等接點電連接。該微電子單元亦可包括沿該介電區域延伸且電連接該等接點與該等端子之跡線。
在一例示性實施例中，該等端子之一第一子集可在該介電區域之一前平坦表面處暴露，且該等端子之一第二子集可在該介電區域之一後平坦表面處暴露，以用於與一外部元件互連。在一實施例中，該微電子單元亦可包括自該前表面通過該載體結構延伸至該後表面的複數個導電通孔。在一特定實施例中，每一通孔可具有在該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。在一例示性實施例中，該介電區域可在該開口之一壁與該微電子元件之間延伸。
在一實施例中，該微電子單元亦可包括自該前平坦表面通過該介電區域延伸至該後平坦表面的複數個導電通孔。在一特定實施例中，該微電子單元亦可包括自該前平坦表面通過該介電區域延伸至該微電子元件之該等接點的複數個導電通孔。在一例示性實施例中，該微電子單元亦可包括自該後平坦表面通過該介電區域延伸至該微電子元件之該等接點的複數個導電通孔。
根據本發明之一態樣，一種製造一微電子單元之方法包括將一具有一頂表面及一遠離該頂表面之底表面及該頂表面處之複數個接點的微電子元件置放至一具有一前表面及一遠離該前表面之後表面之載體結構的一凹部中的步驟。該載體結構可包括半導體材料或玻璃中之至少一者。該方法亦可包括使該等接點與該載體結構之端子電互連的步驟。該微電子元件之該頂表面或該底表面可與該凹部內該載體結構之一內表面鄰近置放。
該製造一微電子單元之方法亦可包括向該凹部施加一介電區域之步驟。該介電區域可至少接觸該微電子元件之該頂表面。該方法亦可包括平坦化該介電區域以界定一經定位與該載體結構之該前表面共平面或位於該前表面上方的平坦表面的步驟。
在一實施例中，該製造一微電子單元之方法亦可包括使用一光微影圖案化製程在該介電區域上電鍍跡線之步驟。在一特定實施例中，該向該凹部施加一介電區域之步驟可包括在該凹部之該整個內表面之上施加一層。
在一特定實施例中，一種製造微電子單元之一堆疊總成之方法可包括在一第二微電子單元之頂部堆疊一第一微電子單元之步驟。該方法亦可包括使該第一微電子單元經由一導電結合材料接合至該第二微電子單元之步驟。
該平坦化該介電區域之步驟可包括研磨、拋光或蝕刻該微電子元件之該底表面及該載體結構之該前表面的一部分。在一例示性實施例中，該微電子元件之該底表面可與該凹部內該載體結構之該內表面鄰近置放。該方法亦可包括研磨該微電子元件之該底表面及該載體結構之該後表面的一部分直至該微電子元件之該底表面在該載體結構之該後表面處暴露為止的步驟。在一例示性實施例中，該方法亦可包括形成自該前表面通過該載體結構延伸至該後表面的複數個導電通孔之步驟。
在一實施例中，該形成該複數個導電通孔之步驟可包括形成自該前表面通過該載體結構延伸至該後表面下方之一位置的複數個插口，且該研磨該載體結構之該後表面之一部分的步驟可包括研磨該後表面直至該複數個插口在該後表面處暴露為止，藉此變為該複數個導電通孔。在一特定實施例中，該方法可包括形成自該介電區域之一主要表面通過該載體結構延伸至該後表面的複數個導電通孔之步驟。
在一實施例中，該方法可包括形成自該後表面通過該載體結構延伸至該前表面的複數個導電通孔之步驟。在一特定實施例中，該形成該複數個導電通孔之步驟可包括形成自該後表面通過該載體結構延伸至該前表面下方之一位置的複數個插口，且該平坦化該介電區域之步驟可包括研磨、拋光或蝕刻該載體結構之該前表面直至該複數個插口在該前表面處暴露為止，藉此變為該複數個導電通孔。
在一特定實施例中，可執行該等形成該凹部、形成該複數個導電通孔、形成該等端子、施加該介電區域及平坦化該介電區域之步驟，同時該載體結構保持在其一邊緣處附接至至少一其他載體結構。
在一實施例中，一種製造微電子單元之一堆疊總成之方法可包括在一第二微電子單元之頂部堆疊一第一微電子單元之步驟。該方法亦可包括使該第一微電子單元接合至該第二微電子單元之步驟。該等形成該複數個導電通孔及使該第一微電子單元接合至該第二微電子單元之步驟可包括在該堆疊步驟之後鑽掘延伸通過該第一微電子單元及該第二微電子單元兩者之孔洞，及用一導電材料鍍覆該等孔洞。
在一特定實施例中，該製造一微電子單元之方法亦可包括形成自該凹部之該內表面通過該載體結構延伸至該後表面之複數個導電通孔的步驟。在一例示性實施例中，可執行該等形成該凹部、形成該複數個導電通孔、形成該等端子、施加該介電區域及平坦化該介電區域之步驟，同時該載體結構保持在其一邊緣處附接至至少一其他載體結構。
在一例示性實施例中，一種製造微電子單元之一堆疊總成之方法可包括在一第二微電子單元之頂部堆疊一第一微電子單元之步驟。該方法亦可包括使該第一微電子單元經由一導電結合材料接合至該第二微電子單元之步驟。
在一實施例中，該製造一微電子單元之方法亦可包括使該微電子元件之該等接點接合至經定位與該凹部之該內表面鄰近之導電襯墊的步驟。該形成複數個導電通孔之步驟可包括形成自該載體結構之該後表面延伸至該等導電襯墊之該等通孔。在一特定實施例中，該方法亦可包括使該微電子元件接合至一塗佈該凹部之該內表面之介電層的步驟。該形成複數個導電通孔之步驟可包括形成自該載體結構之該後表面延伸至該微電子元件之該等接點的孔洞。可藉由鍍覆該等孔洞來執行該形成複數個導電通孔之步驟。
本發明之其他態樣提供併有根據本發明之前述態樣的微電子結構、根據本發明之前述態樣之複合晶片或兩者連同其他電子裝置的系統。舉例而言，該系統可安置於一單一外殼中，該外殼可為一攜帶型外殼。與可比較之習知系統相比，根據本發明之此態樣中之較佳實施例的系統可更緊密。
在本文中所展示及描述之實施例中，微電子單元可經平坦化。平坦化之微電子單元可有利地併入於堆疊總成中。減少不同大小之微電子單元之數目亦可促進微電子單元之堆疊。
圖1A及圖1B為說明根據本發明之一實施例之封裝晶片及晶片載體總成的剖視圖及相應自頂向下平面圖。如圖1A及圖1B中所說明，微電子單元10包括安裝至載體結構30之微電子元件20。
微電子元件20可包括半導體基板，該半導體基板(例如)由矽製成，其中一個或複數個半導體裝置(例如，電晶體、二極體等)安置於半導體基板之位於頂表面21處及/或位於頂表面21下方之有效半導體區域中。頂表面21與遠離前表面之底表面22之間的微電子元件20之厚度通常小於200 μm，且可顯著更小，例如，130 μm、70 μm或甚至更小。微電子元件20包括位於其頂表面21處的複數個導電接點23以用於電連接至其他導電元件。
儘管圖1A及圖1B中未特定展示，但有效半導體區域中之半導體裝置通常以導電方式連接至導電接點23。因此，可經由併入於微電子元件20之一或多個介電層內之配線以導電方式接入半導體裝置。在一些實施例中，微電子元件之前表面處之接觸襯墊可能不在微電子元件之前表面處直接暴露。實情為，接觸襯墊可電連接至延伸至暴露之端子的跡線。
如本發明中所使用，表述導電元件「在介電元件之表面處暴露」指示導電元件可用於與自介電元件之外部在與介電元件之表面垂直之方向上朝向介電元件的表面移動的理論點接觸。因此，在介電元件之表面處暴露之端子或其他導電元件可自該表面突出；可與該表面齊平；或可相對於該表面凹入且經由介電質中之孔洞或凹陷暴露。
儘管基本上可用於形成導電元件之任何技術可用以形成本文中所描述之導電元件，但可使用如與本案同日申請之同在申請中之題為Non-Lithographic Formation of Three-Dimensional Conductive Elements之申請案(代理人案號Tessera 3.0-614)中更詳細論述的非微影技術。該等非微影技術可包括(例如)用雷射或用諸如碾磨或砂磨之機械製程選擇性處理表面，以便與表面之其他部分不同地沿將形成導電元件之路徑處理表面之彼等部分。舉例而言，可使用雷射或機械製程僅沿特定路徑自表面切除或移除諸如犧牲層之材料，且由此形成沿該路徑延伸之凹槽。接著可在凹槽中沈積諸如觸媒之材料，且可在凹槽中沈積一或多個金屬層。
載體結構30界定自其前表面31部分地通過載體結構朝向後表面32延伸的凹部40。載體結構30可由半導體(例如，矽)製成。在一實例中，載體結構30可由諸如銅之金屬製成，此可允許載體結構充當微電子元件20之散熱件。在一例示性實施例中，載體結構30可包括外部金屬修飾面層，使得載體結構適合充當散熱件。
凹部40包括位於凹部之底部的內表面41，內表面41距載體結構30之前表面31最遠。凹部40包括在凹部之內表面41與載體結構30之前表面31之間延伸的橫向邊緣表面42(亦即，凹部40之側壁)。凹部40可自前表面31朝向後表面32延伸超過一半，使得凹部40在垂直於前表面31之方向上的高度大於在內表面41與後表面32之間延伸的載體結構30之剩餘部分的高度。
凹部40可具有任何俯視圖形狀，包括(例如)矩形通道，如圖1B中所示。如圖1A及圖1B中所示，凹部40包括單一微電子元件20。在其他實施例中，凹部可包括任何數目個微電子元件20。在一實例中，諸如圖11A中所示之實施例中，凹部可包括複數個微電子元件。在一些實例中，凹部40可具有任何三維形狀，包括(例如)圓柱形、立方形或稜柱形。
如圖1A中所示，橫向邊緣表面42自載體結構30之前表面31通過載體結構以垂直於由前表面31所界定之水平平面的角度延伸。在其他實施例中，橫向邊緣表面42可自前表面31以任何角度延伸至前表面31，包括(例如)約60度與約100度之間的角度。橫向邊緣表面42可具有恆定斜率或變化斜率。舉例而言，橫向邊緣表面42相對於由前表面31所界定之水平平面的角度或斜率可隨橫向邊緣表面朝向內表面41進一步穿透而減小。具有自載體結構之前表面以非法線角延伸之橫向邊緣表面的例示性實施例展示於圖8A中。
載體結構30亦界定自其前表面31通過載體結構延伸至後表面32的複數個孔洞50，及複數個導電通孔60，每一導電通孔延伸通過各別孔洞50。在關於圖1A及圖1B所描述之實施例中，存在六個孔洞50及各別導電通孔60。在其他實例中，可存在延伸通過載體結構之任何數目個孔洞及導電通孔。舉例而言，在圖11A中所示之實施例中，存在延伸通過載體結構之十八個孔洞。
可在載體結構30內以任何幾何組態排列孔洞50。舉例而言，可沿單一共同軸線排列孔洞50，或可以兩個平行列排列孔洞50，如圖1B及圖11中所示。在其他實例(未圖示)中，可以叢集、柵格、環或任何其他形狀排列孔洞50。
每一孔洞50包括延伸通過載體結構30之內表面51。如圖1A中所示，孔洞50具有前表面31處之寬度W1及後表面32處之寬度W2，W2大於W1使得孔洞在自後表面朝向前表面的方向上為錐形。在其他實例中，如(例如)圖8A中所示，一或多個孔洞可具有恆定寬度，且一或多個孔洞可在自前表面朝向後表面的方向上為錐形。
每一孔洞50之內表面51可具有恆定斜率或變化斜率。舉例而言，內表面51相對於由載體結構30之前表面31所界定之水平平面的角度或斜率可隨內表面51自前表面31進一步穿透至載體結構之後表面32而在量值上減小(正值變小或負值變小)。
每一孔洞50可具有任何俯視圖形狀，包括(例如)圓形，如圖1B中所示(在圖1B中，每一孔洞50具有截頭圓錐體三維形狀)。在一些實施例中，每一孔洞50可具有正方形、矩形、橢圓形或任何其他俯視圖形狀。在一些實例中，每一孔洞50可具有任何三維形狀，包括(例如)圓柱形、立方形或稜柱形。
每一導電通孔60在各別孔洞50內延伸，且界定沿載體結構30之前表面31與後表面32之間的導電通孔之高度延伸的外表面61。每一導電通孔60可由金屬或金屬之導電化合物製成，包括(例如)銅或金。
每一導電通孔60電連接至前表面31處之前導電接點62及後表面32處之後導電接點63。若每一前導電接點62及後導電接點63(或本文中所揭示之其他導電接點中的任一者)在微電子單元10之外表面(例如，前表面31、後表面32、介電區域70之主要表面71，或上覆於各別表面31或32之介電層72或73)處暴露，則其適於用作用於電連接至外部元件之端子。
如所示，導電通孔60亦與導電接點62及63對齊(亦即，導電通孔60與導電接點62及63共用共同中央軸線)。在其他實例中，導電通孔可與前導電接點及後導電接點中之任一者或兩者具有不同中央軸線。每一導電接點62及63可由任何導電金屬製成，包括(例如)銅或金。如所示，導電接點62及63具有圓形俯視圖形狀。在其他實例中，導電接點62及63以及本文中所揭示之導電接點中的任一者可具有任何俯視圖形狀，包括橢圓形、三角形、正方形、矩形或任何其他形狀。
每一導電通孔60亦電連接至微電子元件20之一或多個導電接點23。如圖1A及圖1B中所示，每一導電通孔60經由端子24、沿載體結構30之前表面31延伸之導電跡線64，及前導電接點62電連接至各別導電接點23。在其他實例中，每一導電通孔60可以任何其他組態電連接至一或多個導電接點23。
端子24、導電接點62及導電跡線64中之一或多者之組合亦可視為適用於連接至外部元件(未圖示)之「延伸結合襯墊」。
如所示，每一導電通孔60電連接至後導電接點63之底表面處所暴露之各別導電結合材料65，以用於電互連至外部元件(未圖示)。在其他實例中，可用任何其他電互連元件(例如，導電奈米粒子)替換導電結合材料65，或可省略導電結合材料65(例如，當使用擴散結合時)。
導電通孔60、導電接點62及63、跡線64及端子24均藉由介電區域或介電層而與微電子元件20電絕緣。舉例而言，跡線64藉由具有主要表面71之介電區域70與載體結構30絕緣，前導電接點62藉由介電層72與前表面31絕緣，且後導電接點63藉由介電層73與後表面32絕緣。每一導電通孔60亦藉由沿孔洞50之內表面51延伸之介電層(未圖示)而與孔洞50絕緣。
如圖1A中所示，導電通孔60可填充使載體結構30與導電通孔60電絕緣之介電層內部的孔洞50內之所有體積。換言之，導電通孔60之外表面61與各別孔洞50之內表面51的輪廓一致。
在其他實例中，導電通孔60可能不填充使孔洞50絕緣之介電層內部之所有體積。在一實例中，導電通孔60之外表面61可能不與各別孔洞50之內表面51的輪廓一致。在該實例中，介電區域可填充孔洞50，可通過介電區域鑽掘孔，且可電鍍孔以形成導電通孔。圖8A展示具有具與孔洞之內表面不一致之外表面的導電通孔之該實例實施例。
視製程條件而定，導電通孔60可形成為實心或空心的。舉例而言，可藉由保形電鍍使孔洞50絕緣之介電層來形成導電通孔60，使得存在延伸通過導電通孔之中央的內孔。可用介電材料填充此內孔，或可保持其開放。圖8A展示包括具有內孔之導電通孔的該實例實施例。
如所示，每一導電通孔60具有截頭圓錐體形狀。在其他實例中，導電通孔60可具有任何其他形狀，包括(例如)圓柱形形狀(如圖8A中所示)，或沿導電通孔之不同高度處圓柱形與截頭圓錐體形狀之組合。
介電區域70填充凹部40之未由微電子元件20佔用之部分，且介電區域70可提供關於微電子元件20之良好介電隔離。介電區域70可為柔性的，具有充分低的彈性模數及足夠厚度，使得模數與厚度之乘積提供柔度。特定言之，該柔性介電區域70可在外部負載施加至附接至其之導電元件時允許該等導電元件撓曲或相對於微電子元件20及/或載體結構30稍微移動。以該方式，微電子單元10之導電元件與外部元件(諸如，電路面板(未圖示))之端子之間的結合可更好地耐受歸因於微電子單元10與電路面板之間的熱膨脹係數(「CTE」)之失配的熱應變。
在所示之實施例中，介電區域70之主要表面71延伸高於由載體結構30之前表面31所界定的平面。在其他實例中，主要表面71可近似延伸至由載體結構30之前表面31所界定的相同平面中。
介電層72及73可包括無機或有機介電材料或兩者。介電層72及73可包括電積保形塗層或其他介電材料，例如光致成像(photoimageable)聚合材料，例如阻焊劑材料。
每一端子24在介電區域70之主要表面71處暴露以用於互連至外部元件。每一端子24可與凹部40對準，且可完全或部分安置於載體結構30之由凹部40所界定之區域內。如圖1A中所見，端子24完全安置於由凹部40所界定之區域內。在其他實例中，端子24可位於由凹部40所界定之區域外部(例如，參見圖9A)。如所示，由端子24之頂表面25所界定之平面與由載體結構30之前表面31所界定的平面實質上平行。除使端子24電互連至外部元件之外或替代於使端子24電互連至外部元件，前導電接點62可充當端子且可電互連至外部元件。
如所示，端子24之頂表面25位於由載體結構30之前表面31所界定之平面上方。在其他實施例中，端子24之頂表面25可位於由前表面31所界定之平面處或位於該平面下方(關於與由載體結構之前表面所界定之平面及介電區域的主要表面相比端子之頂表面之各種組態，參見圖6A至圖6C)。
如圖1B中所示，端子24及前導電接點62具有導電結合襯墊之形狀。在其他實施例中，端子24及導電接點62可為任何其他類型之導電接點，包括(例如)導電柱。
現將參看圖2至圖7描述製造微電子單元10(圖1A及圖1B)之方法。參看圖2，載體結構30包括初始前表面31'。在此製造階段，初始前表面31'可藉由載體結構30之初始厚度T1而與載體結構30之後表面32均勻間隔。可在需要保留載體結構30之初始前表面31'之剩餘部分之處形成遮罩層33。
參看圖3A及圖3B，在形成遮罩層33之後，可(例如)藉由選擇性蝕刻載體結構30來形成凹部40。舉例而言，可沈積光致成像層(例如，光阻層)且將其圖案化以僅覆蓋初始前表面31'的多個部分，在此之後可進行定時蝕刻製程以形成凹部40。如圖3中所示，凹部40自載體結構30之前表面31朝向後表面32向下延伸。
凹部40具有平坦且通常與後表面32等距之內表面41。凹部之橫向邊緣表面42(自前表面31朝向內表面41向下延伸)可為傾斜的，亦即，可以與法線角(直角)不同的角度延伸至前表面31，如圖8A中所示。
在本文中所展示及描述之實施例中，可藉由將一股精細研磨粒子指引至載體結構之表面上來形成載體結構30中之開口中的一些或全部(例如，凹部40)。精細研磨粒子移除表面處所暴露之材料。如本文中所使用，砂磨意謂此製程，無論研磨粒子是否包括砂粒或二氧化矽粒子(砂之主要組份)。使用砂磨形成載體結構中之開口中的一些可減少製造微電子單元之時間及成本。
濕式蝕刻製程(例如，各向同性蝕刻製程及使用錐形刀片之鋸切)可用以形成具有傾斜橫向邊緣表面之凹部。亦可使用砂磨、雷射切割、機械碾磨來形成具有傾斜橫向邊緣表面之凹部。
或者，替代於傾斜，凹部之橫向邊緣表面42可自前表面31與前表面31成實質上直角地在垂直或實質上垂直方向上向下延伸。可使用各向異性蝕刻製程、雷射切割、雷射鑽孔、機械移除製程(例如，砂磨、鋸切、碾磨、超音波機械加工)來形成具有基本上垂直橫向邊緣表面42之凹部40。
在於載體結構30中形成凹部40之後，將介電層72沈積至載體結構之前表面31上及凹部之內表面41及橫向邊緣表面42上，以電隔離載體結構30與微電子元件及稍候將添加之導電元件。
可使用各種方法來形成介電層72。在一實例中，可將可流動介電材料施加至載體結構30之前表面31及凹部之內表面41及橫向邊緣表面42上，且可流動材料接著在「旋塗」操作期間更均勻地分佈，繼之以乾燥循環(其可包括加熱)。在另一實例中，可將介電材料之熱塑性薄膜施加至載體結構30之前表面31，在此之後加熱總成或在真空環境中(亦即，置放於低於環境壓力之環境中)加熱總成。此接著使得薄膜向下流動至凹部40之橫向邊緣表面42及內表面41上。在另一實例中，可使用氣相沈積來形成介電層72。
在又一實例中，載體結構30可浸沒於介電質沈積槽中，以形成保形介電塗層或介電層72。如本文中所使用，「保形塗層」為與所塗佈之表面之輪廓一致的特定材料之塗層(諸如，當介電層72與凹部40之輪廓一致時)。可使用電化學沈積方法來形成保形介電層72，包括(例如)電泳沈積或電解沈積。
在一實例中，可使用電泳沈積技術來形成保形介電塗層，使得僅將保形介電塗層沈積至總成之暴露的導電及半導電表面上。在沈積期間，保持載體結構30處於所要電位且將電極浸沒至該槽中以保持該槽處於不同所要電位。接著將總成在槽中於適當條件下保持歷時足夠時間，以在載體結構30之導電或半導電的暴露表面上形成電積保形介電層72，包括(但不限於)沿前表面31、後表面32、內表面41及橫向邊緣表面42。只要藉此塗佈之表面與槽之間維持充分強的電場，則電泳沈積發生。電泳沈積塗層為自限制性的，因為其在達到由參數(例如，其沈積之電壓、濃度等)所掌控之某一厚度之後沈積停止。
電泳沈積在總成之導電及/或半導電外表面上形成連續且均勻厚度保形塗層。另外，歸因於介電層之介電(非導電)性質，可沈積電泳塗層，使得不在任何已沈積介電層(例如，諸如圖1A中所示之介電層73)上形成電泳塗層。換言之，電泳沈積之性質為不在上覆於導體之介電材料層上形成電泳塗層(給定介電材料層之介電性質)，其限制條件為介電材料層足夠厚。通常，厚度大於約10微米至數十微米的介電層上將不會發生電泳沈積。保形介電層72可由陰極環氧樹脂沈積前驅體形成。或者，可使用聚胺基甲酸酯或丙烯酸沈積前驅體。多種電泳塗層前驅體組合物及供應源列舉於以下表1中。
在另一實例中，可以電解方式形成介電層。除沈積層之厚度不受與其藉以形成之導電或半導電表面之接近性限制以外，此製程與電泳沈積類似。以此方式，電解沈積之介電層可形成為基於要求所選擇之厚度，且處理時間為所達成厚度中之因素。
現參看圖3C，可藉由晶圓級處理同時處理載體結構30(及其將形成之微電子單元10)，亦即，藉由對複數個載體結構30同時執行處理，同時其保持接合在一起作為晶圓之一部分或作為整個半導體或金屬晶圓。在達到(例如)圖1A及圖1B中所說明之製造階段之後，可沿切割線12及14將晶圓切斷為個別封裝微電子單元。
如圖3A中所說明，晶圓8或晶圓8之部分含有複數個載體結構30，每一載體結構30具有一凹部40。切割線12指示個別載體結構30之間的邊界處切割線之位置。晶圓8之切割線12無需很寬。可由切割線間隔開微電子單元之凹部40之位置。切割線12之代表性寬度為大約40 μm(微米)。
用於將晶圓切斷為個別單元之多種例示性製程描述於併入本文中之共同擁有的美國臨時申請案第60/761,171號及第60/775,086號中，其中任一者可用以切斷晶圓以形成如圖1A及圖1B中所示之個別微電子單元10。
現參看圖4，將微電子元件20安裝至載體結構30之凹部40中，使得微電子元件之底表面22與凹部之內表面41鄰近。微電子元件20之頂表面21包括面向上、遠離凹部40之內表面41的導電接點23。可藉由黏著劑、黏著介電質或任何其他合適安裝機構將微電子元件20安裝至凹部40中。
現參看圖5，在凹部40內部形成介電區域70。介電區域70可包括無機材料、聚合材料或兩者。視情況，可形成介電區域70，使得區域之暴露之主要表面71與載體結構30的前表面31或介電層72之暴露表面共平面或實質上共平面。舉例而言，可(例如)藉由分配或模板印刷(stenciling)製程在凹部40中沈積自平坦化介電材料。在另一實例中，可在形成介電區域70之後對載體結構30之前表面31或介電層72之暴露表面施加研磨、研光或拋光製程，以使介電區域70之主要表面71平坦化至前表面31或介電層72之暴露的主要表面71。在一特定實施例中，介電區域70可為柔性的，具有充分低的彈性模數及足夠厚度，使得模數與厚度之乘積提供柔度。
可藉由其他方法平坦化介電區域70之主要表面71。在一實施例中，可使用研磨製程，例如，平坦化主要表面71與載體結構30之前表面31。研磨製程可移除介電材料及矽材料兩者。亦可藉由研光或拋光來平坦化主要表面71及前表面31。
在一特定實例中，可使用化學機械拋光(「CMP」)來平坦化介電區域70之主要表面71及/或載體結構30之前表面31。例示性CMP製程可包括使用潤滑劑藉由研磨襯墊來砂磨主要表面71及/或前表面31。例示性CMP製程可包括使用研磨漿(包括(例如)微二氧化矽糊狀物)來平坦化主要表面71及/或前表面31。
接著，形成延伸通過導電接點23與介電區域70之主要表面71之間的介電區域70的孔74。可(例如)經由雷射切除術或任何其他適當方法形成孔74。如圖5中所示，孔74具有圓柱形形狀。在其他實例中，孔可具有截頭圓錐體形狀(參見圖8A)或其他形狀，包括(例如)距載體結構30之前表面31之不同距離處圓柱形與截頭圓錐體形狀之組合。
現參看圖6A，在孔74內形成端子24。端子電連接至各別導電接點23，且藉由介電區域70與微電子元件20絕緣。為形成端子24，例示性方法涉及無電沈積。舉例而言，可藉由毯覆式沈積至各別孔74之內表面75上來執行此步驟，使得每一端子24之形狀與各別內表面75之輪廓一致。如圖6A中所示，端子24為實心的。在其他實施例(未圖示)中，每一端子可包括藉由介電材料填充之內部空間。
在一例示性實施例中，可在遠離導電接點23之位置處形成端子24(參見圖9A)，且可將跡線沈積至介電區域70之主要表面71上以電連接導電接點23與端子24。
如圖6A中所示，端子24延伸，使得端子24之頂表面25與介電區域70之主要表面71共平面。端子24適用於(例如)使用線結合或導電塊(諸如，焊球)而與外部元件電連接。
在一實例(諸如，圖6B中所示之實例)中，端子24'可在介電區域70之主要表面71處暴露或在載體結構30之前表面31處暴露，而端子24'之頂表面25'不延伸至介電區域70的主要表面71。端子24'適用於(例如)使用線結合或導電塊(諸如，焊球)而與外部元件電連接。
在一特定實例(諸如，圖6C中所示之實例)中，每一端子24"之頂表面25"可延伸高於介電區域70之主要表面71或延伸高於載體結構30之前表面31。端子24"適用於(例如)使用線結合或導電塊(諸如，焊球)而與外部元件電連接。
在一些實施例中，圖6A、圖6B及圖6C中分別展示之實例微電子單元10、10'或10"可能不需要形成導電通孔。舉例而言，如圖10中所示，若下方無需安裝額外微電子單元，則堆疊之微電子總成之底部位置處的微電子單元可能無需具有延伸通過至後表面的導電通孔。可藉由將微電子單元10經由端子24電連接至另一微電子單元(例如，使用線結合或導電塊(諸如，焊球))而將圖6A中所示之微電子單元10併入至圖10中所示的堆疊總成中。
現參看圖7，可在載體結構30中形成自前表面31延伸至後表面32之孔洞50。將光致成像層(諸如，光阻或介電層)沈積至載體結構30之前表面31及/或後表面32上且將其圖案化以形成遮罩開口。光致成像層或介電層中之遮罩開口位於所要位置處，以用於形成在載體結構30之前表面31與後表面32之間延伸的孔洞50。
其後，可對遮罩開口內所暴露之前表面31及/或後表面32之多個部分施加蝕刻製程，以便移除下伏於遮罩開口之半導體或金屬材料。結果，形成在載體結構30之前表面31與後表面32之間延伸的孔洞50。
可以選擇性蝕刻半導體材料(例如，矽)但保留氧化物材料之方式進行蝕刻製程。藉由以保留介電質之選擇性方式蝕刻半導體材料，可按需要執行過蝕刻以蝕刻通過載體結構30之所有位置中的半導體材料之厚度，同時維持跨越載體結構30之足夠製程窗。當使用選擇性蝕刻製程時，在形成孔洞50之後，介電層，例如氧化物層(例如，介電層73)保留在適當位置。或者，可使用砂磨、雷射鑽孔或機械碾磨來形成孔洞50。
接著，返回參看圖1A，在孔洞50內形成導電通孔60。每一導電通孔60藉由介電層或區域(未圖示，但以與上文所述用以沈積介電層及/或區域類似之方式沈積)與各別孔洞50之內表面51絕緣。
為形成導電通孔60，例示性方法涉及藉由將原生金屬層濺鍍至總成之暴露表面上、電鍍或機械沈積中之一或多者來沈積金屬層。機械沈積可涉及以高速將經加熱金屬粒子流指引至待塗佈表面上。可藉由毯覆式沈積至孔洞50之內表面51上來執行此步驟。在一實施例中，原生金屬層包括鋁或基本上由鋁組成。在另一特定實施例中，原生金屬層包括銅或基本上由銅組成。在又一實施例中，原生金屬層包括鈦或基本上由鈦組成。一或多種其他例示性金屬可用於形成導電通孔60之製程中。
在特定實例中，可在內表面51上形成包括複數個金屬層之堆疊。舉例而言，該等堆疊金屬層可包括(例如)鈦層繼之以上覆於鈦之銅層(Ti-Cu)、鎳層繼之以上覆於鎳層之銅層(Ni-Cu)、以類似方式所提供之鎳-鈦-銅(Ni-Ti-Cu)之堆疊，或鎳-釩(Ni-V)之堆疊。
接著，形成跡線64及導電接點62及63以將端子24電連接至導電通孔60。在一些實施例中，可在單一無電沈積步驟期間藉由導電通孔60形成導電接點62及63以及跡線64。在其他實施例中，可藉由單獨無電沈積步驟形成導電通孔60及其他導電元件62、63及64。
在一實施例中，包含導電接點62及63以及跡線64之原生金屬層包括鋁或基本上由鋁組成。在另一特定實施例中，原生金屬層包括銅或基本上由銅組成。在又一實施例中，原生金屬層包括鈦。一或多種其他例示性金屬可用於形成導電接點62及63以及跡線64之製程中。
最終，若使用晶圓級製程來形成微電子單元10，則可藉由鋸切或其他切割方法沿切割線彼此切斷微電子單元10以形成個別微電子單元10。
圖8A說明根據本發明之另一實施例之微電子單元。微電子單元110與上文所述及圖1A中所示之微電子單元10類似，但微電子單元110在凹部之橫向邊緣之形狀及組態、端子、孔洞及延伸通過孔洞之導電通孔方面不同。
並非具有自載體結構之前表面以垂直於前表面之角度延伸之凹部的橫向邊緣表面(參見圖1A)，微電子單元110包括自載體結構130之前表面131以非法線角延伸之橫向邊緣表面142。在一些實例中，橫向邊緣表面142之非法線角可在自水平60度與100度之間。
微電子單元110包括在載體結構130之前表面131與後表面132之間延伸的孔洞150a之內表面151a。孔洞150a具有前表面131及後表面132處之寬度W3，使得孔洞在自前表面朝向後表面的方向上具有實質上恆定寬度。可使用諸如反應式離子蝕刻或砂磨之製程由前表面131或後表面132形成該孔洞150a。
微電子單元110亦包括在載體結構130之前表面131與後表面132之間延伸的孔洞150b之內表面151b。孔洞150b具有前表面131處之寬度W4及後表面132處之寬度W5，W5小於W4，使得孔洞在自前表面朝向後表面的方向上為錐形。可使用諸如濕式蝕刻或砂磨之製程由前表面131形成該孔洞150b。
微電子單元110包括不填充使孔洞150a絕緣之介電區域152內部之所有體積的導電通孔160a。導電通孔160a之外表面161a不與各別孔洞150a之內表面151a的輪廓一致。介電區域152填充孔洞150a，孔153延伸通過介電區域，且可電鍍孔153以形成導電通孔160a。導電通孔160a界定圓柱形形狀而非截頭圓錐體形狀(諸如，由圖1A中所示之導電通孔60所界定的形狀)。
微電子單元110包括空心導電通孔160b而非圖1A中所示之實心導電通孔160。舉例而言，可藉由保形電鍍使孔洞150b絕緣之介電層來形成導電通孔160b，使得存在延伸通過導電通孔160b之中央的內孔166。如圖8A中所示，用介電材料167填充內孔166。在一實例中，內孔166可保持開放。
微電子單元110包括形成於介電區域170中所界定之孔174b之內部的端子124b。端子124b界定截頭圓錐體形狀而非由端子124a或圖1A中所示之端子24所界定的圓柱形形狀。
圖8B說明根據本發明之另一實施例之微電子單元。微電子單元210與上文所述及圖1A中所示之微電子單元10類似，但微電子單元210在延伸通過載體結構之孔洞及延伸通過孔洞之導電通孔的位置方面不同。
並非具有如圖1A中所示之自後表面通過載體結構朝向前表面延伸之孔洞及導電通孔，微電子單元210包括自介電區域270之主要表面271通過載體結構230延伸至其後表面232的孔洞250及導電通孔260。與微電子單元10類似，在微電子單元210中，導電通孔260藉由圍繞導電通孔260之外表面261的介電層及/或介電區域而與載體結構230絕緣。
圖9A說明根據本發明之另一實施例之微電子單元。微電子單元310與上文所述及圖1A中所示之微電子單元10類似，但微電子單元310不包括穿透通過載體結構330之導電通孔，且微電子單元310包括在微電子元件之外邊緣326與載體結構330中所形成之凹部340的橫向邊緣表面342之間的介電區域370之主要表面371之橫向方向上定位之第一端子324a或延伸結合襯墊。第二端子324b或延伸結合襯墊在橫向邊緣表面342與載體結構330之外邊緣333之間的主要表面371(或介電層372)之橫向方向上定位。
圖9B說明根據本發明之另一實施例之微電子單元。微電子單元410與上文所述及圖9A中所示之微電子單元310類似，但微電子單元410包括僅在微電子元件420之外邊緣426(亦即，微電子元件420之側壁)與載體結構430中所形成之凹部440的橫向邊緣表面442之間的介電區域470之主要表面471處所暴露的端子424。微電子單元410包括導電跡線464，導電跡線464延伸通過介電區域470以將微電子元件420之導電接點423電連接至端子424。
圖9C說明根據本發明之另一實施例之微電子單元。微電子單元510與上文所述及圖9B中所示之微電子單元410類似，但微電子單元510包括呈結合襯墊形狀之端子524，且端子524電連接至微電子元件420之導電接點523且在介電區域570之主要表面571處暴露。
圖10為說明包括與上文所述之微電子單元類似之複數個微電子單元的堆疊總成的剖視圖。在所示之實施例中，堆疊總成600包括複數個微電子單元610a、610b及610c(統稱為610)。儘管圖10包括微電子單元610a、610b及610c之特定實例，但可堆疊本文中所揭示之微電子單元中之任一者以形成堆疊總成。
藉由提供在各別載體結構630b及630c之前表面處所暴露之端子624b及624c，以及在各別載體結構630a及630b之後表面處之後導電接點663a及663b，可以在一個單元頂部堆疊另一個單元之方式來堆疊若干微電子單元610以形成堆疊總成600。
在該配置中，上部微電子單元610a之後導電接點663a與中間微電子單元610b之端子624b對準。堆疊總成600中之微電子單元610中之各別鄰近者之間的連接通過導電結合材料或導電塊665。後表面632上之介電層673及前表面631上之介電層672及/或介電區域670提供堆疊總成600中之鄰近微電子單元610之間的電絕緣(除提供互連之處以外)。
如圖10中所示，每一載體結構630可具有寬度不同的凹部640。舉例而言，如所示，載體結構630a包括在沿其前表面之橫向方向上具有第一寬度的凹部640a，且載體結構630b包括在沿其前表面之橫向方向上具有第二寬度的凹部640b，第二寬度與第一寬度不同。此外，微電子單元610a包括微電子元件620a，微電子元件620a與微電子單元610b中所包括之微電子元件620b具有不同寬度。
導電塊665可包含具有相對低的熔融溫度之易熔金屬，例如，焊料、錫，或包括複數種金屬之共熔混合物。或者，導電塊665可包括可濕金屬，例如，銅或具有高於焊料或另一易熔金屬之熔融溫度的熔融溫度的其他貴金屬或非貴金屬。該可濕金屬可與相應特徵接合，例如，互連元件(諸如，電路面板)之易熔金屬特徵，以將堆疊總成600外部互連至該互連元件。在一特定實施例中，導電塊665可包括穿插在介質中之導電材料，例如導電膏，例如金屬填充糊狀物、焊料填充糊狀物或各向同性導電黏著劑或各向異性導電黏著劑。
在一實例中，導電塊或結合材料665可包括導電膏(諸如，焊錫膏)或其他金屬填充糊狀物或含有金屬之導電化合物之糊狀物，或其組合。舉例而言，可在箔表面之上散佈均勻焊錫膏層。可使用特定類型之焊錫膏以在相對低的溫度下接合金屬層。舉例而言，以銦或銀為基礎之焊錫膏(其包括金屬之「奈米粒子」，亦即，長尺寸通常小於約100奈米之粒子)之燒結溫度可為約150℃。奈米粒子之實際尺寸可顯著更小，例如，具有自約1奈米及更大之尺寸。
在特定實例中，替代於導電塊665，可使用擴散結合或熱壓結合以接合鄰近微電子單元610。舉例而言，可在不使用焊料的情況下進行各別微電子單元610之間的金屬至金屬結合。實情為，可藉由使每一後導電接點663a及相應端子624b變形為彼此嚙合來在每一後導電接點663a與相應端子624b之間形成結合。在該實例中，後導電接點663a及端子624b可由具有最小彈力或回彈力之展性材料(例如，實質上純金)形成。
後導電接點663a與端子624b可藉由柱與覆蓋物之材料之間的共熔結合或陽極結合而結合在一起。舉例而言，可用與金形成相對低熔融合金之少量錫、矽、鍺或其他材料塗佈後導電接點663a及端子624b之外表面，或後導電接點663a及端子624b可完全由金形成或在其表面上具有金塗層。當後導電接點663a及端子624b彼此嚙合且接著加熱時，後導電接點663a及端子624b之材料與後導電接點663a及端子624b之尖端上的材料之間的擴散形成具有比柱與壁之間的界面處之個別元件之熔點低之熔點的合金。藉由將堆疊總成600保持在高溫下，進一步擴散使得合金元件擴散遠離界面，進入後導電接點663a及端子624b之金之主體中，藉此提高界面處材料之熔融溫度且使得界面凝固，從而在微電子單元610a與610b之間形成實心連接。
圖11A為說明安裝至單一晶片載體之與上文所述之微電子元件類似之複數個封裝微電子元件的平面圖。在所示之實施例中，單一載體結構730包括複數個微電子元件720a、720b及720c(統稱為720)，每一微電子元件720安裝於形成於載體結構730中之單一凹部740內部。除複數個微電子元件720安裝至凹部740中而非具有微電子元件與各別凹部之間的一對一對應以外，以與關於圖1至圖7所展示及描述類似之方式形成該微電子單元710。
圖11B為說明安裝至單一晶片載體之與上文所述之微電子元件類似之複數個封裝微電子元件的平面圖。微電子單元710'與上文所述及圖11A中所示之微電子單元710類似，但微電子單元710'之不同之處在於微電子單元710'包括複數個微電子元件720a'、720b'及720c'，每一微電子元件720安裝於形成於單一載體結構730'中之相應凹部740a'、740b'及740c'內部。
圖12說明根據本發明之另一實施例之微電子單元。微電子單元810與上文所述及圖1A中所示之微電子單元10類似，但微電子單元810之不同之處在於微電子元件面向下而非面向上，且導電通孔自微電子元件之下側向下延伸。
圖12中所示之與圖1A中所示之元件類似的元件可如圖1A中所示之元件以類似方式變化，包括(例如)表面之不同角度及微電子單元810之導電通孔之組態及形成微電子單元810及其組件的不同方法。
如圖12中所示，微電子單元810包括安裝至載體結構830之微電子元件820。儘管圖12中未特定展示，但有效半導體區域中之半導體裝置通常以導電方式連接至導電接點823。因為微電子元件820以面向下位置定向，所以頂表面821面向下且定位為與形成於載體結構830中之凹部840的內表面841鄰近，且遠離頂表面之底表面822面向上。導電接點823在頂表面821處暴露以用於連接至其他導電元件。
載體結構830包括自凹部840之內表面841通過載體結構830延伸至其後表面832之複數個孔洞850，及複數個導電通孔860，每一導電通孔延伸通過各別孔洞850。如上文關於圖1A所論述，可存在延伸通過載體結構之任何數目個孔洞及導電通孔。
每一孔洞850包括延伸通過載體結構830之內表面851。如圖12中所示，孔洞850在自後表面832至凹部840之內表面841的方向上為錐形。
每一導電通孔860電連接至凹部840之內表面841處之前導電接點862(但前接點862藉由介電層872與內表面841絕緣)及後表面832處的後導電接點863。每一導電通孔860亦藉由沿孔洞850之內表面851延伸之介電層(未圖示)而與孔洞850絕緣。
每一導電通孔860亦電連接至微電子元件820之一或多個導電接點823。如圖12中所示，每一導電通孔860經由前導電接點862電連接至各別導電接點823。導電跡線864沿凹部840之內表面841及橫向邊緣表面842以及前導電接點862與位於前表面831處之端子824之間的載體結構830之前表面831延伸(但端子824藉由介電層872與前表面831絕緣)。端子824及導電跡線864中之一或多者之組合亦可視為適用於連接至外部元件(未圖示)的「延伸結合襯墊」。
現將參看圖13至圖17描述製造微電子單元810(圖12)之方法。參看圖13，載體結構830包括初始前表面831'。可(例如)藉由在形成遮罩層之後選擇性蝕刻載體結構830或藉由砂磨或任何其他適當方法形成凹部840。如圖13中所示，凹部840自初始前表面831'朝向載體結構830之後表面832向下延伸。
接下來，可在載體結構830中形成孔洞850，其自凹部840之內表面841延伸至載體結構之後表面832。如上文關於圖7所描述，可使用蝕刻製程、砂磨、雷射鑽孔、機械碾磨或任何其他適當製程來形成孔洞850。
在於載體結構830中形成凹部840及孔洞850之後，將介電層872沈積至載體結構之前表面831上、凹部之內表面841及橫向邊緣表面842上，以及孔洞850之內表面851上，以電隔離載體結構830與微電子元件及稍候將添加之導電元件。如上文關於圖3A所描述，可使用各種方法將保形介電層872形成至載體結構830上。
又，如上文關於圖3C所描述，可藉由晶圓級處理同時處理複數個載體結構830(及其將形成之微電子單元810)，且可在形成微電子單元810之後分離載體結構830。
現參看圖14，在孔洞850內形成導電通孔860。每一導電通孔860藉由介電層或區域(未圖示，但以與上文所述用以沈積介電層及/或區域類似之方式沈積)與各別孔洞850之內表面851絕緣。可使用與上文關於圖1A所描述類似之方法形成導電通孔860。在一些實施例中，具有面向下微電子元件之實例微電子單元可能不需要形成導電通孔(參見例如圖18C)。
接著或在形成導電通孔860的同時，形成導電接點862及863以及在凹部840內部延伸之跡線864的多個部分。在一些實施例中，可在單一無電沈積步驟期間藉由導電通孔860形成導電接點862及863以及跡線864。在其他實施例中，可藉由單獨無電沈積步驟形成導電通孔860及其他導電元件862、863及864。
現參看圖15，微電子元件820安裝至載體結構830之凹部840中，使得微電子元件之頂表面821與凹部之內表面841鄰近，且微電子元件之初始底表面822'面向上。微電子元件820之頂表面821包括面向下、朝向凹部840之內表面841的導電接點823。可藉由使用導電結合材料或所揭示之其他結合方法中之任一者將導電接點823結合至導電接點862來將微電子元件820安裝至凹部840中，例如參看圖10。
現參看圖16，在凹部840內部形成介電區域870。視情況，可形成介電區域870，使得區域之暴露之主要表面871與載體結構830之前表面831或介電層872的暴露表面共平面或實質上共平面。舉例而言，可(例如)藉由分配或模板印刷製程在凹部840中沈積自平坦化介電材料。在另一實例中，可在形成介電區域870之後對載體結構830之前表面831或介電層872之暴露表面施加研磨、研光或拋光製程，以使介電區域870之主要表面871平坦化至前表面831或介電層872之暴露的主要表面871。
如下文將論述，可藉由其他方法平坦化介電區域870之主要表面871及/或載體結構830之初始前表面831'，使得載體結構830之厚度自厚度T2減小至在前表面831與後表面832之間延伸的厚度T3。
現參看圖17，在一實施例中，可使用研磨製程，例如，以平坦化載體結構830之前表面831與微電子元件820之底表面822。載體結構830之厚度自厚度T2減小至厚度T3，且藉由自初始底表面822'移除材料來減小微電子元件820之厚度，藉此產生更接近微電子元件之頂表面821的最終底表面822。舉例而言，厚度T2可為約600 μm至約1 mm，且厚度T3可為約70 μm至約200 μm。
接著，返回參看圖12，將介電區域870及介電層872之在研磨製程期間所移除之部分再施加至載體結構830的暴露之前表面831及微電子單元820之暴露的底表面822。
接著，形成孔874，其延伸通過介電區域870以暴露沿橫向邊緣表面842延伸之跡線864之垂直延伸部分的末端。
一旦形成孔874，則形成跡線864以使其沿介電區域870之主要表面871及再施加之介電層872延伸。在頂表面871處(例如)藉由無電沈積形成端子824，且端子824經由導電跡線864及導電接點862電連接至導電接點823。如上文關於圖6A、圖6B及圖6C所論述，端子824可延伸至低於主要表面871、主要表面871處或高於主要表面871之高度，使得端子824在介電區域870之主要表面871處暴露。
最終，若使用晶圓級製程來形成微電子單元810，則可藉由鋸切或其他切割方法沿切割線彼此切斷微電子單元810以形成個別微電子單元810。
圖18A說明根據本發明之另一實施例之微電子單元。微電子單元910與上文所述及圖12中所示之微電子單元810類似，但微電子單元910不包括通過介電區域970延伸至其主要表面971的跡線。在此實施例中，導電接點963可視為端子，因為導電接點963電連接至微電子元件920之導電接點923，且導電接點963可經由導電塊965或另一結合機構電連接至外部元件。
圖18B說明根據本發明之另一實施例之微電子單元。微電子單元1010與上文所述及圖12中所示之微電子單元810類似，但微電子單元1010中所包括之導電跡線1064在介電區域1070之主要表面1071處暴露，而非延伸至該主要表面上。在此實施例中，導電跡線1064之暴露末端可視為端子，因為導電跡線1064電連接至微電子元件1020之導電接點1023，且導電跡線1064可經由導電塊或另一結合機構電連接至外部元件。如關於圖6A、圖6B及圖6C所描述，跡線1064可延伸至高於由主要表面1071所界定之平面或由載體結構1030之前表面1031所界定的平面、與由主要表面1071所界定之平面或由載體結構1030之前表面1031所界定的平面齊平，或低於由主要表面1071所界定之平面或由載體結構1030之前表面1031所界定的平面的高度。
圖18C說明根據本發明之另一實施例之微電子單元。微電子單元1110與上文所述及圖12中所示之微電子單元810類似，但微電子單元1110不包括穿透通過載體結構1130之導電通孔。端子1124可經由導電塊或另一結合機構電連接至外部元件。微電子單元1110可適用於包括在堆疊總成之底部處，諸如圖10中所示之堆疊總成600之底部處的微電子單元610c。
圖19A說明根據本發明之另一實施例之微電子單元。微電子單元1210與上文所述及圖12中所示之微電子單元810類似，但微電子單元1210在延伸通過載體結構之孔洞及延伸通過孔洞之導電通孔的位置方面不同。
並非具有如圖12中所示之自內表面通過載體結構朝向後表面延伸之孔洞及導電通孔，微電子單元1210包括自載體結構1230之前表面1231延伸至後表面1232的孔洞1250及導電通孔1260。與微電子單元810類似，在微電子單元1210中，導電通孔1260藉由圍繞導電通孔1260之外表面1261的介電層及/或介電區域而與載體結構1230絕緣。
圖19B說明根據本發明之另一實施例之微電子單元。微電子單元1310與上文所述及圖12中所示之微電子單元810類似，但微電子單元1310在延伸通過載體結構之孔洞及延伸通過孔洞之導電通孔的位置方面不同。
並非具有如圖12中所示之自內表面通過載體結構朝向後表面延伸之孔洞及導電通孔，微電子單元1310包括自介電區域1370之主要表面1371通過載體結構1330延伸至其後表面1332的孔洞1350及導電通孔1360。與微電子單元810類似，在微電子單元1310中，導電通孔1360藉由圍繞導電通孔1360之外表面1361的介電層及/或介電區域而與載體結構1330絕緣。
圖20為說明包括與上文在圖12至圖19B中所述之微電子單元類似之複數個微電子單元的堆疊總成的剖視圖。在所示之實施例中，堆疊總成1400包括複數個微電子單元1410a、1410b及1410c(統稱為1410)。儘管圖20包括微電子單元1410a、1410b及1410c之特定實例，但可堆疊本文中所揭示之微電子單元中之任一者以形成堆疊總成。
藉由提供在各別載體結構1430b及1430c之前表面處所暴露之端子1424b及1424c，以及在各別載體結構1430a及1430b之後表面處的後導電接點1463a及1463b，可以在一個單元頂部堆疊另一個單元之方式來堆疊若干微電子單元1410以形成堆疊總成1400。
在該配置中，上部微電子單元1410a之後導電接點1463a與中間微電子單元1410b之端子1424b對準。堆疊總成1400中之微電子單元1410中的各別鄰近者之間的連接通過導電結合材料或導電塊1465。在其他實例中，可以其他方式結合鄰近微電子單元1410，諸如使用擴散結合或任何其他適當結合機構，諸如上文關於圖10所論述之方法。後表面1432上之介電層1473及前表面1431上之介電層1472及/或介電區域1470提供堆疊總成1400中之鄰近微電子單元1410之間的電絕緣(除提供互連之處以外)。
如圖20中所示，每一載體結構1430可具有寬度不同的凹部1440。舉例而言，如所示，載體結構1430a包括在沿其前表面之橫向方向上具有第一寬度的凹部1440a，且載體結構1430b包括在沿其前表面之橫向方向上具有第二寬度的凹部1440b，第二寬度與第一寬度不同。此外，微電子單元1410a包括與微電子單元1410b中所包括之微電子元件1420b具有不同寬度的微電子元件1420a。
圖21為說明包括與上文在圖12至圖19B中所述之微電子單元類似之複數個微電子單元的堆疊總成的剖視圖。在所示之實施例中，堆疊總成1500包括複數個微電子單元1510a、1510b及1510c(統稱為1510)。堆疊總成1500與上文所述及圖20中所示之堆疊總成1400類似，但堆疊總成1500之不同之處在於延伸通過載體結構之孔洞的位置及形狀、延伸通過孔洞之導電通孔的形成及形狀，以及將微電子單元1510電連接在一起的方法。
並非如圖20中所示而單獨形成通過每一載體結構之孔洞及經由導電結合材料或導電塊連接堆疊總成中之微電子單元中的鄰近者，在堆疊總成1500中，在單一製程期間形成鄰近微電子單元1510之垂直堆疊中的孔洞，且在單一製程中電鍍鄰近微電子單元1510中的導電通孔。
在圖21中所示之實施例中，微電子單元1510垂直堆疊，且接著在單一鑽掘操作中通過各別微電子單元1510a、1510b及1510c鑽掘圓柱形形狀之孔洞1550a、1550b及1550c。在特定實例中，可藉由蝕刻或任何其他適當製程產生孔洞1550。
在形成孔洞1550之後，向各別孔洞1550a、1550b及1550c之內表面1551a、1551b及1551c施加介電層或區域1552，或填充各別孔洞之內部，且若必要，則通過介電層或區域1552鑽掘孔1553。
接下來，在各別孔1553內部電鍍單一導電通孔1560。導電通孔1560延伸通過所有垂直堆疊之微電子單元1510，藉此將微電子單元機械且電連接在一起。
如上文關於圖1A所論述，視製程條件而定，導電通孔1560可形成為實心或空心的。舉例而言，可藉由保形電鍍使孔洞1550絕緣之介電層或區域1552來形成導電通孔1560，使得存在延伸通過導電通孔1560之中央的內孔。可用介電材料填充此內孔，或可保持其開放。
如上文關於圖10及圖20所論述，每一載體結構1530可具有與堆疊總成1500中之任何其他載體結構之凹部相比具有不同寬度的凹部1540。此外，每一微電子單元1510可包括與堆疊總成1500中之任何其他微電子單元中所包括之微電子元件具有不同寬度的微電子元件1520。具有各種寬度之微電子元件1520可(例如)藉由在特定載體結構1530中包括不同大小的凹部或將不同跡線路徑選擇施加至特定載體結構1530上而併入至具有共同寬度之載體結構1530的堆疊中，(例如)圖20中所示。
圖22為說明根據另一實施例的包括複數個封裝晶片之堆疊之晶圓級總成的剖視圖。如上文關於圖3C所論述，可藉由晶圓級處理同時處理載體結構及其將形成之微電子單元，亦即，藉由對複數個載體結構30同時執行處理，同時其保持接合在一起作為晶圓之一部分或作為整個半導體或金屬晶圓。在微電子單元之製造完成之後，可沿切割線將晶圓切斷為個別封裝微電子單元。
如圖22中所說明，晶圓之堆疊總成1600包括晶圓1608a、1608b、1608c及1608d(或統稱為1608)。每一晶圓1608包括複數個微電子單元810(圖12)，微電子單元810根據上文關於圖12至圖17所論述之製程而形成。
每一晶圓1608之每一微電子單元810可經由相對短的電連接在圖式之垂直方向上連接至鄰近微電子單元810，該相對短的電連接與習知堆疊組態中之微電子裝置之間的較長電連接相比可為有利的。如圖22中所示，上部微電子單元810之後導電接點863經由導電互連元件1614電連接至下部微電子單元810之端子824。
每一導電互連元件1614可(例如)藉由諸如錫或焊料等之結合金屬、擴散結合、熱壓結合、各向異性導電黏著劑或任何其他適當結合機構或材料而連接至上部微電子單元810之後導電接點863及下部微電子單元810之端子824。在一特定實施例中，導電互連元件1614可包括於經組態以連接上部晶圓1608與下部晶圓1608之再分佈層中。
儘管在圖22中展示晶圓1608藉由導電互連元件1614電連接在一起，但在一實例實施例中，可省略導電互連元件1614。在該實施例中，後導電接點863可直接電連接至端子824而不使用導電互連元件1614，例如，在導電接點863及/或端子824呈延伸結合襯墊形式且經對準以使得後導電接點與端子彼此面對之情況下。
在一些實施例中，特定微電子單元810之每一端子(例如，位於載體結構830之前側831處之每一端子824或導電接點862，或位於後表面832處之每一導電接點863)無需連接至鄰近微電子單元810的相應端子。
晶圓1608a、1608b、1608c及1608d可如上文關於圖10、圖20或圖21所描述而堆疊及電連接在一起。在晶圓1608連接在一起之後，可藉由沿位於個別微電子單元810之間的邊界處的切割線1612切割開堆疊總成來產生個別堆疊總成1601、1602及1603。
如上文關於圖10、圖20及圖21所論述，特定堆疊總成1601、1602或1603中之每一微電子單元810可包括與任何其他載體結構之堆疊總成中的載體結構之凹部相比具有不同寬度的凹部840。此外，每一微電子單元810可包括與任何其他微電子單元之堆疊總成中之微電子單元中所包括的微電子元件具有不同寬度的微電子元件820。
現將參看圖23A至圖25描述製造微電子單元1710之方法。除並非藉由執行上文關於圖1A所描述之步驟來完成方法而執行下文所述之步驟以外，該方法共用上文關於圖2至圖7所展示及描述之相同初始步驟。
現參看圖23A及圖24，可使用研磨、拋光或蝕刻製程，例如，以平坦化載體結構30之初始後表面32'與微電子元件20之初始底表面22'。載體結構30之厚度可自初始厚度T1減小至厚度T4，且可藉由自初始底表面22'移除材料來減小微電子元件20之厚度，藉此產生更接近微電子元件20之頂表面21的最終底表面22。舉例而言，厚度T1可為約600 μm至約1 mm，且厚度T4可為約70 μm至約200 μm。
在圖23A中所示之製造微電子單元1710之階段的一替代性實施例中，可在執行研磨、拋光或蝕刻製程之前產生圖23B中所示之微電子單元1710'。在圖23B中所示之實施例中，每一孔洞50'可自前表面31通過載體結構30'延伸至初始後表面32'下方之底表面34。孔洞50'展示為具有凹角形狀，其中其在底表面34處之寬度大於在前表面31處之寬度。在其他實例中，孔洞50'可在前表面及底表面處具有相同寬度，或與其底表面處相比可在其前表面處具有較大寬度。
在藉由研磨、拋光或蝕刻初始後表面32'來平坦化載體結構30'之後，在後表面32處暴露孔洞50'，使得孔洞完全延伸通過載體結構，如圖24中所示。在一特定實例中，孔洞可自後表面通過載體結構延伸至初始前表面下方之位置，使得在平坦化頂表面之步驟之後，在載體結構之頂表面處暴露孔洞。形成部分延伸通過載體結構之孔洞及在平坦化步驟期間暴露孔洞之步驟可施加至本文中所揭示之載體結構實施例中的任一者。
如圖24及圖25中所示，產生載體結構30"，其具有自前表面31完全通過載體結構30"延伸至後表面32之開口43，而非圖1A中所示之凹部40，凹部40具有凹部40之底部處的內表面。在一特定實施例中，可形成具有環形之載體結構30"，其具有開口43，而非藉由研磨、拋光或蝕刻載體結構30之初始後表面32'而產生開口43。
接著，參看圖25，介電層73施加至載體結構30之後表面32，且在孔洞50內形成導電通孔60。每一導電通孔60藉由介電層或區域(未圖示，但以與上文關於其他實施例所描述之用以沈積介電層及/或區域類似之方式沈積)與各別孔洞50之內表面51絕緣。
接著，形成跡線64及導電接點62及63，以將端子24電連接至導電通孔60。在一些實施例中，可在單一無電沈積步驟期間藉由導電通孔60形成導電接點62及63以及跡線64。在其他實施例中，可藉由單獨無電沈積步驟形成導電通孔60及其他導電元件62、63及64。
本文中所揭示之用於形成微電子單元之方法可應用於微電子基板(諸如，單一載體結構)，或可同時應用於複數個載體結構，該複數個載體結構可以所界定之間隔固持於夾具中或載體上以用於同時處理。或者，本文中所揭示之方法可應用於載體結構或包括以晶圓或晶圓之部分的形式附接在一起的複數個載體結構之元件，以如上文所描述而關於複數個載體結構同時執行晶圓級、面板級或條帶級規模之處理。
上文所論述之結構提供卓越的三維互連能力。該等能力可供任何類型之晶片使用。僅藉由實例，在如上文所論述之結構中可包括以下晶片組合：(i)處理器及與處理器一起使用之記憶體；(ii)同一類型之複數個記憶體晶片；(iii)不同類型之複數個記憶體晶片，諸如DRAM及SRAM；(iv)影像感測器及用以處理來自感測器之影像的影像處理器；(v)特殊應用積體電路(「ASIC」)及記憶體。
上文所論述之結構可用於構造不同電子系統。舉例而言，根據本發明之另一實施例之系統1800包括如上文所述之結構1806連同其他電子組件1808及1810。在所描繪之實例中，組件1808為半導體晶片，而組件1810為顯示螢幕，但可使用任何其他組件。當然，儘管出於清楚說明之目的在圖26中僅描繪兩個額外組件，但系統可包括任何數目個該等組件。如上文所述之結構1806可為(例如)如上文結合圖1A及圖1B所論述之微電子單元，或如關於圖10所論述之併有複數個微電子單元的結構。在另一變體中，可提供其兩者，且可使用任何數目個該等結構。
結構1806以及組件1808及1810安裝於以虛線示意性描繪之共同外殼1801中，且按需要彼此電互連以形成所要電路。在所示之例示性系統中，系統包括電路面板1802(諸如，可撓性印刷電路板)，且該電路面板包括使組件彼此互連之眾多導體1804，圖26中僅描繪其中一個導體。然而，此僅為例示性的；可使用用於製造電連接之任何合適結構。
外殼1801描繪為可用類型之攜帶型外殼，例如，蜂巢式電話或個人數位助理中，且螢幕1810在外殼表面處暴露。當結構1806包括諸如成像晶片之光敏元件時，亦可提供透鏡1811或其他光學裝置以用於將光導引至結構。又，圖26中所示之簡化系統僅為例示性的；可使用上文所論述之結構製造其他系統，包括通常視為固定結構之系統，諸如桌上型電腦、路由器及其類似者。
本文中所揭示之通孔及通孔導體可由諸如與本案同日申請之同在申請中之題為「MICROELECTRONIC ELEMENTS HAVING METALLIC PADS OVERLYING VIAS」、「MICROELECTRONIC ELEMENTS WITH REAR CONTACTS CONNECTED WITH VIA FIRST OR VIA MIDDLE STRUCTURES」、「METHODS OF FORMING SEMICONDUCTOR ELEMENTS USING MICRO-ABRASIVE PARTICLE STREAM」、「NON-LITHOGRAPHIC FORMATION OF THREE-DIMENSIONAL CONDUCTIVE ELEMENTS」及「ACTIVE CHIP ON CARRIER OR LAMINATED CHIP HAVING MICROELECTRONIC ELEMENT EMBEDDED THEREIN」的共同讓渡之美國專利申請案以及公開之美國專利申請公開案第2008/0246136號中更詳細揭示之製程的製程形成，該等文獻之揭示內容以引用的方式併入本文中。
儘管本文中已參考特定實施例描述本發明，但應理解，此等實施例僅說明本發明之原理及應用。因此，應理解，可在不脫離如由所附申請專利範圍所界定之本發明之精神及範疇的情況下對說明性實施例作出眾多修改且設計其他配置。
應瞭解，各種附屬請求項及其中所闡述之特徵可以與初始請求項中所呈現不同之方式組合。亦應瞭解，結合個別實施例所描述之特徵可與所描述實施例中之其他者共用。
8．．．晶圓
10．．．微電子單元
10'．．．微電子單元
10"．．．微電子單元
12．．．切割線
14．．．切割線
20．．．微電子元件
21．．．微電子元件之頂表面
22．．．微電子元件之底表面
22'．．．微電子元件之初始底表面
23．．．導電接點
24．．．端子
24'．．．端子
24"．．．端子
25．．．端子之頂表面
25'．．．端子之頂表面
25"．．．端子之頂表面
30．．．載體結構
30'．．．載體結構
30"．．．載體結構
31．．．載體結構之前表面
31'．．．載體結構之初始前表面
32．．．載體結構之後表面
32'．．．載體結構之初始後表面
33．．．遮罩層
34．．．底表面
40．．．凹部
41．．．凹部之內表面
42．．．凹部之橫向邊緣表面
43．．．開口
50．．．孔洞
50'．．．孔洞
51．．．孔洞之內表面
60．．．導電通孔
61．．．導電通孔之外表面
62．．．前導電接點
63．．．後導電接點
64．．．導電跡線
65．．．導電結合材料
70．．．介電區域
71．．．介電區域之主要表面
72．．．介電層
73．．．介電層
74．．．孔
75．．．孔之內表面
110．．．微電子單元
124a．．．端子
124b．．．端子
130．．．載體結構
131．．．載體結構之前表面
132．．．載體結構之後表面
142．．．橫向邊緣表面
150a．．．孔洞
150b．．．孔洞
151a．．．孔洞之內表面
151b．．．孔洞之內表面
152．．．介電區域
153．．．孔
160a．．．導電通孔
160b．．．空心導電通孔
161a．．．導電通孔之外表面
166．．．內孔
167．．．介電材料
170．．．介電區域
174b．．．孔
210．．．微電子單元
230．．．載體結構
232．．．載體結構之後表面
250．．．孔洞
260．．．導電通孔
261．．．導電通孔之外表面
270．．．介電區域
271．．．介電區域之主要表面
310．．．微電子單元
324a．．．第一端子
324b．．．第二端子
326．．．微電子元件之外邊緣
330．．．載體結構
333．．．載體結構之外邊緣
340．．．凹部
342．．．凹部之橫向邊緣表面
370．．．介電區域
371．．．介電區域之主要表面
372．．．介電層
410．．．微電子單元
420．．．微電子元件
423．．．導電接點
424．．．端子
426．．．微電子元件之外邊緣
430．．．載體結構
440．．．凹部
442．．．凹部之橫向邊緣表面
464．．．導電跡線
470．．．介電區域
471．．．介電區域之主要表面
510．．．微電子單元
523．．．導電接點
524．．．端子
570．．．介電區域
571．．．介電區域之主要表面
600．．．堆疊總成
610a．．．微電子單元
610b．．．微電子單元
610c．．．微電子單元
620a．．．微電子元件
620b．．．微電子元件
624b．．．端子
624c．．．端子
630a．．．載體結構
630b．．．載體結構
630c．．．載體結構
631．．．前表面
632．．．後表面
640a．．．凹部
640b．．．凹部
663a．．．後導電接點
663b．．．後導電接點
665．．．導電結合材料/導電塊
670．．．介電區域
672．．．介電層
673．．．介電層
710．．．微電子單元
710'．．．微電子單元
720a．．．微電子元件
720a'．．．微電子元件
720b．．．微電子元件
720b'．．．微電子元件
720c．．．微電子元件
720c'．．．微電子元件
730．．．載體結構
730'．．．載體結構
740．．．凹部
740a'．．．凹部
740b'．．．凹部
740c'．．．凹部
810．．．微電子單元
820．．．微電子元件
821．．．微電子元件之頂表面
822．．．微電子元件之底表面
822'．．．微電子元件之初始底表面
823．．．導電接點
824．．．端子
830．．．載體結構
831．．．載體結構之前表面/載體結構之前側
831'．．．載體結構之初始前表面
832．．．載體結構之後表面
840．．．凹部
841．．．凹部之內表面
842．．．凹部之橫向邊緣表面
850．．．孔洞
851．．．孔洞之內表面
860．．．導電通孔
862．．．前導電接點
863．．．後導電接點
864．．．導電跡線
870．．．介電區域
871．．．主要表面
872．．．介電層
874．．．孔
910．．．微電子單元
920．．．微電子元件
923．．．導電接點
963．．．導電接點
965．．．導電塊
970．．．介電區域
971．．．介電區域之主要表面
1010．．．微電子單元
1020．．．微電子元件
1023．．．導電接點
1030．．．載體結構
1031．．．載體結構之前表面
1064．．．導電跡線
1070．．．介電區域
1071．．．介電區域之主要表面
1110．．．微電子單元
1124．．．端子
1130．．．載體結構
1210．．．微電子單元
1230．．．載體結構
1231．．．載體結構之前表面
1232．．．載體結構之後表面
1250．．．孔洞
1260．．．導電通孔
1261．．．導電通孔之外表面
1310．．．微電子單元
1330．．．載體結構
1332．．．載體結構之後表面
1350．．．孔洞
1360．．．導電通孔
1361．．．導電通孔之外表面
1370．．．介電區域
1371．．．介電區域之主要表面
1400．．．堆疊總成
1410a．．．上部微電子單元
1410b．．．中間微電子單元
1410c．．．微電子單元
1420a．．．微電子元件
1420b．．．微電子元件
1424b．．．端子
1424c．．．端子
1430a．．．載體結構
1430b．．．載體結構
1430c．．．載體結構
1431．．．前表面
1432．．．後表面
1440a．．．凹部
1440b．．．凹部
1463a．．．後導電接點
1463b．．．後導電接點
1465．．．導電結合材料/導電塊
1470．．．介電區域
1472．．．介電層
1473．．．介電層
1500．．．堆疊總成
1510a．．．微電子單元
1510b．．．微電子單元
1510c．．．微電子單元
1520．．．微電子元件
1530．．．載體結構
1540．．．凹部
1550a．．．圓柱形形狀之孔洞
1550b．．．圓柱形形狀之孔洞
1550c．．．圓柱形形狀之孔洞
1551a．．．孔洞之內表面
1551b．．．孔洞之內表面
1551c．．．孔洞之內表面
1552．．．介電層/區域
1553．．．孔
1560．．．導電通孔
1600．．．晶圓之堆疊總成
1601．．．堆疊總成
1602．．．堆疊總成
1603．．．堆疊總成
1608a．．．晶圓
1608b．．．晶圓
1608c．．．晶圓
1608d．．．晶圓
1612．．．切割線
1614．．．導電互連元件
1710．．．微電子單元
1710'．．．微電子單元
1800．．．系統
1801．．．共同外殼
1802．．．電路面板
1804．．．導體
1806．．．結構
1808．．．電子組件
1810．．．電子組件
1811．．．透鏡
T1．．．厚度
T2．．．厚度
T3．．．厚度
T4．．．厚度
W1．．．寬度
W2．．．寬度
W3．．．寬度
W4．．．寬度
W5．．．寬度
圖1A及圖1B為說明根據本發明之一實施例之封裝晶片及晶片載體總成的剖視圖及相應自頂向下平面圖；
圖2為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖3A及圖3B為說明根據本發明之一實施例之製造階段的剖視圖及相應自頂向下平面圖；
圖3C為說明根據本發明之一實施例之製造階段的平面圖；
圖4為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖5為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖6A為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖6B及圖6C為說明根據本發明之替代性實施例的製造方法中之一階段的剖視圖；
圖7為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖8A為說明根據另一實施例之封裝晶片的剖視圖；
圖8B為說明根據另一實施例之封裝晶片的剖視圖；
圖9A為說明根據另一實施例之封裝晶片的剖視圖；
圖9B為說明根據另一實施例之封裝晶片的剖視圖；
圖9C為說明根據另一實施例之封裝晶片的剖視圖；
圖10為說明根據另一實施例之包括複數個封裝晶片之堆疊總成的剖視圖；
圖11A為說明根據另一實施例之安裝至單一晶片載體之複數個封裝晶片的平面圖；
圖11B為說明根據另一實施例之安裝至單一晶片載體之複數個封裝晶片的平面圖；
圖12為說明根據本發明之一實施例之封裝晶片及晶片載體總成的剖視圖；
圖13為說明根據本發明之一替代性實施例的製造方法中之一階段的剖視圖；
圖14為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖15為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖16為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖17為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖18A為說明根據另一實施例之封裝晶片的剖視圖；
圖18B為說明根據另一實施例之封裝晶片的剖視圖；
圖18C為說明根據另一實施例之封裝晶片的剖視圖；
圖19A為說明根據另一實施例之封裝晶片的剖視圖；
圖19B為說明根據另一實施例之封裝晶片的剖視圖；
圖20為說明根據另一實施例之包括複數個封裝晶片之堆疊總成的剖視圖；
圖21為說明根據另一實施例之包括複數個封裝晶片之堆疊總成的剖視圖；
圖22為說明根據另一實施例的包括複數個封裝晶片之堆疊之晶圓級總成的剖視圖；
圖23A為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖23B為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖24為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；
圖25為說明根據本發明之一實施例的製造方法中之一階段的剖視圖；及
圖26為根據本發明之一實施例之系統的示意描繪。
10．．．微電子單元
20．．．微電子元件
21．．．微電子元件之頂表面
22．．．微電子元件之底表面
23．．．導電接點
24．．．端子
25．．．端子之頂表面
30．．．載體結構
31．．．載體結構之前表面
32．．．載體結構之後表面
40．．．凹部
41．．．凹部之內表面
42．．．凹部之橫向邊緣表面
50．．．孔洞
51．．．孔洞之內表面
60．．．導電通孔
61．．．導電通孔之外表面
62．．．前導電接點
63．．．後導電接點
64．．．導電跡線
65．．．導電結合材料
70．．．介電區域
71．．．介電區域之主要表面
72．．．介電層
73．．．介電層
W1．．．寬度
W2．．．寬度

Claims (65)

  1. 一種至少含有第一和第二微電子單元的微電子組件，每個微電子單元包含：一載體結構，其具有一前表面、一遠離該前表面之後表面，以及一具有在該前表面處之一開口及一位於該載體結構之該前表面下方之內表面的凹部，該載體結構係由半導體材料所製成；複數個導電通孔，其從該載體結構之後表面至該前表面的一方向上延伸；一微電子元件，其具有一與該內表面鄰近之底表面、一遠離該底表面之頂表面，及該頂表面處之複數個接點；曝露於該載體結構的後表面之後端子以及經由該等導電通孔而與該後端子耦合的前端子，該等前端子與該微電子元件之該等接點電連接，該等前端子和後端子與該載體結構電絕緣；及一介電區域，其至少接觸該微電子元件之該頂表面，該介電區域具有一經定位與該載體結構之該前表面共平面或位於該前表面上方之平坦表面，其中該等前端子在該介電區域之該表面處暴露，其中該第一微電子單元被該第二微電子單元堆疊，使得該等第一或第二微電子單元中之一者的該等前端子面向並且接合該等第一或第二微電子單元中之另一者所對應的前端子或後端子，則在其中之各別的微電子元件之 該等接點被耦合係藉由該等第一或第二微電子單元中之至少一者的該等導電通孔和該等端子，其中該等第一和第二微電子單元的該等凹部在平行於該各別的前表面之一第一方向上具有各別不同的寬度，且在第一方向上之該等各別微電子單元的該等微電子元件的寬度彼此不同，且其中該等第一和第二微電子單元的載體結構在第一方向上具有相同的寬度。
  2. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該等前端子在該各別的微電子單元的該載體結構之該前表面處暴露。
  3. 如請求項2之微電子組件，其中該等微電子單元中之至少一個的該等前端子延伸高於該各別的微電子單元的該載體結構之該前表面。
  4. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該微電子元件具有該頂表面與該底表面之間的至少一邊緣表面，且在該各別的平坦表面之一橫向方向上的該等微電子單元中之至少一個的該等前端子中之至少一者之一位置位於該各別的微電子元件之該邊緣表面與該各別的載體結構的限定該凹部之一表面之間。
  5. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該等前端子包括導電結合襯墊。
  6. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該等前端子包括延伸結合襯墊，該等延伸結合 襯墊接觸該各別的微電子元件之該等接點。
  7. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該載體結構包括一外部金屬修飾面層，使得該等微電子單元中之至少一個的該載體結構適合充當一散熱件。
  8. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的一介電材料覆蓋該載體結構之該整個前表面。
  9. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該介電區域為一以電化學方式沈積之聚合物。
  10. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的複數個導電通孔自該各別的載體結構之該後表面延伸至該前表面。
  11. 如請求項10之微電子組件，其中該等微電子單元中之至少一個的每一通孔具有在該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。
  12. 如請求項10之微電子組件，其中該等微電子單元中之至少一個的該等前端子包括延伸結合襯墊，且每一結合襯墊將一各別通孔電連接至該各別的微電子元件之一各別接點。
  13. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該介電區域在該各別的凹部之側壁與該各別的微電子元件之間延伸。
  14. 如請求項13之微電子組件，其中該等微電子單元中之至 少一個的複數個導電通孔自該各別的介電區域之一主要表面通過該各別的載體結構延伸至該各別的後表面的。
  15. 如請求項14之微電子組件，其中該等微電子單元中之至少一個的每一通孔具有在該各別的載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。
  16. 如請求項14之微電子組件，其中該等微電子單元中之至少一個的該等前端子包括延伸結合襯墊，且每一結合襯墊將一各別通孔電連接至該各別的微電子元件之一各別接點。
  17. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該微電子元件為一第一微電子元件，該等微電子單元中之該至少一個進一步包含一第二微電子元件，該第二微電子元件具有一與該各別的凹部之該內表面鄰近的底表面、一遠離該底表面之頂表面，及該頂表面處之複數個接點。
  18. 如請求項1之微電子組件，其中該等微電子單元中之至少一個的該凹部為一第一凹部，該等微電子單元中之至少一個的該微電子元件為一第一微電子元件，且該等微電子單元中之至少一個的該載體結構具有一第二凹部，該第二凹部具有在該各別的前表面處之一開口及一位於該各別的載體結構之該前表面下方之內表面，該等微電子單元中之至少一個進一步包含一第二微電子元件，該第二微電子元件具有一與該第二凹部之該內表面鄰近之 底表面、一遠離該底表面之頂表面，及該頂表面處之複數個接點。
  19. 一種微電子組件，其包含至少第一和第二微電子單元，每個微電子單元包含：一載體結構，其具有一前表面、一遠離該前表面之後表面，以及一具有在該前表面處之一開口及一位於該載體結構之該前表面下方之內表面的凹部，該載體結構係由半導體材料所製成；複數個導電通孔，其從該載體結構之後表面至該前表面的一方向上延伸；一微電子元件，其具有一與該內表面鄰近之頂表面、一遠離該頂表面之底表面，及該頂表面處之複數個接點；曝露於該載體結構的後表面之後端子以及經由該等導電通孔而與該後端子耦合的前端子，該等前端子或是該等後端子中之至少一個與該微電子元件之該等接點電連接，該等前端子和該等後端子與該載體結構電絕緣；及一介電區域，其至少接觸該微電子元件之該底表面，該介電區域界定一經定位與該載體結構之該前表面共平面或位於該前表面上方的平坦表面，其中該第一微電子單元被該第二微電子單元堆疊，使得該等第一或第二微電子單元中之一者的該等前端子面向並且接合該等第一或第二微電子單元中之另一者所對應的前端子或後端子，則在其中之各別的微電子元件之 該等接點被耦合係藉由該等第一或第二微電子單元中之至少一者的該等導電通孔和該等端子，其中該等第一和第二微電子單元的該等凹部在平行於該各別的前表面之一第一方向上具有各別不同的寬度，且在第一方向上之該等各別微電子單元的該等微電子元件的寬度彼此不同，且其中該等第一和第二微電子單元的載體結構在第一方向上具有相同的寬度。
  20. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該微電子元件具有該頂表面與該底表面之間的至少一邊緣表面，且在該各別的平坦表面之一橫向方向上的該等微電子單元中之至少一個的該等前端子中之至少一者之一位置位於該各別的微電子元件之該邊緣表面與該各別的載體結構的限定該各別的凹部之一表面之間。
  21. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該微電子元件之該底表面與該等微電子單元中之至少一個的該載體結構之該前表面共平面。
  22. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該等前端子在該等微電子單元中之至少一個的該載體結構之該前表面處暴露。
  23. 如請求項22之微電子組件，其中該等微電子單元中之至少一個的該等前端子延伸高於該等微電子單元中之至少一個的該載體結構之該前表面。
  24. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該等前端子包括導電結合襯墊。
  25. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該等前端子包括延伸結合襯墊，該等延伸結合襯墊使在該等微電子單元中之至少一個的該凹部內延伸之導體接觸該各別的微電子元件之該等接點。
  26. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該載體結構包括一外部金屬修飾面層，使得該等微電子單元中之至少一個的該載體結構適合充當一散熱件。
  27. 如請求項19之微電子組件，其中一介電材料覆蓋該等微電子單元中之至少一個的該載體結構之該整個前表面。
  28. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該介電區域為一以電化學方式沈積之聚合物。
  29. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的複數個導電通孔自該各別的載體結構之該後表面延伸至該內表面。
  30. 如請求項29之微電子組件，其中等微電子單元中之至少一個的每一通孔具有在等微電子單元中之至少一個的該載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。
  31. 如請求項29之微電子組件，其中等微電子單元中之至少一個的該等前端子包括延伸結合襯墊，且每一結合襯墊將一各別通孔電連接至等微電子單元中之至少一個的該 微電子元件之一各別接點。
  32. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該等複數個導電通孔自該各別的載體結構之該後表面延伸至該前表面。
  33. 如請求項32之微電子組件，其中該等微電子單元中之至少一個的每一通孔具有在該各別的載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。
  34. 如請求項32之微電子組件，其中該等微電子單元中之至少一個的該等前端子包括延伸結合襯墊，且每一結合襯墊將一各別通孔電連接至該各別的微電子元件之一各別接點。
  35. 如請求項19之微電子組件，其中該等微電子單元中之至少一個的該介電區域在該各別的凹部之側壁與該各別的微電子元件之間延伸。
  36. 如請求項35之微電子組件，其中該等微電子單元中之至少一個的該等複數個導電通孔自該各別的介電區域之一主要表面通過該各別的載體結構延伸至該各別的後表面。
  37. 如請求項36之微電子組件，其中該等微電子單元中之至少一個的每一通孔具有在該各別的載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。
  38. 如請求項36之微電子組件，其中該等微電子單元中之至 少一個的該等前端子包括延伸結合襯墊，且每一結合襯墊將一各別通孔電連接至該各別的微電子元件之一各別接點。
  39. 如請求項19之微電子單元，其中該等微電子單元中之至少一個的該微電子元件為一第一微電子元件，該等微電子單元中之至少一個進一步包含一第二微電子元件，該第二微電子元件具有一與該各別的凹部之該內表面鄰近的頂表面、一遠離該頂表面之底表面，及該頂表面處之複數個接點。
  40. 如請求項19之微電子單元，其中該等微電子單元中之至少一個的該凹部為一第一凹部，其具有在該各別的前表面處之一開口及一位於該各別的載體結構之該前表面下方之內表面，該等微電子單元中之至少一個進一步包含一第二微電子元件，該第二微電子元件具有一與該第二凹部之該內表面鄰近之頂表面、一遠離該頂表面之底表面，及該頂表面處之複數個接點。
  41. 一種微電子組件，其包含至少第一和第二微電子單元，每個微電子單元包含：一載體結構，其具有一前表面、一遠離該前表面之後表面，及一自該前表面通過該載體結構延伸至該後表面之開口，該載體結構係由半導體材料所製成；複數個導電通孔，其從該載體結構之後表面至該前表面的一方向上延伸；一微電子元件，其具有與該開口之橫向邊緣表面鄰近 之邊緣表面、一遠離底表面之頂表面，及該頂表面處的複數個接點；一介電區域，其接觸該微電子元件之該等邊緣表面；在一由該前表面及該介電區域所界定之平面處所暴露的前端子以及在一由該後表面及該介電區域所界定之平面處所暴露的後端子，該等前端子或該等後端子中之至少一個與該微電子元件之該等接點電連接；及沿該介電區域延伸且電連接該等接點與該等前端子或該等後端子中之至少一個之跡線，其中該第一微電子單元被該第二微電子單元堆疊，使得該等第一或第二微電子單元中之一者的該等前端子面向並且接合該等第一或第二微電子單元中之另一者所對應的前端子或後端子，則在其中之各別的微電子元件之該等接點被耦合係藉由該等第一或第二微電子單元中之至少一者的該等導電通孔和該等端子，其中該等第一和第二微電子單元的該等開口在平行於該各別的前表面之一第一方向上具有各別不同的寬度，且在第一方向上之該等各別微電子單元的該等微電子元件的寬度彼此不同，且其中該等第一和第二微電子單元的載體結構在第一方向上具有相同的寬度。
  42. 如請求項41之微電子組件，其中該等微電子單元中之至少一個的該等複數個導電通孔自該前表面通過該各別的載體結構延伸至該後表面。
  43. 如請求項42之微電子組件，其中該等微電子單元中之至少一個的每一通孔具有在該各別的載體結構之該後表面處的一第一寬度及在一相對末端處的一第二寬度，該第二寬度與該第一寬度不同。
  44. 如請求項41之微電子組件，其中該等微電子單元中之至少一個的該介電區域在該各別的開口之一壁與該各別的微電子元件之間延伸。
  45. 如請求項44之微電子組件，其中該等微電子單元中之至少一個的該等複數個導電通孔自該各別的前表面通過該各別的介電區域延伸至該各別的後表面。
  46. 如請求項41之微電子組件，其中該等微電子單元中之至少一個的該等複數個導電通孔自該各別的前表面通過該各別的介電區域延伸至該各別的微電子元件之該等接點。
  47. 如請求項41之微電子組件，其中該等微電子單元中之至少一個的該等複數個導電通孔自該各別的後表面通過該各別的介電區域延伸至該各別的微電子元件之該等接點。
  48. 一種製造微電子單元的一堆疊組件之方法，其包含：製造第一和第二微電子單元，每個微電子單元係藉由下列方法所製造：將一具有一頂表面及一遠離該頂表面之底表面及該頂表面處之複數個接點的微電子元件置放至一具有一前表面及一遠離該前表面之後表面之載體結構的一凹部 中，該載體結構係由半導體材料所製成，該載體結構具有曝露在該後表面處之後端子以及曝露在該前表面處之前端子，且使該等接點與該載體結構之等前端子或該等後端子中之至少一者電互連，該微電子元件之該頂表面或該底表面與該凹部內該載體結構之一內表面鄰近置放；向該凹部施加一介電區域，該介電區域至少接觸該微電子元件之該頂表面；形成複數個導電通孔，其從該載體結構之後表面至該前表面的一方向上延伸，該等前端子經由該等導電通孔而與該等後端子耦合；及平坦化該介電區域以界定一經定位與該載體結構之該前表面共平面或位於該前表面上方的平坦表面；在一第二微電子單元之頂部堆疊一第一微電子單元；將該等第一或第二微電子單元中之一者的該等前端子接合至該等第一或第二微電子單元中之另一者所對應的前端子或後端子，使得在其中之各別的微電子元件之該等接點係藉由該等第一或第二微電子單元中之至少一者的該等導電通孔和接合端子而被耦合，其中該等第一和第二微電子單元的該等凹部在平行於該各別的前表面之一第一方向上具有各別不同的寬度，且在第一方向上之該等各別微電子單元的該等微電子元件的寬度彼此不同，且其中該等第一和第二微電子單元的載體結構在第一 方向上具有相同的寬度。
  49. 如請求項48之方法，其進一步包含使用一光微影圖案化製程在該等微電子單元中之至少一個的該介電區域上電鍍跡線之步驟。
  50. 如請求項48之方法，其中向該等微電子單元中之至少一個的該凹部施加一介電區域之步驟包括在該各別的凹部之該整個內表面之上施加一層。
  51. 如請求項48之方法，其中該平坦化該等微電子單元中之至少一個的該介電區域之步驟包括研磨、拋光或蝕刻該各別的微電子元件之該底表面及該各別的載體結構之該前表面的一部分。
  52. 如請求項48之方法，其中該等微電子單元中之至少一個的該微電子元件之該底表面與該各別的凹部內該各別的載體結構之該內表面鄰近置放，進一步包含研磨該等微電子單元中之至少一個的該微電子元件之該底表面及該各別的載體結構之該後表面的一部分直至該各別的微電子元件之該底表面在該各別的載體結構之該後表面處暴露為止的步驟。
  53. 如請求項52之方法，其中形成該等微電子單元中之至少一個的該等複數個導電通孔之步驟係形成該等導電通孔自該各別的前表面通過該各別的載體結構延伸至該各別的後表面。
  54. 如請求項53之方法，其中該形成該等微電子單元中之至少一個的該複數個導電通孔之步驟包括形成自該各別的 前表面通過該各別的載體結構延伸至該各別的後表面下方之一位置的複數個插口，且該研磨該等微電子單元中之至少一個的該載體結構之該後表面之一部分的步驟包括研磨該各別的後表面直至該複數個插口在該各別的後表面處暴露為止，藉此變為該複數個導電通孔。
  55. 如請求項48之方法，其中該等微電子單元中之至少一個的該等複數個導電通孔之步驟係形成該等導電通孔自該各別的介電區域之一主要表面通過該各別的載體結構延伸至該各別的後表面。
  56. 如請求項48之方法，其中該等微電子單元中之至少一個的該等複數個導電通孔之步驟係形成該等導電通孔自該各別的後表面通過該各別的載體結構延伸至該各別的前表面。
  57. 如請求項56之方法，其中該形成該等微電子單元中之至少一個的該複數個導電通孔之步驟包括形成自該各別的後表面通過該各別的載體結構延伸至該各別的前表面下方之一位置的複數個插口，且該平坦化該等微電子單元中之至少一個的該介電區域之步驟包括研磨、拋光或蝕刻該各別的載體結構之該前表面直至該複數個插口在該各別的前表面處暴露為止，藉此變為該複數個導電通孔。
  58. 如請求項56之方法，其中執行該等形成該凹部、形成該複數個導電通孔、形成該等端子、施加該介電區域及平坦化該等微電子單元中之至少一個的該介電區域之步 驟，同時該各別的載體結構保持在其一邊緣處附接至至少一其他載體結構。
  59. 如請求項56之方法，其中該等形成該複數個導電通孔及使該第一微電子單元接合至該第二微電子單元之步驟包括在該堆疊步驟之後鑽掘延伸通過該第一微電子單元及該第二微電子單元兩者之孔洞，及用一導電材料鍍覆該等孔洞。
  60. 如請求項48之方法，其中形成該等微電子單元中之至少一個的該等複數個導電通孔的步驟係形成該等導電通孔自該各別的凹部之該內表面通過該各別的載體結構延伸至該後表面。
  61. 如請求項60之方法，其中執行該等形成該凹部、形成該複數個導電通孔、形成該等端子、施加該介電區域及平坦化該等微電子單元中之至少一個的該介電區域之步驟，同時該各別的載體結構保持在其一邊緣處附接至至少一其他載體結構。
  62. 如請求項60之方法，其進一步包含使該等微電子單元中之至少一個的該微電子元件之該等接點接合至經定位與該各別的凹部之該內表面鄰近之導電襯墊的步驟，其中該形成該等微電子單元中之至少一個的複數個導電通孔之步驟包括形成自該各別的載體結構之該後表面延伸至該等導電襯墊之該等通孔。
  63. 如請求項60之方法，其進一步包含使該等微電子單元中之至少一個的該微電子元件接合至一塗佈該各別的凹部 之該內表面之介電層的步驟，其中該形成該等微電子單元中之至少一個的該等複數個導電通孔之步驟包括形成自該各別的載體結構之該後表面延伸至該各別的微電子元件之該等接點的孔洞，且其中藉由鍍覆該等孔洞來執行該形成該等微電子單元中之至少一個的該等複數個導電通孔之步驟。
  64. 一種電子系統，其包含如請求項1、19或41中任一項之微電子單元及電連接至該微電子單元之一或多個其他電子組件。
  65. 如請求項64之電子系統，其進一步包含一外殼，該微電子單元及該等其他電子組件係安裝至該外殼。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US9941195B2 (en) 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8742541B2 (en) 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8841765B2 (en) 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
US8975751B2 (en) 2011-04-22 2015-03-10 Tessera, Inc. Vias in porous substrates
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8723049B2 (en) 2011-06-09 2014-05-13 Tessera, Inc. Low-stress TSV design using conductive particles
US8552518B2 (en) * 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
US8546951B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8546900B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8604576B2 (en) 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US9018725B2 (en) 2011-09-02 2015-04-28 Optiz, Inc. Stepped package for image sensor and method of making same
TWI515864B (zh) 2011-10-03 2016-01-01 英帆薩斯公司 具有自封裝中心偏移之端子格柵之短線最小化
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
KR101894823B1 (ko) 2011-10-03 2018-09-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8436457B2 (en) * 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US8432011B1 (en) 2011-12-06 2013-04-30 Optiz, Inc. Wire bond interposer package for CMOS image sensor and method of making same
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US8570669B2 (en) 2012-01-23 2013-10-29 Optiz, Inc Multi-layer polymer lens and method of making same
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8692344B2 (en) 2012-03-16 2014-04-08 Optiz, Inc Back side illuminated image sensor architecture, and method of making same
FR2988712B1 (fr) * 2012-04-02 2014-04-11 St Microelectronics Rousset Circuit integre equipe d'un dispositif de detection de son orientation spatiale et/ou d'un changement de cette orientation.
US9233511B2 (en) 2012-05-10 2016-01-12 Optiz, Inc. Method of making stamped multi-layer polymer lens
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8921759B2 (en) 2012-07-26 2014-12-30 Optiz, Inc. Integrated image sensor package with liquid crystal lens
US9391008B2 (en) * 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9064977B2 (en) 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9093457B2 (en) 2012-08-22 2015-07-28 Freescale Semiconductor Inc. Stacked microelectronic packages having patterned sidewall conductors and methods for the fabrication thereof
US9190390B2 (en) 2012-08-22 2015-11-17 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US8846447B2 (en) 2012-08-23 2014-09-30 Invensas Corporation Thin wafer handling and known good die test method
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8759930B2 (en) 2012-09-10 2014-06-24 Optiz, Inc. Low profile image sensor package
US8963335B2 (en) 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
KR101419600B1 (ko) * 2012-11-20 2014-07-17 앰코 테크놀로지 코리아 주식회사 지문인식센서 패키지 및 그 제조 방법
US9076785B2 (en) 2012-12-11 2015-07-07 Invensas Corporation Method and structures for via substrate repair and assembly
JP2014165210A (ja) * 2013-02-21 2014-09-08 Fujitsu Component Ltd モジュール基板
US9219091B2 (en) 2013-03-12 2015-12-22 Optiz, Inc. Low profile sensor module and method of making same
US9190443B2 (en) 2013-03-12 2015-11-17 Optiz Inc. Low profile image sensor
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9142695B2 (en) 2013-06-03 2015-09-22 Optiz, Inc. Sensor package with exposed sensor array and method of making same
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
EP3036766A4 (en) 2013-08-21 2017-09-06 Intel Corporation Bumpless die-package interface for bumpless build-up layer (bbul)
US9496247B2 (en) * 2013-08-26 2016-11-15 Optiz, Inc. Integrated camera module and method of making same
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9461190B2 (en) 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
US9036363B2 (en) 2013-09-30 2015-05-19 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with parallel conductors and intra-conductor isolator structures and methods of their fabrication
US9025340B2 (en) 2013-09-30 2015-05-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with in-trench package surface conductors and methods of their fabrication
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
CN104681510A (zh) * 2013-12-03 2015-06-03 晟碟信息科技（上海）有限公司 用于嵌入半导体裸片的桥结构
US9305911B2 (en) * 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US9496297B2 (en) 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US9263420B2 (en) * 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US9711376B2 (en) 2013-12-06 2017-07-18 Enablink Technologies Limited System and method for manufacturing a fabricated carrier
US9735032B2 (en) 2013-12-06 2017-08-15 Enablink Technologies Limited System and method for manufacturing a fabricated carrier
US9786518B2 (en) 2013-12-06 2017-10-10 Enablink Technologies Limited System and method for manufacturing a cavity down fabricated carrier
US9667900B2 (en) 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
KR20150086779A (ko) * 2014-01-20 2015-07-29 재단법인 다차원 스마트 아이티 융합시스템 연구단 소자 패키지 및 그 제작 방법
US9466554B2 (en) * 2014-02-13 2016-10-11 Qualcomm Incorporated Integrated device comprising via with side barrier layer traversing encapsulation layer
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9087759B1 (en) 2014-03-28 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming an image sensor device and method of forming the same
DE102014206608A1 (de) 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
DE102014206601A1 (de) * 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
KR102146131B1 (ko) * 2014-04-07 2020-08-21 에스케이하이닉스 주식회사 패키지 적층 소자
US9305874B2 (en) * 2014-04-13 2016-04-05 Infineon Technologies Ag Baseplate for an electronic module and method of manufacturing the same
US9985063B2 (en) 2014-04-22 2018-05-29 Optiz, Inc. Imaging device with photo detectors and color filters arranged by color transmission characteristics and absorption coefficients
US9524917B2 (en) 2014-04-23 2016-12-20 Optiz, Inc. Chip level heat dissipation using silicon
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9741649B2 (en) * 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US10257937B2 (en) 2014-07-07 2019-04-09 Infineon Technologies Austria Ag Device for electrically coupling a plurality of semiconductor device layers by a common conductive layer
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
JP6554338B2 (ja) * 2014-07-28 2019-07-31 ローム株式会社 半導体装置
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
TWI560827B (en) * 2014-09-15 2016-12-01 Siliconware Precision Industries Co Ltd Semiconductor package and its carrier structure and method of manufacture
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
CN105704924A (zh) * 2014-11-24 2016-06-22 深南电路有限公司 一种封装基板的方法及电路板
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
US9693488B2 (en) * 2015-02-13 2017-06-27 Deere & Company Electronic assembly with one or more heat sinks
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
CN105047628B (zh) * 2015-06-05 2017-08-22 苏州迈瑞微电子有限公司 晶圆级芯片tsv封装结构及其封装方法
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US10276541B2 (en) 2015-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package structure and methods of forming same
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
JP6862087B2 (ja) * 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
US10224269B2 (en) * 2015-12-17 2019-03-05 International Business Machines Corporation Element place on laminates
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
US11114353B2 (en) * 2016-03-30 2021-09-07 Intel Corporation Hybrid microelectronic substrates
JP6761592B2 (ja) * 2016-03-31 2020-09-30 大日本印刷株式会社 電子デバイス及びその製造方法
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
JP6716363B2 (ja) 2016-06-28 2020-07-01 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US11189576B2 (en) 2016-08-24 2021-11-30 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
CN106129023A (zh) * 2016-08-30 2016-11-16 华天科技（昆山）电子有限公司 双面贴装的扇出封装结构及封装方法
KR102506428B1 (ko) * 2016-09-30 2023-03-06 삼성전자 주식회사 전자 장치 및 이의 노이즈 제어 방법
KR102537528B1 (ko) * 2016-10-19 2023-05-26 삼성전자 주식회사 반도체 패키지 제조 방법
US9996725B2 (en) 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
CN106599424B (zh) * 2016-12-05 2019-10-15 重庆邮电大学 基于微电子工艺的智能化结构变换系统
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
JP2018121043A (ja) * 2017-01-24 2018-08-02 力成科技股▲分▼有限公司 パッケージ構造およびその製造方法
US10522505B2 (en) 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US10644046B2 (en) * 2017-04-07 2020-05-05 Samsung Electronics Co., Ltd. Fan-out sensor package and optical fingerprint sensor module including the same
US20190006331A1 (en) * 2017-06-30 2019-01-03 Intel Corporation Electronics package devices with through-substrate-vias having pitches independent of substrate thickness
US20190011497A1 (en) * 2017-07-09 2019-01-10 Texas Instruments Incorporated Test Fixture with Sintered Connections Between Mother Board and Daughter Board
KR102144933B1 (ko) * 2017-08-04 2020-08-18 주식회사 네패스 칩 패키지 및 그 제조방법
CN108807316B (zh) * 2017-08-14 2020-07-10 苏州捷芯威半导体有限公司 半导体封装结构及半导体器件
CN107452689A (zh) * 2017-09-14 2017-12-08 厦门大学 三维系统级封装应用的内嵌扇出型硅转接板及制作方法
US11515259B2 (en) * 2017-11-10 2022-11-29 Lpkf Laser & Electronics Ag Method and device for the integration of semiconductor wafers
US11328969B2 (en) * 2017-11-16 2022-05-10 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
US10354978B1 (en) * 2018-01-10 2019-07-16 Powertech Technology Inc. Stacked package including exterior conductive element and a manufacturing method of the same
DE102018100946A1 (de) * 2018-01-17 2019-07-18 Osram Opto Semiconductors Gmbh Bauteil und verfahren zur herstellung eines bauteils
KR102015910B1 (ko) * 2018-01-24 2019-10-23 삼성전자주식회사 팬-아웃 센서 패키지
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
CN110299328B (zh) * 2018-03-21 2021-08-13 华为技术有限公司 一种堆叠封装器件及其封装方法
KR102578881B1 (ko) * 2018-03-23 2023-09-15 주식회사 네패스 전력 반도체 패키지 및 그 제조 방법
IL279384B2 (en) 2018-09-14 2024-10-01 Illumina Inc Flow cells and related methods
CN112740382B (zh) 2018-09-28 2024-06-21 株式会社村田制作所 层叠体及层叠体的制造方法
WO2020129808A1 (ja) * 2018-12-21 2020-06-25 株式会社村田製作所 電子部品モジュールの製造方法及び電子部品モジュール
KR102671978B1 (ko) * 2019-02-11 2024-06-05 삼성전기주식회사 인쇄회로기판
US11069622B2 (en) 2019-03-22 2021-07-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Interposer-type component carrier and method of manufacturing the same
KR102671975B1 (ko) * 2019-08-29 2024-06-05 삼성전기주식회사 전자부품 내장기판
US11362070B2 (en) * 2019-10-17 2022-06-14 Micron Technology, Inc. Microelectronic device assemblies and packages including multiple device stacks and related methods
CN112687615A (zh) 2019-10-17 2021-04-20 美光科技公司 微电子装置组合件、封装体和相关方法
CN112687614A (zh) * 2019-10-17 2021-04-20 美光科技公司 包含多个装置堆叠的微电子装置组合件和封装体以及相关方法
US11282716B2 (en) 2019-11-08 2022-03-22 International Business Machines Corporation Integration structure and planar joining
US11408589B2 (en) 2019-12-05 2022-08-09 Optiz, Inc. Monolithic multi-focus light source device
CN111326503B (zh) * 2019-12-31 2021-03-12 诺思(天津)微系统有限责任公司 具有叠置单元的半导体结构及制造方法、电子设备
US11518573B2 (en) * 2020-02-14 2022-12-06 Dell Products L.P. Palletizing containers for charging electronic devices contained therein
TWI704668B (zh) * 2020-02-25 2020-09-11 典琦科技股份有限公司 晶粒封裝結構的製造方法
CN111312697B (zh) * 2020-02-28 2022-02-22 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN113571431A (zh) * 2020-04-29 2021-10-29 典琦科技股份有限公司 晶粒封装结构的制造方法
DE102020215562A1 (de) * 2020-12-09 2022-06-09 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung eines optoelektronischen halbleiterbauelements, verfahren zur herstellung elektrischer kontakte und optoelektronisches halbleiterbauelement
CN113380637B (zh) * 2021-05-20 2023-11-17 苏州通富超威半导体有限公司 扇出型封装方法及扇出型封装器件
CN114388366B (zh) 2022-03-22 2022-05-31 湖北江城芯片中试服务有限公司 封装壳体的制备方法及封装芯片的制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008325A1 (en) * 2000-05-11 2002-01-24 Mitutoyo Corporation Functional device unit and method of producing the same
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US20020127780A1 (en) * 2000-10-18 2002-09-12 Qing Ma Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US20050224968A1 (en) * 2004-03-31 2005-10-13 Aptos Corporation Wafer level mounting frame for ball grid array packaging, and method of making and using the same
TWI263313B (en) * 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
US20070096289A1 (en) * 2005-09-30 2007-05-03 Ibiden Co., Ltd A Multilayered circuit substrate with semiconductor device incorporated therein
US20070210423A1 (en) * 2005-05-12 2007-09-13 Phoenix Precision Technology Corporation Embedded chip package structure
US20090115047A1 (en) * 2007-10-10 2009-05-07 Tessera, Inc. Robust multi-layer wiring elements and assemblies with embedded microelectronic elements

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259376A (ja) * 1992-03-13 1993-10-08 Matsushita Electric Works Ltd 半導体装置
US5377902A (en) 1994-01-14 1995-01-03 Microfab Technologies, Inc. Method of making solder interconnection arrays
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5986334A (en) 1996-10-04 1999-11-16 Anam Industrial Co., Ltd. Semiconductor package having light, thin, simple and compact structure
KR100280398B1 (ko) * 1997-09-12 2001-02-01 김영환 적층형 반도체 패키지 모듈의 제조 방법
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
US6297548B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
SE514529C2 (sv) 1998-09-21 2001-03-05 Ericsson Telefon Ab L M Metod och anordning för begravda elektronik-komponenter
SE515856C2 (sv) 1999-05-19 2001-10-22 Ericsson Telefon Ab L M Bärare för elektronikkomponenter
EP1744606A3 (en) * 1999-09-02 2007-04-11 Ibiden Co., Ltd. Printed circuit board and method for producing the printed circuit board
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
US20020072189A1 (en) 1999-12-17 2002-06-13 Haroun Baher S. Via capacitor
JP2001250902A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体パッケージ及びその製造方法
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
US6707149B2 (en) 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
US6541712B1 (en) * 2001-12-04 2003-04-01 Teradyhe, Inc. High speed multi-layer printed circuit board via
US20030119692A1 (en) 2001-12-07 2003-06-26 So Joseph K. Copper polishing cleaning solution
KR100486832B1 (ko) * 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
DE10225431A1 (de) * 2002-06-07 2004-01-08 Siemens Dematic Ag Verfahren zur Anschlußkontaktierung von elektronischen Bauelementen auf einem isolierenden Substrat und nach dem Verfahren hergestelltes Bauelement-Modul
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
TW581323U (en) 2003-02-07 2004-03-21 Via Tech Inc Vertical routing structure
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP3951966B2 (ja) * 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
US6946726B1 (en) * 2003-11-26 2005-09-20 Actel Corporation Chip carrier substrate with a land grid array and external bond terminals
TWI233192B (en) 2004-05-04 2005-05-21 Kuo-Ning Chiang The wafer level structure of system packaging with stacked packaging units
US20050269680A1 (en) * 2004-06-08 2005-12-08 Min-Chih Hsuan System-in-package (SIP) structure and fabrication thereof
US20060017058A1 (en) * 2004-07-22 2006-01-26 Taiwan Oasis Technology Co., Ltd. Construction of LED circuit board
KR100605315B1 (ko) * 2004-07-30 2006-07-28 삼성전자주식회사 집적회로 칩의 입출력 패드 구조
JP4285364B2 (ja) * 2004-08-20 2009-06-24 パナソニック株式会社 立体回路モジュールとこれを用いた携帯端末機器および立体回路モジュールの製造方法
US7204737B2 (en) 2004-09-23 2007-04-17 Temic Automotive Of North America, Inc. Hermetically sealed microdevice with getter shield
TWM264652U (en) * 2004-10-21 2005-05-11 Chipmos Technologies Inc Structure of image sensor package
US7897436B2 (en) * 2004-11-26 2011-03-01 Stmicroelectronics, S.A. Process for packaging micro-components using a matrix
CN1815734A (zh) 2005-02-03 2006-08-09 光磊科技股份有限公司 发光二极管数组封装结构及其方法
KR100716815B1 (ko) 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
JP4659488B2 (ja) 2005-03-02 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR100618892B1 (ko) * 2005-04-13 2006-09-01 삼성전자주식회사 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
US7919844B2 (en) 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
US20060278962A1 (en) 2005-06-09 2006-12-14 Tessera, Inc. Microelectronic loop packages
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
CN1925720B (zh) * 2005-09-01 2010-04-14 日本特殊陶业株式会社 布线基板、电容器
US7592699B2 (en) 2005-12-29 2009-09-22 Sandisk Corporation Hidden plating traces
TWI290349B (en) * 2005-12-30 2007-11-21 Advanced Semiconductor Eng Thermally enhanced coreless thin substrate with an embedded chip and method for manufacturing the same
US8411450B2 (en) 2006-01-25 2013-04-02 Nec Corporation Electronic device package, module, and electronic device
JP2007201254A (ja) * 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
KR100884238B1 (ko) 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
US20080054443A1 (en) * 2006-08-23 2008-03-06 Chao-Wen Shih Carrier board structure with semiconductor chip embedded therein
JP5042591B2 (ja) * 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP5064768B2 (ja) 2006-11-22 2012-10-31 新光電気工業株式会社 電子部品および電子部品の製造方法
US20080142946A1 (en) 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
KR100811034B1 (ko) * 2007-04-30 2008-03-06 삼성전기주식회사 전자소자 내장 인쇄회로기판의 제조방법
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
TWI344694B (en) 2007-08-06 2011-07-01 Siliconware Precision Industries Co Ltd Sensor-type package and method for fabricating the same
US20090201654A1 (en) * 2008-02-08 2009-08-13 Lambert Simonovich Method and system for improving electrical performance of vias for high data rate transmission
US8138610B2 (en) * 2008-02-08 2012-03-20 Qimonda Ag Multi-chip package with interconnected stacked chips
JP2009231371A (ja) 2008-03-19 2009-10-08 Toshiba Corp 半導体チップ及び半導体装置
JP2010056496A (ja) * 2008-08-30 2010-03-11 Kyocera Kinseki Corp ウェハの金属材料形成方法
US8169065B2 (en) * 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
US8507940B2 (en) * 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US20020008325A1 (en) * 2000-05-11 2002-01-24 Mitutoyo Corporation Functional device unit and method of producing the same
US20020127780A1 (en) * 2000-10-18 2002-09-12 Qing Ma Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US20050224968A1 (en) * 2004-03-31 2005-10-13 Aptos Corporation Wafer level mounting frame for ball grid array packaging, and method of making and using the same
US20070210423A1 (en) * 2005-05-12 2007-09-13 Phoenix Precision Technology Corporation Embedded chip package structure
TWI263313B (en) * 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
US20070096289A1 (en) * 2005-09-30 2007-05-03 Ibiden Co., Ltd A Multilayered circuit substrate with semiconductor device incorporated therein
US20090115047A1 (en) * 2007-10-10 2009-05-07 Tessera, Inc. Robust multi-layer wiring elements and assemblies with embedded microelectronic elements

Also Published As

Publication number Publication date
US20180254213A1 (en) 2018-09-06
US20150249037A1 (en) 2015-09-03
US9099479B2 (en) 2015-08-04
KR20130133167A (ko) 2013-12-06
EP2596689B1 (en) 2019-08-28
KR20160055968A (ko) 2016-05-18
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JP5663662B2 (ja) 2015-02-04
US20130010441A1 (en) 2013-01-10
TW201205742A (en) 2012-02-01
KR20160107364A (ko) 2016-09-13
JP6321095B2 (ja) 2018-05-09
US9966303B2 (en) 2018-05-08
KR101656814B1 (ko) 2016-09-22
JP5986178B2 (ja) 2016-09-06
BR112013001774A2 (pt) 2016-05-31
KR101619942B1 (ko) 2016-05-12
CN103222353A (zh) 2013-07-24
US8847376B2 (en) 2014-09-30
JP2016201565A (ja) 2016-12-01
JP2015084434A (ja) 2015-04-30
CN106024721A (zh) 2016-10-12
KR101736890B1 (ko) 2017-05-17
WO2012011933A1 (en) 2012-01-26
CN103222353B (zh) 2016-08-24
US20120020026A1 (en) 2012-01-26
EP2596689A1 (en) 2013-05-29
JP2013535834A (ja) 2013-09-12
US20170256443A1 (en) 2017-09-07
US10559494B2 (en) 2020-02-11
US9659812B2 (en) 2017-05-23

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