KR102578881B1 - 전력 반도체 패키지 및 그 제조 방법 - Google Patents

전력 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명의 기술적 사상은 패키지 기판, 패키지 기판의 캐비티에 수용된 반도체 칩, 반도체 칩을 밀봉하는 밀봉층, 및 반도체 칩과 패키지 기판의 패턴을 전기적으로 연결하는 재배선 패턴을 포함하는 재배선 구조체를 포함하는 반도체 패키지를 제공한다.

Description

전력 반도체 패키지 및 그 제조 방법 {Power semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 전력 반도체 패키지 및 그 제조 방법에 관한 것이다.
전력 반도체 소자를 활용하는 전력 반도체 패키지는 에너지 사용량의 증가 및 소형화 요구에 따라 전력 밀도가 크게 증가하고 있다. 전력 모듈 패키지의 고용량화 및 소형화는 반도체 소자의 발열을 증가시켜 전력 반도체 패키지의 성능 및 신뢰성을 저하시킬 수 있다. 특히, 전력 반도체 패키지에서 발생된 열은 전력 반도체 패키지 내부에 산화 및 보이드(void)를 발생시키며, 또한 다른 부품, 예컨대 구동 IC 소자, 수동 소자 및 스위칭 소자에 오작동을 일으키거나 손상시키는 원인이 될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 우수한 방열 기능을 가지는 전력 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 기술적 사상은 패키지 기판, 패키지 기판의 캐비티에 수용된 반도체 칩, 반도체 칩을 밀봉하는 밀봉층, 및 반도체 칩과 패키지 기판의 패턴을 전기적으로 연결하는 재배선 패턴을 포함하는 재배선 구조체를 포함하는 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 의하면, 전력 소자 칩의 열을 효과적으로 방출시킬 수 있으므로, 발열로 인한 전자 제품의 열화를 방지할 수 있고, 신뢰성이 향상된 전력 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1에 도시된 패키지 기판 및 반도체 칩을 나타내는 평면도이다.
도 3은 도 1 및 도 2에 도시된 전력 반도체 패키지가 회로 기판에 실장된 상태를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지를 나타내는 단면도이다.
도 6a은 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지를 나타내는 단면도이다.
도 6b는 도 6a에 도시된 전력 반도체 패키지가 회로 기판에 실장된 상태를 나타내는 단면도이다.
도 7a 내지 도 7c는 도 1에 도시된 전력 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 도 4에 도시된 전력 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9d는 도 5에 도시된 전력 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c는 도 6a에 도시된 전력 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1에 도시된 패키지 기판(110) 및 반도체 칩(120)을 나타내는 평면도이다.
도 1을 참조하면, 전력 반도체 패키지(10)는 패키지 기판(110), 반도체 칩(120), 밀봉층(130), 및 재배선 구조체(140)를 포함할 수 있다. 예를 들면, 전력 반도체 패키지(10)는 FOWLP(Fan Out Wafer Level Package) 구조의 반도체 패키지일 수 있다.
패키지 기판(110)은 베이스(111)를 포함할 수 있다. 베이스(111)에는 반도체 칩(120)을 수용할 수 있는 캐비티(114)가 마련될 수 있다. 예를 들어, 캐비티(114)는 베이스(111)를 수직으로 관통하도록 형성될 수 있다.
예시적인 실시예들에서, 베이스(111)는 절연 물질을 포함할 수 있다. 예컨대, 베이스(111)는 세라믹, 실리콘, 글래스, 플라스틱, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
패키지 기판(110)은 전기적 신호를 전달하기 위한 패턴(113)을 포함할 수 있다. 패턴(113)은 재배선 구조체(140)의 재배선 패턴(141)을 통해 반도체 칩(120)에 전기적 신호를 전송하도록 구성될 수 있다. 예시적인 실시예들에서, 상기 패턴(113)은 전력 정합 회로를 구성할 수 있다. 상기 패턴(113)은 도전성 물질, 예를 들면 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다. 또한, 예시적인 실시예들에서, 패턴(113)은 도 2에 도시된 바와 같이, 반도체 칩(120)으로 입력되는 입력 신호가 전송되는 입력 패턴(113i) 및 반도체 칩(120)으로 출력된 출력 신호가 전송되는 출력 패턴(113o)을 포함할 수 있다.
패키지 기판(110)은 양면 기판(double-sided PCB) 구조를 가질 수 있다. 예를 들어, 패턴(113)은 베이스(111)의 상면 상에 마련된 상부 패턴(113U), 베이스(111)의 하면 상에 마련된 하부 패턴(113L), 및 베이스(111)의 내부에서 수직으로 연장하는 관통 전극(113V)을 포함할 수 있다. 상부 패턴(113U)과 하부 패턴(113L)은 관통 전극(113V)을 통해 전기적으로 연결할 수 있다. 나아가, 상기 관통 전극(113V)은 방열을 위한 열적 비아(thermal via)로 기능할 수도 있다.
또는, 예시적인 실시예들에서, 도 1에 도시된 것과 다르게, 패키지 기판(110)은 단면 기판(single-sided PCB) 구조를 가질 수도 있다.
반도체 칩(120)은 전력 증폭, 전력 변환 및/또는 전력 제어를 위한 전력 소자 칩일 수 있다. 예를 들어, 반도체 칩(120)은 전력 모스펫(power MOSFET), 바이폴라 졍션 트랜지스터(bipolar junction transistor, BJT), 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT), 다이오드(diode) 또는 이들의 조합을 포함할 수 있다.
반도체 칩(120)은 제1 면(123) 및 상기 제1 면(123)에 반대된 제2 면(125)을 포함하며, 제1 면(123) 상에 마련된 패드(121)를 포함할 수 있다. 반도체 칩(120)은 패드(121)가 마련된 제1 면(123)이 상방을 향하도록 패키지 기판(110)의 캐비티(114)에 수용될 수 있다.
예시적인 실시예들에서, 반도체 칩(120)은 하나의 반도체 칩(120)일 수 있으나, 이에 한정되지 않는다. 예를 들면, 반도체 칩(120)은 복수의 반도체 칩의 스택(stack)일 수 있다. 이 경우, 복수의 반도체 칩은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 나아가, 예시적인 실시예들에서, 전력 반도체 패키지(10)는 신호 처리 등의 기능을 수행하는 다양한 회로 소자들, 수동 소자 등이 패키징된 시스템 인 패키지(system in package) 구조를 가질 수 있다.
밀봉층(130)은 반도체 칩(120)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 밀봉층(130)은 반도체 칩(120)의 제1 면(123) 및 반도체 칩(120)의 측면을 덮을 수 있다. 밀봉층(130)은 캐비티(114)에 충진되어, 반도체 칩(120)과 패키지 기판(110)을 일체화할 수 있다. 또한, 밀봉층(130)은 패키지 기판(110)의 상부를 덮을 수도 있다. 예를 들어, 밀봉층(130)은 감광성(photosensitive) 물질, 예를 들어 폴리이미드(polyimide)와 같은 폴리머 물질로 구성될 수 있다. 또는, 밀봉층(130)은 에폭시 수지로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
재배선 구조체(140)는 패키지 기판(110) 및 반도체 칩(120) 상에 마련될 수 있으며, 재배선 패턴(141) 및 재배선 패턴(141)을 덮는 절연 패턴(143)을 포함할 수 있다.
재배선 패턴(141)은 반도체 칩(120)의 패드(121)를 패키지 기판(110)의 상부 패턴(113U)에 전기적으로 연결할 수 있다. 재배선 패턴(141)은 밀봉층(130) 상에 형성될 수 있으며, 상부 패턴(113U)을 노출시키도록 밀봉층(130)에 마련된 개구부를 통해 상부 패턴(113U)에 연결되고, 패드(121)를 노출시키도록 밀봉층(130)에 마련된 개구부를 통해 반도체 칩(120)의 패드(121)에 연결될 수 있다. 도 1에서는 재배선 패턴(141)이 단층 구조의 배선 패턴을 가지는 것으로 도시되었으나, 이와 다르게 재배선 패턴(141)은 복수의 배선 패턴이 적층된 다층 구조를 가질 수도 있다.
도 3은 도 1에 도시된 전력 반도체 패키지(10)가 회로 기판(210)에 실장된 상태를 나타내는 단면도이다.
도 3을 참조하면, 전력 반도체 패키지(10)는 반도체 칩(120)의 제2 면(125)이 회로 기판(210)의 표면과 마주하도록 회로 기판(210)에 실장될 수 있다. 전력 반도체 패키지(10)의 하부 패턴(113L)은 회로 기판(210)의 기판 패드(211)에 전기적으로 연결될 수 있다. 회로 기판(210)은 패턴(113) 및 재배선 패턴(141)을 통해 반도체 칩(120)과 전기적 신호를 송수신할 수 있다. 회로 기판(210)은, 예를 들어 PCB(Printed Circuit Board), MCPCB(Metal Core PCB), MPCB(Metal PCB), FPCB(Flexible PCB) 등의 회로 기판일 수 있다.
예시적인 실시예들에서, 회로 기판(210)은 전력 반도체 패키지(10)에서 발생된 열의 용이한 방출을 위한 히트 싱크(heat sink, 220)를 포함할 수 있다. 히트 싱크(220)는 반도체 칩(120)의 제2 면(125)과 접하도록 배치되어, 반도체 칩(120)으로부터 방출된 열을 외부로 방출시키도록 구성될 수 있다. 예시적인 실시예들에서, 히트 싱크(220)는 회로 기판(210)을 관통할 수 있다. 이 경우, 히트 싱크(220)는 회로 기판(210)에 마련된 관통홀에 삽입되는 방식을 통해 회로 기판(210)에 장착될 수 있다. 상기 히트 싱크(220)는 열전도율이 높은 소재, 예를 들어 구리 및 알루미늄과 같은 금속으로 형성될 수 있다.
예시적인 실시예들에서, 전력 반도체 패키지(10)와 히트 싱크(220) 사이에는 전력 반도체 패키지(10)로부터 발생된 열을 히트 싱크(220)로 전달하도록 구성된 열 전달 부재(Thermal Interface Material, 230)가 마련될 수 있다. 상기 열 전달 부재(230)는 반도체 칩(120)의 제2 면(125) 및 밀봉층(130)의 표면, 하부 패턴(113L)의 일부에 접할 수 있다. 예를 들어, 상기 열 전달 부재(230)는 도전성 에폭시(conductive epoxy)를 포함할 수 있다.
또는, 예시적인 실시예들에서, 도 3에 도시된 것과 다르게, 히트 싱크(220)는 전력 반도체 패키지(10)와 직접 접촉할 수 있다. 즉, 히트 싱크(220)는 반도체 칩(120)의 제2 면(125), 밀봉층(130)의 표면, 및/또는 하부 패턴(113L)에 직접 접촉할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지(10a)를 나타내는 단면도이다. 도 4에 도시된 전력 반도체 패키지(10a)는 하부 도전 패턴(150)을 더 포함한다는 점을 제외하고는 도 1 및 도 2를 참조하여 설명된 전력 반도체 패키지(10)와 대체로 동일한 구성을 가질 수 있다. 도 4에 있어서, 앞서 설명된 것과 동일한 설명은 생략하거나 간단히 한다.
도 4를 참조하면, 전력 반도체 패키지(10a)는 반도체 칩(120)의 제2 면(125), 하부 패턴(113L), 및 밀봉층(130) 상에 제공된 하부 도전 패턴(150)을 포함할 수 있다. 예를 들어, 하부 도전 패턴(150)은 반도체 칩(120)의 열을 보다 용이하게 방출시키기 위해, 반도체 칩(120)의 제2 면(125)에 접할 수 있다. 즉, 전력 반도체 패키지(10a)가 회로 기판(210)에 실장될 때, 하부 도전 패턴(150)은 반도체 칩(120)의 제2 면(125)과 회로 기판(210) 사이에 개재되므로, 반도체 칩(120)의 열은 회로 기판(210) 측으로 효과적으로 방출될 수 있다. 예를 들어, 하부 도전 패턴(150)은 열전도율이 높은 물질, 예를 들어 구리, 알루미늄으로 구성될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지(10b)를 나타내는 단면도이다. 도 5에 도시된 전력 반도체 패키지(10b)는 밀봉층(131)의 구성을 제외하고는 도 1 및 도 2를 참조하여 설명된 전력 반도체 패키지(10)와 대체로 동일한 구성을 가질 수 있다. 도 5에 있어서, 앞서 설명된 것과 동일한 설명은 생략하거나 간단히 한다.
도 5를 참조하면, 밀봉층(131)은 열전도율이 높은 물질을 포함하며, 반도체 칩(120)의 열을 용이하게 방출하도록 구성될 수 있다. 예를 들어, 밀봉층(131)은 도전성 에폭시를 포함할 수 있다. 밀봉층(131)은 패키지 기판(110)에 마련된 캐비티(114)에 충진되어, 반도체 칩(120)의 측면 및 제2 면(125)을 덮을 수 있다. 또는, 예시적인 실시예들에서, 도 5에 도시된 것과 다르게, 밀봉층(131)은 반도체 칩(120)의 제2 면(125)을 노출시킬 수도 있다.
재배선 구조체(140)는 재배선 패턴(141) 및 절연 패턴(143)을 포함하며, 절연 패턴(143)은 반도체 칩(120)의 제1 면(123) 및 밀봉층(131)의 표면 상에 마련된 제1 서브 절연 패턴(143_1) 및 재배선 패턴(141)을 덮도록 제1 서브 절연 패턴(143_1) 상에 마련된 제2 서브 절연 패턴(143_2)을 포함할 수 있다. 제1 서브 절연 패턴(143_1)은 도전성 물질로 이루어진 밀봉층(131)과 재배선 패턴(141) 사이에 개재되어, 이들을 전기적으로 절연시킬 수 있다.
도 6a은 본 발명의 예시적인 실시예들에 따른 전력 반도체 패키지(10c)를 나타내는 단면도이다. 도 6b는 도 6a에 도시된 전력 반도체 패키지(10c)가 회로 기판(210)에 실장된 상태를 나타내는 단면도이다. 도 6a 및 도 6b에 있어서, 앞서 설명된 것과 동일한 설명은 생략하거나 간단히 한다.
도 6a 및 도 6b를 참조하면, 전력 반도체 패키지(10c)는 패키지 기판(110), 반도체 칩(120), 밀봉층(130a), 및 재배선 구조체(140)를 포함할 수 있다.
패키지 기판(110)은 금속 소재의 베이스(111)를 포함할 수 있다. 베이스(111)에는 반도체 칩(120)을 수용하기 위한 캐비티(114a)가 제공될 수 있다. 반도체 칩(120)은 반도체 칩(120)의 제2 면(125)이 캐비티(114a)에 의해 제공된 바닥벽 상에 접하도록 캐비티(114a) 내에 배치될 수 있다. 이 경우, 반도체 칩(120)의 제2 면(125)이 베이스(111)에 접촉하므로, 반도체 칩(120)의 열은 우수한 열전도 특성을 갖는 금속 소재의 베이스(111)를 통해 용이하게 방출될 수 있다.
패키지 기판(110)은 베이스(111)의 상면을 덮는 보호층(115)을 포함할 수 있다. 예를 들어, 보호층(115)은 포토 솔더 레지스트(photo solder resist, PSR)를 포함할 수 있다. 상기 보호층(115)은 재배선 패턴(141)을 베이스(111)에 접속시키기 위한 개구부를 포함할 수 있다.
재배선 패턴(141)은 반도체 칩(120)의 패드(121)와 베이스(111)를 전기적으로 연결할 수 있다. 좀 더 구체적으로, 재배선 패턴(141)은 밀봉층(130a) 및 보호층(115)을 따라 연장될 수 있고, 베이스(111)의 일부를 노출시키는 보호층(115)의 개구부를 통해 베이스(111)에 연결되고, 패드(121)를 노출시키는 밀봉층(130a)의 개구부를 통해 반도체 칩(120)의 패드(121)에 연결될 수 있다.
패키지 기판(110)은 베이스(111) 내부에서 연장된 절연체(116)를 포함할 수 있다. 절연체(116)는 베이스(111)를 수직으로 관통할 수 있다. 일부 실시예들에서, 상기 절연체(116)는 베이스(111)의 일부분을 베이스(111)의 다른 부분과 절연시킴으로써, 베이스(111)의 상기 일부분을 통해 회로 기판(210)의 기판 패드(211)와 재배선 패턴(141) 사이의 전기적 신호가 전송되도록 할 수 있다. 예를 들어, 절연체(116)에 의해 베이스(111)의 중심 부분과 베이스(111)의 주변 부분이 서로 분리될 수 있고, 상기 베이스(111)의 주변 부분은 재배선 패턴(141)과 회로 기판(210) 간의 신호 전송에 이용될 수 있다. 따라서, 도 6b에 도시된 바와 같이, 전력 반도체 패키지(10c)가 회로 기판(210)에 실장되었을 때, 회로 기판(210)과 반도체 칩(120) 간의 전기적 신호는 금속 소재의 베이스(111) 및 재배선 패턴(141)을 통해 전송될 수 있다.
예시적인 실시예들에서, 패키지 기판(110)의 하부에는 홈(groove, 117)이 형성될 수 있다. 예를 들어, 상기 홈(117)은 베이스(111)와 회로 기판(210) 사이에 공기가 유동할 수 있는 공간으로 제공될 수 있다. 예를 들어, 상기 홈(117)은 베이스(111)의 하부의 일부를 제거함으로써 형성될 수 있다. 전력 반도체 패키지(10c)가 회로 기판(210)에 실장되었을 때, 베이스(111)와 회로 기판(210) 사이에 제공된 홈(117)을 통해 공기가 유동할 수 있으므로, 전력 반도체 패키지(10c)의 열은 공기의 유동을 통해 방출될 수 있다.
도 7a 내지 도 7c는 도 1에 도시된 전력 반도체 패키지(10)의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 캐리어(101) 상에 패키지 기판(110) 및 반도체 칩(120)을 배치한다. 반도체 칩(120)은 패키지 기판(110)에 마련된 캐비티(114) 내에 배치될 수 있다. 패키지 기판(110)은 상부 패턴(113U)이 상방을 향하도록 캐리어(101) 상에 배치되고, 반도체 칩(120)은 제1 면(123)이 상방을 향하도록 캐리어(101) 상에 배치될 수 있다.
도 7b를 참조하면, 패키지 기판(110)의 캐비티(114)를 채우고, 패키지 기판(110)의 상부를 덮는 밀봉층(130)을 형성한다. 밀봉층(130)을 형성하기 위하여, 캐비티(114)를 채우고, 반도체 칩(120) 및 패키지 기판(110)을 덮는 절연막을 형성하고, 반도체 칩(120)의 패드(121)를 노출시키기 위한 개구부(113o1) 및 상부 패턴(113U)의 일부를 노출시키기 위한 개구부(113o2) 가 형성되도록 상기 절연막의 일부를 제거할 수 있다.
예시적인 실시예들에서, 도 7b에 도시된 바와 같이, 캐리어(101)는 평평(flat)한 표면을 가지므로, 캐리어(101)의 표면에 접하는 반도체 칩(120)의 제2 면(125), 밀봉층(130)의 표면, 및/또는 하부 패턴(113L)의 표면은 동일 평면(coplanar)에 있을 수 있다.
도 7c를 참조하면, 밀봉층(130)을 형성한 이후, 밀봉층(130) 상에 재배선 패턴(141)을 형성한다. 예를 들어, 재배선 패턴(141)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다. 재배선 패턴(141)을 형성한 이후, 밀봉층(130) 상에 재배선 패턴(141)을 덮는 절연 패턴(143)을 형성한다.
도 8은 도 4에 도시된 전력 반도체 패키지(10a)의 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 도 7a 내지 도 7c를 참조하여 설명한 것과 실질적으로 동일한 단계들을 수행하고, 도 7c의 결과물을 뒤집어 캐리어(101) 상에 배치한다.
다음으로, 반도체 칩(120)의 제2 면(125), 밀봉층(130)의 표면, 및 하부 패턴(113L) 상에 하부 도전 패턴(150)을 형성한다. 상기 하부 도전 패턴(150)은, 예를 들어 도금 방법, 증착 방법 등을 통해 형성될 수 있다.
도 9a 내지 도 9d는 도 5에 도시된 전력 반도체 패키지(10b)의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 캐리어(101) 상에 패키지 기판(110) 및 반도체 칩(120)을 배치한다. 반도체 칩(120)은 패키지 기판(110)에 마련된 캐비티(114) 내에 배치될 수 있다. 패키지 기판(110)은 상부 패턴(113U)이 캐리어(101)와 마주하도록 캐리어(101) 상에 배치되고, 반도체 칩(120)은 패드(121)가 마련된 제1 면(123)이 캐리어(101)와 마주하도록 캐리어(101) 상에 배치될 수 있다.
도 9b를 참조하면, 패키지 기판(110)에 마련된 캐비티(114)를 채우는 밀봉층(131)을 형성한다. 예시적인 실시예들에서, 밀봉층(131)을 형성하기 위하여, 도전성 물질을 함유한 수지로 캐비티(114)를 채울 수 있다. 이 때, 상기 밀봉층(131)은 캐비티(114)로부터 오버플로우되지 않을 수 있고, 하부 패턴(113L)과는 이격되도록 형성될 수 있다. 예시적인 실시예들에서, 캐리어(101)는 평평(flat)한 표면을 가지므로, 캐리어(101)의 표면에 접하는 반도체 칩(120)의 제1 면(123), 밀봉층(131)의 표면, 및/또는 상부 패턴(113U)의 표면은 동일 평면(coplanar)에 있을 수 있다.
도 9c를 참조하면, 밀봉층(131)을 형성한 이후, 도 9b의 결과물을 뒤집어 캐리어(102) 상에 배치한다.
도 9d를 참조하면, 패키지 기판(110) 및 반도체 칩(120)의 제1 면(123) 상에 재배선 구조체(140)를 형성한다. 구체적으로, 반도체 칩(120)의 제1 면(123), 밀봉층(131) 및 상부 패턴(113U)을 덮되, 반도체 칩(120)의 패드를 노출시키는 개구부 및 상부 패턴(113U)을 노출시키는 개구부를 갖는 제1 서브 절연 패턴(143_1)을 형성한다. 제1 서브 절연 패턴(143_1)을 형성한 이후, 제1 서브 절연 패턴(143_1) 상에 재배선 패턴(141)을 형성한다. 재배선 패턴(141)을 형성한 이후, 제1 서브 절연 패턴(143_1) 상에 재배선 패턴(141)을 덮는 제2 서브 절연 패턴(143_2)을 형성한다.
도 10a 내지 도 10c는 도 6a에 도시된 전력 반도체 패키지(10c)의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 패키지 기판(110)의 캐비티(114) 내에 반도체 칩(120)을 배치한다. 반도체 칩(120)은 패드(121)가 마련된 제1 면(123)이 상방을 향하고, 반도체 칩(120)의 제2 면(125)이 캐비티(114)에 의해 제공된 바닥벽 상에 접하도록 캐비티(114) 내에 배치될 수 있다.
도 10b를 참조하면, 패키지 기판(110)에 마련된 캐비티(114)를 채우는 밀봉층(130a)을 형성한다. 밀봉층(130a)을 형성하기 위하여, 패키지 기판(110)의 캐비티(114)를 채우고 반도체 칩(120)을 덮는 절연막을 형성하고, 반도체 칩(120)의 패드(121)를 노출시키기 위한 개구부(130o1)가 형성되도록 상기 절연막의 일부를 제거할 수 있다.
도 10c를 참조하면, 밀봉층(130a)을 형성한 이후, 패키지 기판(110), 밀봉층(130a) 및 반도체 칩(120) 상에 재배선 패턴(141)을 형성한다. 예를 들어, 재배선 패턴(141)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다. 재배선 패턴(141)을 형성한 이후, 패키지 기판(110) 및 밀봉층(130a) 상에 재배선 패턴(141)을 덮는 절연 패턴(143)을 형성한다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 110: 패키지 기판
120: 반도체 칩 130: 밀봉층
140: 재배선 구조체

Claims (6)

  1. 캐비티를 가지는 패키지 기판;
    상기 패키지 기판의 상기 캐비티 내에 배치되고, 패드가 배치된 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 전력 소자 칩;
    상기 전력 소자 칩의 상기 제1 면 및 측면을 덮도록 상기 캐비티 내에 충진된 밀봉층;
    상기 전력 소자 칩의 상기 패드와 상기 패키지 기판의 도전성 패턴을 전기적으로 연결하고, 상기 밀봉층 상에서 연장되고 상기 밀봉층의 개구부를 통해 상기 전력 소자 칩의 상기 패드에 연결된 재배선 패턴;
    상기 재배선 패턴을 덮는 절연 패턴;
    상기 패키지 기판의 도전성 패턴과 전기적으로 연결된 기판 패드를 포함하는 회로 기판;
    상기 회로 기판의 관통홀에 삽입되어 상기 회로 기판을 관통하고, 상기 전력 소자 칩의 상기 제2 면에 접하는 히트 싱크; 및
    상기 히트 싱크와 상기 전력 소자 칩의 상기 제2 면 사이에 배치되고, 상기 전력 소자 칩에서 발생된 열을 상기 히트 싱크로 전달하도록 구성된 열 전달 부재;
    를 포함하고,
    상기 전력 소자 칩의 상기 제2 면과 상기 밀봉층의 하면은 동일 평면 상에 있고,
    상기 열 전달 부재는 상기 전력 소자 칩의 상기 제2 면 및 상기 밀봉층의 상기 하면에 직접 접촉된,
    전력 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 밀봉층은 도전성 에폭시를 포함하는 전력 반도체 패키지.
  5. 캐비티를 가지는 패키지 기판;
    상기 패키지 기판의 상기 캐비티 내에 배치되고, 패드가 배치된 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 전력 소자 칩;
    상기 전력 소자 칩의 상기 제1 면 및 측면을 덮도록 상기 캐비티 내에 충진된 밀봉층;
    상기 전력 소자 칩의 상기 패드와 상기 패키지 기판의 도전성 패턴을 전기적으로 연결하고, 상기 밀봉층 상에서 연장되고 상기 밀봉층의 개구부를 통해 상기 전력 소자 칩의 상기 패드에 연결된 재배선 패턴;
    상기 재배선 패턴을 덮는 절연 패턴; 및
    상기 패키지 기판이 놓인 회로 기판;
    을 포함하고,
    상기 패키지 기판은 금속 소재의 베이스와, 상기 베이스의 중심 부분과 주변 부분을 분리시키도록 상기 베이스 내에 마련된 절연체를 포함하고,
    상기 회로 기판은 상기 베이스의 일부 및 상기 재배선 패턴을 통해 상기 전력 소자 칩에 전기적으로 연결된 전력 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 베이스는 상기 전력 소자 칩의 상기 제2 면에 접하는 바닥벽을 포함하고,
    상기 회로 기판에 인접한 상기 베이스의 하부에는 상기 베이스와 상기 회로 기판 사이에서 공기가 유동 가능한 홈이 형성된 전력 반도체 패키지.
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