SE514529C2 - Metod och anordning för begravda elektronik-komponenter - Google Patents

Metod och anordning för begravda elektronik-komponenter

Info

Publication number
SE514529C2
SE514529C2 SE9803204A SE9803204A SE514529C2 SE 514529 C2 SE514529 C2 SE 514529C2 SE 9803204 A SE9803204 A SE 9803204A SE 9803204 A SE9803204 A SE 9803204A SE 514529 C2 SE514529 C2 SE 514529C2
Authority
SE
Sweden
Prior art keywords
dielectric layer
contact means
main surface
component carrier
contact
Prior art date
Application number
SE9803204A
Other languages
English (en)
Other versions
SE9803204L (sv
SE9803204D0 (sv
Inventor
Katarina Boustedt
Leif Bergstedt
Per Ligander
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Priority to SE9803204A priority Critical patent/SE514529C2/sv
Publication of SE9803204D0 publication Critical patent/SE9803204D0/sv
Priority to PCT/SE1999/001643 priority patent/WO2000017924A2/en
Priority to AU63799/99A priority patent/AU6379999A/en
Priority to EP99951342A priority patent/EP1116268A2/en
Publication of SE9803204L publication Critical patent/SE9803204L/sv
Publication of SE514529C2 publication Critical patent/SE514529C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/08—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs
    • H10W70/09—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs extending onto an encapsulation that laterally surrounds the chip or wafer, e.g. fan-out wafer level package [FOWLP] RDLs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/40—Fillings or auxiliary members in containers, e.g. centering rings
    • H10W76/42—Fillings
    • H10W76/47—Solid or gel fillings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9413—Dispositions of bond pads on encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

35 y 514 529 2 ledningsbanor och annat på ytskiktets ovansida kommer att bli cirka 20 % tjockare än pläteringstjockleken i hålet.
Detta medför att ledarbanornas dimension kommer att styras av håldimensionen, det blir således svårt att erhålla en högre ledningstäthet då ett fint mönster inte kan erhållas samtidigt med fullgod plätering i smala hål. Det finns dessutonl vissa absoluta krav på håldimensionen, varför ledningsbanornas breddimensioner ej kan varieras godtyckligt. Desutom uppstår svårigheter att lokalisera komponenterna inför håltagningen utan att använda dyra metoder som röntgen eller och/eller komplicerade indexpositionering.
REDoGöRELsE FÖR UPPFINNINGEN: Det är därför ett allmänt syfte med föreliggande uppfinning att tillhandahålla en metod och en anordning för begravda elektronikkomponenter där den tidskrävande och komplicerade håltagningen mellan ytskiktets överyta och komponentens kontaktpunkter elimineras.
Dessa syften nås enligt föreliggande uppfinning genom en metod för anordnande av en eller flera elektronikkomponenter på en komponentbärare, där nämnda elektronikkomponent uppvisar ett flertal kontaktpunkter anordnade på en första yta hos nämnda elektronikkomponent, samt där nämnda komponentbärare har en andra huvudyta och en tredje huvudyta, samt i vilken nämnda komponentbärare är anordnat en eller ett flertal första aperturer vars djupriktning sträcker sig från nämnda andra huvudyta mot nämnda tredje huvudyta, där nämnda metod kännetecknas av stegen kontaktmedel på nämnda kontaktpunkter, där nämnda kontaktmedel uppvisar en första anordnande av ände ansluten till nämnda kontaktpunkter och en, från nämnda kontaktpunkt avlägsen, andra ände, 10 15 20 25 30 35 y 514 529 3 anordnande av nämnda elektronikkomponent i nämnda apertur i nämnda komponentbärare så att nämnda kontaktmedel är riktade bort från nämnda tredje huvudyta hos nämnda komponentbärare, anbringande av ett dielektriskt lager på nämnda andra huvudyta hos nämnda komponentbärare, varvid nämnda dielektriska lager även täcker nämnda elektronikkomponent, framtagning av nämnda andra ände hos nämnda kontaktmedel i nämnda dielektriska lager, samt anslutning av nämnda andra ände hos nämnda kontaktmedel till ledningsbanor anordnade på nämnda dielektriska lagers fria yta.
Med metoden och anordningen enligt uppfinningen erhålles således en billigare och förenklad metod för anordning av elektronikkomponenter på en bärare. Dessutom är det möjligt att urskilja på ytan av bäraren var en komponent befinner sig efter anbringande av det dielektriska lagret och framtagning av den andra änden av kontaktmedlen. Genom denna lösning erhålles också större valfrihet vad gäller ledningsbanornas dimension (bredd). En solid via, som i uppfinningen, är dessutom mekaniskt robustare än en hålformad via och ger bättre kylning av elektronikkomponenten på grund av sin större värmeledningsförmåga. Det är dessutonltänkbart att anbringa dummy-kontaktmedel vilka enbart har en kylande funktion för komponenten. Kontakten mellan via och ledningsbana vid pläteringsoperationen ökar också, Då ingen rengöring efter håltagning längre behövs bortfaller denna operation helt (det är dessutom svårt att få helt rent). Anslutningen av komponenten med kontaktmedel sker dessutom direkt på komponenten varvid bättre kontakt erhålls mellan kontaktmedel och komponentens kontaktyta.
Föredragna utföringsformer enligt föreliggande uppfinning är beskrivna i underkraven. 10 15 20 25 30 35 ï _ 5:14 529 BESKRIVNING AV RITNINGARNA: Uppfinningen kommer nedan att åskådliggöras mer fullstän- digt genom beskrivande utföringsformer samt med hänvisning till bifogade figurer, där: schematisk längdsnitt Fig. 1 är ett genom en anordning enligt känd teknik, Fig. 2a är ett schematiskt längdsnitt genom en anordning enligt uppfinningen, där ett chip är placerat i en apertur i en komponentbärare, Fig. 2b är ett längdsnitt motsvarande Fig. 2a, där ett dielektriskt skikt anbringats på anordningen, och Fig. 2c är ett längdsnitt motsvarande Fig. 2a och 2b, där ledningsbanor anbringats på det dielektriska skiktet efter friläggande av komponentens kontaktpunkter.
FÖREDRAGNA UTFöR1NGsFoRMER= Metoden och anordningen enligt uppfinningen möjliggör anordnande av en eller flera elektronikkomponenter 100 på en komponentbärare 200. Såsom visas i Fig. 2a till 2c uppvisar en flertal kontaktpunkter 110 anordnade på en första yta 120 hos elektronikkomponent 100 ett elektronikkomponenten. Komponentbäraren 200 har en andra huvudyta 210 och en tredje huvudyta 220 vilka sinsemellan är huvudsakligen parallella. I komponentbäraren 200 är anordnat en eller ett flertal första aperturer 230 vars djupriktning sträcker sig från den andra huvudytan 210 mot den tredje huvudytan 220.
Metoden enligt uppfinningen innefattar följande steg: 10 15 20 25 30 35 , 5,14 529 5 1) Anordnande av kontaktmedel 130 på kontaktpunkterna 110. Kontaktmedlen 130 uppvisar vardera en första ände 140 ansluten till en av kontaktpunkterna 110 och. en, från kontaktpunkten 110 avlägsen, andra ände 150. Kontaktmedlen 130 kan utgöras av redan kända så kallade bumpar, varvid chips enligt industristandard (flip-chip) kan användas.
Kontaktmedlen 130 skall ha en för kontaktpunkterna lämplig diameter eller tvärsnittsdimension samt ha en utsträckning i längdled vilken överensstämmer med steg 3) nedan. 2) Anordnande av elektronikkomponenten 100 i en apertur 230 i komponentbäraren 200 så att kontaktmedlen 130 är riktade bort från den tredje huvudytan 220 hos komponentbäraren 200. Den totala sträckan från aperturens 230 bottenyta till kontaktmedlens 130 andra ände 150 skall överensstämma med steg 3) nedan. 3) Anbringande av ett dielektriskt lager 300 på andra huvudytan 210 hos dielektriska lagret 300 även täcker elektronikkomponenten 100. Kontaktmedlen 130 skall ha en utsträckning i längdled vilken anpassas så att det dielektriska lagrets 300 tjocklek är något mindre än den totala sträckan från komponentbäraren 200, varvid det aperturens 230 bottenyta till kontaktmedlens 130 andra ände 150.
Anbringandet kan ske genom påläggning av det dielektriska lagret 300 i flytande form eller som ett mjukt laminat.
Kontaktmedlen 130 får inte deformeras under anbringandet i sådan utsträckning att anslutningen av den andra änden 150 till ledningsbanorna 310 ej kan genomföras på önskat sätt, dvs kontaktmedlen får ej förskjutas från önskat läge så att en säker kontakt ej kan erhållas mellan kontaktmedlen och ledningsbanorna. 10 15 20 25 30 35 514 529 6 4) Framtagning av den andra änden 150 hos kontaktmedlen 130 i. det dielektriska lagret. Detta kan åstadkommas med hjälp av slipning, etsning eller dylikt av det dielektriska lagrets 300 fria yta. 5) Anslutning av den andra änden 150 hos kontaktmedlen 130 till ledningsbanor 310 anordnade på det dielektriska lagrets 300 fria yta. Detta kan åstadkommas med hjälp av sputtring, plätering, trådbondning eller dylikt.
I Fig. 2a till 2c visas tre olika steg i ovan beskrivna metod. I Fig. 2a visas elektronikkomponenten 100 på plats i aperturen 230 i komponentbäraren 200. I Fig. 2b visas anordningen efter det att det dielektriska lagret 300 applicerats. Dielektrikat kan utgöras av exempelvis oarmerad epoxy vars tjocklek anpassas till kontaktmedlens 130 storlek, d.v.s. antingen väljs en önskad lagertjocklek och kontaktmedlens 130 dimensioner anpassas till denna dimension eller så väljs en önskad storlek hos kontaktmedlen 130 och det dielektriska lagrets 300 tjocklek anpassas till denna tjocklek. I Fig. 2c visas anordningen efter det att kontaktmedlens 130 andra ände 150 framtagits, exempelvis med hjälp av plasmaetsning, pimpstensslipning eller kemisk etsning, varvid kontaktmedlens andra ände blir frilagd och metallblank varefter denna kan anslutas till ledningsbanor 310 på det dielektriska lagrets 300 fria yta.
Ytterligare ytbehandling kan göras av kontaktmedlens andra nödvändigt, exempelvis ände under detta steg, om nickelbeläggning av guldytor hos kontaktmedlen före kopparbeläggning (kretsmönster eller avoxidation etc.).
Metoden och anordningen enligt uppfinningen ger fördelarna att ingen hâltagning i det dielektriska lagret behöver utföras och ingen plätering i hål behöver utföras, d.v.s. framställningsoperationen blir enklare och billigare. Vid försedda med användning av elektronikkomponenter 10 15 20 -i _ 514 529 kontaktmedel 130 redan innan begravningen i komponentbäraren underlättas den löpande testningen av elektronikkomponenterna före montering. Det dielektriska lagrets 300 dimensioner kan varieras enligt önskemål för att reglera ledarbanornas impedans efter önskad tillämpning på så sätt att en tjocklek kan väljas vilken gör det möjligt att erhålla ledarbanor vilkas dimensioner ger önskad impedans. Ett lager av, i princip, valfri tjocklek impedanskontrollerade är således önskvärt för ledningsbanor.
Vidare är kontaktmedlens andra ände synlig för visuell positionering efter framtagningssteget, vilket underlättar vid anslutningen till ledningsbanorna under tillverkningen.
Uppfinningen är ej begränsad till de ovan beskrivna utföringsexemplen utan kan fritt varieras inom ramen för de efterföljande patentkraven. Exempelvis kan elkomponenten utgöras av ett enskilt chip och bäraren utgöras av ett metoden och anordningen enligt chiphölje, varvid uppfinningen kan appliceras på chiptillverkning.

Claims (8)

10 15 20 25 30 514 529 S? PATENTKRAV:
1. En metod för anordnande av en eller ett flertal elektronikkomponenter (100) på en komponentbärare (200), där nämnda elektronikkomponent uppvisar ett flertal kontaktpunkter (110) anordnade på en första yta (120) hos nämnda elektronikkomponent, samt där nämnda komponentbärare har en andra huvudyta (210) och en tredje huvudyta (220), samt i vilken komponentbärare är anordnat en eller ett flertal första aperturer (230) vars djupriktning sträcker sig från nämnda andra huvudyta mot nämnda tredje huvudyta, med kontaktmedel (130) anordnade på nämnda kontaktpunkter (110), där nämnda kontaktmedel uppvisar en första ände (140) ansluten till nämnda kontaktpunkter och en, från nämnda kontaktpunkt avlägsen, andra ände (150), och där nämnda elektronikkomponent anordnats i nämnda apertur i nämnda komponentbärare så att nämnda kontaktmedel är riktade bort från nämnda tredje huvudyta hos nämnda komponentbärare, vilken metodkännetecknas av stegen - anbringande av ett dielektriskt lager (300) på nämnda andra huvudyta hos nämnda komponentbärare, varvid nämnda dielektriska lager även täcker och där kontaktmedlen (130) har en utsträckning i längdled vilken anpassats sä att det dielektriska lagrets 300 nämnda elektronikkomponent, tjocklek är något mindre än den totala sträckan från aperturens 230 bottenyta till kontaktmedlens 130 andra ände 150. - framtagning av nämnda andra ände hos nämnda kontaktmedel i nämnda dielektriska lager, samt - anslutning av nämnda andra ände hos nämnda kontaktmedel till ledningsbanor (310) anordnade på nämnda dielektriska lagers fria yta.
2. Metoden enligt krav 1, k ä n n e t e c k n a d a v att nämnda kontaktmedel (130) innefattar bumpar. 10 15 20 25 514 529 9
3. Metoden enligt krav 1 eller 2, k ä n n e t e c k n a d a v att nämnda dielektriska lager (300) anbringas genom päläggning av det dielektriska materialet hos nämnda dielektriska lager i flytande form.
4. Metoden enligt krav 1 eller 2, k ä n n e t e c k n a d a v att nämnda dielektriska lager (300) anbringas genom applicering av det dielektriska materialet hos nämnda dielektriska lager i form av ett mjukt laminat så att inte nämnda kontaktmedel (130) deformeras i sådan utsträckning att anslutningen av nämnda andra ände (150) till nämnda “ledningsbanor (310) ej kan genomföras på önskat sätt.
5. Metoden enligt krav 1-4, k ä n n e t e c k n a d a v att nämnda dielektriska lager (300) innefattar oarmerad epoxy.
6. Metoden enligt krav 1-5, k ä n n e t e c k n a d a v att framtagningen av nämnda andra ände (150) sker genom någon av metoderna plasmaetsning, pimpstensslipning eller kemisk etsning.
7. Metoden enligt krav 1-6, k ä n n e t e c k n a d a v att nämnda metod ytterligare innefattar en ytbehandling av nämnda kontaktmedels (130) andra ände (150) efter framtagning av nämnda andra ände.
8. Elektronikanordning (1) innefattande en eller ett flertal elektronikkomponenter (100) och en eller ett flertal komponentbärare (200), där nämnda elektronikkomponenter anordnats på nämnda komponentbärare enligt metoden enligt något av kraven 1-7.
SE9803204A 1998-09-21 1998-09-21 Metod och anordning för begravda elektronik-komponenter SE514529C2 (sv)

Priority Applications (4)

Application Number Priority Date Filing Date Title
SE9803204A SE514529C2 (sv) 1998-09-21 1998-09-21 Metod och anordning för begravda elektronik-komponenter
PCT/SE1999/001643 WO2000017924A2 (en) 1998-09-21 1999-09-21 Method and device for buried chips
AU63799/99A AU6379999A (en) 1998-09-21 1999-09-21 Method and device for buried chips
EP99951342A EP1116268A2 (en) 1998-09-21 1999-09-21 Method and device for buried chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE9803204A SE514529C2 (sv) 1998-09-21 1998-09-21 Metod och anordning för begravda elektronik-komponenter

Publications (3)

Publication Number Publication Date
SE9803204D0 SE9803204D0 (sv) 1998-09-21
SE9803204L SE9803204L (sv) 2000-03-22
SE514529C2 true SE514529C2 (sv) 2001-03-05

Family

ID=20412669

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9803204A SE514529C2 (sv) 1998-09-21 1998-09-21 Metod och anordning för begravda elektronik-komponenter

Country Status (4)

Country Link
EP (1) EP1116268A2 (sv)
AU (1) AU6379999A (sv)
SE (1) SE514529C2 (sv)
WO (1) WO2000017924A2 (sv)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE515856C2 (sv) 1999-05-19 2001-10-22 Ericsson Telefon Ab L M Bärare för elektronikkomponenter
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577147A (en) * 1980-06-17 1982-01-14 Citizen Watch Co Ltd Mounting construction of semiconductor device
JPS5814545A (ja) * 1981-07-17 1983-01-27 Citizen Watch Co Ltd Ｉｃの実装方法
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
EP1189271A3 (en) * 1996-07-12 2003-07-16 Fujitsu Limited Wiring boards and mounting of semiconductor devices thereon

Also Published As

Publication number Publication date
SE9803204L (sv) 2000-03-22
AU6379999A (en) 2000-04-10
WO2000017924A3 (en) 2000-08-17
WO2000017924A2 (en) 2000-03-30
SE9803204D0 (sv) 1998-09-21
EP1116268A2 (en) 2001-07-18

Similar Documents

Publication Publication Date Title
US6773938B2 (en) Probe card, e.g., for testing microelectronic components, and methods for making same
US7928579B2 (en) Devices including sloped vias in a substrate and devices including spring-like deflecting contacts
US5072520A (en) Method of manufacturing an interconnect device having coplanar contact bumps
US5946555A (en) Wafer level decal for minimal packaging of chips
US6979898B1 (en) Semiconductor component and a method of fabricating the semiconductor component
US7750650B2 (en) Solid high aspect ratio via hole used for burn-in boards, wafer sort probe cards, and package test load boards with electronic circuitry
US5724727A (en) Method of forming electronic component
JP2008263197A (ja) 半導体チップを有する回路基板アセンブリ、これを利用する電気アセンブリ、及びこれを利用する情報処理システム
JP6087630B2 (ja) カスタマイズ層を有する配線基板
US20030222668A1 (en) Method for producing micro probe tips
KR101786226B1 (ko) 전자 패키지, 전자 시스템 및 전자 패키지를 제조하는 방법
US6563210B2 (en) Parallel plane substrate
TW201635869A (zh) 具有預先定義貫孔圖案之電子封裝以及其製造和使用方法
WO2018182659A1 (en) A die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
US7252514B2 (en) High density space transformer and method of fabricating same
SE514529C2 (sv) Metod och anordning för begravda elektronik-komponenter
CN105321896B (zh) 嵌入式芯片封装技术
EP1118120A1 (en) Package for providing improved electrical contact and methods for forming the same
JP2006275579A (ja) 検査基板および検査装置
HK1058283B (en) Parallel plane substrate

Legal Events

Date Code Title Description
NUG Patent has lapsed