JP2008263197A - 半導体チップを有する回路基板アセンブリ、これを利用する電気アセンブリ、及びこれを利用する情報処理システム - Google Patents

半導体チップを有する回路基板アセンブリ、これを利用する電気アセンブリ、及びこれを利用する情報処理システム Download PDF

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Kim J Blackwell
ジェイ．ブラックウエル キム
Frank D Egitto
ディー．エギット フランク
John M Lauffer
エム．ロウファー ジョン
Voya R Markovich
アール．マルコビッチ ボーヤ
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Abstract

【課題】多くの既知のＰＣＢ製造プロセスを用いて、上記比較的複雑な最終構造を製造するのに大幅なコスト増大なしに達成可能な基板と内部チップの組み合わせを提供する。
【解決手段】回路基板アセンブリ５１は、それぞれが薄絶縁体層１３と複数の導電部材１７を有する導電層２１とをその一部として含む少なくとも２つの回路基板１１を備え、各基板１１の導電部材１７は半導体チップ３１の導電箇所３３に電気的に結合される。絶縁体層５３は両基板１１間に配置され、両基板１１は、チップ３１がアセンブリ５１内部に配置され、積層方向を向くように共に接合される。
【選択図】図３

Description

本発明は、回路基板、特にプリント回路基板（以下、単にＰＣＢという）、チップキャリアなどの複合回路構造に関する。本発明は、上記構造を製造する方法、上記構造を利用する電気アセンブリ（例えば、ＰＣＢ−チップキャリアアセンブリ）、及び上記基板及び／またはアセンブリを利用する情報処理システム（例えば、コンピュータ、サーバなど）に関する。より具体的には、本発明は、少なくとも１つのマイクロプロセッサ（半導体チップ）が基板の一部として利用される上記基板及び方法に関する。
２００４年７月２８日に米国で出願された出願番号第１０／９００、３８５号では、導電パターンをその上に有する少なくとも１つの絶縁材料を備える回路基板が定義される。パターンの少なくとも一部は、有機メモリ素子の第１の層として使用され、該パターンといくつかの接触点を実現するために下部に対して並んで配置される第２のパターンとの上に少なくとも第２の絶縁体層をさらに含み、メモリ素子を形成する。基板は好ましくは、他の絶縁回路層アセンブリと結合されて、内部メモリ素子と連結されて協働する別個の電気部品（例えば、論理チップ）を配置することのできる多層基板を形成する。その一部として１つまたはそれ以上の上記電気アセンブリを用いるために調整された情報処理システムと同様、基板を用いることができる電気アセンブリも提供される。
また、この米国で出願された出願番号第１０／９００、３８６号では、第１の導電パターンを有する有機絶縁材料を備える回路基板を含む電気アセンブリが定義される。絶縁体層の少なくとも一部とパターンが、有機メモリ素子の第１の基部を形成し、残りの部分がパターンの一部上に形成される第２のポリマー層であり、ポリマー層上に第２の導電回路が形成される。第２の絶縁体層は、第２の導電回路と第１の回路パターン上に形成され、有機メモリ素子を包含する。該素子は第２の絶縁体層を通じて第１の電気部品に電気的に結合され、この第１の電気部品は第２の電気部品に電気的に結合される。その一部として１つまたはそれ以上の上記電気アセンブリを用いるために調整された情報処理システムと同様、電気アセンブリの製造方法が提供される。出願番号第１０／９００、３８６号の米国出願は、現在、米国特許第７、０４５、８９７号となっている。
２００５年４月２１日に米国で出願された出願番号第１１／１１０、９０１号では、互いに接合され、間に複数の導体を挟む少なくとも２つの絶縁体層を備える介入物が定義される。導体はそれぞれ、開口部内に形成され、開口部から突出する一対の対向電気接点と絶縁体層とを電気的に結合する。介入物は理想的には、半導体チップの半田ボールの接点の高密度パターンと装置のプリント回路基板の接点の低密度アレイとを相互接続するため、検査装置の一部としての使用に適する。介入物は、半導体チップとチップキャリア基板間あるいはチップキャリアとプリント回路基板間の回路基板の相互接続など、他の目的で使用することもできる。上記介入物の様々な製造方法も提供される。これらの出願はすべて本発明と同じ譲受人に譲渡されている。
積層回路基板（例えば、ＰＣＢ）を形成する従来のアプローチは、絶縁材料と導電性材料の層を形成して複数層の回路と電圧面とを形成する。回路は、信号面として既知の別個の配線パターンであってもよい。基準面は接地面か電圧面のいずれであってもよく、ときには電力面と総称される。上記構造を形成する１つの方法では、絶縁材料と導電性材料の層が連続的に塗布され、例えば、絶縁材料が塗布され、次に、回路または電力面がその上に提供され、通常、貫通孔（以下より詳細に説明する）が普通は穿孔またはエッチングによって形成される。この方法は補足の構造を追加する連続ステップに依存し、回路層は、回路トレースまたは形成された電力面を有する面を形成する際の各ステップで個々に形成される。めっき貫通孔（以下、単に、ＰＴＨという）を形成するには正確な穿孔が要求され、ＰＴＨを形成するのに必要な穿孔の数が多い場合は特に時間がかかる。
個々の積層構造（基板アセンブリ）から複合積層構造（基板アセンブリ）を形成する比較的安価なフォトリソグラフィ技術を提供する方法も、最近説明されてきている。例えば、２００１年３月１９日に米国で出願された米国出願番号第０９／８１２、２６１号の「Ｚ−軸相互接続でのプリント配線基板構造」を参照されたい。この米国出願は現在米国特許６、５９３、５３４号である。米国特許第６、３８８、２０４号（Ｌａｕｆｆｅｒ ｅｔ ａｌ）及び第６、４７９、０９３号（Ｌａｕｆｆｅｒ ｅｔ ａｌ）も参照されたい。
両面多層ＰＣＢの製造の一環として、様々な導電層または基板の面間に上記の貫通孔を設ける必要がある。これは通常、電気的相互接続を必要とする面と層を連通する金属化された導電性貫通孔を設けることによって達成される。用途によっては、多くの、おそらくはすべての導電層との電気接続を行うことが望ましい。このような場合、貫通孔は通常、基板の全体厚を貫通して設けられる。これら及び他の用途でも、基板の１面の回路と１つまたはそれ以上の内部回路層との電気接続を提供することも望ましい場合が多い。それらの場合、基板を一部のみ貫通する「ブラインドバイア」が設けられる。さらに別の場合、上記多層基板は、基板の構造内に全部配置され、絶縁性と導電性のいずれも含む外部層によって覆われる内部「バイア」を必要とすることが多い。上記内部「バイア」は通常、最終基板のサブパート構造内に形成され、その後、基板の最終積層中に他の層と結合される。したがって、この用途の目的のために、「貫通孔」という用語は、基板を完全に貫通する上記導電性開口部（めっき貫通孔またはＰＴＨ）、基板の外表面から基板の特定の導電層に延在する「ブラインドバイア」、及び基板の外層によって内側で「捕捉される」「内部バイア」を含むように意図されている。
ＰＣＢのような回路基板は、主にこれらの基板が使用される製品の動作要件の増大により、この数年で複雑さが大幅に高まった。例えば、大型汎用コンピュータ用の基板は、３６層以上の回路を有し、積層全体は０．２５０インチ（つまり、２５０ミル、１ミルは１０００分の１インチ）もの厚さになる。これらの基板は通常、３または５ミル幅の信号線と直径１２ミルの貫通孔で設計される。現在のＰＣＢの多くで密度を高めるため、業界は信号線の幅を２ミル以下に、貫通孔の直径を２ミル以下に低減しようとしている。
以下本明細書により詳細に記載されるように、本発明の主要な特徴は、当該技術おいて既知なものと同じものを利用する上記基板及び電気アセンブリよりも高い動作（特にミクロ処理）性能を有する回路基板を提供することである。本発明の具体的な特徴は、基板本体内に２つ以上の半導体チップを含むことによって、この種の外部に搭載される部品の必要性をなくし、信号線やコンデンサ、抵抗器などの他の部品の表面スペースを節減することである。一実施形態に係るさらに別の特徴は、例えば、基板の一部を成すことのできるチップ及び／または導電性線／面のうち選択されたものを相互接続するため、多くの上記貫通孔を有することのできる上記基板を提供することである。さらに別の特徴は、１つまたはそれ以上の電気部品、例えば、ＡＳＩＣチップ、ネットワークプロセッサ、またはその上に搭載されるＲＦダイを含むことにより、さらに大きなミクロ処理能力を最終アセンブリに与えることのできる上記構造を提供することである。
以下は、積層方向に配置される半導体チップもその一部として含むことができる回路基板を記載した様々な米国特許のリストである。このリストは包括的なものを意図しておらず、他の基板も記載する多くの追加の特許があることを完全に認識されたい。よって、以下のリストは、当該技術において既知なもののいくつかを単に例示することを意味する。下記リストの特許、及び上述の特許と出願を列挙したことは、特定されたもののどれもが本発明にとっての先行技術であると承認するものではない。
２００６年４月２５日に発行された特許文献１の「積層キャリアを有する多チップ電子パッケージ及びその製造方法」では、有機積層チップキャリアとキャリアの上面に配置される複数の半導体チップとを利用する多チップ電子パッケージが定義される。有機積層チップキャリアは、複数の導電面と絶縁体層を有し、その底面上の基調を成す導体にチップを連結する。キャリアは、半導体チップ間の高周波数接続を確保するために高速部を含むことができ、動作性能を高めるために内部コンデンサ及び／または伝熱部材も含むことができる。チップは、他のチップ上に「積み重ねる」、あるいは互いに上下に及び平行に配置することができる。
２００６年４月４日に発行された特許文献２の「情報処理システム」では、有機積層チップキャリアとキャリアの上面に位置する複数の半導体チップとを使用する多チップ電子パッケージを含む情報処理システム、例えば、コンピュータ、サーバ、またはメインフレームが定義される。チップは、他のチップ上に「積み重ねる」、あるいは互いに上下に及び平行に配置することができる。有機積層チップキャリアは複数の導電面と絶縁体層を備え、その底面上の基調を成す導体にチップを連結する。キャリアは半導体チップ間の高周波数接続を確保するために高速部を含むことができ、最終システム製品の動作性能を高めるために内部コンデンサ及び／または伝熱部材も含むことができる。
２００６年３月１４日に発行された特許文献３の「アンカー素子を有する膜プローブ」では、テスタと電気部品間の電気接続を確立する構造及び方法が記載される。可撓絶縁体層は、第１の側面と第２の側面を有する。貫通バイアは絶縁体層の第１の側面と第２の側面を通って延在する。ブラインドバイアは、貫通バイアから相殺される適切な位置に配置され、第１の貫通バイアの一部から可撓絶縁体層の一部へと第１の方向に横へと延在する。ブラインドバイアは、可撓絶縁体層の第１の側面から絶縁体層の第１の側面と第２の側面の間の可撓絶縁体層の一部へ第２の方向に延在する。導電部材は貫通バイアを貫通して延び、ブラインドバイアへと延在することによって、貫通バイアとブラインドバイアを充填する。導電部材は第１の表面と第２の表面を有する。第１の表面と第２の表面間の距離は、絶縁体層の第１の側面と絶縁体層の第２の側面間の距離より大きい。この特許文献３は、以下の特許文献４の分割出願である。
２００５年４月１９日に発行された特許文献４の「アンカー素子を有する膜プローブ」では、テスタと電気部品間の電気接続を確立する構造と方法が記載される。可撓絶縁体層は第１の側面と第２の側面を有する。貫通バイアは絶縁体層の第１の側面と第２の側面を通って延在する。ブラインドバイアは、貫通バイアから相殺される適切な位置に配置され、第１の貫通バイアの一部から可撓絶縁体層の一部へと第１の方向に横へと延在する。ブラインドバイアは、可撓絶縁体層の第１の側面から絶縁体層の第１の側面と第２の側面の間の可撓絶縁体層の一部へ第２の方向に延在する。導電部材は貫通バイアを貫通して延び、ブラインドバイアへと延在することによって、貫通バイアとブラインドバイアを充填する。導電部材は第１の表面と第２の表面を有する。第１の表面と第２の表面間の距離は、絶縁体層の第１の側面と絶縁体層の第２の側面間の距離より大きい。
２００４年３月９日に発行された特許文献５の「プリント回路基板内の間質性部品のための装置と方法」では、第１及び第２の面を有する第１の層を含み、基板上素子（例えば、ＡＳＩＣチップ）がその上に搭載されるプリント回路基板（ＰＣＢ）が記載される。ＰＣＢは、第３及び第４の表面を有する第２の層を含む。表面のうちの１つは、間質性部品を固定保持するための凹部を含むことができる。ＰＣＢ層を電気的に接続する「バイア」は、間質性部品の鉛にも結合される。上述の間質性部品は、ダイオード、トランジスタ、抵抗器、コンデンサ、熱電対などの部品を含む。好適な実施形態と思われるものでは、間質性部品は「０４０２」抵抗器（Ｒｏｈｍ Ｃｏ．製。）と同じサイズのレジスタであって、厚さは約０．０１４インチである
２００２年８月２０日に発行された特許文献６の「液体導電性素子とのミクロ電子接続」では、互いに空間を置いて離れた対向する表面を有する第１のミクロ電子素子と第２のミクロ電子素子を提供することと、摂氏約１５０℃（以降、単純に「℃」と称する）未満の溶解温度の可溶性導電材料の１つまたはそれ以上の塊を前記空間内に提供することによって可溶性導電性の塊が第１及び第２のミクロ電子素子を相互に接続することとを含むミクロ電子アセンブリの製造方法が記載される。次に、流動性材料が、第１及び第２のミクロ電子素子の対向表面間で、１つまたはそれ以上の可溶性導電性塊の周囲に導入され、その後、流動性材料は硬化されて、前記対向表面と密に取り巻く各可溶性導電性塊との間に配置される弾性層を提供する。可溶性導電性塊は、互いに対向するミクロ電子素子上の接点を電気的に相互接続する、及び／または対向ミクロ電子素子間の熱を伝導することができる。
２００１年６月５日に発行された特許文献７の「回路チップパッケージ及びその製造方法」では、第１の側面と第２の側面を有する絶縁材料、第２の側面の第２の側面非金属化部分ではなく第２の側面の第２の側面金属化部分上にパターニングされた初期金属被覆、第１の側面から第２の側面金属化部分のうちの１つに延在する基板バイア、及び第１の側面から第２の側面非金属部分に延在するチップバイアを含む相互接続層を提供するステップを備えるチップのパッケージング方法が記載される。該方法は、チップバイアと並べられるチップのチップパッドを有する第２の側面にチップを配置することと、第２の側面金属化部分とチップパッドまで延在するように、相互接続層の第１の側面の選択された部分上でバイア内に接続金属被覆をパターニングすることも含む。チップ周囲には、「基板」または他の絶縁材料が成形される。
２０００年７月４日に発行された特許文献８の「集積回路パッケージの相互接続のためのブリッジ方法」では、第１及び第２の層、第１の層と一体化される複数のルーティングパッド、第１の層の上下面にそれぞれ配置される複数の上下導管で、上導管の１つに下導管の１つが電気的に接続される上下導管、第２の層に配置される複数のパッド、パッドを下導管に電気的に接続するバイア、及び少なくともその１つがルーティングパッドに電気的に接続されるボンディングパッドを有する第２の層に接着されるチップを備える集積回路パッケージが記載される。
１９９８年１１月３日に発行された特許文献９の「ベアチップ搭載プリント回路基板とフォトエッチングによるその製造方法」では、任意数の配線回路導体層と絶縁層が、基板であるプリント回路基板の表面の片面または両面に相互に積層され、ベアチップ部を搭載及び樹脂密封することのできる上部開口部を有する凹部が、プリント回路基板の表面に形成される「ベアチップ」多層プリント回路基板の製造方法が記載される。好適な実施形態と思われるものでは、絶縁層のうちの１つは感光性樹脂製であり、ベアチップ部を搭載する凹部は、感光性樹脂製のフォトエッチング絶縁層によって形成される。
１９９５年６月２０日に発行された特許文献１０の「両面無鉛部品を有する電子アセンブリ」では、両面無鉛部品と２つのプリント回路基板とを有する電子アセンブリが記載される。該部品は、両方の対向する主面に複数の電気端子またはパッドを有する。各プリント回路基板は、両面無鉛部品の両面に電気端子に対応する複数のパッドを有するプリント回路パターンを備える。部品の一方の面の電気端子は、第１の基板上のパッドに装着され、無鉛部品の他方の面の電気端子は、第２の基板上のパッドに装着される。プリント回路基板はともに接合され、両面無鉛部品が埋め込まれる、あるいは内部の凹部に配置されるように、多層回路基板を形成する。部品は、半田を用いてプリント回路基板のパッドに装着される。
１９９４年１月１８日に発行された特許文献１１の「内部直接チップアタッチメントを有する３次元メモリカード構造」では、埋め込まれた半導体チップの内部３次元アレイを含むカード構造が記載される。カード構造は、電力コアと複数のチップコアを含む。各チップコアは電力コアの対向表面上の電力コアに接合され、各チップコアは、チップウェルの２次元アレイを有する補償コアを含む。各チップウェルによって、半導体チップのそれぞれをそこに埋め込むことができる。さらに、弾性絶縁材料は、チップウェルの底部を除く補償コアの主面に配置される。弾性絶縁材料は、チップ及び補償コアとの熱膨張安定性が維持されるように、半導体チップと補償コアに匹敵する低誘電率と熱膨張係数とを有する。
１９９３年５月４日に発行された特許文献１２の「電気相互接続の高密度アレイのためのインタフェース薄膜」では、パッドまたはバンプを高密度パターンで配列することのできる半導体素子上のパッドまたはバンプへの一時的または永久的な相互接続を行うためのインタフェース薄膜プローブが記載される。薄膜は、パッドまたはバンプの表面を貫通して、清浄な接触表面を提供するために凸部を有し、凸部の貫通を制限するために凹面を有する、各パッドまたはバンプ用電極を組み込むものとして記載される。電極は、各接点が制限された距離と制限された回転で個別に移動できるように薄可撓膜に貼付することができる。その設計は、通電またはパッケージ相互接続及びアプリケーションをテストするため、集積回路構造上のパッドまたはバンプの高密度アレイに対する容易に断線しやすい電気的相互接続を行うという問題を克服すると主張されている。
１９９２年３月２４日に発行された特許文献１３の「内部直接チップアタッチメントを有する３次元メモリカード構造」では、埋め込まれた３次元アレイの半導体メモリチップを含むメモリカード構造が記載される。カード構造は、重複して一緒に接合される少なくとも１つのメモリコアと少なくとも１つの電力コアとを含む。各メモリコアは、両面のチップウェル位置位置に２次元アレイを有する銅−インバー−銅（ＣＩＣ）熱導体面を備える。ポリテトラフルオロエチレン（ＰＴＦＥ）は、チップウェルの底部を除く伝熱面の主面を覆う。メモリチップはチップウェルに配置され、絶縁及び配線レベルによって覆われる。各電力コアは、少なくとも１つのＣＩＣ導電面と導電面の主面を覆うＰＴＦＥとを備える。カード構造への内部の垂直及び水平面に沿って電気接続経路と冷却経路を設けることによって提供される。
１９９１年５月１４日に発行された特許文献１４の「集積回路チップ用密封パッケージ」では、半導体チップを保持する内部凹部を有する密封パッケージが記載される。凹部は正方形で、パッケージの矩形外装に対して４５度に設定される。パッケージは、接続点を提供するように段差のある内部開口部を有するパッケージの導電面を構成するセラミック層を使用する。チップ開口部を内部に有する最下層は、アセンブリから外へ離して、より浅いチップ開口凹部を提供することができる。
１９９０年９月１１日に発行された特許文献１５の「集積回路チップ積層」では、プリント回路基板上の集積回路チップの密度を増すための装置が記載される。複数の集積回路は、チップキャリア内でパッケージ化され、相互にプリント回路基板上に積層される。チップの入力／出力データ端子、電力端子、及び接地端子はそれぞれ平行に接続される。各チップは、所望のチップを選択的にイネーブルにすることによって個々にアクセスされる。
上記特許に記載及び図示されるように、適切なカバーまたは類似の材料を有するチップ「凹部」の使用、より具体的には、これらの特許のいくつかで見られるように、内部チップ配置及び基板の層構造間の結合の使用を含む、半導体チップや基板などの電気部品を１つの一体化アセンブリとしてより密接に「接合する」ための様々な方法が実行されている。上記特許のいくつかに記載されるように、「積層」方向を含め、回路基板上のチップの配置も既知である。
本発明は以下より詳細に示すように、２つ以上のマイクロプロセッサ（半導体チップ）が基板の多層構造の一部として一体的に形成され、所望されれば基板の上及び／または外部に配置される他の部品と組み合わせて有効に動作することができる回路基板アセンブリを設けることによる、上記の構造及び方法からの大幅な進歩を示す。本発明により形成された基板は、一体的に形成されたチップと基板の導電層（例えば、信号線、電力または接地面など）との有効な結合を確保する。本発明は、基板の形成方法が、比較的少ない修正で多くの既知のＰＣＢ製造プロセスを用いて実行され、対応する比較的高いコストなしに最終製品を確保することができるように、即時に実行することができる。そのように定義された本発明に係る回路基板アセンブリは、ほとんどか全く信号「ノイズ」なしに、大幅にインピーダンスを低減して、上記外部部品に電気的に結合可能な内部チップを提供することができる。
概して、１点から別の点に信号を伝播できる構造は、伝送線として定義することができる（ＰＣＢでは、上記線は、基板導電層の一部である場合は「トレース」、導電性を有する（例えば、金属、銅でめっきされる）場合はめっき「貫通孔」（ＰＴＨ）、さらには、実質上固体の平面構造である場合は導電面（例えば、電力または接地面）と称することができる）。
信号がこの線に沿って伝播する際、電圧と電流の両方が存在する。この２つのパラメータの比は、線の特徴的なインピーダンスを表すと理解され、線と線を取り巻く絶縁材の材料及び幾何学形状によってのみ決定される特性である。
特徴的なインピーダンスは、インダクタンスと容量の比に比例する。概して、インピーダンスは周波数に依存するが、ほぼ損失のない線の場合は一定とみなすことができる。「トレース」と他の「トレース」を異なる導電層上で結合するＰＴＨを含む信号線では、理想的には受信端に到着する信号は、ドライバ端で線に入る信号と同じになる。しかし、伝送線が途中の任意の地点で特徴的なインピーダンスのものとすれば、信号挙動はより複雑になる。
上記インピーダンスの変動が発生するインタフェースでは、信号の部分的反射が生成される。これらの反射波は再び、起こり得る反射源の方に戻っていく。インピーダンスの変動が発生する各インタフェースでは、反射信号が生成される。これらのインピーダンスの不一致によって引き起こされる反射は、最初の信号伝送を変更する可能性があり、さらには論理回路を不用意に切り替える問題を起こすことすらあり得る。
さらに、信号「立上がり時間」が特定レベル（高密度ＰＣＢ構造では、１ナノ秒（ｎｓ））未満に落ちると、上述の比較的短い内部「バイア」を含むＰＣＢ貫通孔は、大きな信号伝送の懸念を招く恐れのある十分に大きな反射を引き起こす可能性がある。したがって、クロック速度が上昇し、信号立上がり時間が短くなるにつれ、現在今日の製品の多くで要求されているように、相互接続路のすべての部分を、基板の他の部分のインピーダンス及びこれらの線が相互接続する電気部品に適切に一致させる必要がある。
内部または他の「バイア」（上述したように、本明細書ではどれも貫通孔と称される）に特に着目すると、生成される容量は、バイアとＰＣＢの様々な電力、接地、または信号層との間に存在する漂遊電界による。
バイアのインダクタンスは、信号電流を担持するバイアの部分を取り巻く磁界に関連する。通常、バイアのインダクタンスは容量に比べてかなり小さい。そのようなものとして、ほとんどのバイアは非常に低いインピーダンスを示し、標準的なＰＣＢトレースに十分に一致しない。バイアの容量を低減させる、あるいはバイアのインダクタンスを増大させることによって、バイアのインピーダンスが上昇し、一致が向上する。この向上は、内部に配置されたチップからバイアを通り基板の外表面、ひいては基板に連結される外部部品までの高データレートを保持する能力も向上させる。
本発明の独自の構造は、他の構造に関連する上述の問題をほぼ克服しつつ、２つ以上の内部半導体チップ、及びおそらくは外部部品（使用される場合）間の有効な結合を提供することができる。本明細書に定義されるようなチップの高密度配向を考える際、相互に、及び貫通孔及び本明細書で使用される他の導電性媒体の両方に対して、上記構成要素が極めて小さな寸法であることが特に重要であると考えられる。
上記基板、その製造方法、その基板を利用する各種製品は、当該技術において大幅な進歩をもたらすと考えられる。
米国特許第７、０３５、１１３号公報 米国特許第７、０２３、７０７号公報 米国特許第７、０１１、５３１号公報 米国特許第６、８８１、０７２号公報 米国特許第６、７０４、２０７号公報 米国特許第６、４３７、２４０号公報 米国特許第６、２４２、２８２号公報 米国特許第６、０８４、３０６号公報 米国特許第５、８３１、８３３号公報 米国特許第５、４２６、２６３号公報 米国特許第５、２８０、１９２号公報 米国特許第５、２０７、５８５号公報 米国特許第５、０９９、３０９号公報 米国特許第５、０１６、０８５号公報 米国特許第４、９５６、６９４号公報
したがって、本発明の主要な目的は、回路基板技術を高めることである。本発明の別の目的は、相互接続の強化のために特別な形で配向され、基板の利用にあわせて調整された各種情報処理システムで使用されるような外部部品と電気的に接続することのできる少なくとも１つの（おそらくは複数の）内部に配置された半導体チップを含む回路基板を提供することである。
本発明の別の目的は、多くの既知のＰＣＢ製造プロセス（そのうちいくつかは比較的些細な修正のみ）を用いて、上記比較的複雑な最終構造を製造するのに大幅なコスト増大なしに達成可能な上記基板と内部チップの組み合わせを製造する方法を提供することである。
本発明のさらに別の目的は、本明細書で教示される独自の特徴を有する１つまたはそれ以上の回路基板を有効に利用する各種アセンブリを提供することである。
本発明の一実施形態によると、回路基板アセンブリが提供され、該回路基板アセンブリは、少なくとも１つの薄絶縁体層と第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第１の回路基板の導電部材のうち対応する部材に電気的に結合される第１の半導体素子と、少なくとも１つの薄絶縁体層と少なくとも１つの導電層とを含み、導電層が第２の複数の導電部材を含む第２の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第２の回路基板の導電部材のうち対応する部材に電気的に結合される第２の半導体素子と、前記第１及び第２の回路基板の間にしっかりと配置され、第１及び第２の回路基板が共に接合して、第１及び第２の半導体チップが積層方向にアセンブリ内に配置されるように回路基板アセンブリを形成する少なくとも１つの絶縁体層と、を備える。
この場合、さらに次のことが適用される。すなわち、前記第１及び第２の回路基板のそれぞれの前記少なくとも１つの薄絶縁体層は有機ポリマー材料から成ることがあり、前記有機ポリマー材料はポリイミドを備えることがある。
また、前記第１及び第２の回路基板のそれぞれの前記少なくとも１つの導電層は銅または銅合金から成ることがあり、前記第１及び第２の複数の導電部材の前記導電部材はそれぞれ立体的な形状のものとされることもある。
さらに、この回路基板アセンブリは、複数の半田部材をさらに含み、前記半田部材のうち選択された半田部材が、前記第１及び第２の複数の導電部材の各導電部材を、前記第１及び第２の半導体素子の前記導電箇所のうち関連する箇所に電気的に相互接続することがある。
そして、この回路基板アセンブリは、その前記第１及び第２の半導体素子をそれぞれメモリチップとすることがあり、このメモリチップの数を少なくとも４とすることがある。
また、本発明の回路基板アセンブリでは、その前記第１及び第２の半導体素子のそれぞれと前記第１及び第２の回路基板の前記薄絶縁体層との間に配置されたある量のアンダーフィル材料をさらに含むことがある。
この場合、前記第１及び第２の回路基板の間に配置された前記少なくとも１つの絶縁体層は有機ポリマー材料を備えることがあり、この有機ポリマー材料はポリイミドを備えることがある。
以上のような本発明に係る回路基板アセンブリは、次の製造方法によって提供されるのであり、該方法は、少なくとも１つの薄絶縁体層と第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板を設けることと、複数の導電箇所を含む第１の半導体素子を設けることと、第１の複数の導電部材のうち選択された導電部材を、第１の半導体素子の前記導電箇所のうち関連する箇所に電気的に結合することと、少なくとも１つの薄絶縁体層と第２の複数の導電部材を有する少なくとも１つの導電層とを含む第２の回路基板を設けることと、複数の導電箇所を含む第２の半導体素子を設けることと、第１及び第２の回路基板と第１及び第２の半導体素子とを所定の配向に並べることと、少なくとも１つの絶縁体層を第１及び第２の回路基板の間にしっかりと配置することと、その後で第１及び第２の回路基板を共に接合して回路基板アセンブリを形成することと、を備える。
以上のような本発明に係る回路基板アセンブリは、次の製造方法によって提供されるのであり、該方法は、少なくとも１つの薄絶縁体層と第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板を設けることと、複数の導電箇所を含む第１の半導体素子を設けることと、第１の複数の導電部材のうち選択された導電部材を、第１の半導体素子の前記導電箇所のうち関連する箇所に電気的に結合することと、少なくとも１つの薄絶縁体層と第２の複数の導電部材を有する少なくとも１つの導電層とを含む第２の回路基板を設けることと、複数の導電箇所を含む第２の半導体素子を設けることと、第１及び第２の回路基板と第１及び第２の半導体素子とを所定の配向に並べることと、少なくとも１つの絶縁体層を第１及び第２の回路基板の間にしっかりと配置することと、その後で第１及び第２の回路基板を共に接合して回路基板アセンブリを形成することと、を備える。
この場合、さらに次のことが適用される。この製造方法では、前記第１の複数の導電部材のうちの前記選択された導電部材を前記第１の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、機械的に達成される。
以上の製造方法では、複数の半田部材をさらに設けることを含み、前記半田部材のうち前記選択された各半田部材が、前記第１の半導体素子の前記導電箇所のうち関連する箇所に配置され電気的に接続され、前記導電部材のうち前記選択された部材が立体成形であり、前記第１の複数の導電部材のうちの前記選択された導電部材を前記第１の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、前記導電部材を前記半田部材に押し付けることによって達成される。この場合、前記導電部材を前記半田部材に押し付けることによる前記電気的結合後、前記半田部材をそれぞれリフローすることをさらに含むことがある。
また、前記第２の複数の導電部材のうちの前記選択された導電部材を前記第２の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、機械的に達成されることがある。
そして、上記製造方法においては、複数の半田部材をさらに設けることを含み、前記半田部材のうち前記選択された各半田部材が、前記第２の半導体素子の前記導電箇所のうち関連する箇所に配置され電気的に接続され、前記第２の回路基板の前記導電部材のうち前期選択された部材が立体成形であり、前記第２の複数の導電部材のうちの前記選択された導電部材を前記第２の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、前記第２の複数の導電部材の前記導電部材を、前記第２の半導体素子の前記導電箇所のうち関連する箇所に配置され電気的に接続される前記半田部材に押し付けることによって達成される。
この場合、前記第２の回路基板の前記導電部材を前記半田部材に押し付けることによる前記電気的結合後、前記第２の半導体素子の前記導電箇所のそれぞれに配置され電気的に接続される前記半田部材をそれぞれリフローすることがある。
さらに、前記第１及び第２の半導体素子のそれぞれと前記第１及び第２の回路基板の前記薄絶縁体層との間にある量のアンダーフィル材料を配置することをさらに含むことがあり、前記第１及び第２の回路基板を共に結合して前記回路基板アセンブリを形成することは、積層プロセスを用いて達成されることもある。前記第１及び第２の回路基板と前記第１及び第２の半導体素子とを前記所定の配向で並べることは、前記第１の半導体素子が前記第２の半導体素子の上に向く積層方向に前記第１及び第２の半導体素子を並べることを含むものである。
さて、本発明のさらに別の実施形態によると、電気アセンブリが提供され、該電気アセンブリは、少なくとも１つの薄絶縁体層と、第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第１の回路基板の導電部材のうち対応する部材に電気的に結合される第１の半導体素子と、少なくとも１つの薄絶縁体層と少なくとも１つの導電層とを含み、少なくとも１つの導電層が第２の複数の導電部材を含む第２の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第２の回路基板の導電部材のうち対応する部材に電気的に結合される第２の半導体素子と、第１及び第２の回路基板の間にしっかりと配置され、第１及び第２の回路基板が共に接合して、前記第１及び第２の半導体チップが積層方向に前記アセンブリ内に配置されるように回路基板アセンブリを形成する少なくとも１つの絶縁体層と、を有する回路基板アセンブリと、前記回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも１つの電気部品とを備える。
本発明のさらに別の実施形態によると、情報処理システムが提供され、該システムは、ハウジングと、電気アセンブリとを備え、該アセンブリは、少なくとも１つの薄絶縁体層と、第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第１の回路基板の導電部材のうち対応する部材に電気的に結合される第１の半導体素子と、少なくとも１つの薄絶縁体層と少なくとも１つの導電層とを含み、少なくとも１つの導電層が第２の複数の導電部材を含む第２の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第２の回路基板の導電部材のうち対応する部材に電気的に結合される第２の半導体素子と、第１及び第２の回路基板の間にしっかりと配置され、第１及び第２の回路基板が共に接合して、前記第１及び第２の半導体チップが積層方向に前記アセンブリ内に配置されるように回路基板アセンブリを形成する少なくとも１つの絶縁体層と、を有する回路基板アセンブリと、前記回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも１つの電気部品と、を備える。
この電気アセンブリでは、前記回路基板アセンブリ内に配置される複数の貫通孔をさらに含み、前記貫通孔のうち選択された貫通孔は、前記回路基板のうち選択された回路基板、前記半導体素子のうち選択された素子、及び前記少なくとも１つの電気部品を電気的に接続するように調整されることがあり、前記少なくとも１つの電気部品をＡＳＩＣ半導体チップとし、前記第１及び第２の半導体素子はそれぞれメモリ半導体チップとすることもなされる。
本発明は、上述したように、２つ以上のマイクロプロセッサ（半導体チップ）が基板の多層構造の一部として一体的に形成され、所望されれば基板の上及び／または外部に配置される他の部品と組み合わせて有効に動作することができる回路基板アセンブリを設けることにより、上記の構造からの大幅な進歩を示す。
本発明により形成された基板は、一体的に形成されたチップと基板の導電層（例えば、信号線、電力または接地面など）との有効な結合を確保することができる。
本発明に係る基板は、比較的少ない修正で多くの既知のＰＣＢ製造プロセスを用いて製造でき、対応する比較的高いコストなしに最終製品を確保することができるように、即時に実行することができる。
そして、以上のように定義された本発明に係る回路基板アセンブリは、ほとんどか全く信号「ノイズ」なしに、大幅にインピーダンスを低減して、上記外部部品に電気的に結合可能な内部チップを提供することができる。
さらに、本発明の独自の構造は、他の構造に関連する上述の問題をほぼ克服しつつ、２つ以上の内部半導体チップ、及びおそらくは外部部品（使用される場合）間の有効な結合を提供することができる。本明細書に定義されるようなチップの高密度配向を考える際、相互に、及び貫通孔及び本明細書で使用される他の導電性媒体の両方に対して、上記構成要素が極めて小さな寸法であることが特に重要であると考えられる。上記基板、この基板を利用する各種製品は、当該技術において大幅な進歩をもたらすと考えられる。
従って、本発明は、回路基板技術を高めることができるものであり、相互接続の強化のために特別な形で配向され、基板の利用にあわせて調整された各種情報処理システムで使用されるような外部部品と電気的に接続することのできる少なくとも１つの（おそらくは複数の）内部に配置された半導体チップを含む回路基板を提供することができるのである。
また、本発明に係る独自の構造は、多くの既知のＰＣＢ製造プロセス（そのうちいくつかは比較的些細な修正のみ）を用いて、上記比較的複雑な最終構造を製造するのに大幅なコスト増大なしに達成可能な上記基板と内部チップの組み合わせを製造することができるのである。
そして本発明は、本明細書で教示される独自の特徴を有する１つまたはそれ以上の回路基板を有効に利用する各種アセンブリを提供することができるのである。
本発明の他の及び追加の目的、利点、及び性能とともに、本発明に関する理解を深めるため、上記図面と組み合わせて以下の開示と添付の請求項とを参照する。図面全体で類似の構成要素を指すために同じ参照符号を用いていることを了解されたい。
以下の用語を本明細書で使用し、それに関連した意味を持つものと理解される。「回路基板」という用語は、少なくとも１つの薄絶縁体層と１つの導電層とを有する基板を含み、導電層は複数の導電性パッドを有することを意味する。場合によっては、上記基板は、いくつかの絶縁体層及び導電層を含むことができる。例えば、導電層が銅などの適切な治金材料から形成されるが追加の金属（例えば、スズ、金）またはその合金を含むか備えることのできる導電性パッドを備える金属層（例えば、信号面）である、ポリイミド及び他の類似材料などの絶縁材料で形成される可撓回路構造を含む。
上記絶縁体層の厚さを定義するのに使用される際、「薄」という用語は、約０．１ミル〜約１０ミルの厚さを意味する。さらに、上記用語は、可撓構造を含むように意図される。
本明細書で使用される用語「回路基板アセンブリ」は、接合構造における少なくとも２つの上記回路基板を含むように意図され、上記接合の一例は、当該技術において既知な従来の積層手順である。
「電気アセンブリ」という用語は、少なくとも１つの回路基板アセンブリを、それに電気的に接続され、アセンブリの一部を成す少なくとも１つの電気部品と組み合わせて意味する。既知の上記アセンブリの例は、電気部品として半導体チップを含むチップキャリアを含み、チップは通常、基板上に配置され、基板の外表面の配線（例えば、パッド）または内部導体に１つまたはそれ以上の貫通孔を用いて結合される。本発明のある特定の例では、この外部半導体チップは、特定用途向け集積回路（ＡＳＩＣ）チップであってもよいが、他の例では、ネットワークプロセッサまたはＲＦ（無線周波数）ダイであってもよい。
本明細書で使用される用語「導電ペースト」は、本明細書で教示される種類の開口部内に分配される接着可能な（例えば、積層可能）導電性材料を含むように意図される。接合可能な導電性材料の代表的な例は、商標名ＣＢ−１００でＥ．Ｉ．ｄｕＰｏｎｔ ｄｅＮｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙから入手される銀充填エポキシペースト、Ａｂｌｅｓｔｉｃｋ Ｃｏｍｐａｎｙ社製のＡｂｌｅｂｏｎｄ８１７５、及び熱硬化性または熱可塑性の、遷移液導電性粒子または金、スズ、パラジウム、銅、合金、及びその組み合わせなどのその他の金属粒子を含む充填ポリマーシステムなどの導電性ペーストである。具体的な一例が被覆銅ペーストである。
本明細書で使用される用語「電気部品」は、抵抗器、コンデンサ、半導体チップなどの部品を意図し、それらは上記基板の外部導電性表面上に配置され、おそらくは内部に配置されるチップに、及び相互に電気的に接続されるように調整される。上記部品は、本明細書に定義される回路基板アセンブリが使用のために調整される情報処理システムの一部を成すことができる。
本明細書で使用される用語「情報処理システム」は、ビジネス、科学、管理、またはその他の目的で、任意の形式の情報またはデータを算出、分類、処理、送信、受信、案出、切換、記憶、表示、明示、測定、検出、記録、再生、処理、または利用するように主に設計されたあらゆる道具または道具の集合を意味するものとする。例えば、パーソナルコンピュータ及びサーバやメインフレームなどの大型プロセッサを含む。上記システムは通常、その一体化部品として、１つまたはそれ以上の基板、例えば、ＰＣＢを含む。例えば、使用されるＰＣＢは通常、チップキャリア、コンデンサ、抵抗器、モジュールなどの複数の各種搭載部品を含む。上記ＰＣＢの１つは「マザーボード」と称することができるが、適切な電気コネクタを用いて、他の各種基板（またはカード）を搭載することもできる。
本明細書で使用される用語「立体成形」は、エッチング（例えば、米国特許第６、１５６、４８４号に記載されるような、様々な指定表面領域が異なる速度でエッチングされる差別グレースケールエッチング）によって形成され、最終的に異なる最終外部構造を形成する金属接点の最終外部構造を意味する。最終構造は通常、対応する複数の溝、スロット、または同様の窪みによって画定される複数の突出物を含む。この定義は、円形のドーム型形状または完全に滑らかで連続した外表面を有するその他の形状を含むことを意図しない。以下の説明から理解されるように、この接点は、たとえ部分的にであっても、半田ボールなどの接点の表面を貫通することができる。
本明細書で使用される用語「固着シート」は、連続的なグラスファイバなどを内部に含まず、従来の積層処理で利用可能な絶縁材料を含むように意図される。例えば、液晶ポリマー（ＬＣＰ）またはポリイミドなどの他の独立膜を含む。これらの誘電固着シートは、２つの回路基板の一方または両方に粘着的に塗布されてこれらの２つの基板を接着するのを支援し、例えば、所望されればレーザや撮像を用いてパターンニングすることもできる。本明細書で使用されるような上記固着シートは通常、約０．５ミル〜約１０ミルの厚さにすることができる。
図１では、本発明の一実施形態に係る回路基板１１が示される。基板１１は、複数の導電部材１７及び１７'を含む電気回路である導電層１５を有する、少なくとも１つの薄い絶縁材料の可撓性層１３を含むように示されている。導電層１５はさらに、信号線（すなわち、部材１７に結合される１９）またはパッドなどの他の導電性素子を含むこともできる。信号線が使用される場合、約１ミル〜約３ミルもの薄い幅にすることができる。層１３はポリイミドから成り、わずか約０．５ミル〜１０ミル（１ミルは１０００分の１インチ）の幅を有することができる。これらは好適な実施形態では、層１３の幅と長さの寸法は、それが利用される製品の動作用件に応じて変動する（以下さらに定義）。一例では、薄層１３は、約２インチの幅と約２インチの長さを有することができる。層１３が１つまたはそれ以上の導電層２１を含むことも可能であり、これらの層は信号、電力、及び／または接地層としての役割を果たすことができ、信号層が利用される可能性が最も高い。層２１が信号層である場合、層１５と同様、信号線及びパッドなどの各種導電性素子をその一部として含むことができる。図１ではいくつかの上記素子が、層１３内に含まれる。図１に示される導電層１５は、好ましくは、ＰＣＢ及びチップキャリア技術で従来利用されるように銅または銅合金製であるが、所望されれば他の金属製であってもよい。内部導電層が使用される場合、次に１つまたはそれ以上を導電部材１７及び１７'のうちの１つまたはそれ以上に電気的に接続することができる。図１では、右側の部材１７'に連結される内部層が示される。
導電層１５及び２１（使用される場合）の回路は、ＰＣＢ及びチップキャリア技術において既知な従来のフォトリソグラフィ処理を用いて形成することができる。さらなる定義は不要と思われる。
本発明の一実施形態では、合計２０００の導電部材（１７、１７'）を使用することができ、各導電部材が所定パターンで別の導電部材から約６ミルだけ離して（中心から中心）配置することができる。それよりも多いまたは少ない部材が動作用件に応じて使用され得るため、この数と間隔は限定的ではない。適切なパターンは矩形であるかもしれないが、これに限定されない。引用される例は、本発明によって得られる高密度の導電部材を明らかに示しており、以下定義されるように、上記配置が１つまたはそれ以上の半導体素子を有効に結合するために必要であることを考えると、このことは非常に重要であると考えられる。よって、本発明は、今日の製品提供の多くにおいて要求される小型化を実現することができる。一例では、各導電部材（１７、１７'）は略環状形状で、直径が約３ミル〜約６ミル、厚さがわずか約１ミルである。図１に示されるように、各部材１７、１７'は立体成形構造で、その下面に複数の突出部２３を含み、突出部はこの下面内の対応する数の溝２５によって画定される。突出部及び溝は、米国特許第６、１５６、４８４号に記載されるような上記グレースケールエッチングプロセスによって形成することができる。
回路基板１１は、電気的に接続される少なくとも１つの半導体素子３１を含む。素子３１は好ましくはメモリ半導体チップだが、別の種類のチップ（例えば、ＡＳＩＣ）を含む別の電気部品であってもよい。一実施形態では、素子３１は、約２ミル〜約６ミルの厚さの極薄設計のメモリチップである。素子３１は、複数の導電箇所３３（２つのみが図１に示されるが、特に素子３１がチップである場合、より多くの箇所がこの部品の一部を成す）。各導電箇所３３は、アルミニウム、銅などの適切な導電性材料から成る。基板１１への連結は、各箇所に接合される半田部材３５を用いて達成される。
部材３５は好ましくは、半導体チップを連結するのに既知であるように、例えば、チップキャリア及びＰＣＢ上で半田ボールの形状を成す。半田ボールは各箇所に設けられて基板１１への適切な接続を確保し、図１に示される実施形態では、各導電部材を当該チップ箇所に接続することが望ましいため、同数の導電部材を含む。
半田ボールは、ボール状を形成する半田の流入後、従来の半田投与手順を用いて各箇所に形成される。上記流入は従来の熱対流炉などを用いて達成される。一例では、各半田ボールは、チップ及びＰＣＢ技術において既知の半田組成である９０−１０スズ−鉛半田から成る。重要な点として、一旦半田部材がボール状（よって固体）構造を取ると、基板１１は、各導電部材（１７、１７'）がそれぞれの半田部材の上面にわずかに係合するように素子３１に対して揃う。その後、各導電部材がそれぞれの半田内に部分的に埋め込まれて有効な機械的及び電気的接続を形成するように、基板とチップに圧力が印加される。上記接続は、最初の突出構造をまだ保持しつつ凝固した半田ボールを部分的に貫通する導電部材の立体成形部を用いて簡易化される。
図１の基板−チップ構造はテスト準備が整っており、様々な種類のテストが当該技術において既知である。このテストで不良チップが示されれば、該チップは容易に基板から除去され、新たなチップがそこに配置される。上記除去は、チップと基板間に挿入される機械的こじ上げ装置によって達成することができる。その後の新たなチップの再装着は、最初のチップ結合のために行われたような圧力印加によって達成可能である。一旦、基板−チップ構造が必要なテストに無事合格したら、半田部材をリフローしてより永久的な結合を形成することもできる。上記リフローは従来の熱対流炉内で行い、一例では、摂氏約１８３℃（以下単純に℃とも称される）〜約３２０℃の温度で、約０．３分〜約２分の期間発生することができる。さらに具体的な例では、温度は約３０２℃で期間は１分だった。半田ボールの導体貫通によって形成される機械的接続が、以下定義する種類のさらなる処理にとって適切な接続を確保するため、リフロー作業は任意であると理解すべきである。半田のリフローによって、半田は流れて、各導電部材の表面をより多く覆い、上記結合を強化する。
図２では、基板１１及びチップ３１構造は、薄い可撓絶縁体層とチップの上面間に配置されるある量のアンダーフィル材料４１を含む。アンダーフィルは好ましくは、カリフォルニア州アーヴァインに事業所を有するＨｅｎｋｅｌ Ｔｅｃｈｎｏｌｏｇｉｅｓ．から入手可能な製品名Ｈｙｓｏｌ ＦＰ４５４９ＳＩで販売されている製品である。他のアンダーフィル材料も許容可能である。アンダーフィル４１は、チップ接続にかかる負担を軽減しつつ、平面状のチップ上面の上にほぼ平行に回路基板を保持する役割を果たす。アンダーフィル材料４１は好ましくは、上記目的で既知な従来の装置を用いて投与される、例えば、チップキャリアまたはＰＣＢに搭載されたチップの下に既知の半田ボール技術（例えば、制御崩壊チップ接続、つまり「Ｃ４」技術）を用いて投与される。さらなる定義は不要と思われる。
図３では、本発明の一実施形態に係る回路基板アセンブリ５１が示される。図３に図示されるように、アセンブリ５１は、少なくとも２つ、おそらくはそれ以上の（図３では３つ示される）回路基板（１１、１１'及び１１''）と、その一部として装着された半導体素子３１とを含む。一実施形態では、４つの上記構造はアセンブリを形成するのに使用することができ、最終製品に必須の動作特徴に応じて、さらに多くの上記構造を追加することも可能である。図３に図示されるように、各回路基板は、各絶縁体層上の異なる信号線／パッド構造によって実証されるように、内部及び外部の両方に異なる導電面を有することができる。第１の（上側）基板は２つの隣接するパッド／信号線素子５２及び５２'を含み、中間基板１１'は単独のパッド／信号線５２''を含む。それと比較して、図１及び２に示されるものと類似の下側基板１１は、信号線／パッド１９と類似のより幅広の信号線／パッド５２'''を含む。おそらくはそれぞれの薄絶縁体層内に配置されるものも含め（使用される場合）、それぞれの導電層を結合するのに使用される相互接続に応じて、様々な導電面素子が所望される。立体成形部材１７及び１７'に加えて、またはその代わりに、各種基板に対して様々な導電部材を使用することも可能である。上記別の導体の一例は、下記図６の説明で定義される。よって、図３に示される構造は、上記いくつかの代替構造が可能であり、本発明が構造上も相対的配向上も図示されるようなものに限定されないことを示すように意図される。
アセンブリ５１は、各基板−チップサブアセンブリを互いに対して位置調整し（すなわち、図３に示されるように積層方向に直接相互に重ね合わせ）、位置調整された各対の間に絶縁体層５３を配置することによって形成される。最も下の半導体３１の下に層５３も設けられる。その後、位置を合わせされた構造は、多層ＰＣＢ構造の形成で使用される処理と類似の積層処理を受ける。よって、各層５３は上述されたような「固着シート」である。
絶縁体層５３の好適な材料は有機ポリマー材料を含み、より好適な例はポリイミドと液晶ポリマー材料である。ある特定のポリイミドが、デラウェア州ウィルミントンに事業所を置くＥ．Ｉ．ＤｕＰｏｎｔ ｄｅＮｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙから製品名Ｐｙｒａｌｕｘ ＡＰで入手可能である。液晶ポリマー（ＬＣＰ）の具体的な一例は、コネチカット州ロジャーズに事業所を置くＲｏｇｅｒｓ Ｃｏｒｐｏｒａｔｉｏｎ製の製品名Ｕｌｔｒａｌａｍ３０００シリーズで販売されている。上記材料の他の例も可能である。図３の例では、基板用の素子、上述の導電層及び半導体素子を使用する際、ＬＣＰ材料の積層は、約２７５℃〜約３２５℃の温度で約３０分〜約９０分間で達成することができる。より具体的な例では、約２８５℃の温度と６０分の期間が利用された。
例えば、前記部材が上述したように先にリフローされていない場合、この積層中に、半田部材をリフローすることもできる。上記リフローは、周囲のアンダーフィル材料の存在にかかわらず、この段階で可能である。積層処理から生成される温度は、上記リフローを実現するのに十分である。
回路基板アセンブリ５１を形成する次のステップは、構造内に貫通孔６１、６１'、及び６１''を設けることを含む。これらの貫通孔は好ましくは、個々の孔が最初に基板内で所与の深さまで穿孔され（例えば、好ましくはレーザまたは機械的ドリルを用いて）、その後、導電性薄層６３（例えば、銅）が開口部の表面にめっきされる（例えば、無電解の電解めっきを利用して）従来のＰＣＢ技術によって形成される。上記孔形成とその後のめっきは、ＰＣＢ及びチップキャリア技術における既知のプロセスであるため、さらなる説明は不要と思われる。
一実施形態では、各貫通孔は直径をわずか約２ミル〜約６ミル、その上のめっき厚をわずか約０．５ミルとすることができる。図３では、３つの貫通孔６１、６１'、及び６１''が示されるが、それぞれの基板と他の導電性素子（以下定義するように、外部電気部品を含む）間の相互接続がどの程度必要であるかに応じて、それ以上の貫通孔を設けることができると理解される。本発明は３つの貫通孔の使用、あるいは図３に示される特定の深さと接続を有する貫通孔に限定されない。めっき材料６３に加えて、あるいはその代わりに、貫通孔内で導電ペースト６５（貫通孔６１内にのみ示される）を使用することもできる。上記ペーストは、それぞれの導体に対するめっき冶金によって形成される接続を強化するのに役立つが、めっきの代わりに使用される場合、導体間の導電性媒体として単独で供することもできる。
図３では、貫通孔６１は基板１１''を基板１１'に結合し、貫通孔６１'はアセンブリとともにより深く延在して、３つの基板１１、１１'、及び１１''すべて、より具体的には、その上面のパッド／信号線を連結する。貫通孔６１''は、各基板の内部導電層２１を相互接続するために貫通孔を用いた接続が可能であることを示すために設けられる。半導体素子３１はそれぞれの回路基板（１１、１１'、または１１''）に電気的に接続されるため、各素子が別の素子（または２つ以上）に接続される、もしくは、素子が図４に示されるＡＳＩＣチップのような外部電気部品７１に接続されることができるように、貫通孔もこれらの素子に電気的に接続される。本明細書に示される様々な接続スキームは、接続の多くの組み合わせが可能であるという事実を表していることを再度述べておくべきである。
図４は、本発明の電気アセンブリ７３の一例を示す。この例では、上記ＡＳＩＣチップ７１は、基板７５の上に配置され、次に回路基板アセンブリ５１の上に配置される。好ましくは、基板７５は、従来のＰＣＢ構造とほぼ同一の（例えば、上述の絶縁材料の）複数の絶縁体層と導電層７７（例えば、銅線）とを備える、つまり、層が互い違いに配列される。３つの層７７が示されるが、それぞれの電気部品７１、または２つ以上の部品が使用される場合、複数の部品の接続用件に応じて、さらに多くの層を（おそらくは好ましく）利用することができる。図示される単純な例では、各層７１は、基板７５の上面に形成された導体７９の局所パターンから扇状に拡がる。
基板７７は従来の積層処理を用いて形成され、中間固着シートである絶縁体層５３とともに個々の基板１１、１１'、及び１１''の積層と同時に形成することができる。層７７間の接続は、符号８１によって表される貫通孔を用いて行われる。各貫通孔は好ましくは、貫通孔６１、６１'、及び６１''と同様に穿孔され金属化される。電気部品７１は半田ボール８３を用いて、導体９７のパターンに装着される。６３−３７スズ−鉛半田などの慣例的な半田構成を使用することができ、最初に導体７９上に蒸着され、次に従来の熱対流炉内に流されて凝固し、部品７１の表面下に位置する導電箇所（図示せず）に結合する。上記箇所、例えば、アルミニウムパッドはチップ技術において十分既知であり、追加の説明は不要と思われる。部品７１は、ワイヤボンディング、チップを基板上に結合する別の既知の手段などを含む様々な手段で導体７９に結合することができる。
基板７５を使用せずに、上側基板１１''上に部品を直接配置し、それを導電部材１７及び１７'を含む指定されたパッドに接合することによって、部品７１をアセンブリ５１に結合することも可能である。基板上面上の回路は、図示されるパターンを変更して、上記箇所と導電部材及び／またはパッドの複数対間の半田接続で、部品７１の導電箇所のパターンと類似のパターンを提供することができる。よって、本発明は、各種導電性素子間の接続とそれと組み合わせて使用される接続とを提供するために、いくつかの有効な可能性を提示する。１つまたはそれ以上の半導体チップをその上に有するチップキャリアを含め、他の電気部品を成功裏に使用することができるので、本発明は部品７１用にＡＳＩＣチップを使用することに限定されない。
よって、図４の電気アセンブリ７３は、メモリとＡＳＩＣの両方を含め様々な半導体チップ間の相互接続を提供して、大きな処理能力を有する最終アセンブリを提供することができる。よって、上記アセンブリは、一層の処理能力を要する現在の情報処理システムの多くでの使用に特に対応可能である。
図５には、符号２０１で表される上記情報処理システムの一例が示される。システム２０１は、パーソナルコンピュータ、大型汎用コンピュータ、コンピュータサーバなどを備えることができ、それらのいくつかの種類が当該技術において既知である。本明細書で教示されるシステム２０１は、図４に示される１つまたはそれ以上の電気アセンブリ７３を含むことができる。上記システムの内部部品を収容し保護するために通常使用されるハウジング２０３内に配置される上記アセンブリ７３が（陰線で）示される。このアセンブリは次に、大型ＰＣＢや図５のＰＣＢ１２１などの他の基板上に搭載することができる。ＰＣＢ１２１はシステム２０１の「マザーボード」を形成し、その一部として、追加のＰＣＢやアセンブリ７３のようなアセンブリを含むことができる。したがって、本明細書の独自の教示に従い製造される回路基板アセンブリは、情報処理システムなどのずっと大型のシステムの一部としてなど、各種構造内で使用することができると理解される。さらなる説明は不要と思われる。
図６は、本発明の大型回路基板アセンブリを形成するのに使用可能な回路基板の別の実施形態を示す。基板１１１は、おそらくは内部導電面２１を含む図１の基板１１の多くの素子を含み、半導体素子３１に結合される。しかし、基板１１１は、異なる形の導電部材を使用するため、基板１１と異なる。符号１１７または１１７'によって表される部材（導体）は、立体成形タイプではなく、その代わりに、治金１２５の少なくとも１つの層を上に有するドーム状の接触部１２３を含む。治金１２５はスズ層であってもよく、その上にさらに金の薄層を含むことができる。いったんチップ３１がテストされれば、基板１３は、導電部材がチップのそれぞれの導電箇所３３に係合するようにチップに対して揃えられる。その後、導電部材の冶金と対応箇所３３の冶金間に遷移液相接合を引き起こすのに十分な熱を印加することによって、いったん接続部が冷却させられた後は固定接合を形成する。一例では、図６の構造は約１８０℃〜約３００℃の温度で約０．３分〜約２分間加熱されて、接合を実行する。特定の例では、基板１１１は２５０℃の温度で１分間加熱された。他の金属、例えば、鉛、パラジウム、銀、またはスズ−鉛合金、スズ及び／または金の代わりに、あるいはそれと組み合わせて使用することができる。図示される実施形態では、各導体１１７及び１１７'は、約０．２ミル厚のスズと数マイクロインチ厚の金でこの冶金層を有することができる。
いくつかの内部半導体素子、例えば、メモリチップの形成のために、ＡＳＩＣチップなどの別の部品に結合可能で、情報処理システムとして上記完成品で使用される際に大幅に向上したミクロ処理能力を有する製品を独自に提供する回路基板アセンブリを図示し、説明してきた。本明細書に教示される回路基板アセンブリは大部分が、比較的些細な修正で従来のＰＣＢ及びチップキャリア技術を用いて形成され、その結果、完成品は多くの多チップ部品と比較して比較的低コストでありながら重要な性能を有する。重要なことに、教示される回路基板アセンブリは、内部に配置された半導体素子を、例えば、多くの情報処理システムが使用される厳しい環境から保護する。さらに、本明細書で製造されるアセンブリは、インピーダンス妨害や上述の他の問題を実質上回避しつつ、一定及び高速（周波数）信号を送信することができ、後者の速度は約１ギガビット／秒〜約１０ギガビット／秒（またはそれ以上）である。したがって、本発明は、これらの理由及び本明細書の教示から認識可能な他の理由により当該技術において大きな進歩をもたらすと考えられる。
現時点では本発明の好適な実施形態が図示され説明されているが、当業者にとっては、添付の請求項によって定義される本発明の範囲から逸脱せずに、様々な変更や修正を行えることは自明であろう。
本発明の一実施形態に係る回路基板を示すもので、この基板が半導体チップに結合されいる状態の拡大側面断面図である。 ある量のアンダーフィルがさらに上に配置された図１の基板とチップ示す拡大側面断面図である。 図１及び２をわずかに縮小した、本発明の一実施形態に係る回路基板アセンブリを示すもので、図１または図２に示したものより縮小するとともに同数の回路基板を有するアセンブリの側面断面図である。 図３をわずかに縮小して示した、本発明の一実施形態に係る電気アセンブリを示す側面断面図である。 図４をさらに縮小し、図４の電気アセンブリを少なくとも１つ、その一部として有する情報処理システムの透視図である。 図１と類似の大きさで、本発明の他の実施形態に係る回路基板を示し、この基板は半導体チップに結合されている状態の拡大側面断面図である。
符号の説明
１１ 回路基板
１３ 可撓性層（薄絶縁体層）
１５ 導体層
１７・１７´ 導電部材
１９ パッドまたは信号線等の導電素子
２１ 導電層
２３ 突出部
２５ 溝
３１ 半導体素子
３３ 導電箇所
３５ 半田部材
４１ アンダーフィル素子
５１ 回路基板アセンブリ
５２・５２´ パッドまたは信号線等の導電素子
５３ 絶縁体層
６１・６１´ 貫通孔
６３ 導電性薄層
６５ 導電ペースト
７１ 外部電気部品
７３ 電気アセンブリ
７５ 基板
７７ 導電層
７９ 導体
８１ 貫通孔
８３ 半田ボール
９７ 導体
１１１ 基板
１１７ 導体
１２１ ＰＣＢ
１２３ ドーム状の接触部
１２５ 治具
２０１ 情報処理システム
２０３ ハウジング

Claims (20)

  1. 回路基板アセンブリであって、
    少なくとも１つの薄絶縁体層と、第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板と、
    複数の導電箇所を含み、前記導電箇所のうち選択された箇所が、前記第１の回路基板の前記導電層の前記第１の複数の前記導電部材のうち対応する部材に電気的に結合される第１の半導体素子と、
    少なくとも１つの薄絶縁体層と少なくとも１つの導電層とを含み、前記少なくとも１つの導電層が第２の複数の導電部材を含む第２の回路基板と、
    複数の導電箇所を含み、前記第２の半導体素子の前記導電箇所のうち選択された箇所が、前記第２の回路基板の前記導電層の前記第２の複数の前記導電部材のうち対応する部材に電気的に結合される第２の半導体素子と、
    前記第１及び第２の回路基板の間に配置され、前記第１及び第２の回路基板が共に接合して前記回路基板アセンブリを形成し、前記第１及び第２の半導体チップが積層方向に前記アセンブリ内に配置される少なくとも１つの絶縁体層と、
    を備えることを特徴とする回路基板アセンブリ。
  2. 前記第１及び第２の回路基板のそれぞれの前記少なくとも１つの薄絶縁体層は有機ポリマー材料から成ることを特徴とする、請求項１の回路基板アセンブリ。
  3. 前記有機ポリマー材料はポリイミドを備えることを特徴とする、請求項２の回路基板アセンブリ。
  4. 前記第１及び第２の回路基板のそれぞれの前記少なくとも１つの導電層は銅または銅合金から成ることを特徴とする、請求項１〜請求項３のいずれかの回路基板アセンブリ。
  5. 前記第１及び第２の複数の導電部材はそれぞれ立体的に形成したものであることを特徴とする、請求項１〜請求項４のいずれかの回路基板アセンブリ。
  6. 複数の半田部材をさらに含み、この半田部材のうち選択された半田部材が、前記第１及び第２の複数の各導電部材を、前記第１及び第２の半導体素子の前記導電箇所のうち関連する箇所に電気的に相互接続することを特徴とする、請求項１〜請求項５のいずれかの回路基板アセンブリ。
  7. 前記第１及び第２の半導体素子はそれぞれメモリチップを備えることを特徴とする、請求項１〜請求項６のいずれかの回路基板アセンブリ。
  8. 前記メモリチップの数は少なくとも４であることを特徴とする、請求項７の回路基板アセンブリ。
  9. 前記第１及び第２の半導体素子のそれぞれと前記第１及び第２の回路基板の前記薄絶縁体層との間に配置されたある量のアンダーフィル材料をさらに含むことを特徴とする、請求項１〜請求項８のいずれかの回路基板アセンブリ。
  10. 前記第１及び第２の回路基板の間に配置された前記少なくとも１つの絶縁体層は有機ポリマー材料を備えることを特徴とする、請求項１〜請求項９のいずれかの回路基板アセンブリ。
  11. 前記有機ポリマー材料はポリイミドを備えることを特徴とする、請求項１０の回路基板アセンブリ。
  12. 前記有機ポリマー材料は液晶ポリマーを備えることを特徴とする、請求項１０の回路基板アセンブリ。
  13. 少なくとも１つの薄絶縁体層と、第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板と、複数の導電箇所を含み、前記導電箇所のうち選択された箇所が、前記第１の回路基板の前記導電層の前記第１の複数の前記導電部材のうち対応する部材に電気的に結合される第１の半導体素子と、少なくとも１つの薄絶縁体層と少なくとも１つの導電層とを含み、前記少なくとも１つの導電層が第２の複数の導電部材を含む第２の回路基板と、複数の導電箇所を含み、前記第２の半導体素子の前記導電箇所のうち選択された箇所が、前記第２の回路基板の前記導電層の前記第２の複数の前記導電部材のうち対応する部材に電気的に結合される第２の半導体素子と、前記第１及び第２の回路基板の間に配置され、前記第１及び第２の回路基板が共に接合して前記回路基板アセンブリを形成し、前記第１及び第２の半導体チップが積層方向に前記アセンブリ内に配置される少なくとも１つの絶縁体層と、を有する回路基板アセンブリと、
    前記回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも１つの電気部品と、
    を備えることを特徴とする電気アセンブリ。
  14. 前記少なくとも１つの電気部品は半導体チップであることを特徴とする、請求項１３の電気アセンブリ。
  15. 前記少なくとも１つの電気部品の前記半導体チップはＡＳＩＣ半導体チップであり、前記第１及び第２の半導体素子はそれぞれメモリ半導体チップであることを特徴とする、請求項１４の電気アセンブリ。
  16. 前記第１の回路基板上に配置される少なくとも１つの絶縁体層と、前記少なくとも１つの絶縁体層内または上に配置される少なくとも１つの導電層とをさらに含み、前記少なくとも１つの電気部品は前記少なくとも１つの絶縁体層上に配置され、前記少なくとも１つの導電層は、前記少なくとも１つの電気部品を前記回路基板アセンブリに電気的に結合する前記少なくとも１つの絶縁体層内または上に配置されることを特徴とする、請求項１３〜請求項１５のいずれかの電気アセンブリ。
  17. 前記第１の回路基板上に配置された前記少なくとも１つの絶縁体層内に配置される前記導電層の数は、２つ以上であり、前記導電層はそれぞれ扇状に拡がるパターンに配列されることを特徴とする、請求項１３〜請求項１６のいずれかの電気アセンブリ。
  18. 前記回路基板アセンブリ内に配置される複数の貫通孔をさらに含み、前記貫通孔のうち選択された貫通孔は、前記回路基板のうち選択された回路基板、前記半導体素子のうち選択された素子、及び前記少なくとも１つの電気部品を電気的に接続するように調整され、前記貫通孔のうち前記選択された貫通孔は、前記第１の回路基板上に配置された前記少なくとも１つの絶縁体層内に配置される前記導電層のうち関連する導電層に電気的に結合されることを特徴とする、請求項１３〜請求項１７のいずれかの電気アセンブリ。
  19. ハウジングと、このハウジング内に配置され、少なくとも１つの薄絶縁体層と、第１の複数の導電部材を有する少なくとも１つの導電層とを含む第１の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、前記第１の回路基板の前記導電層の前記第１の複数の前記導電部材のうち対応する部材に電気的に結合される第１の半導体素子と、少なくとも１つの薄絶縁体層と少なくとも１つの導電層とを含み、この少なくとも１つの導電層が第２の複数の導電部材を含む第２の回路基板と、複数の導電箇所を含み、前記第２の半導体素子の前記導電箇所のうち選択された箇所が、前記第２の回路基板の前記導電層の前記第２の複数の前記導電部材のうち対応する部材に電気的に結合される第２の半導体素子と、前記第１及び第２の回路基板の間に配置され、前記第１及び第２の回路基板が共に接合して前記回路基板アセンブリを形成し、前記第１及び第２の半導体チップが積層方向に前記アセンブリ内に配置される少なくとも１つの絶縁体層と、を有する回路基板アセンブリと、
    この回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも１つの電気部品と、を含む電気アセンブリと、
    を備えることを特徴とする情報処理システム。
  20. 前記少なくとも１つの電気部品はＡＳＩＣ半導体チップであり、前記第１及び第２の半導体素子はそれぞれメモリ半導体チップであることを特徴とする、請求項１９の情報処理システム。
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