KR101786226B1 - 전자 패키지, 전자 시스템 및 전자 패키지를 제조하는 방법 - Google Patents

전자 패키지, 전자 시스템 및 전자 패키지를 제조하는 방법 Download PDF

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크리스토퍼 제임스 카푸스타
글렌 알렌 포먼
에릭 패트릭 데이비스
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제네럴 일렉트릭 컴퍼니
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Abstract

전자 패키지 및 전자 패키지를 제조하는 방법이 제공된다. 전자 패키지는 유전체 층과, 상기 유전체 층의 적어도 일부 상에 배치된 컨포멀 마스킹 층을 포함한다. 전자 패키지는 또한 상기 마스킹 층의 적어도 일부에 배치된 배선 층과, 상기 컨포멀 마스킹 층 및 상기 배선 층 상에 적어도 부분적으로 배치된 마이크로 비아를 포함한다. 또한, 상기 배선 층의 적어도 일부는 상기 마이크로 비아의 적어도 일부에 컨포멀 도전성 층을 형성한다. 또한, 상기 컨포멀 마스킹 층은 상기 마이크로 비아의 크기를 규정하도록 구성된다. 전자 패키지는 상기 마이크로 비아에 작용적으로 결합된 반도체 다이를 또한 포함한다.

Description

전자 패키지, 전자 시스템 및 전자 패키지를 제조하는 방법{ELECTRONIC PACKAGES, ELECTRONIC SYSTEMS AND METHODS OF MAKING ELECTRONIC PACKAGES}
본 발명은 공군 연구소(Air Force Research Laboratories)에서 수여한 허가 번호 FA9453-09-C-0305하에 정부 지원으로 이루어진 것이다. 정부는 본 발명에 대해 소정의 권리를 갖는다.
본 발명의 실시형태는 전자 패키지에 관한 것으로, 특히 전자 패키지에서 마이크로 비아 및 상호접속부를 형성하는 것에 관한 것이다.
전자 소자 분야에서의 기술적 진보는 근년에 거대한 성장을 경험하였다. 예를 들면, 셀룰러폰은 더 소형화 및 더 경량화되고 있지만, 그 특징 및 능력은 동시에 발전하고 있다. 이것은 그러한 소자를 구성하는 전기 컴포넌트의 복잡성 및 동작의 증가를 가져옴과 동시에 그러한 컴포넌트에 대하여 이용할 수 있는 공간 양의 감소를 야기한다. 이러한 전기 컴포넌트의 복잡성의 증가 및 이용 가능한 공간 양의 감소에 의해 몇 가지 난제가 발생한다. 예를 들면, 공간의 한계 때문에, 회로 기판의 크기는 기판의 배선 밀도(routing density)가 소망의 크기 이하로 속박되고 제한되는 정도까지 감소된다. 집적 회로가 점점 더 작아지고 더 좋은 동작 성능을 가짐에 따라서, 집적 회로(IC) 패키징을 위한 패키징 기술은 그에 대응하여 땜납 패키징으로부터 라미네이트 기반 볼 그리드 어레이(ball grid array, BGA) 패키징으로, 및 종국적으로는 칩 스케일 패키징(chip scale packaging, CSP)으로까지 진화하였다. IC 칩 패키징 기술의 진보는 더 좋은 성능, 더 큰 소형화 및 더 높은 신뢰도를 달성하기 위한 계속 증가하는 필요성에 의해 가속화된다. 새로운 패키징 기술은 대규모 제조 및 이에 따른 규모의 경제를 가능하게 하기 위해 배치 생산(batch production)의 가능성을 또한 제공해야 한다.
더 나아가, IC 패키지의 소형 크기 및 복잡성에 기인하여, IC 패키지의 제조 공정은 전형적으로 비용이 많이 들고 시간 소모적이다. 또한, 소망하는 양면 입력/출력(I/O) 시스템을 생성하기 위해 추가의 재분배 층을 사용하면 처리 단계의 수가 증가하고, 제조 공정의 비용 및 복잡성이 더욱 증가한다. 더욱이, 소자당 I/O의 증가는 소자당 필요로 하는 배선 밀도 및 비아의 수를 증가시킨다.
본 발명의 양태에 따르면 전자 패키지가 제공된다. 전자 패키지는 유전체 층과, 상기 유전체 층의 적어도 일부 상에 배치된 컨포멀(conformal) 마스킹 층을 포함한다. 전자 패키지는 또한 상기 컨포멀 마스킹 층의 적어도 일부 상에 배치된 배선 층(routing layer)과, 상기 컨포멀 마스킹 층 및 상기 배선 층에 적어도 부분적으로 배치된 마이크로 비아(micro-via)를 포함한다. 또한, 상기 배선 층의 적어도 일부는 상기 마이크로 비아의 적어도 일부에 컨포멀 도전성 층을 형성한다. 또한, 상기 컨포멀 마스킹 층은 상기 마이크로 비아의 크기를 규정하도록 구성된다. 전자 패키지는 상기 마이크로 비아에 작용적으로 결합된 반도체 다이를 또한 포함한다.
본 발명의 다른 양태에 따르면 전자 패키지를 구비한 전자 시스템이 제공된다. 전자 패키지는 유전체 층, 상기 유전체 층의 적어도 일부 상에 배치된 컨포멀 마스킹 층, 및 상기 컨포멀 마스킹 층의 적어도 일부 상에 배치된 배선 층을 포함한다. 더 나아가, 전자 패키지는 상기 컨포멀 마스킹 층 및 상기 배선 층에 적어도 부분적으로 배치된 복수의 마이크로 비아를 포함한다. 더욱이, 상기 배선 층의 적어도 일부는 상기 복수의 마이크로 비아 중 마이크로 비아의 적어도 일부에서 컨포멀 도전성 층을 형성한다. 전자 시스템은 복수의 반도체 다이를 또한 포함하고, 상기 복수의 반도체 다이 중 하나 이상의 반도체 다이는 상기 복수의 마이크로 비아 중 대응하는 마이크로 비아에 결합된다.
본 발명의 또 다른 양태에 따르면 전자 패키지를 제조하는 방법이 제공된다. 이 방법은 처리 프레임 상에 배치되는 유전체 층을 제공하는 단계를 포함하고, 상기 유전체 층은 제1 측면과 제2 측면을 포함한다. 또한, 이 방법은 상기 유전체 층의 상기 제2 측면 상에 배치되는 컨포멀 마스킹 층을 제공하는 단계를 포함하고, 상기 컨포멀 마스킹 층은 하나 이상의 마이크로 비아에 대응하는 하나 이상의 패턴을 포함한다. 더욱이, 이 방법은 반도체 다이가 상기 하나 이상의 패턴과 정렬되도록 상기 유전체 층의 상기 제1 측면의 일부에 반도체 다이를 결합하는 단계를 포함한다. 또한, 이 방법은 상기 컨포멀 마스킹 층의 상기 하나 이상의 패턴에 대응하는 상기 유전체 층 부분을 선택적으로 제거하는 단계를 포함한다. 또한, 이 방법은 하나 이상의 마이크로 비아를 형성하기 위해 상기 하나 이상의 마이크로 비아에 대응하는 상기 하나 이상의 패턴의 적어도 일부에 컨포멀 도전성 층을 배치하는 단계를 포함하고, 상기 컨포멀 마스킹 층은 상기 하나 이상의 마이크로 비아의 크기를 규정하도록 구성된다. 더욱이, 이 방법은 상기 하나 이상의 마이크로 비아를 형성하기 위해 상기 유전체 층의 일부를 선택적으로 제거하는 단계를 포함한다.
본 발명의 상기 및 다른 특징, 양태 및 장점들은 이하의 상세한 설명을 첨부 도면을 참조하면서 읽을 때 더 잘 이해할 수 있을 것이고, 전체 도면에 걸쳐서 동일한 문자는 동일한 부분을 나타낸다.
도 1 내지 도 9는 본 발명의 양태에 따른, 마이크로 비아를 구비한 전자 패키지를 제조하는 예시적인 방법에 수반되는 단계들을 보인 개략적 표시도이다.
도 10은 본 발명의 양태에 따른, 도 1 내지 도 9에 도시한 방법을 이용하여 제조되고 전자 패키지에서 사용되는 마이크로 비아의 상면도이다.
도 11은 본 발명의 양태에 따른, 도 10의 전자 패키지의 전기 배선의 상면도이다.
도 12는 본 발명의 양태에 따른, 마이크로 비아를 구비한 예시적인 전자 패키지의 일부의 단면도이다.
도 13은 본 발명의 양태에 따른, 복수의 다이를 구비한 전자 시스템의 일부의 단면도이다.
본 발명의 실시형태는 컨포멀 마스킹 층을 구비한 전자 패키지 및 이 전자 패키지를 제조하는 방법에 관한 것이다. 일부 실시형태에 있어서, 전자 패키지의 컨포멀 마스킹 층의 적어도 일부는 전자 패키지에 제공된 하나 이상의 마이크로 비아의 적어도 일부에 순응한다. 또한, 컨포멀 마스킹 층은 도전성 물질로 제조되고 전자 패키지에서 전자 회로 또는 열 경로의 일부를 형성하도록 구성될 수 있다. 컨포멀 마스킹 층이 비아 크기를 규정한 때, 컨포멀 마스킹 층은 다른 구조물을 형성하기 위해 전자 패키지에 집적될 수 있다. 예로서, 컨포멀 마스킹 층은 접지면, 전원, 신호원, 차폐층 또는 이들의 조합으로서 작용하도록 구성될 수 있다. 컨포멀 마스킹 층이 차폐층으로서 작용하도록 구성된 예에 있어서, 컨포멀 마스킹 층은 무선 주파수 및/또는 전자기 방사선의 적어도 일부에 대하여 국소화 차폐를 제공하도록 구성될 수 있다.
일부 실시형태에 있어서, 전자 패키지는 하나 이상의 반도체 소자(예를 들면, 반도체 다이)를 하나 이상의 전자 컴포넌트에 결합하기 위해 사용될 수 있다. 일 예에 있어서, 전자 패키지는 인쇄 회로기판(PCB)에 쉽게 결합되어 인쇄 회로기판과 다른 전자 컴포넌트 간의 전기 접속을 제공할 수 있다. 일 실시형태에 있어서, 전자 패키지는 마이크로 비아의 작은 사이즈 및 피치에 의해 고밀도 전기 접속을 제공하도록 사용될 수 있다. 소정의 실시형태에 있어서, 마이크로 비아의 평균 직경은 약 5 미크론 내지 약 50 미크론의 범위 내일 수 있다. 소정의 다른 실시형태에 있어서, 마이크로 비아의 평균 직경은 약 5 미크론 내지 약 25 미크론, 또는 약 10 미크론 내지 약 50 미크론의 범위 내일 수 있다. 또한, 일부 실시형태에 있어서, 2개의 인접하게 배치된 마이크로 비아 간의 평균 피치는 약 10 미크론 내지 약 100 미크론의 범위 내일 수 있다. 또한, 일 실시형태에 있어서, 마이크로 비아는 관통 마이크로 비아 또는 블라인드 마이크로 비아일 수 있다. 여기에서 사용하는 용어 "관통 마이크로 비아"는 층을 관통하고 바닥 단부가 없는 마이크로 비아를 인용하기 위해 사용된다. 또한, 여기에서 사용하는 용어 "블라인드 마이크로 비아"는 인접하게 배치된 또는 하부에 있는 층 또는 집적회로(IC) 패드와 전기적 접촉을 갖는 바닥 단부를 가진 마이크로 비아를 인용하기 위해 사용된다. 일 실시형태에 있어서, 마이크로 비아는 반도체 소자의 대응하는 패드와 마이크로 비아 사이에 어떠한 벽 또는 층도 배치되지 않을 수 있다. 일부 실시형태에 있어서, 마이크로 비아는 선형 배치, 어레이, 또는 임의의 다른 기하학적 또는 비 기하학적 배치로 배열될 수 있다. 소정의 실시형태에 있어서, 마이크로 비아를 이용하는 전자 패키지는, 비제한적인 예를 들자면, 와이어 본딩, 플립칩 기술, 및 반도체 다이의 전자 입력/출력(I/O) 패드를 전자 패키지에 접속하는 다른 방법과 같은 종래의 다이 본딩 기술과 호환될 수 있다.
도 1 내지 도 9는 본 발명의 양태에 따른, 컨포멀 마스킹 층을 구비한 전자 패키지를 제조하는 방법의 단계들을 보인 개략도이다. 도 1은 처리 프레임(104) 상에 배치되는 고밀도 전자 패키지(도 1에는 도시 생략됨)의 유전체 또는 유전체 층(102)의 개략적 표시도(100)이다. 또한, 일부 실시형태에 있어서, 유전체 층(102)은 가요성의 중합체 물질로 제조될 수 있다. 일 실시형태에 있어서, 유전체 층(102)은, 비제한적인 예를 들자면, 폴리이미드 또는 폴리이미드 기반 물질과 같은 유전체 물질로 형성될 수 있다. 특수한 예에서, 유전체 층(102)은 캡톤(Kapton®)으로 제조될 수 있다. 소정의 실시형태에 있어서, 유전체 층(102)은 예를 들면 약 25 미크론의 두께를 가질 수 있다. 또한, 처리 프레임(104)은 알루미늄, 구리, 세라믹-금속 합성물, 니켈, 은, 스테인레스 강, 또는 다른 적당한 물질, 또는 이들의 조합과 같은 도전성 물질로 제조될 수 있다. 일 예로서, 처리 프레임(104)은 코바(Kovar®)로 제조될 수 있다. 또한, 처리 프레임(104)은 결과적인 회로 또는 전자 패키지의 일부를 형성할 수도 있고 형성하지 않을 수도 있다.
선택적으로, 도 2의 개략적 표시도(200)로 나타낸 바와 같이, 접착 물질층(도시 생략됨)이 상기 유전체 층(102)의 제1 측면(108)의 적어도 일부 상에 도포될 수 있다. 또한, 접지층(109)이 상기 유전체 층(102)의 제2 측면(110) 상에 배치될 수 있다. 접지층(109)은 도전성 층으로 제조될 수 있다. 비제한적인 예로서, 접지층(109)은 구리로 제조될 수 있다. 또한, 접지층(109)은 패터닝된 층일 수 있다. 더욱이, 일부 실시형태에 있어서, 동일하거나 상이한 접착제의 다른 층이 상기 접지층(109) 위에 및/또는 상기 유전체 층(102)의 제2 측면(110)의 노출된 부분 상에 도포될 수 있다. 일 예로서, 접착제 층은 비도전성 에폭시로 제조될 수 있다. 접지층(109)은 상기 유전체 층(102) 상에서 컨포멀 마스킹 층을 형성하기 전에 또는 후에 배치될 수 있다는 점에 주목한다.
추가로, 컨포멀 마스킹 층(112)(도 4에 도시됨)이 상기 유전체 층(102)의 제1 측면(108) 상에 배치될 수 있다. 대안적으로, 접착제 층이 상기 유전체 층(102) 상에 배치된 예에서는 컨포멀 마스킹 층(112)이 상기 접착제 층 상에 배치될 수 있다. 또한, 컨포멀 마스킹 층(112)은 상기 접착제 층의 경화 후에 상기 접착제 층 상에 배치될 수 있다. 이하의 설명에서는 컨포멀 마스킹 층(112)이 유전체 층(102) 상에 직접 배치된 예를 인용한다. 소정의 실시형태에 있어서, 컨포멀 마스킹 층(112)은 유전체 층(102)의 적어도 일부 상에 컨포멀 마스킹 층(112)의 물질의 층(113)을 먼저 배치함으로써 상기 유전체 층(102) 위에 배치될 수 있다. 이어서, 컨포멀 마스킹 층(112)의 물질의 층(113)이 컨포멀 마스킹 층(112)을 형성하도록 처리될 수 있다. 일 예로서, 상기 층(113)은 컨포멀 마스킹 층(112)을 형성하기 위해 상기 층(113)의 일부를 선택적으로 제거하도록 패터닝될 수 있다. 또한, 패턴들은 비제한적인 예를 들자면 리소그래피, 레이저 에칭과 같은 에칭, 또는 상기 둘 다와 같은 기술을 이용하여 상기 층(113)에서 형성될 수 있다. 비록 도시되지 않았지만, 컨포멀 마스킹 층(112)은 상기 유전체 층(102)의 제1 측면(108) 및 제2 측면(110) 모두 상에 배치될 수도 있다는 점에 주목한다. 소정의 실시형태에 있어서, 상기 컨포멀 마스킹 층(112)의 물질의 층(113)은 비제한적인 예를 들자면 코팅, 전기도금, 스퍼터링, 스프레이, 금속화, 기상 퇴적, 페이스팅(pasting), 딥코팅, 또는 이들의 조합과 같은 기술을 이용하여 상기 유전체 층(102)의 일부 상에 배치될 수 있다. 컨포멀 마스킹 층(112)의 물질의 비제한적인 예를 들자면, 구리, 은, 알루미늄, 니켈, 크롬, 티타늄, 탄탈륨, 또는 이들의 조합과 같은 하나 이상의 도전성 물질을 포함할 수 있다.
이제, 도 3의 개략적 표시도(300)를 참조하면, 상기 층(113)은 상기 층(113) 및 상기 유전체 층(102)에 마이크로 비아(122)(도 9 참조)의 적어도 일부를 형성하기 위해 상기 층(113)을 패터닝함으로써 컨포멀 마스킹 층(112)(도 4 참조)으로 변환될 수 있다. 상기 층(113)에서 마이크로 비아(122)에 대응하는 패턴을 형성하기 위해, 패턴(116)을 가진 레지스트 층(114)이 제공될 수 있다. 일 실시형태에 있어서, 레지스트 층(114)은 레지스트 층(114)을 층(113) 상에 배치함으로써 상기 층(113) 상에 제공될 수 있고, 이때 상기 레지스트 층(114)은 패턴(116)을 포함한다. 또한, 상기 레지스트 층(114)은 스프레이, 페인팅, 물리 기상 퇴적, 화학 기상 퇴적, 스퍼터링, 딥코팅 등과 같은 공지의 퇴적 기술을 이용하여 배치될 수 있다. 더욱이, 레지스트 층(114)은 패턴(116)이 상기 층(113) 및 상기 유전체 층(102)에 형성되도록 의도되는 마이크로 비아의 패턴과 유사하게 되는 패턴(116)을 포함할 수 있다. 특히, 레지스트 층(114)의 패턴(116)은 전자 패키지(900)(도 9 참조)와 같은 결과적인 전자 패키지에서 바람직한 마이크로 비아의 위치 및 크기에 대응할 수 있다. 일 실시형태에 있어서, 레지스트 층(114)은 레지스트 층(114)의 패턴(116)을 상기 층(113)에 옮기기 위한 포토리소그래피 중에 포토레지스트 마스크로서 작용하도록 구성될 수 있다.
다음에, 도 4의 개략적 표시도(400)로 나타낸 바와 같이, 상기 층(113)이 에칭을 이용하여 상기 레지스트 층(114)의 도움으로 패터닝될 수 있다. 따라서, 상기 레지스트 층(114)의 패턴(116)에 대응하는 상기 층(113)의 적어도 일부가 선택적으로 제거되어 상기 층(113)에 패턴(117)을 형성할 수 있다. 패턴(117)을 가진 이 층(113)은 컨포멀 마스킹 층(112)이라고 부른다. 또한, 패턴(117)은 컨포멀 마스킹 층(112) 및 유전체 층(102)에 형성되는 마이크로 비아의 일부를 구성한다. 더욱이, 도 5의 개략적 표시도(500)로 나타낸 바와 같이, 상기 층(113)에 패턴(117)을 형성한 후에, 레지스트 층(114)이 제거될 수 있다. 일 예로서, 레지스트 층(114)은 건식 또는 습식 에칭에 의해 제거될 수 있다.
추가로, 도 6의 개략적 표시도(600)로 나타낸 바와 같이, 반도체 다이(118)의 활성 표면(120) 내에 부착된 또는 내포된 복수의 접촉 노드 또는 패드(도시 생략됨)를 가진 반도체 다이(118)가 상기 유전체 층(102)의 제2 측면(110)에 결합 또는 부착될 수 있다. 특히, 반도체 다이(118)는 패턴(117)을 가진 상기 유전체 층(102)의 일부에 부착될 수 있다. 예로서, 도 6에 도시된 바와 같이, 반도체 다이(118)는 컨포멀 마스킹 층(112)에 형성된 패턴(117)에 정렬된다. 일부 실시형태에 있어서, 반도체 다이(118)는 반도체 다이(118)와 유전체 층(102) 사이에 배치된 접착제 층을 이용하여 상기 유전체 층(102)에 결합될 수 있다.
비록 도 6 내지 도 9는 반도체 다이(118)가 유전체 층(102)에 결합된 것으로서 설명하였지만, 능동 또는 수동 전자 소자와 같은 반도체 다이(118) 이외의 다른 전자 컴포넌트가 상기 유전체 층(102) 및/또는 상기 접지층(109)의 일부에 또한 부착되는 것도 예상된다. 또한, 비록 도 6 내지 도 9는 단일 다이와 관련하여 설명하였지만, 본 발명의 방법은 다이들의 어레이를 포함한 복수의 다이를 결합하는 것까지 연장될 수 있고, 이때 다이 어레이의 하나 이상의 다이가 전자 패키지의 각각의 마이크로 비아에 결합될 수 있다. 따라서, 비록 도시되어 있지 않지만, 다중 컴포넌트 모듈 또는 층이 형성되도록 복수의 이러한 전자 컴포넌트들이 유전체 층(102)에 부착되는 것도 예상된다. 더 나아가, 복수의 다이를 이용하는 실시형태에 있어서, 다이의 접촉 패드는 마이크로 비아와 반도체 다이 간의 전기 접속을 위한 미래의 마이크로 비아 배치 위치를 나타내는 패턴(117)에 정렬될 수 있다.
예컨대 용도 지정 집적회로(ASIC)와 같은 반도체 다이의 비용 및 복잡성이 증가함에 따라서 이러한 소자들의 패키징을 설계, 적격화(qualifying) 및 제조하는 비용의 대응하는 증가가 있는 것으로 예상된다. 유리하게도, 본 발명의 방법은 반도체 다이(118)를 유전체 층(102)에 결합하기 전에 형성되도록 상기 컨포멀 마스킹 층(112)에 패턴(117)을 제공할 수 있다. 따라서, 이 방법은 결함이 있거나 손상된 패턴(117) 및/또는 유전체 층(102)의 미리 패터닝된 배선 상호접속부의 테스트를 가능하게 한다. 일 실시형태에 있어서, 패턴(117)은 당업자에게 잘 알려져 있는 바와 같이 시각적 검사 또는 자동 검사 장비 및 프로브 장치를 이용한 자동화 방법을 이용하여 테스트될 수 있다. 일 예로서, 패턴(117)은 컨포멀 마스킹 층(112) 및 배선 층(136)(도 9 참조)을 검사함으로써 테스트될 수 있다. 일부 실시형태에 있어서, 결함있는 또는 손상된 마이크로 비아 패턴(117)이 식별되면, 식별된 결함있는 또는 손상된 패턴(117)의 마이크로 비아는 반도체 다이(118)와 같은 반도체 다이와 결합되는 것으로부터 면제될 수 있고, 이것에 의해 반도체 다이가 잘못된 마이크로 비아에 접속됨으로써 고가의 반도체 다이가 동작 불능으로 되는 것을 방지할 수 있다.
또한, 도 7의 개략적 표시도로 나타낸 바와 같이, 반도체 다이(118)를 유전체 층(102)의 제2 측면(110)에 결합한 후에, 유전체 층(102)의 선택된 부분(121)(도 6 참조)이 제거될 수 있다. 특히, 상기 선택된 부분(121)은 패턴(117)을 연장하고 마이크로 비아(122)(도 8 참조)를 형성하기 위해 제거될 수 있다. 일 실시형태에 있어서, 유전체 층(102)의 상기 부분(121)은 건식 에칭, 습식 에칭, 삭마, 용해, 드릴링, 레이저 삭마 또는 이들의 조합을 이용하여 제거될 수 있다. 또한, 유전체 층(102)의 상기 선택된 부분(121)과 함께 상기 유전체 층의 일 측면 또는 양 측면(108, 110) 상의 접착제 층이 제거될 수 있다는 점에 주목한다.
유전체 층(102)을 레이저 삭마(laser ablation)하는 경우에는, 패터닝 빔(도 7에는 도시 생략됨)을 사용하여, 컨포멀 마스킹 층(112)에 형성된 패턴(117)(도 5 참조)에 대응하는 상기 유전체 층(102)의 패턴을 형성하도록 상기 유전체 층(102) 및 접착제 층(도시 생략됨)의 결정된 부분을 제거할 수 있다. 또한, 레이저 삭마의 경우에, 유전체 층(102)의 상기 부분(121)들은 패터닝 빔을 이용하여 제거될 수 있다. 컨포멀 마스킹 층(112)은 마이크로 비아의 크기를 규정하도록 구성된다는 점에 주목한다. 특히, 마이크로 비아의 크기는 상기 컨포멀 마스킹 층(112)에 형성된 패턴(117)에 의해 규정될 수 있다. 일 실시형태에 있어서, 패터닝 빔은 레이저 빔을 포함할 수 있다. 예시적인 실시형태에 있어서, 패터닝 빔의 크기는 유전체 층(102)에 형성할 마이크로 비아의 크기와 같거나 그보다 더 클 수 있다. 패터닝 빔의 크기가 마이크로 비아(122)의 크기보다 더 큰 실시형태에 있어서, 컨포멀 마스킹 층(112)의 존재는 마이크로 비아(122)(도 8 참조)의 바람직한 크기에 대응하는 패터닝 빔 부분만이 유전체 층(102) 상에 입사되게 한다. 또한, 컨포멀 마스킹 층(112) 내의 패턴(117)에 대응하는 패턴(121)이 형성된 때, 반도체 다이(118)에서 또는 유전체 층(102)과 반도체 다이(118) 사이에 배치된 접착제 층에서(또는 접지층(109)에서) 레이저 삭마가 정지될 수 있다. 일 실시형태에 있어서, 컨포멀 마스킹 층의 물질의 층(113)의 두께는 층(113)이 바람직하지 않은 분열을 받지 않고 패터닝 빔의 에너지를 견디게끔 구성될 수 있다. 소정의 실시형태에 있어서, 마이크로 비아(122)는 칩 등의 전자 컴포넌트와 반도체 다이(118) 사이에 전기 접속을 제공하도록 구성된 블라인드 마이크로 비아일 수 있고, 이때 반도체 다이(118)와 칩은 전자 패키지(900)(도 9 참조)를 이용하여 결합된다. 본 발명의 방법은 전형적으로 레이저 패터닝을 이용하여 형성되는 비아보다 크기가 비교적 더 작은 마이크로 비아(122)와 같은 마이크로 비아를 형성할 수 있다는 점에 주목한다. 특히, 마이크로 비아(122)의 크기는 마이크로 비아(122)를 형성하기 위해 사용하는 패터닝 빔의 크기보다도 더 작을 수 있다. 유리하게도, 마이크로 비아(122)의 더 작은 크기는 컨포멀 마스킹 층(112)의 물질이 패터닝 빔의 적어도 일부를 차단하여 상기 컨포멀 마스킹 층(112)의 물질 아래에 배치된 유전체 층(102)의 일부의 제거를 방지하도록 구성되기 때문에 가능하다. 따라서, 마이크로 비아(122)의 크기는 컨포멀 마스킹 층(112)에 있는 패턴(117)의 크기에 의해 결정되고, 유전체 층(102)의 물질을 선택적으로 제거하기 위해 사용되는 패터닝 빔 또는 레이저 빔의 크기에 의해 결정되는 것이 아니다.
또한, 도 8의 개략적 표시도(800)로 나타낸 바와 같이, 컨포멀 마스킹 층(112)의 적어도 일부 상에, 그리고 적어도 마이크로 비아(122) 내에 컨포멀 도전성 층(130)이 배치될 수 있다. 컨포멀 도전성 층(130)은 컨포멀 방식으로 마이크로 비아(122)에 배치될 수 있다. 참조 번호 131은 적어도 마이크로 비아(122)에서 컨포멀 도전성 층(130)의 컨포멀 특징을 더 명확히 묘사하기 위해 전자 패키지(900)(도 9 참조)의 일부를 확대하여 보인 것이다. 컨포멀 도전성 층(130)을 가진 마이크로 비아(122)를 마이크로 비아(122)라고 부른다. 또한, 컨포멀 도전성 층(130)은 마이크로 비아(122)와 반도체 다이(118) 사이에 전기적 통신을 제공한다. 상기 컨포멀 도전성 층(130)은 전기적 및 열적 전도성 물질을 포함할 수 있고, 예시적인 실시형태에 따라서 구리, 은 또는 니켈과 같은 금속성 물질로 형성될 수 있다. 또한, 일 실시형태에 있어서, 컨포멀 도전성 층(130)은 단일 층 또는 층들의 조합을 포함할 수 있다. 더욱이, 컨포멀 도전성 층(130)을 형성하기 위해 합성 물질을 사용하는 것도 또한 예상된다. 일부 실시형태에 있어서, 금속 함유 에폭시 또는 금속 충전 페인트를 컨포멀 도전성 층(130)으로서 사용할 수 있다. 일부 다른 실시형태에 있어서, 컨포멀 도전성 층(130)은 스퍼터링, 전기도금, 무전해 도금, 또는 이들의 조합을 이용하여 퇴적될 수 있다.
선택적으로, 일부 실시형태에 있어서, 컨포멀 도전성 층(130)을 퇴적하기 전에, 추가의 전기 접속 층이 마이크로 비아(122)에 대응하는 반도체 다이(118)의 일부 상에 퇴적될 수 있다. 컨포멀 도전성 층(130)을 위한 물질의 비제한적인 예로는 티타늄, 티타늄-텅스텐, 크로뮴 또는 이들의 조합이 있다. 또한, 동일한 또는 다른 실시형태에 있어서, 컨포멀 도전성 층(130) 외에 추가의 층이 필요에 따라 퇴적될 수 있다.
도 9는 전자 패키지(900)의 개략적 표시도이다. 도 9에 도시된 바와 같이, 선택된 부분, 예를 들면, 컨포멀 도전성 층(130)의 위치(134)에서의 부분이 컨포멀 마스킹 층(112)의 적어도 일부 상에 배선 층(136)을 형성하기 위해 제거될 수 있다. 또한, 인접하게 배치된 컨포멀 마스킹 층(112)의 대응하는 부분들이 배선을 위한 트레이스를 격리시키기 위해 또한 제거될 수 있다. 이렇게 형성된 배선 층(136)은 마이크로 비아(122)를 전자 패키지(900)의 다른 컴포넌트 또는 반도체 다이(118) 및/또는 칩(도 9에는 도시 생략됨)에 접속하는 트레이스를 포함할 수 있다. 컨포멀 마스킹 층(112)과 배선 층(136)은 함께 칩 및/또는 전자 패키지(900)의 컴포넌트들 간에 전기 접속을 제공한다. 배선 층(136)은 마이크로 비아(122)와 컨포멀 마스킹 층(112) 사이에서 전기 접속을 제공한다는 점에 주목한다. 컨포멀 마스킹 층(112)과 배선 층(136)은 함께 전자 패키지(900)용의 배선 상호접속부(138)를 형성한다. 또한, 배선 층(136)은 티타늄, 구리, 니켈, 금, 크롬, 알루미늄, 티나늄-텅스텐, 또는 이들의 조합 중 하나 이상으로 형성될 수 있다.
또한, 전자 패키지(900)의 하나 이상의 층의 적어도 일부를 제거하는 단계를 수반하는 임의의 단계 후에 하나 이상의 세정 단계가 도입될 수 있다. 예로서, 세정 단계는 도 3에 도시된 단계 후에 수행될 수 있고, 이때 컨포멀 마스킹 층(112)(도 6-9 참조)의 물질의 층(113) 부분이 제거된다. 유사하게, 적어도 도 4, 5, 7 및 9에 도시된 단계들이 수행된 후에 세정 단계 또는 에칭 단계가 수행될 수 있다. 이러한 세정 단계는 전자 패키지(900)를 형성하기 위해 구성된 층들의 스택으로부터 임의의 과잉 물질을 제거하기 위해 수행될 수 있다. 추가의 세정 단계가 또한 수행될 수 있다는 점에 주목한다. 예로서, 세정 단계는 컨포멀 도전성 층(130)을 퇴적하기 전에 마이크로 비아(122) 내측에 또는 마이크로 비아(122) 외측에 또는 양측에 배치된 컨포멀 마스킹 층(112)의 표면의 적어도 일부를 세정하기 위해 수행될 수 있다. 일부 실시형태에 있어서, 컨포멀 마스킹 층(112)을 세정하는 선택적 단계는 컨포멀 도전성 층(130)을 배치하기 전에 사용될 수 있다. 일 예로서, 세정 단계는 컨포멀 마스킹 층(112)의 표면으로부터 제거할 산화물, 금속, 유전체, 접착제와 같은 임의의 바람직하지 않은 물질을 제거하기 위해 사용될 수 있고, 이것에 의해 컨포멀 마스킹 층(112)과 컨포멀 도전성 층(130) 간의 접착을 강화할 수 있다.
소정의 실시형태에 있어서, 전자 패키지(900)(도 9 참조)는 와이어 본딩, 볼 그리드 어레이, 플립칩 조립, 또는 임의의 다른 공지된 결합 기술, 또는 이들의 조합을 이용하여 전자 기판, 예를 들면, 인쇄 회로기판(PCB) 상에 탑재될 수 있다. 예로서, 전자 패키지(900)에서 비교적 큰 접촉 패드 크기 및 더 낮은 입력/출력(I/O) 밀도를 가진 저가의 단순한 본딩을 위해 와이어 본딩을 사용할 수 있다. 또한, 전자 패키지(900) 상의 전자 패드는 와이어 본드를 형성하기 위해 도전성 와이어를 이용하여 전자 기판 상의 대응하는 전기 트레이스 또는 전자 패드에 결합될 수 있다.
다른 예로서, 반도체 다이(118) 또는 전자 패키지(900)에서 저가의 비교적 높은 I/O 밀도를 위해, 플립칩 기술을 이용하여 전자 패키지(900)를 전자 기판에 전기적으로 결합할 수 있다. 또한, 일부 실시형태에 있어서, 금속 범프, 스터드 또는 금속 볼(집합적으로 여기에서 "범프형" 상호접속부라고 부른다)이 예를 들면 2차원(2D) 어레이 패턴으로 전자 패키지(900)의 활성 표면에 직접 적용될 수 있다. 대안적으로, 일 실시형태에 있어서, 도전성 접착제를 이용하여 전자 패키지(900)를 전자 회로에 결합할 수 있다.
이제, 도 10을 참조하면, 본 발명의 전자 패키지의 일부(1000)의 상면도가 도시되어 있다. 이 부분(1000)은 컨포멀 마스킹 층(1001) 및 본 발명에 따라 컨포멀 마스킹 층(1001)에 규정된 마이크로 비아(1002)를 포함한다. 마이크로 비아(1002)는 도 1 내지 도 9를 참조하여 설명한 방법을 이용하여 형성될 수 있다. 또한, 참조 번호 1004는 종래의 방법을 이용하여 형성된 종래의 마이크로 비아를 나타낸다. 도시된 바와 같이, 마이크로 비아(1002)는 서로로부터 더 큰 간격으로 이격되고 더 큰 종래의 비아(1004)에 비하여 더 작고 조밀하게 패킹된다. 따라서, 본 발명의 마이크로 비아(1002)는 접촉 패드의 밀도가 더 높은 더 작은 크기의 다이에 결합되도록 구성된다.
도 11은 본 발명의 전자 패키지의 일부(1100)의 상면도이다. 도시된 실시형태에 있어서, 상기 부분(1100)은 마이크로 비아(1104)의 어레이(1102)를 나타내고 있다. 또한, 어레이(1102)의 마이크로 비아(1104)의 일부는 전자 패키지(1100)의 배선 층(1108)에 있는 전기 트레이스(1106)를 이용하여 전자 패키지 안 또는 밖의 다른 전자 컴포넌트에 전기적으로 결합될 수 있다. 예로서, 마이크로 비아(1104)는 전기 트레이스(1106)를 이용하여 반도체 다이 등의 외부 전기 소자에 전기적으로 결합될 수 있다. 또한, 일부 다른 마이크로 비아(1104)가 배선 상호접속부(1112)를 이용하여 전자 패키지의 유전체 층 위의 다른 비아(1110), 접촉 패드 또는 다른 배선 층에 결합될 수 있다. 또한, 전기 트레이스(1112)는 서로에 대한 또는 하부의 접지면 층(도시 생략됨)에 대한 외부 소자들 간의 전기적 상호접속부로서 사용될 수 있다. 이러한 전기 트레이스(1106 및/또는 1112)는 도 1 내지 도 9를 참조하여 설명한 바와 같이 컨포멀 도전성 층(130) 및 컨포멀 마스킹 층(112)의 일부를 선택적으로 제거함으로써 배선 층(1108)에 형성될 수 있다.
일부 실시형태에 있어서, 본 발명의 전자 패키지는 하나 이상의 전기 컴포넌트와 기판 레벨 회로 컴포넌트, 비제한적인 예를 들자면, 인쇄 회로기판 상의 땜납 패드, 접촉 패드, 소켓 또는 당업자에게 잘 알려져 있는 것 사이에서 전기 인터페이스를 제공할 목적으로 소용된다. 비제한적인 예로서, 하나 이상의 전기 컴포넌트는 역시 "다이"라고 부르는 하나 이상의 반도체 칩 다이를 포함할 수 있다. 또한, 기판 레벨 회로 컴포넌트는 인쇄 회로기판 상의 패드 또는 소켓을 포함할 수 있다. 더욱이, 전자 컴포넌트는 반도체 다이에 대한 제1의 복수의 전기 접속 및 기판 레벨 회로 컴포넌트에 대한 접속용으로 적응된 제2의 복수의 전기 접속 둘 다를 제공하도록 구성된다.
소정의 실시형태에 있어서, 본 발명의 전자 패키지는 복수의 레벨을 가질 수 있다. 일 예로서, 복수의 레벨은 하나 이상의 컨포멀 마스킹 층 및/또는 하나 이상의 배선 층 및 유전체 층을 포함할 수 있다. 복수 레벨의 층들은 전자 패키지의 반도체 다이 및/또는 접촉 패드 또는 전기 트레이스로/로부터 신호들을 선택적으로 지향시키기 위해 사용될 수 있다.
도 12의 개략적 표시도를 참조하면, 전자 패키지(1200)의 일부가 반도체 다이 패드(1207)를 이용하여 반도체 다이(1202)에 작용적으로 결합된다. 전자 패키지(1200)는 마이크로 비아(1204)를 포함한다. 또한, 마이크로 비아(1204)는 벽(1211)에 의해 규정된 웰(well) 형상 구조물(1212)을 포함한다. 더욱이, 마이크로 비아(1204)의 벽(1211)은 접착제 층(1206), 유전체 층(1208), 및 참조 번호 1210으로 결합된 형태로 표시된 컨포멀 마스킹 층과 배선 상호접속부의 조합을 관통하여 연장한다. 마이크로 비아(1210)의 벽(1211) 상의 컨포멀 층은 반도체 다이(1202)에 작용적으로 결합될 수 있다. 상기 벽(1211) 상의 컨포멀 층은 벽(1211)들 사이에 있는 전체 체적 내에 배치될 수 있다. 대안적으로, 상기 컨포멀 층은 벽(1211)과 반도체 다이(1202) 사이에 규정된 체적의 일부에만 배치될 수 있다.
또한, 고밀도 전자 패키지의 제조 방법을 단일 다이와 관련하여 도시하고 설명하였다는 점에 주목한다. 그러나, 이 방법은 복수의 다이를 구비한 전자 패키지를 제조하기 위해 또한 사용할 수 있다. 일 실시형태에 있어서, 복수의 다이는 어레이 구성으로 배열될 수 있다. 또한, 복수의 다이는 집어놓기(pick and place) 로보틱 장치 및 하나 이상의 기준 참조점을 이용하여 마이크로 비아의 위치들과 관련하여 정렬될 수 있다. 더 나아가, 일부 실시형태에 있어서, 이 방법은 처리 프레임 당 복수의 전자 패키지를 제조하기 위해 또한 사용될 수 있다. 이러한 실시형태에 있어서, 각각의 전자 패키지는 하나 이상의 반도체 다이를 가질 수 있다.
도 13은 복수의 반도체 다이(1302)가 유전체 층(1304)에 결합된 예시적인 전자 패키지(1300)를 보인 도이다. 또한, 전자 패키지(1300)는 컨포멀 마스킹 층(1306)과 배선 층(1308)을 포함한다. 또한 컨포멀 마스킹 층(1306)과 배선 층(1308)은 함께 전자 패키지(1300)에 대한 배선 상호접속부(1314)를 형성한다. 더욱이, 복수의 마이크로 비아(1310)가 상기 컨포멀 마스킹 층(1306)과 배선 층(1308)의 적어도 일부에 배치된다. 배선 층(1308)의 일부는 마이크로 비아(1310)와 복수의 반도체 다이(1302) 사이에 전기 접속을 제공하기 위해 복수의 마이크로 비아(1310)에서 도전성 층을 형성한다. 또한, 복수의 반도체 다이(1302)는 각각의 반도체 다이(1302) 상의 접촉 패드와 같은 전기 접속이 복수의 마이크로 비아(1310) 중 대응하는 마이크로 비아(1310)와 정렬되도록 유전체 층(1304) 상에 배열될 수 있다. 더욱이, 비록 도시되지는 않았지만, 복수의 마이크로 비아(1310) 중 일부 마이크로 비아(1310)는 반도체 다이(1302) 또는 임의의 다른 전기 소자에 결합되는 것으로부터 면제될 수 있다. 예로서, 검사시에 어떤 마이크로 비아(1310)가 결함이 있다고 결정되면, 그 결함있는 마이크로 비아(1310)는 반도체 다이(1302)에 결합되지 않을 수 있다. 또한, 도시된 실시형태에 있어서, 전자 패키지(1300)는 공통 처리 프레임(도시 생략됨) 상에서 형성될 수 있다. 그러나, 일부 다른 실시형태에 있어서, 전자 패키지(1300)는 복수의 이러한 처리 프레임을 포함할 수 있다. 또한, 이러한 실시형태에 있어서, 복수의 처리 프레임은 각각 하나 이상의 반도체 다이를 포함할 수 있다. 전자 패키지(900), 전자 패키지(1300) 등과 같은 복수의 전자 패키지를 포함한 적층형 구조물 및 그 구조물을 제조하는 방법은 본 발명의 범위 내에서 예상된다는 점에 주목한다.
유리하게도, 본 발명의 전자 패키지는 공간적 한계, 감소된 피치 및 증가된 배선 밀도를 제공하면서 적어도 하나 이상의 전기 컴포넌트들 사이에 배선을 제공하도록 구성된다. 예로서, 약 5 미크론 내지 약 50 미크론 범위 내의 평균 직경 및 약 10 미크론 내지 약 100 미크론 범위 내의 피치를 가진 마이크로 비아를 가짐으로써 더 높은 배선 밀도를 요구하는 더 작은 회로 기판을 작용적으로 결합할 수 있다.
발명의 일부 특징들만을 여기에서 도시하고 설명하였지만, 당업자라면 많은 수정예 및 변형예를 생각할 수 있을 것이다. 그러므로, 첨부된 특허 청구범위는 발명의 진정한 정신 내에 있는 그러한 모든 수정 및 변형예를 포괄하는 것으로 의도된다는 점을 이해하여야 한다.

Claims (15)

  1. 전자 패키지에 있어서,
    유전체 층;
    상기 유전체 층의 적어도 일부에 배치된 컨포멀(conformal) 마스킹 층으로서, 상기 컨포멀 마스킹 층은 전도성 물질을 포함하는 것인, 상기 컨포멀 마스킹 층;
    상기 컨포멀 마스킹 층의 적어도 일부에 배치된 배선(routing) 층으로서, 상기 배선 층은 복수의 전기 트레이스들을 포함하는 것인, 상기 배선 층;
    상기 컨포멀 마스킹 층, 상기 유전체 층 및 상기 배선 층에 적어도 부분적으로 배치된 마이크로 비아로서, 상기 배선 층의 적어도 일부는 상기 마이크로 비아의 적어도 일부에 컨포멀 도전성 층을 형성하고, 상기 컨포멀 마스킹 층은 상기 마이크로 비아의 크기를 규정하도록 구성된 것인, 상기 마이크로 비아;
    상기 마이크로 비아에 결합된 반도체 다이로서, 상기 컨포멀 마스킹 층의 적어도 일부는 상기 마이크로 비아와 상기 반도체 다이의 접촉 패드 사이에 배치되고, 상기 배선 층은 상기 마이크로 비아와 상기 컨포멀 마스킹 층 사이에 전기적 연결을 제공하고, 상기 컨포멀 마스킹 층과 상기 배선 층은 함께 상기 전자 패키지를 위한 배선 상호접속부(interconnect)를 형성하는 것인, 상기 반도체 다이; 및
    상기 배선 층의 복수의 전기 트레이스들 중에서 하나 이상을 사용하여 상기 마이크로 비아에 전기적으로 연결되는 다른 비아들
    을 포함하는, 전자 패키지.
  2. 제1항에 있어서, 상기 컨포멀 마스킹 층은 상기 전자 패키지 내에서 전자 회로 또는 열 경로(thermal pathway)의 일부를 형성하도록 구성되는 것인, 전자 패키지.
  3. 제1항에 있어서, 상기 컨포멀 도전성 층은 상기 마이크로 비아 내에 컨포멀 방식으로 배치되는 것인, 전자 패키지.
  4. 제1항에 있어서, 상기 배선 층은 상기 컨포멀 마스킹 층에 퇴적되도록 구성된 것인, 전자 패키지.
  5. 삭제
  6. 전자 시스템에 있어서,
    전자 패키지를 포함하고, 상기 전자 패키지는,
    유전체 층;
    상기 유전체 층의 적어도 일부에 배치된 컨포멀 마스킹 층으로서, 상기 컨포멀 마스킹 층은 전도성 물질을 포함하는 것인, 상기 컨포멀 마스킹 층;
    상기 컨포멀 마스킹 층의 적어도 일부에 배치된 배선 층으로서, 상기 배선 층은 복수의 전기 트레이스들을 포함하는 것인, 상기 배선 층; 및
    상기 컨포멀 마스킹 층, 상기 유전체 층 및 상기 배선 층에 적어도 부분적으로 배치된 복수의 마이크로 비아들로서, 상기 배선 층의 적어도 일부는 상기 복수의 마이크로 비아들 중 적어도 일부의 마이크로 비아들에 컨포멀 도전성 층을 형성하는 것인, 상기 복수의 마이크로 비아들;
    복수의 반도체 다이들로서, 상기 복수의 반도체 다이들 중 하나 이상의 반도체 다이들은 상기 복수의 마이크로 비아들 중 대응하는 마이크로 비아들에 연결되고, 상기 컨포멀 마스킹 층의 적어도 일부는 상기 복수의 마이크로 비아들의 마이크로 비아와 상기 복수의 반도체 다이들의 대응 반도체 다이의 접촉 패드 사이에 배치되고, 상기 배선 층은 상기 마이크로 비아들과 상기 컨포멀 마스킹 층 사이에 전기적 연결을 제공하고, 상기 컨포멀 마스킹 층과 상기 배선 층은 함께 상기 전자 패키지를 위한 배선 상호접속부를 형성하는 것인, 상기 복수의 반도체 다이들; 및
    상기 배선 층의 복수의 전기 트레이스들 중에서 하나 이상을 사용하여 상기 복수의 마이크로 비아들 중 하나 이상에 전기적으로 연결되는 다른 비아들
    을 포함하는 것인, 전자 시스템.
  7. 제6항에 있어서, 상기 복수의 마이크로 비아들은 블라인드(blind) 마이크로 비아들을 포함하고, 하나 이상의 블라인드 마이크로 비아들의 바닥 단부(bottom end)는, 상기 컨포멀 마스킹 층의 일부가 상기 복수의 반도체 다이들의 반도체 다이의 접촉 패드와 전기적으로 연결되도록, 상기 컨포멀 마스킹 층의 일부를 포함하는 것인, 전자 시스템.
  8. 제6항에 있어서, 상기 복수의 마이크로 비아들 중 하나 이상의 마이크로 비아는 상기 배선 상호접속부를 사용하여 접촉 패드들 또는 다른 배선 층들, 또는 접촉 패드들과 다른 배선 층들 모두에 전기적으로 연결되는 것인, 전자 시스템.
  9. 전자 패키지를 제조하는 방법에 있어서,
    처리 프레임 상에 배치되고 제1 측면과 제2 측면을 포함한 유전체 층을 제공하는 단계;
    상기 유전체 층의 상기 제2 측면 상에 배치되고 하나 이상의 마이크로 비아들에 대응하는 하나 이상의 패턴들을 포함한 컨포멀 마스킹 층을 제공하는 단계;
    반도체 다이가 상기 하나 이상의 패턴들과 정렬되도록 상기 유전체 층의 상기 제1 측면의 일부에 상기 반도체 다이를 결합하는 단계;
    상기 유전체 층의 일부를 선택적으로 제거하는 단계; 및
    상기 하나 이상의 마이크로 비아들을 형성하기 위해 상기 하나 이상의 마이크로 비아들에 대응하는 상기 하나 이상의 패턴들의 적어도 일부에 컨포멀 도전성 층을 배치하는 단계
    를 포함하고,
    상기 컨포멀 마스킹 층은 상기 하나 이상의 마이크로 비아들의 크기를 규정하도록 구성된 것인, 전자 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 컨포멀 마스킹 층을 제공하는 단계는,
    상기 유전체 층의 제2 측면의 적어도 일부에 상기 컨포멀 마스킹 층의 물질의 층을 배치하는 단계; 및
    상기 컨포멀 마스킹 층을 형성하도록 상기 컨포멀 마스킹 층의 물질의 층을 패터닝하는 단계
    를 포함한 것인, 전자 패키지 제조 방법.
  11. 제10항에 있어서,
    상기 컨포멀 마스킹 층의 물질의 층의 적어도 일부 상에 패터닝된 레지스트 층을 배치하는 단계;
    상기 하나 이상의 마이크로 비아들의 하나 이상의 패턴들에 대응하는 상기 컨포멀 마스킹 층의 물질의 층의 노출된 부분을 제거하는 단계
    를 더 포함한, 전자 패키지 제조 방법.
  12. 제9항에 있어서, 상기 유전체 층의 일부를 선택적으로 제거하는 단계는 상기 유전체 층의 일부를 레이저 드릴링하는 단계를 포함한 것인, 전자 패키지 제조 방법.
  13. 제11항에 있어서, 레지스트 층을 제거하는 단계를 더 포함한, 전자 패키지 제조 방법.
  14. 제9항에 있어서, 상기 하나 이상의 마이크로 비아들에 대응하는 상기 하나 이상의 패턴들의 적어도 일부에 컨포멀 도전성 층을 배치하는 단계는 상기 컨포멀 마스킹 층 상에 상기 컨포멀 도전성 층을 전기도금하는 단계를 포함한 것인, 전자 패키지 제조 방법.
  15. 제9항에 있어서, 배선 층을 형성하도록 상기 컨포멀 도전성 층을 패터닝하는 단계와, 배선 상호접속부를 형성하도록 상기 컨포멀 마스킹 층 및 상기 배선 층의 일부를 선택적으로 제거하는 단계를 더 포함한, 전자 패키지 제조 방법.
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