JP5986178B2 - 超小型電子ユニット - Google Patents

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モハメッド，イリヤス
サヴァリア，ピーユーシュ
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テッセラ，インコーポレイテッド
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Description

本発明は、超小型電子デバイスのパッケージング、特に半導体デバイスのパッケージングに関する。本発明はまた、ウェハレベルで製造された積層超小型電子パッケージを含む積層超小型電子パッケージと、こうしたパッケージを製造する方法とに関する。
［関連出願の相互参照］
本出願は、２０１０年７月２３日に出願された米国特許出願第１２／８４２，５８７号の利益を主張し、その特許出願の開示は引用することにより本明細書の一部をなすものとする。
超小型電子素子は、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素のような半導体材料の薄いスラブを一般的に備えている。半導体チップは、一般的に、個々の予めパッケージされたユニットとして提供される。半導体チップの第１の片面（例えば表面）には能動回路が作製される。能動回路との電気的接続を容易にするために、チップは同じ面上にボンドパッドを設けられる。ボンドパッドは通常、ダイのエッジの周囲に、又は多くのメモリデバイスの場合にはダイの中央に、規則的なアレイとして配置される。ボンドパッドは一般的に、約０．５μｍ厚の銅又はアルミニウムのような導電性金属から形成される。ボンドパッドは、単一層又は複数層の金属を含むことができる。ボンドパッドのサイズはデバイスタイプによって異なるが、通常は一辺が数十ミクロンから数百ミクロンである。
幾つかのユニット設計では、半導体チップは基板又はチップキャリアに実装され、それらの基板又はチップキャリアはさらにプリント回路基板のような回路パネル上に実装される。半導体チップは、通常、基板とともにパッケージ化されて、チップコンタクトに電気的に接続される端子を有する超小型電子パッケージを形成する。そして、パッケージを、テスト機器に接続して、パッケージ化されたデバイスが所望の性能基準に準拠しているか否かを判断することができる。テストされたパッケージを、より大型の回路、例えば、コンピュータ又は携帯電話等の電子製品の回路に接続することができる。
場所を節約するために、幾つかの従来の設計は、パッケージ内に積層された複数の超小型電子チップを有している。これにより、パッケージが基板上に占有する表面積を、積層体におけるチップの全表面積より小さくすることができる。しかしながら、従来の積層パッケージには、複雑性、コスト、厚さ及びテスト容易性に関する不都合がある。
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展によりさらに強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイス、及び高解像度ディスプレイ及び関連する画像処理チップと一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちの幾つかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするために低インピーダンスであるべきである。相互接続を形
成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるもののようなデータサーバにおける等、他の用途でも発生する。例えば、複雑なチップ間に多数の短い低インピーダンス相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。
上記進歩にも関らず、信頼性が高く、薄く、テストが容易であるとともに、製造が経済的である、改善された半導体デバイス並びにキャリアパッケージ及び積層パッケージが依然として必要とされている。本発明のこれらの属性は、後述する超小型電子パッケージの構造によって達成される。
本発明の一態様によれば、超小型電子ユニットが、キャリア構造体であって、表面と、該表面から離れている裏面と、該キャリア構造体の前記表面における開口部及び該表面の下方に位置する内面を有する凹部とを有する、キャリア構造体を含んでなる。前記キャリア構造体は、半導体材料又はガラスのうちの少なくとも一方を含むことができる。該超小型電子ユニットは、前記内面に隣接する底面と、該底面から離れている上面と、該上面における複数のコンタクトとを有する超小型電子素子も含んでなるものであってもよい。
前記超小型電子ユニットは、前記超小型電子素子の前記コンタクトに電気的に接続された端子も含んでなるものであってもよい。該端子は、前記キャリア構造体から電気的に絶縁することができる。前記超小型電子ユニットは、前記超小型電子素子の少なくとも前記上面に接触する誘電体領域も含んでなるものであってもよい。該誘電体領域は、前記キャリア構造体の前記表面と同一平面上に又はその上方に位置する平面を有することができる。前記端子は、外部素子と相互接続するために該誘電体領域の表面において露出させることができる。
特定の実施の形態では、前記端子は、前記キャリア構造体の前記表面において露出させることができる。一実施の形態では、前記端子は、前記キャリア構造体の上方に延在することができる。例示的な実施の形態では、前記超小型電子素子は、前記上面と前記底面との間に少なくとも１つの縁面を有し、前記平面の横方向における前記端子のうちの少なくとも１つの位置は、前記超小型電子素子の前記縁面と前記凹部の境界を画する前記キャリア構造体の面との間とすることができる。
一実施の形態では、前記端子は導電性ボンドパッドを含むことができる。例示的な実施の形態では、前記端子は拡張ボンドパッドを含むことができる。該拡張ボンドパッドは前記超小型電子素子の前記コンタクトと接触することができる。特定の実施の形態では、前記キャリア構造体は外側金属仕上げ層を含むことができ、それにより、前記キャリア構造体はヒートスプレッダとして機能するように構成される。一実施の形態では、誘電体材料が、前記キャリア構造体の前記表面全体を覆うことができる。
例示的な実施の形態では、前記キャリア構造体は半導体材料を含むことができ、前記誘電体領域は電気化学的に堆積したポリマとすることができる。特定の実施の形態では、前記キャリア構造体はガラスを含むことができ、スプレーコーティング又はスピンコーティングされたコンプライアント誘電体材料が前記凹部の前記内面を覆うことができる。一実施の形態では、前記超小型電子ユニットは、前記キャリア構造体の前記裏面から前記表面まで延在する複数の導電性ビアも含んでなるものであってもよい。
特定の実施の形態では、各ビアは、前記キャリア構造体の前記裏面における第１の幅と、反対側の端部における第２の幅とを有することができ、前記第２の幅は前記第１の幅とは異なる。一実施の形態では、前記端子は拡張ボンドパッドを含むことができ、各ボンドパッドは、それぞれのビアを前記超小型電子素子のそれぞれのコンタクトに電気的に接続することができる。例示的な実施の形態では、前記誘電体領域は、前記凹部の側壁と前記超小型電子素子との間に延在することができる。特定の実施の形態では、前記超小型電子ユニットは、前記誘電体領域の主面から前記キャリア構造体を通って前記裏面まで延在する複数の導電性ビアも含んでなるものであってもよい。特定の実施の形態では、各ビアは、前記キャリア構造体の前記裏面における第１の幅と、反対側の端部における第２の幅とを有することができ、前記第２の幅は前記第１の幅とは異なる。一実施の形態では、前記端子は拡張ボンドパッドを含むことができ、各ボンドパッドは、それぞれのビアを前記超小型電子素子のそれぞれのコンタクトに電気的に接続することができる。
一実施の形態では、超小型電子アセンブリが、少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備えることができ、前記第１の超小型電子ユニットは前記第２の超小型電子ユニットと積層されており、その中の前記それぞれの超小型電子素子の前記コンタクトは、前記第１の超小型電子ユニットの前記端子及び前記第２の超小型電子ユニットの前記端子を介して電気的に接続されている。例示的な実施の形態では、前記第１の超小型電子ユニットは、第１のキャリア構造体の前記裏面において露出している第１の端子を備えることができ、前記第２の超小型電子ユニットは、第２のキャリア構造体の前記表面において露出している第２の端子を備えることができ、前記第１の超小型電子素子は、前記第１の端子及び前記第２の端子を介して前記第２の超小型電子素子に電気的に接続することができる。特定の実施の形態では、前記第１のキャリア構造体は、その表面に沿った横方向において第１の幅を有する第１の凹部を備えることができ、前記第２のキャリア構造体は、その表面に沿った横方向において第２の幅を画定する第２の凹部を備えることができ、前記第２の幅は前記第１の幅と異なる。
例示的な実施の形態では、前記超小型電子素子は第１の超小型電子素子とすることができる。前記超小型電子ユニットは、前記凹部の前記内面に隣接する底面と、該底面から離れている上面と、該上面における複数のコンタクトとを有する第２の超小型電子素子も含んでなるものであってもよい。一実施の形態では、前記凹部は第１の凹部とすることができ、前記超小型電子素子は第１の超小型電子素子とすることができ、前記キャリア構造体は、該キャリア構造体の前記表面における開口部及び該表面の下方に位置する内面を有する第２の凹部を有することができる。超小型電子素子は、前記第２の凹部の前記内面に隣接する底面と、該底面から離れている上面と、前記上面における複数のコンタクトとを有する第２の超小型電子素子も含んでなるものであってもよい。
本発明の一態様によれば、超小型電子ユニットが、キャリア構造体であって、表面と、該表面から離れている裏面と、該キャリア構造体の前記表面における開口部及び該表面の下方に位置する内面を有する凹部とを有するキャリア構造体を含んでなる。前記キャリア構造体は、半導体材料又はガラスのうちの少なくとも一方を含むことができる。前記超小型電子ユニットは、前記内面に隣接する上面と、該上面から離れている底面と、前記上面における複数のコンタクトとを有する超小型電子素子も含んでなるものであってもよい。
超小型電子素子は、前記超小型電子素子の前記コンタクトに電気的に接続された端子も含んでなるものであってもよい。端子は、前記キャリア構造体から電気的に絶縁することができる。前記超小型電子素子は、前記超小型電子素子の少なくとも前記底面と接触する誘電体領域も含んでなるものであってもよい。該誘電体領域は、前記キャリア構造体の前記表面と同一平面上に又はその上方に位置する平面を画定することができる。
特定の実施の形態では、前記超小型電子素子は、前記上面と前記底面との間に少なくとも１つの縁面を有することができ、前記平面の横方向における前記端子のうちの少なくとも１つの位置は、前記超小型電子素子の前記縁面と前記凹部の境界を画する前記キャリア構造体の面との間とすることができる。一実施の形態では、前記超小型電子素子の前記底面は、前記キャリア構造体の前記表面と同一平面上とすることができる。例示的な実施の形態では、前記端子は、前記キャリア構造体の前記表面において露出させることができる。特定の実施の形態では、前記端子は、前記キャリア構造体の上方に延在することができる。
一実施の形態では、前記端子は導電性ボンドパッドを含むことができる。例示的な実施の形態では、前記端子は拡張ボンドパッドを含むことができる。該拡張ボンドパッドは、前記凹部内において前記超小型電子素子の前記コンタクトまで延在している導体と接触することができる。特定の実施の形態では、前記キャリア構造体は外側金属仕上げ層を含むことができ、それにより、前記キャリア構造体はヒートスプレッダとして機能するように構成される。一実施の形態では、誘電体材料が、前記キャリア構造体の前記表面全体を覆うことができる。
例示的な実施の形態では、前記キャリア構造体は半導体材料を含むことができ、前記誘電体領域は電気化学的に堆積したポリマとすることができる。特定の実施の形態では、前記キャリア構造体はガラスを含むことができ、スプレーコーティング又はスピンコーティングされたコンプライアント誘電体材料が前記凹部の前記内面を覆うことができる。一実施の形態では、前記超小型電子ユニットは、前記キャリア構造体の前記裏面から前記内面まで延在する複数の導電性ビアも含んでなるものであってもよい。
特定の実施の形態では、各ビアは、前記キャリア構造体の前記裏面における第１の幅と、反対側の端部における第２の幅とを有することができ、前記第２の幅は前記第１の幅とは異なる。一実施の形態では、前記端子は拡張ボンドパッドを含み、各ボンドパッドは、それぞれのビアを前記超小型電子素子のそれぞれのコンタクトに電気的に接続することができる。例示的な実施の形態では、前記超小型電子ユニットは、前記キャリア構造体の前記裏面から前記表面まで延在する複数の導電性ビアをも含んでなるものであってもよい。一実施の形態では、各ビアは、前記キャリア構造体の前記裏面における第１の幅と、反対側の端部における第２の幅とを有することができ、前記第２の幅は前記第１の幅とは異なる。特定の実施の形態では、前記端子は拡張ボンドパッドを含むことができ、各ボンドパッドは、それぞれのビアを前記超小型電子素子のそれぞれのコンタクトに電気的に接続することができる。
一実施の形態では、前記誘電体領域は、前記凹部の側壁と前記超小型電子素子との間に延在することができる。例示的な実施の形態では、前記超小型電子ユニットは、前記誘電体領域の主面から前記キャリア構造体を通って前記裏面まで延在する複数の導電性ビアをも含んでなるものであってもよい。一実施の形態では、各ビアは、前記キャリア構造体の前記裏面における第１の幅と、反対側の端部における第２の幅とを有することができ、前記第２の幅は前記第１の幅とは異なる。特定の実施の形態では、前記端子は拡張ボンドパッドを含むことができ、各ボンドパッドは、それぞれのビアを前記超小型電子素子のそれぞれのコンタクトに電気的に接続することができる。
例示的な実施の形態では、超小型電子アセンブリが、少なくとも第１の超小型電子ユニット及び第２の超小型電子ユニットを備えることができる。前記第１の超小型電子ユニットは前記第２の超小型電子ユニットと積層することができ、その中の前記それぞれの超小型電子素子の前記コンタクトは、前記第１の超小型電子ユニットの前記端子及び前記第２の超小型電子ユニットの前記端子を介して電気的に接続されている。特定の実施の形態で
は、前記第１の超小型電子ユニットは、第１のキャリア構造体の前記裏面において露出している第１の端子を備えることができ、前記第２の超小型電子ユニットは、第２のキャリア構造体の前記表面において露出している第２の端子を備えることができ、前記第１の超小型電子素子は、前記第１の端子及び前記第２の端子を介して前記第２の超小型電子素子に電気的に接続することができる。
一実施の形態では、前記第１のキャリア構造体は、その表面に沿った横方向において第１の幅を有する第１の凹部を備えることができ、前記第２のキャリア構造体は、その表面に沿った横方向において第２の幅を画定する第２の凹部を備えることができ、前記第２の幅は前記第１の幅と異なる。例示的な実施の形態では、前記超小型電子素子は第１の超小型電子素子とすることができる。前記超小型電子ユニットは、前記凹部の前記内面に隣接する上面と、該上面から離れている底面と、該上面における複数のコンタクトとを有する第２の超小型電子素子さらに含んでなるものであってもよい。
特定の実施の形態では、前記凹部は、前記キャリア構造体の前記表面における開口部及び該表面の下方に位置する内面を有する第１の凹部とすることができる。前記超小型ユニットは、前記第２の凹部の前記内面に隣接する上面と、該上面から離れている底面と、前記上面における複数のコンタクトとを有する第２の超小型電子素子も含んでなるものであってもよい。
本発明の一態様によれば、超小型電子ユニットが、キャリア構造体であって、表面と、該表面から離れている裏面と、前記表面から前記裏面まで内部を通って延在する開口部とを有する、キャリア構造体を含んでなる。前記キャリア構造体は、半導体材料又はガラスのうちの少なくとも一方を含むことができる。前記超小型電子ユニットは、前記開口部の横縁面に隣接する縁面と、前記底面から離れている上面と、該上面における複数のコンタクトとを有する超小型電子素子も含んでなるものであってもよい。
前記超小型電子ユニットは、前記超小型電子素子の前記縁面と接触している誘電体領域も含んでなるものであってもよい。前記超小型電子ユニットは、前記表面及び前記誘電体領域によって画定される平面において、又は前記裏面及び前記誘電体領域によって画定される平面において露出している端子も含んでなるものであってもよい。該端子は、前記超小型電子素子の前記コンタクトと電気的に接続することができる。前記超小型電子ユニットは、前記誘電体領域に沿って延在し、前記コンタクトを前記端子に電気的に接続するトレースも含んでなるものであってもよい。
例示的な実施の形態では、前記端子の第１のサブセットは、前記誘電体領域の表面側平面において露出することができ、前記端子の第２のサブセットは、外部素子と相互接続するために前記誘電体領域の裏面側平面において露出することができる。一実施の形態では、前記超小型電子ユニットは、前記表面から前記キャリア構造体を通って前記裏面まで延在する複数の導電性ビアも含んでなるものであってもよい。特定の実施の形態では、各ビアは、前記キャリア構造体の前記裏面における第１の幅と、反対側の端部における第２の幅とを有することができ、前記第２の幅は前記第１の幅とは異なる。例示的な実施の形態では、前記誘電体領域は、前記開口部の壁と前記超小型電子素子との間に延在することができる。
一実施の形態では、前記超小型電子ユニットは、前記誘電体領域の前記表面側平面から前記誘電体領域を通って前記裏面側平面まで延在する複数の導電性ビアも含んでなるものであってもよい。特定の実施の形態では、前記超小型電子ユニットは、前記表面側平面から前記誘電体領域を通って前記超小型電子素子の前記コンタクトまで延在する複数の導電性ビアも含んでなるものであってもよい。例示的な実施の形態では、前記超小型電子ユニ
ットは、前記裏面側平面から前記誘電体領域を通って前記超小型電子素子の前記コンタクトまで延在する複数の導電性ビアも含んでなるものであってもよい。
本発明の一態様によれば、超小型電子ユニットを製造する方法が、上面及び該上面から離れている底面と、前記上面における複数のコンタクトとを有する超小型電子素子を、表面及び該表面から離れている裏面を有するキャリア構造体の凹部内に配置するステップを含む。前記キャリア構造体は半導体材料又はガラスのうちの少なくとも一方を含むことができる。前記方法は、前記コンタクトを前記キャリア構造体の端子に電気的に相互接続するステップも含むことができる。前記超小型電子素子の前記上面又は前記裏面は前記凹部内の前記キャリア構造体の内面に隣接して配置することができる。
前記超小型電子ユニットを製造する方法は、前記凹部に誘電体領域を施すステップも含むことができる。該誘電体領域は前記超小型電子素子の少なくとも前記上面と接触することができる。前記方法は、前記誘電体領域を平坦化して、前記キャリア構造体の前記表面と同一平面上に又はその上方に位置する平面を画定する、平坦化するステップも含むことができる。
一実施の形態では、前記超小型電子ユニットを製造する方法は、フォトリソグラフィパターニングプロセスを用いて前記誘電体領域にトレースをめっきするステップも含むことができる。特定の実施の形態では、前記凹部に誘電体領域を施す前記ステップは、前記凹部の前記内面全体の上に層を施すステップを含むことができる。
特定の実施の形態では、前記超小型電子ユニットの積層アセンブリを製造する方法は、第２の超小型電子ユニットの上部に第１の超小型電子ユニットを積層するステップを含むことができる。前記方法は、前記第１の超小型電子ユニットを前記第２の超小型電子ユニットに導電性ボンド材を介して接合するステップも含むことができる。
前記誘電体領域を平坦化する前記ステップは、前記超小型電子素子の前記底面及び前記キャリア構造体の前記表面の一部を研削、研磨又はエッチングするステップを含むことができる。例示的な実施の形態では、前記超小型電子素子の前記底面は、前記凹部内の前記キャリア構造体の前記内面に隣接して配置することができる。前記方法は、前記超小型電子素子の前記底面が前記キャリア構造体の前記裏面において露出するまで、前記超小型電子素子の前記底面及び前記キャリア構造体の前記裏面の一部を研削するステップも含むことができる。例示的な実施の形態では、前記方法は、前記表面から前記キャリア構造体通って前記裏面まで延在する複数の導電性ビアを形成するステップも含むことができる。
一実施の形態では、前記複数の導電性ビアを形成する前記ステップは、前記表面から前記キャリア構造体を通って前記裏面の真下にある位置まで延在する複数のソケットを形成するステップを含むことができ、前記キャリア構造体の前記裏面の一部を研削する前記ステップは、前記複数のソケットが前記裏面において露出し、それにより前記複数の導電性ビアになるまで、前記裏面を研削するステップを含むことができる。特定の実施の形態では、前記方法は、前記誘電体領域の主面から前記キャリア構造体を通って前記裏面まで延在する複数の導電性ビアを形成するステップも含むことができる。
一実施の形態では、前記方法は、前記裏面から前記キャリア構造体を通って前記表面まで延在する複数の導電性ビアを形成するステップも含むことができる。特定の実施の形態では、前記複数の導電性ビアを形成する前記ステップは、前記裏面から前記キャリア構造体を通って前記表面の真下にある位置まで延在する複数のソケットを形成するステップを含むことができ、前記誘電体領域を平坦化する前記ステップは、前記複数のソケットが前記表面において露出し、それにより前記複数の導電性ビアになるまで、前記キャリア構造
体の前記表面を研削、研磨又はエッチングするステップを含むことができる。
特定の実施の形態では、前記凹部を形成する前記ステップと、前記複数の導電性ビアを形成する前記ステップと、前記端子を形成する前記ステップと、前記誘電体領域を施す前記ステップと、前記誘電体領域を平坦化する前記ステップとは、前記キャリア構造体がその縁において少なくとも１つの他のキャリア構造体に取り付けられたままである間に行うことができる。
一実施の形態では、超小型電子ユニットの積層アセンブリを製造する方法が、第２の超小型電子ユニットの上部に第１の超小型電子ユニットを積層するステップを含むことができる。前記方法は、前記第１の超小型電子ユニットを前記第２の超小型電子ユニットに接合するステップも含むことができる。前記複数の導電性ビアを形成する前記ステップと、前記第１の超小型電子ユニットを前記第２の超小型電子ユニットに接合する前記ステップとは、前記積層するステップの後に前記第１の超小型電子ユニット及び前記第２の超小型電子ユニットの両方を通って延在する孔をあけるステップと、該孔を導電性材料でめっきするステップとを含むことができる。
特定の実施の形態では、前記超小型電子ユニットを製造する方法は、前記凹部の前記内面から前記キャリア構造体を通って前記裏面に向けて延在する複数の導電性ビアを形成するステップも含むことができる。例示的な実施の形態では、前記凹部を形成する前記ステップと、前記複数の導電性ビアを形成する前記ステップと、前記端子を形成する前記ステップと、前記誘電体領域を施す前記ステップと、前記誘電体領域を平坦化する前記ステップとは、前記キャリア構造体がその縁において少なくとも１つの他のキャリア構造体に取り付けられたままである間に行うことができる。
例示的な実施の形態では、超小型電子ユニットの積層アセンブリを製造する方法が、第２の超小型電子ユニットの上部に第１の超小型電子ユニットを積層するステップを含むことができる。前記方法は、前記第１の超小型電子ユニットを前記第２の超小型電子ユニットに導電性ボンド材を介して接合するステップも含むことができる。
一実施の形態では、前記超小型電子ユニットを製造する方法は、前記超小型電子素子の前記コンタクトを前記凹部の前記内面に隣接して位置する導電性パッドに接合するステップも含むことができる。複数の導電性ビアを形成する前記ステップは、前記キャリア構造体の前記裏面から前記導電性パッドまで延在するビアを形成するステップを含むことができる。特定の実施の形態では、前記方法は、前記超小型電子素子を、前記凹部の前記内面をコーティングする誘電体層に接合するステップも含むことができる。複数の導電性ビアを形成する前記ステップは、前記キャリア構造体の前記裏面から前記超小型電子素子の前記コンタクトまで延在する孔を形成するステップを含むことができる。複数の導電性ビアを形成する前記ステップは、前記孔を電気めっきすることによって行うことができる。
本発明の更なる態様は、他の電子デバイスとともに、本発明の上述した態様による超小型電子構造体、本発明の上述した態様による複合チップ、又は両方を組み込んだシステムを提供する。例えば、本システムを、携帯型ハウジングであり得る単一ハウジング内に配置することができる。本発明のこの態様の好ましい実施の形態によるシステムを、同等の従来のシステムより小型とすることができる。
本発明の実施形態によるパッケージ化されたチップ及びチップキャリアアセンブリを示す断面図である。 本発明の実施形態によるパッケージ化されたチップ及びチップキャリアアセンブリを示す、図１Ａの断面図に対応する上から見た平面図である。 本発明の一実施形態による製造方法における一段階を示す断面図である。 本発明の実施形態による製造の一段階を示す断面図である。 本発明の実施形態による製造の一段階を示す、図３Ａの断面図に対応する上から見た平面図である。 本発明の一実施形態による製造の一段階を示す断面図である。 本発明の一実施形態による製造方法における一段階を示す断面図である。 本発明の一実施形態による製造方法における一段階を示す断面図である。 本発明の一実施形態による製造方法における一段階を示す断面図である。 本発明の代替実施形態による製造方法の一段階を示す断面図である。 本発明の代替実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法における一段階を示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態による複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。 別の実施形態による単一チップキャリアに実装された複数のパッケージ化されたチップを示す平面図である。 別の実施形態による単一チップキャリアに実装された複数のパッケージ化されたチップを示す平面図である。 本発明の一実施形態によるパッケージ化されたチップ及びチップキャリアアセンブリを示す断面図である。 本発明の代替実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態によるパッケージ化されたチップを示す断面図である。 別の実施形態による複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。 別の実施形態による複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。 別の実施形態による複数のパッケージ化されたチップを含む積層ウェハレベルアセンブリを示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態による製造方法の一段階を示す断面図である。 本発明の一実施形態によるシステムの概略図である。
本明細書に示し記載する実施形態では、超小型電子ユニットを平坦化することができる。平坦化された超小型電子ユニットを、有利には、積層アセンブリに組み込むことができ
る。サイズの異なる超小型電子ユニットの数を低減することにより、超小型電子ユニットの積層を容易にすることもできる。
図１Ａ及び図１Ｂは、本発明の実施形態によるパッケージ化されたチップ及びチップキャリアアセンブリを示す、断面図及び対応する上から見た平面図である。図１Ａ及び図１Ｂに示すように、超小型電子ユニット１０は、キャリア構造体３０に実装された超小型電子素子２０を備えている。
超小型電子素子２０は、例えばシリコンから作製される半導体基板を備えることができ、そこでは、１つの又は複数の半導体デバイス（例えば、トランジスタ、ダイオード等）が、上面２１に及び／又はその下方に位置する半導体基板の能動半導体領域に配置されている。上面２１と、表面から離れている底面２２との間の超小型電子素子２０の厚さは、通常２００μｍ未満であり、大幅に小さく、例えば１３０μｍ、７０μｍ又はさらに小さくすることができる。超小型電子素子２０は、他の導電性素子に電気的に接続するために、その上面２１に位置する複数の導電性コンタクト２３を備えている。
図１Ａ及び図１Ｂには特に示さないが、能動半導体領域にある半導体デバイスは、概して、導電性コンタクト２３に導電接続されている。したがって、半導体デバイスは、超小型電子素子２０の１つ又は複数の誘電体層内に組み込まれている配線を介して導電的にアクセス可能である。幾つかの実施形態では、超小型電子素子の表面にあるコンタクトパッドは、超小型電子素子の表面において直接露出していない場合がある。代りに、コンタクトパッドを、露出している端子まで延在しているトレースに電気的に接続することができる。
本開示における、導電性素子が誘電体素子の表面「において露出して」いるという記述は、導電性素子が、誘電体素子の表面に対して垂直な方向において、誘電体素子の外側から誘電体素子の表面に向かって移動している理論的な点に接触することができることを示す。したがって、誘電体素子の表面において露出している端子又は他の導電性素子は、こうした表面から突出することができるか、こうした表面と同一平面とすることができるか、又はこうした表面に対して凹状であり、誘電体における孔又は窪みを通して露出させることができる。
導電性素子を形成するために使用可能な本質的に任意の技法を使用して、本明細書に記載する導電性素子を形成することができるが、本願と同日に出願されたNon-Lithographic
Formation of Three-Dimensional Conductive Elementsと題する同時係属出願（代理人
整理番号第Tessera3.0-614号）においてより詳細に説明されているような非リソグラフィ技術を採用することができる。こうした非リソグラフィ技法は、例えば、表面をレーザにより、又はフライス加工若しくはサンドブラスト加工等の機械的プロセスにより、導電性素子が表面の他の部分とは異なるように形成されるべきである経路に沿って表面のそれらの部分を処理するように、選択的に処理することを含むことができる。例えば、レーザ又は機械的プロセスを使用して、特定の経路のみに沿って表面から犠牲層等の材料を焼灼又は除去し、それによりその経路に沿って延在する溝を形成することができる。そして、溝内に触媒等の材料を堆積させることができ、溝内に１つ又は複数の金属層を堆積させることができる。
キャリア構造体３０は、その表面３１からキャリア構造体を部分的に通って裏面３２に向かって延在する凹部４０を画定している。キャリア構造体３０を、半導体、例えばシリコンから作製することができる。一例では、キャリア構造体３０を、それが超小型電子素子２０のためのヒートスプレッダとして機能することができるのを可能にする、銅等の金属から作製することができる。例示的な実施形態では、キャリア構造体３０は、外側金属
仕上げ層を含むことができ、それにより、キャリア構造体はヒートスプレッダとして機能するように構成される。
凹部４０は、キャリア構造体３０の表面３１から最も遠く離れている凹部の底部に位置する内面４１を有している。凹部４０は、凹部の内面４１とキャリア構造体３０の表面３１との間に延在する横縁面４２（すなわち、凹部４０の側壁）を有している。凹部４０は、表面３１から裏面３２に向かって中間より先まで延在することができ、それにより、表面３１に対して垂直な方向における凹部４０の高さは、内面４１と裏面３２との間に延在しているキャリア構造体３０の残りの部分の高さより大きい。
凹部４０は、図１Ｂに示すように、例えば矩形溝を含む任意の上面図形状を有することができる。図１Ａ及び図１Ｂに示すように、凹部４０は、単一の超小型電子素子２０を組み込んでいる。他の実施形態では、凹部は、任意の数の超小型電子素子２０を組み込むことができる。図１１Ａに示す実施形態におけるような一例では、凹部は、複数の超小型電子素子を組み込むことができる。幾つかの例では、凹部４０は、特に、例えば円柱、立方体又は角柱を含む、任意の３次元形状を有することができる。
図１Ａに示すように、横縁面４２は、キャリア構造体３０の表面３１から、表面３１によって画定される水平面に対して垂直な角度で、キャリア構造体を通って延在している。他の実施形態では、横縁面４２は、表面３１に対して、例えば約６０度と約１００度との間の角度を含む任意の角度で、表面３１から延在することができる。横縁面４２は、一定の勾配を有することができるか、又は可変の勾配を有することができる。例えば、表面３１によって画定される水平面に対する横縁面４２の角度又は勾配は、横縁面が内面４１に向かって深く貫入するに従って減少することができる。図８Ａに、キャリア構造体の表面から非垂直角度で延在する横縁面を有する例示的な実施形態を示す。
キャリア構造体３０はまた、その表面３１からキャリア構造体を通って裏面３２まで延在する複数の孔５０と、各々がそれぞれの孔５０を通って延在している複数の導電性ビア６０とを画定している。図１Ａ及び図１Ｂに関して記載する実施形態では、６つの孔５０及びそれぞれの導電性ビア６０がある。他の例では、任意の数の孔及び導電性ビアがキャリア構造体を通って延在することができる。例えば、図１１Ａに示す実施形態では、１８個の孔がキャリア構造体を通って延在している。
孔５０を、キャリア構造体３０内に任意の幾何学的形状で配置することができる。例えば、孔５０を、単一の共通軸に沿って配置することができるか、又は、図１Ｂ及び図１１に示すように、２つの平行な列で配置することができる。他の例（図示せず）では、孔５０を、クラスタ、グリッド、リング又は他の任意の形状で配置することができる。
各孔５０は、キャリア構造体３０を通って延在する内面５１を有している。図１Ａに示すように、孔５０は、表面３１において幅Ｗ１を有し、裏面３２において、Ｗ１より大きい幅Ｗ２を有し、それにより、孔が、裏面から表面に向かう方向において先細りになっている。他の例では、例えば図８Ａに示すように、１つ又は複数の孔が一定の幅を有することができ、１つ又は複数の孔を、表面から裏面に向かう方向に先細りにすることができる。
各孔５０の内面５１は、一定の勾配又は可変の勾配を有することができる。例えば、キャリア構造体３０の表面３１によって画定された水平面に対する内面５１の角度又は勾配は、内面５１が表面３１からキャリア構造体の裏面３２に深く貫入するに従って大きさが減少する（正又は負の大きさが小さくなる（become less positive or less negative）
）ことができる。
各孔５０は、図１Ｂに示すように、例えば円形形状を含む任意の上面図形状を有することができる（図１Ｂでは、各孔５０は円錐台３次元形状を有している）。幾つかの実施形態では、各孔５０は、正方形、矩形、楕円形又は他の任意の上面図形状を有することができる。幾つかの例では、各孔５０は、特に、例えば円柱、立方体又は角柱を含む任意の３次元形状を有することができる。
各導電性ビア６０は、それぞれの孔５０内に延在し、キャリア構造体３０の表面３１と裏面３２との間の導電性ビアの高さに沿って延在する外面６１を画定している。各導電性ビア６０を、例えば銅又は金を含む、金属又は金属の導電性化合物から作製することができる。
各導電性ビア６０は、表面３１において表面導電性コンタクト６２に、裏面３２において裏面導電性コンタクト６３に電気的に接続されている。各表面導電性コンタクト６２及び裏面導電性コンタクト６３（又は本明細書に開示する他の導電性コンタクトのいずれか）は、超小型電子ユニット１０の外面（例えば、表面３１、裏面３２、誘電体領域７０の主面７１、又はそれぞれの面３１若しくは３２の上に重なる誘電体層７２若しくは７３）において露出する場合、外部素子に電気的に接続するための端子として使用されるのに適している。
図示するように、導電性ビア６０はまた、導電性コンタクト６２及び６３と位置合せされている（すなわち、導電性ビア６０並びに導電性コンタクト６２及び６３は共通の中心軸を共有している）。他の例では、導電性ビアは、表面導電性コンタクト及び裏面導電性コンタクトのいずれか又は両方とは異なる中心軸を有することができる。各導電性コンタクト６２及び６３を、例えば銅又は金を含む任意の導電性金属から作製することができる。図示するように、導電性コンタクト６２及び６３は、円形上面図形状を有している。他の例では、導電性コンタクト６２及び６３並びに本明細書に開示する導電性コンタクトのいずれかは、楕円形、三角形、正方形、矩形又は他の任意の形状を含む任意の上面図形状を有することができる。
各導電性ビア６０はまた、超小型電子素子２０の１つ又は複数の導電性コンタクト２３にも電気的に接続されている。図１Ａ及び図１Ｂに示すように、各導電性ビア６０は、それぞれの導電性コンタクト２３に、端子２４、キャリア構造体３０の表面３１に沿って延在している導電性トレース６４及び表面導電性コンタクト６２を介して電気的に接続されている。他の例では、各導電性ビア６０を、１つ又は複数の導電性コンタクト２３に他の任意の構成で電気的に接続することができる。
端子２４、導電性コンタクト６２及び導電性トレース６４のうちの１つ又は複数の組合せを、外部素子（図示せず）に接続するのに適している「拡張ボンドパッド」であるものとみなすこともできる。
図示するように、各導電性ビア６０は、外部素子（図示せず）に電気的に相互接続するために、裏面導電性コンタクト６３の底面において露出しているそれぞれの導電性ボンド材６５に電気的に接続されている。他の例では、導電性ボンド材６５を、他の任意の電気的相互接続素子（例えば導電性ナノ粒子）に置き換えることができるか、又は導電性ボンド材６５を省略することができる（例えば拡散接合が使用される場合）。
導電性ビア６０、導電性コンタクト６２及び６３、トレース６４並びに端子２４は、全て、誘電体領域又は誘電体層によって超小型電子素子２０から電気的に絶縁されている。例えば、トレース６４は、キャリア構造体３０から主面７１を有する誘電体領域７０によ
って絶縁されており、表面導電性コンタクト６２は、誘電体層７２によって表面３１から絶縁されており、裏面導電性コンタクト６３は、誘電体層７３により裏面３２から絶縁されている。各導電性ビア６０もまた、その内面５１に沿って延在している誘電体層（図示せず）により、孔５０から絶縁されている。
図１Ａに示すように、導電性ビア６０は、キャリア構造体３０を導電性ビア６０から電気的に絶縁する誘電体層の内側の孔５０内の体積の全てを充填することができる。言い換えれば、導電性ビア６０の外面６１は、それぞれの孔５０の内面５１の輪郭に沿う。
他の例では、導電性ビア６０は、孔５０を絶縁する誘電体層の内側の体積の全てを充填しない場合もある。一例では、導電性ビア６０の外面６１は、それぞれの孔５０の内面５１の輪郭に沿わない場合もある。こうした例では、誘電体領域が孔５０を充填することができ、誘電体領域を通して穴をあけることができ、その穴をめっきして導電性ビアを形成することができる。図８Ａは、孔の内面に沿わない外面を有する導電性ビアを有するこうした実施形態例を示す。
導電性ビア６０を、プロセス条件に応じて中実又は中空のいずれかで形成することができる。例えば、導電性ビア６０を、孔５０を絶縁する誘電体層のコンフォーマルめっきによって形成することができ、それにより、導電性ビアの中心を通って内部穴が延在している。この内部穴を、誘電体材料で充填することができるか、又は開放したままにすることができる。図８Ａは、内部穴を有する導電性ビアを含むこうした実施形態例を示す。
図示するように、各導電性ビア６０は、円錐台形状を有している。他の例では、導電性ビア６０は、例えば円柱形状（図８Ａに示すように）又は導電性ビアに沿って高さの異なる円柱形状及び円錐台形状の組合せを含む、任意の他の形状を有することができる。
誘電体領域７０は、超小型電子素子２０によって占有されていない凹部４０の部分を充填し、誘電体領域７０は、超小型電子素子２０に対して優れた誘電体絶縁を提供することができる。誘電体領域７０は、コンプライアント（compliant：適合的）にすることがで
き、その弾性係数及び厚さは、その係数及び厚さの積がコンプライアンシ（compliancy：適合性）を提供するように十分低くかつ厚い。特に、こうしたコンプライアント誘電体領域７０により、それに取り付けられている導電性素子が、導電性素子に外部荷重が加えられたときに、超小型電子素子２０及び／又はキャリア構造体３０に対して幾分か撓曲又は移動することができる。そのように、超小型電子ユニット１０の導電性素子と回路パネル（図示せず）等の外部素子の端子との結合は、超小型電子ユニット１０と回路パネルとの間の熱膨張係数（「ＣＴＥ」）の不整合による熱歪みに対してより優れた耐性を有することができる。
図示する実施形態では、誘電体領域７０の主面７１は、キャリア構造体３０の表面３１によって画定される平面の上方に延在している。他の例では、主面７１は、およそ、キャリア構造体３０の表面３１によって画定される平面と同じ平面にあるように延在することができる。
誘電体層７２及び７３は、無機誘電体材料若しくは有機誘電体材料又はそれらの両方を含むことができる。誘電体層７２及び７３は、電着コンフォーマルコーティング又は他の誘電体材料、例えば光画像形成可能（photoimageable）ポリマ材料、例えばはんだマスク材料を含むことができる。
各端子２４は、外部素子と相互接続するために、誘電体領域７０の主面７１において露出している。各端子２４を、凹部４０と位置合せすることができ、凹部４０によって画定
されるキャリア構造体３０の領域内に完全に又は部分的に配置することができる。図１Ａに示すように、端子２４は、凹部４０によって画定される領域内に完全に配置されている。他の例では、端子２４を、凹部４０によって画定される領域の外側に配置することができる（例えば図９Ａを参照）。図示するように、端子２４の上面２５によって画定される平面は、キャリア構造体３０の表面３１によって画定される平面に対して実質的に平行である。端子２４を外部素子に電気的に相互接続することに加えて又はその代りに、表面導電性コンタクト６２は、端子としての役割を果たすことができ、外部素子に電気的に相互接続することができる。
図示するように、端子２４の上面２５は、キャリア構造体３０の表面３１によって画定される平面の上方に位置している。他の実施形態では、端子２４の上面２５は、表面３１によって画定される平面に又はその下方に位置することができる（キャリア構造体の表面及び誘電体領域の主面によって画定される平面に比較した、端子の上面の様々な構造については図６Ａ〜図６Ｃを参照）。
図１Ｂに示すように、端子２４及び表面導電性コンタクト６２は、導電性ボンドパッドの形状を有している。他の実施形態では、端子２４及び導電性コンタクト６２を、例えば導電性ポストを含む他の任意のタイプの導電性コンタクトとすることができる。
ここで、図２〜図７を参照して、超小型電子ユニット１０（図１Ａ及び図１Ｂ）を製造する方法について説明する。図２を参照すると、キャリア構造体３０は、初期表面３１’を有している。製造のこの段階では、初期表面３１’は、その初期厚さＴ１によってキャリア構造体３０の裏面３２から均一に間隔を空けることができる。キャリア構造体３０の初期表面３１’の残りの部分を保存したい場合、マスク層３３を形成することができる。
図３Ａ及び図３Ｂを参照すると、マスク層３３を形成した後に、例えばキャリア構造体３０を選択的にエッチングすることにより凹部４０を形成することができる。例えば、光画像形成可能層、例えばフォトレジスト層を堆積させ、初期表面３１’の一部のみを覆うようにパターニングすることができ、その後、時限エッチングプロセスを行うことによって凹部４０を形成することができる。図３に示すように、凹部４０は、キャリア構造体３０の表面３１から裏面３２に向かって下方に延在する。
凹部４０は、平坦でありかつ裏面３２から通常は等距離である内面４１を有している。表面３１から内面４１に向かって下方に延在している凹部の横縁面４２は、図８Ａに示すように、傾斜することができ、すなわち、表面３１に対して垂直角度（直角）以外の角度で延在することができる。
本明細書に示し記載する実施形態では、キャリア構造体３０の開口部（例えば凹部４０）のうちの幾つか又は全てを、微細研磨粒子の噴流をキャリア構造体の表面に向けることによって形成することができる。微細研磨粒子は、表面において露出している材料を除去する。本明細書において用いられるとき、サンドブラスト加工は、研磨粒子が砂又は酸化ケイ素粒子、すなわち砂の主成分を含んでも含まなくてもこのプロセスを意味する。キャリア構造体に開口部のうちの幾つかを形成するためにサンドブラスト加工を使用することにより、超小型電子ユニットを製造する時間及びコストを低減することができる。
特に、ウェットエッチングプロセス、例えば等方性エッチングプロセス、及びテーパ刃を使用するのこ引きを使用して、傾斜した横縁面を有する凹部を形成することができる。特に、サンドブラスト加工、レーザダイシング、機械的フライス加工を使用して、傾斜した横縁面を有する凹部を形成することもできる。
代替的に、凹部の横縁面４２は、傾斜している代りに、表面３１から下方に、表面３１に対して実質的に直角に、垂直方向に又は実質的に垂直方向に延在することができる。特に、異方性エッチングプロセス、レーザダイシング、レーザドリル加工、機械的除去プロセス、例えばサンドブラスト加工、のこ引き、フライス加工、超音波加工を使用して、本質的に垂直な横縁面４２を有する凹部４０を形成することができる。
キャリア構造体３０に凹部４０を形成した後、キャリア構造体の表面３１の上に、かつ凹部の内面４１及び横縁面４２の上に、誘電体層７２を堆積して、キャリア構造体３０を、後に追加される超小型電子素子及び導電性素子から電気的に絶縁する。
様々な方法を使用して、誘電体層７２を形成することができる。一例では、流動性誘電体材料を、キャリア構造体３０の表面３１に、かつ凹部の内面４１及び横縁面４２上に施すことができ、その後、流動性材料は、「スピンコーディング」操作中に、より均一に分散され、次いで、加熱を含むことができる乾燥サイクルが続く。別の例では、誘電体材料の熱可塑性フィルムを、キャリア構造体３０の表面３１に施すことができ、その後、アセンブリは加熱されるか、又は真空環境で、すなわち周囲圧力未満の環境に配置されて加熱される。そして、これにより、フィルムは、凹部４０の横縁面４２及び内面４１上まで下方に流れる。別の例では、蒸着を用いて、誘電体層７２を形成することができる。
さらに別の例では、キャリア構造体３０を誘電体堆積浴に浸漬して、コンフォーマル誘電体コーティング又は誘電体層７２を形成することができる。本明細書において用いられるとき、「コンフォーマルコーティング」は、誘電体層７２が凹部４０の輪郭に沿う場合等、コーティングされている表面の輪郭に沿う特定の材料のコーティングである。例えば電気泳動堆積法又は電解堆積法を含む電気化学堆積法を使用して、コンフォーマル誘電体層７２を形成することができる。
一例では、電気泳動堆積法を用いてコンフォーマル誘電体コーティングを形成することができ、それにより、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性面及び半導性面のみに堆積する。堆積中、キャリア構造体３０は所望の電位で保持され、浴を異なる望ましい電位で保持するために、浴内に電極が浸漬される。そして、限定されないが表面３１、裏面３２、内面４１、及び横縁面４２に沿って、導電性又は半導性であるキャリア構造体３０の露出面に、電着したコンフォーマル誘電体層７２を形成するために十分な時間、アセンブリは、適切な条件下で浴内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と浴との間に十分に強力な電場が維持される限り発生する。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る厚さに達した後に堆積を停止するという点で自己限定的である。
電気泳動堆積は、アセンブリの導電性及び／又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電（非導電）特性のために、いかなる既存の誘電体層、例えば図１Ａに示す誘電体層７３等の上にも生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、導体の上に重なる誘電体材料の層の上に生じないということである。通常、電気泳動堆積は、約１０ミクロンを超え数１０ミクロンまでの厚さの誘電体層の上では発生しない。コンフォーマル誘電体層７２を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。以下の表１に、種々の電気泳動コーティング前駆体組成及び供給業者を列挙する。
Figure 0005986178
別の例では、誘電体層を電解で形成することができる。このプロセスは、電気泳動堆積法に類似しているが、堆積した層の厚さが、それが形成される導電性又は半導性面に近接していることによって制限されない。このように、電解堆積誘電体層を、要件に基づいて選択される厚さになるように形成することができ、処理時間は、達成される厚さの係数である。
ここで図３Ｃを参照すると、キャリア構造体３０（及びそれが形成する超小型電子ユニ
ット１０）を、ウェハレベルの処理によって、すなわち、複数のキャリア構造体３０に対して、それらがウェハの一部として又は半導体若しくは金属ウェハ全体として合わせて接合されたままである間に同時に行われる処理によって、同時に処理することができる。例えば図１Ａ及び図１Ｂに示す製造の段階に達した後、ウェハを、ダイシングレーン１２及び１４に沿って、個々のパッケージ化された超小型電子ユニットになるように切断することができる。
図３Ａに示すように、ウェハ８又はウェハ８の一部は複数のキャリア構造体３０を含み、各キャリア構造体３０は凹部４０を有している。ダイシングレーン１２は、個々のキャリア構造体３０の間の境界にあるダイシングレーンの位置を示す。ウェハ８のダイシングレーン１２は、それほど広い必要はない。超小型電子ユニットの凹部４０の位置は、ダイシングレーンから間隔を空けることができる。ダイシングレーン１２の代表的な幅は、およそ４０μｍ（ミクロン）である。
ウェハを個々のユニットに切断する種々の例示的なプロセスは、引用することにより本明細書の一部をなすものとする本願と同一の譲受人が所有する米国仮特許出願第６０／７６１，１７１号及び同第６０／７７５，０８６号に記載されており、それらのうちのいずれかを用いて、図１Ａ及び図１Ｂに示すような個々の超小型電子ユニット１０を形成するようにウェハを切断することができる。
ここで図４を参照すると、超小型電子素子２０が、キャリア構造体３０の凹部４０内に実装されており、超小型電子素子の底面２２が凹部の内面４１に隣接している。超小型電素子２０の上面２１は、凹部４０の内面４１から離れる方向に、上方に面している導電性コンタクト２３を有している。超小型電子素子２０を、接着剤、接着誘電体、又は他の任意の適切な実装機構を用いて、凹部４０内に実装することができる。
ここで図５を参照すると、凹部４０内部に誘電体領域７０が形成されている。誘電体領域７０は、無機材料、ポリマ材料又は両方を含むことができる。任意選択的に、誘電体領域７０を、その領域の露出した主面７１が、キャリア構造体３０の表面３１又は誘電体層７２の露出面と同一平面上であるか又は実質的に同一平面上であるように形成することができる。例えば、凹部４０に、例えば分配プロセス又はステンシル印刷プロセスによって自己平坦化誘電体材料を堆積させることができる。別の例では、誘電体領域７０を形成した後に、キャリア構造体３０の表面３１又は誘電体層７２の露出面に、研削プロセス、ラップ仕上げプロセス又は研磨プロセスを施すことにより、誘電体領域７０の主面７１を、表面３１又は誘電体層７２の露出した主面７１に対して平坦化することができる。特定の実施形態では、誘電体層７０はコンプライアントにすることができ、その弾性係数及び厚さは、その係数及び厚さの積がコンプライアンシを提供するように十分低くかつ厚い。
誘電体領域７０の主面７１を、他の方法によって平坦化することができる。一実施形態では、例えば、研削プロセスを用いることにより、主面７１をキャリア構造体３０の表面３１と平坦化することができる。研削プロセスは、誘電体材料及びシリコン材料の両方を除去することができる。主面７１及び表面３１を、ラップ仕上げ又は研磨によって平坦化することもできる。
特定の例では、化学機械研磨（「ＣＭＰ」）を用いて、誘電体領域７０の主面７１及び／又はキャリア構造体３０の表面３１を平坦化することができる。例示的なＣＭＰプロセスは、潤滑剤を用いて、研磨パッドにより主面７１及び／又は表面３１を研磨することを含むことができる。例示的なＣＭＰプロセスは、例えばマイクロシリカペーストを含む研磨スラリーを用いて、主面７１及び／又は表面３１を平坦化することを含むことができる。
そして、導電性コンタクト２３と誘電体領域７０の主面７１との間の誘電体領域７０を通って延在する穴７４が形成される。穴７４を、例えばレーザアブレーション、又は他の任意の適切な方法を介して形成することができる。図５に示すように、穴７４は円柱形状を有している。他の例では、穴は、円錐台形状（図８Ａを参照）、又は例えばキャリア構造体３０の表面３１からの距離が異なる円柱形状及び円錐台形状の組合せを含む他の形状を有することができる。
ここで図６Ａを参照すると、穴７４内に端子２４が形成されている。端子は、それぞれの導電性コンタクト２３に電気的に接続され、誘電体領域７０によって超小型電子素子２０から絶縁されている。端子２４を形成するために、例示的な方法は、無電解堆積を含む。このステップを、例えば、それぞれの穴７４の内面７５に対してブランケット堆積によって行うことができ、それにより、各端子２４の形状はそれぞれの内面７５の輪郭に沿う。図６Ａに示すように、端子２４は中実である。他の実施形態（図示せず）では、各端子は、誘電体材料で充填された内部空間を含むことができる。
例示的な実施形態では、端子２４を、導電性コンタクト２３（図９Ａ参照）から離れた位置に形成することができ、誘電体領域７０の主面７１上にトレースを堆積させて、導電性コンタクト２３を端子２４に電気的に接続することができる。
図６Ａに示すように、端子２４は、その上面２５が誘電体領域７０の主面７１と同一平面上であるように延在している。端子２４は、例えば、ワイヤボンド又ははんだボール等の導体塊を用いて、外部素子に電気的に接続するために適している。
図６Ｂに示す例のような一例では、端子２４’を、誘電体領域７０の主面７１において露出させることができるか、又はキャリア構造体３０の表面３１において露出させることができ、一方で、端子２４’の表面２５’は、誘電体領域７０の主面７１まで延在していない。端子２４’は、例えば、ワイヤボンド又ははんだボール等の導体塊を用いて、外部素子と電気的に接続するのに適している。
図６Ｃに示す例のような特定の例では、各端子２４’’の上面２５’’は、誘電体領域７０の主面７１から上方に延在するか、又はキャリア構造体３０の表面３１の上方に延在することができる。端子２４’’は、例えばワイヤボンド又ははんだボール等の導体塊を用いて、外部素子と電気的に接続するのに適している。
幾つかの実施形態では、図６Ａ、図６Ｂ及び図６Ｃにそれぞれ示す例示的な超小型電子ユニット１０、１０’又は１０’’は、導電性ビアの形成が不要である可能性がある。例えば、図１０に示すように、積層超小型電子アセンブリの底部位置にある超小型電子ユニットは、下に追加の超小型電子ユニットを実装する必要がない場合、導電性ビアを裏面まで延在させる必要がない可能性がある。図６Ａに示す超小型電子ユニット１０は、この超小型電子ユニット１０を、例えばワイヤボンド又ははんだボール等の導体塊を用いて、端子２４を介して別の超小型電子ユニットに電気的に接続することにより、図１０に示す積層アセンブリに組み込むことができる。
ここで図７を参照すると、キャリア構造体３０に、表面３１から裏面３２まで延在する孔５０を形成することができる。フォトレジスト層又は誘電体層等の光画像形成可能層が、キャリア構造体３０の表面３１及び／又は裏面３２に堆積し、マスク開口部を形成するようにパターニングされる。光画像形成可能層又は誘電体層のマスク開口部は、キャリア構造体３０の表面３１と裏面３２との間に延在する孔５０を形成するための所望の位置に位置している。
その後、マスク開口部の下にある半導体又は金属材料を除去するように、マスク開口部内に露出している表面３１及び／又は裏面３２の部分に対して、エッチングプロセスを施すことができる。その結果、キャリア構造体３０の表面３１と裏面３２との間に延在する孔５０が形成される。
エッチングプロセスを、選択的に半導体材料、例えばシリコンをエッチングするが、酸化物材料を保存するように行うことができる。誘電体を保存する選択的な方法で半導体材料をエッチングすることにより、キャリア構造体３０を横切って十分なプロセス窓を維持しながら、キャリア構造体３０の全ての位置において半導体材料の厚さを通してエッチングするように、必要に応じてオーバエッチングを行うことができる。選択的エッチングプロセスが使用される場合、誘電体層、例えば酸化物層（例えば誘電体層７３）は、孔５０を形成した後に適所に残る。別法として、サンドブラスト加工、レーザドリル加工又は機械的フライス加工を用いて孔５０を形成することができる。
そして、図１Ａに戻ると、孔５０内に導電性ビア６０が形成されている。各導電性ビア６０は、誘電体層又は領域（図示しないが、上述した誘電体層及び／又は領域を堆積させるために使用したものに類似する方法で堆積している）によって、それぞれの孔５０の内面５１から絶縁されている。
導電性ビア６０を形成するために、例示的な方法は、アセンブリの露出面上への主金属層のスパッタリング、めっき又は機械的堆積のうちの１つ又は複数により、金属層を堆積させることを含む。機械的堆積は、コーティングされる表面上に加熱された金属粒子の流れを高速で向けることを含むことができる。このステップを、ブランケット堆積により、孔５０の内面５１に対して行うことができる。一実施形態では、主金属層は、アルミニウムを含むか又は本質的にアルミニウムからなる。別の特定の実施形態では、主金属層は、銅を含むか又は本質的に銅からなる。さらに別の実施形態では、主金属層は、チタンを含むか又は本質的にチタンからなる。導電性ビア６０を形成するプロセスにおいて、１つ又は複数の他の例示的な金属を用いることができる。
特定の例では、複数の金属層を含む積層体を内面５１の上に形成することができる。例えば、こうした積層金属層としては、例えば、チタンの層及びそれに続くチタンの上に重なる銅の層（Ｔｉ−Ｃｕ）、ニッケルの層及びそれに続くニッケル層の上に重なる銅の層（Ｎｉ−Ｃｕ）、同様に設けられるニッケル−チタン−銅の積層体（Ｎｉ−Ｔｉ−Ｃｕ）、又はニッケル−バナジウムの積層体（Ｎｉ−Ｖ）を挙げることができる。
そして、端子２４を導電性ビア６０に電気的に接続するために、トレース６４並びに導電性コンタクト６２及び６３が形成される。幾つかの実施形態では、導電性コンタクト６２及び６３並びにトレース６４を、単一の無電解堆積ステップ中に、導電性ビア６０とともに形成することができる。他の実施形態では、導電性ビア６０並びに他の導電性素子６２、６３及び６４を、別個の無電解堆積ステップによって形成することができる。
一実施形態では、導電性コンタクト６２及び６３並びにトレース６４を備える主金属層は、アルミニウムを含むか又は本質的にアルミニウムからなる。別の特定の実施形態では、主金属層は、銅を含むか又は本質的に銅からなる。さらに別の実施形態では、主金属層はチタンを含む。導電性コンタクト６２及び６３並びにトレース６４を形成するプロセスにおいて、１つ又は複数の他の例示的な金属を用いることができる。
最後に、ウェハレベルのプロセスを用いて超小型電子ユニット１０が形成された場合、超小型電子ユニット１０を、のこ引き又は他のダイシング法によってダイシングレーンに
沿って互いから切断して、個々の超小型電子ユニット１０を形成することができる。
図８Ａは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット１１０は、上述しかつ図１Ａに示した超小型電子ユニット１０に類似しているが、超小型電子ユニット１１０は、凹部の横縁、端子、孔、及び孔を通って延在する導電性ビアの形状及び構造が異なっている。
キャリア構造体の表面から、表面に対して垂直な角度で延在する凹部の横縁面（図１Ａを参照）を有するのではなく、超小型電子ユニット１１０は、キャリア構造体１３０の表面１３１から非垂直角度で延在する横縁面１４２を有している。幾つかの例では、横縁面１４２の非垂直角度を、水平面から６０度と１００度との間とすることができる。
超小型電子ユニット１１０は、キャリア構造体１３０の表面１３１と裏面１３２との間に延在する孔１５０ａの内面１５１ａを有している。孔１５０ａは、表面１３１及び裏面１３２において幅Ｗ３を有し、それにより、孔は、表面から裏面に向かう方向において実質的に一定の幅を有している。こうした孔１５０ａを、反応性イオンエッチング又はサンドブランスト加工等のプロセスを用いて、表面１３１又は裏面１３２のいずれかから形成することができる。
超小型電子ユニット１１０はまた、キャリア構造体１３０の表面１３１と裏面１３２との間に延在する孔１５０ｂの内面１５１ｂを有している。孔１５０ｂは、表面１３１において幅Ｗ４を有し、裏面１３２においてＷ４より小さい幅Ｗ５を有し、それにより、孔は、表面から裏面に向かう方向に先細りになっている。こうした孔１５０ｂを、ウェットエッチング又はサンドブラスト加工等のプロセスを用いて、表面１３１から形成することができる。
超小型電子ユニット１１０は、孔１５０ａを絶縁する誘電体領域１５２の内側の体積の全ては充填しない導電性ビア１６０ａを備えている。導電性ビア１６０ａの外面１６１ａは、それぞれの孔１５０ａの内面１５１ａの輪郭に沿っていない。誘電体領域１５２は孔１５０ａを充填し、穴１５３が誘電体領域を通って延在し、穴１５３は、めっきして導電性ビア１６０ａを形成することができる。導電性ビア１６０ａは、円錐台形状（図１Ａに示す導電性ビア６０によって画定されるもの等）ではなく、円柱形状を画定する。
超小型電子ユニット１１０は、図１Ａに示す中実導電性ビア１６０ではなく、中空導電性ビア１６０ｂを備えている。例えば、導電性ビア１６０ｂを、孔１５０ｂを絶縁する誘電体層のコンフォーマルめっきによって形成することができ、それにより、内部穴１６６が導電性ビア１６０ｂの中心を通って延在している。図８Ａに示すように、内部穴１６６は、誘電体材料１６７によって充填される。一例では、内部穴１６６を開放したままにすることができる。
超小型電子ユニット１１０は、誘電体領域１７０に画定された穴１７４ｂの内側に形成された端子１２４ｂを備えている。端子１２４ｂは、端子１２４ａ又は図１Ａに示す端子２４によって画定される円柱形状ではなく、円錐台形状を画定している。
図８Ｂは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット２１０は、上述しかつ図１Ａに示す超小型電子ユニット１０に類似しているが、超小型電子ユニット２１０は、キャリア構造体を通って延在する孔及び孔を通って延在する導電性ビアの位置が異なっている。
図１Ａに示すように、孔及び導電性ビアを裏面からキャリア構造体を通って表面に向か
って延在させるのではなく、超小型電子ユニット２１０は、誘電体領域２７０の主面２７１からキャリア構造体２３０を通ってその裏面２３２まで延在する、孔２５０及び導電性ビア２６０を備えている。超小型電子ユニット１０と同様に、超小型電子ユニット２１０では、導電性ビア２６０は、導電性ビア２６０の外面２６１を包囲する誘電体層及び／又は誘電体領域によって、キャリア構造体２３０から絶縁されている。
図９Ａは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット３１０は、上述しかつ図１Ａに示す超小型電子ユニット１０に類似しているが、超小型電子ユニット３１０は、キャリア構造体３３０を通って貫通する導電性ビアを備えておらず、超小型電子ユニット３１０は、誘電体領域３７０の主面３７１の横方向において、超小型電子素子の外縁３２６とキャリア構造体３３０に形成された凹部３４０の横縁面３４２との間に位置する、第１の端子３２４ａ又は拡張ボンドパッドを備えている。第２の端子３２４ｂ又は拡張ボンドパッドは、主面３７１（又は誘電体層３７２）の横方向において、キャリア構造体３３０の横縁面３４２と外縁３３３との間に位置している。
図９Ｂは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット４１０は、上述しかつ図９Ａに示す超小型電子ユニット３１０に類似しているが、超小型電子ユニット４１０は、超小型電子素子４２０の外縁４２６（すなわち、超小型電子素子４２０の側壁）とキャリア構造体４３０に形成された凹部４４０の横縁面４４２との間の誘電体領域４７０の主面４７１においてのみ露出している、端子４２４を備えている。超小型電子ユニット４１０は、誘電体領域４７０を通って延在して、超小型電子素子４２０の導電性コンタクト４２３を端子４２４に電気的に接続する、導電性トレース４６４を備えている。
図９Ｃは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット５１０は、上述しかつ図９Ｂに示す超小型電子ユニット４１０に類似しているが、超小型電子ユニット５１０は、ボンドパッドの形状である端子５２４を備え、端子５２４は、超小型電子素子４２０の導電性コンタクト５２３に電気的に接続され、誘電体領域５７０の主面５７１において露出している。
図１０は、上述したものに類似する複数の超小型電子ユニットを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ６００は、複数の超小型電子ユニット６１０ａ、６１０ｂ及び６１０ｃ（全体として６１０）を含む。図１０は、超小型電子ユニット６１０ａ、６１０ｂ及び６１０ｃの特定の例を含むが、本明細書に開示する超小型電子ユニットのいずれを積層して積層アセンブリを形成することもできる。
それぞれのキャリア構造体６３０ｂ及び６３０ｃの表面において露出している端子６２４ｂ及び６２４ｃと、それぞれのキャリア構造体６３０ａ及び６３０ｂの裏面において露出している裏面導電性コンタクト６６３ａ及び６６３ｂとを設けることにより、幾つかの超小型電子ユニット６１０を上下に積層して、積層アセンブリ６００を形成することができる。
こうした構成では、上部の超小型電子ユニット６１０ａの裏面導電性コンタクト６６３ａは、中間の超小型電子ユニット６１０ｂの端子６２４ｂに位置合せされる。積層アセンブリ６００における超小型電子ユニット６１０のそれぞれの隣接するものの間の接続は、導電性ボンド材又は導体塊６６５を介する。裏面６３２の誘電体層６７３と、表面６３１の誘電体層６７２及び／又は誘電体領域６７０とは、相互接続が提供される場所を除き、積層アセンブリ６００の隣接する超小型電子ユニット６１０間の電気的絶縁を提供する。
図１０に示すように、各キャリア構造体６３０は、幅が異なる凹部６４０を有すること
ができる。例えば、図示するように、キャリア構造体６３０ａは、その表面に沿って横方向に第１の幅を有する凹部６４０ａを備え、キャリア構造体６３０ｂは、その表面に沿って横方向に第２の幅を有する凹部６４０ｂを備えており、第２の幅は第１の幅とは異なっている。さらに、超小型電子ユニット６１０ａは、超小型電子ユニット６１０ｂに含まれる超小型電子素子６２０ｂとは幅の異なる超小型電子素子６２０ａを含む。
導体塊６６５は、比較的溶融温度の低い可溶金属、例えば、はんだ、錫、又は複数の金属を含む共融混合物を含むことができる。代替的に、導体塊６６５は、湿潤性金属、例えば銅か、又ははんだ若しくは別の可溶金属よりも溶融温度の高い他の貴金属若しくは非貴金属を含むことができる。こうした湿潤性金属は、対応する特徴、例えば回路パネル等の相互接続素子の可溶金属の特徴と接合して、積層アセンブリ６００をこうした相互接続素子に外部で相互接続することができる。特定の実施形態では、導体塊６６５は、媒体内に散在する導電性材料、例えば導電性ペースト、例えば金属充填ペースト、はんだ充填ペースト、又は等方性導電性接着剤若しくは異方性導電性接着剤を含むことができる。
一例では、導体塊又はボンド材６６５は、はんだペースト若しくは他の金属充填ペースト、又は金属の導電性化合物を含むペースト、又はそれらの組合せ等の導電性ペーストを含むことができる。例えば、はんだペーストの均一な層を、箔の表面にわたって拡散させることができる。特定のタイプのはんだペーストを用いて、金属層を比較的低温で接合することができる。例えば、金属の「ナノ粒子」、すなわち長い寸法が通常、約１００ナノメートル未満である粒子を含む、インジウム系又は銀系はんだペーストは、約１５０℃の焼結温度を有することができる。ナノ粒子の実際の寸法を、大幅に小さくすることができ、例えば約１ナノメートル以上からの寸法とすることができる。
特定の例では、導体塊６６５の代りに拡散接合又は熱圧着を用いて、隣接する超小型電子ユニット６１０を接合することができる。例えば、はんだを使用せずに、それぞれの超小型ユニット６１０間の金属間結合を行うことができる。代りに、各裏面導電性コンタクト６６３ａと対応する端子６２４ｂとの間に、それらを変形させて互いに係合させることにより、結合を形成することができる。こうした例では、裏面導電性コンタクト６６３ａ及び端子６２４ｂを、例えば実質的に純金として、弾力性又は弾性戻りが最小である可鍛性材料から形成することができる。
裏面導電性コンタクト６６３ａ及び端子６２４ｂを、ポストとカバーの材料との間の共晶接合又は陽極接合によって互いに接合することができる。例えば、裏面導電性コンタクト６６３ａ及び端子６２４ｂの外面を、錫、シリコン、ゲルマニウム、若しくは金との比較的低融点合金を形成する他の材料でコーティングすることができるか、又は裏面導電性コンタクト６６３ａ及び端子６２４ｂを、完全に金から形成することができるか、若しくはそれらの表面に金のコーティングを施すことができる。裏面導電性コンタクト６６３ａ及び端子６２４ｂが互いに係合し、その後加熱されると、裏面導電性コンタクト６６３ａ及び端子６２４ｂの材料と、裏面導電性コンタクト６６３ａ及び端子６２４ｂの先端にある材料とも間の拡散により、ポストと壁との間の接触面における個々の素子の溶融点より溶融点が低い合金が形成される。積層アセンブリ６００が上昇した温度で保持されることにより、更なる拡散によって、合金素子が接触面から離れて裏面導電性コンタクト６６３ａ及び端子６２４ｂの金のバルク内に拡散し、それにより、接触面における材料の溶融温度が上昇し、接触面の凝固を引き起こし、超小型電子ユニット６１０ａ及び６１０ｂ間の堅固な接続が形成される。
図１１Ａは、単一チップキャリアに実装された、上述したものに類似する複数のパッケージ化された超小型電子素子を示す平面図である。図示する実施形態では、単一キャリア構造体７３０は、複数の超小型電子素子７２０ａ、７２０ｂ及び７２０ｃ（全体として７
２０）を含み、各超小型電子素子７２０は、キャリア構造体７３０に形成されている単一凹部７４０の内側に実装されている。こうした超小型電子ユニット７１０を、図１〜図７を参照して示し記載したものに類似する方法で形成することができるが、超小型電子素子とそれぞれの凹部との間に１対１の対応関係があるのではなく、複数の超小型電子素子７２０が凹部７４０に実装されている。
図１１Ｂは、単一チップキャリアに実装された、上述したものに類似する複数のパッケージ化された超小型電子素子を示す平面図である。超小型電子ユニット１１０は、図１１Ａに上述し示した超小型電子ユニット７１０に類似しているが、超小型電子ユニット７１０’は、複数の超小型電子素子７２０ａ’、７２０ｂ’及び７２０ｃ’を含み、各超小型電子素子７２０が、単一キャリア構造体７３０’に形成された対応する凹部７４０ａ’、７４０ｂ’及び７４０ｃ’の内部に実装されているという点で異なる。
図１２は、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット１１０は、図１Ａに上述し示した超小型電子ユニット１０に類似しているが、超小型電子ユニット８１０は、超小型電子素子が上向きではなく下向きであり、導電性ビアが、超小型電子素子の下側から下方に延在しているという点で異なる。
図１Ａに示すものに類似する図１２に示す素子を、例えば超小型電子ユニット８１０の導電性ビアの表面及び構造の種々の角度、並びに超小型電子ユニット８１０及びその構成要素を形成する種々の方法を含む、図１Ａに示す素子と同様の方法で、変更することができる。
図１２に示すように、超小型電子ユニット８１０は、キャリア構造体８３０に実装された超小型電子素子８２０を含む。特に図１２には示さないが、能動半導体領域の半導体デバイスは、通常、導電性コンタクト８２３に導電接続されている。超小型電子素子８２０は下向きの位置に向けられているため、上面８２１は下方に面し、キャリア構造体８３０に形成された凹部８４０の内面８４１に隣接して位置しており、上面から離れている底面８２２は上方に面している。導電性コンタクト８２３は、他の導電性素子と接続するために上面８２１において露出している。
キャリア構造体８３０は、凹部８４０の内面８４１からキャリア構造体８３０を通ってその裏面８３２まで延在している複数の孔８５０と、各々がそれぞれの孔８５０を通って延在している複数の導電性ビア８６０とを備えている。図１Ａに関して上述したように、任意の数の孔及び導電性ビアがキャリア構造体を通って延在することができる。
各孔８５０は、キャリア構造体８３０を通って延在する内面８５１を有している。図１２に示すように、孔８５０は、凹部８４０の裏面８３２から内面８４１までの方向において先細りになっている。
各導電性ビア８６０は、凹部８４０の内面８４１において表面導電性コンタクト８６２に電気的に接続され（ただし、表面コンタクト８６２は誘電体層８７２により内面８４１から絶縁されている）、裏面８３２において裏面導電性コンタクト８６３に電気的に接続されている。各導電性ビア８６０もまた、孔８５０から、その内面８５１に沿って延在する誘電体層（図示せず）によって絶縁されている。
各導電性ビア８６０はまた、超小型電子素子８２０の１つ又は複数の導電性コンタクト８２３に電気的に接続されている。図１２に示すように、各導電性ビア８６０は、表面導電性コンタクト８６２を介してそれぞれの導電性コンタクト８２３に電気的に接続されている。導電性トレース８６４は、表面導電性コンタクト８６２と表面８３１に位置する端
子８２４との間を、凹部８４０の内面８４１及び横縁面８４２、並びにキャリア構造体８３０の表面８３１に沿って延在している（ただし、端子８２４は誘電体層８７２によって表面８３１から絶縁されている）。端子８２４及び導電性トレース８６４のうちの１つ又は複数の組合せを、外部素子（図示せず）と接続するのに適している「拡張ボンドパッド」であるものとみなすこともできる。
ここで、図１３〜図１７を参照して、超小型電子ユニット８１０（図１２）を製造する方法について説明する。図１３を参照すると、キャリア構造体８３０は、初期表面８３１’を備えている。凹部８４０を、例えば、マスク層を形成した後にキャリア構造体８３０を選択的にエッチングすることにより、又はサンドブラスト加工若しくは他の任意の適切な方法により、形成することができる。図１３に示すように、凹部８４０は、初期表面８３１’から下方にキャリア構造体８３０の裏面８３２に向かって延在する。
次に、キャリア構造体８３０に、凹部８４０の内面８４１からキャリア構造体の裏面８３２まで延在する孔８５０を形成することができる。図７を参照して上述したように、エッチングプロセス、サンドブラスト加工、レーザドリル加工、機械的フライス加工又は他の任意の適切なプロセスを用いて、孔８５０を形成することができる。
キャリア構造体８３０に凹部８４０及び孔８５０を形成した後、誘電体層８７２が、キャリア構造体の表面８３１に、凹部の内面８４１及び横縁面８４２に、かつ孔８５０の内面８５１に堆積して、キャリア構造体８３０を、後に追加される超小型電子素子及び導電性素子から電気的に絶縁する。図３Ａを参照して上述したように、様々な方法を用いて、キャリア構造体８３０上にコンフォーマル誘電体層８７２を形成することができる。
また、図３Ｃを参照して上述したように、ウェハレベルの処理により、複数のキャリア構造体８３０（及びそれらが形成する超小型電子ユニット８１０）を同時に処理することができ、キャリア構造体８３０を、超小型電子ユニット８１０の形成後に分離することができる。
ここで図１４を参照すると、孔８５０内に導電性ビア８６０が形成される。各導電性ビア８６０は、誘電体層又は領域（図示しないが、上述した誘電体層及び／又は領域を堆積するために使用された方法と同様に堆積している）によって、それぞれの孔８５０の内面８５１から絶縁されている。導電性ビア８６０を、図１Ａを参照して上述したものと同様の方法を使用して形成することができる。幾つかの実施形態では、下向きの超小型電子素子を有する例示的な超小型電子ユニットでは、導電性ビアの形成が不要である場合がある（例えば図１８Ｃを参照）。
次いで、又は導電性ビア８６０を形成するのと同時に、導電性コンタクト８６２及び８６３並びに凹部８４０の内部に延在しているトレース８６４の部分が形成される。幾つかの実施形態では、導電性コンタクト８６２及び８６３並びにトレース８６４を、単一の無電解堆積ステップ中に導電性ビア８６０とともに形成することができる。他の実施形態では、導電性ビア８６０並びに他の導電性素子８６２、８６３及び８６４を、別個の無電解堆積ステップによって形成することができる。
ここで図１５を参照すると、超小型電子素子８２０が、その超小型電子素子の上面８２１が凹部の内面８４１に隣接し、その超小型電子素子の初期底面８２２’が上方に面しているように、キャリア構造体８３０の凹部８４０内に実装される。超小型電子素子８２０の上面８２１は、凹部８４０の内面８４１に向かって下方に面している導電性コンタクト８２３を備えている。導電性接合材料、又は例えば図１０を参照して開示した他の接合方法のうちのいずれかを用いて、導電性コンタクト８２３を導電性コンタクト８６２に接合
することにより、超小型電子素子８２０を凹部８４０内に実装することができる。
ここで図１６を参照すると、凹部８４０内部に誘電体領域８７０が形成される。任意選択的に、誘電体領域８７０を、その領域の露出した主面８７１が、キャリア構造体８３０の表面８３１又は誘電体層８７２の露出面と同一平面上又は実質的に同一平面上であるように形成することができる。例えば、凹部８４０に、例えば分配プロセス又はステンシル印刷プロセスにより、自己平坦化誘電体材料を堆積させることができる。別の例では、誘電体領域８７０を形成した後に、キャリア構造体８３０の表面８３１か又は誘電体層８７２の露出面に、研削プロセス、ラップ仕上げプロセス又は研磨プロセスを施して、誘電体領域８７０の主面８７１を表面８３１又は誘電体層８７２の露出した主面８７１に対して平坦化することができる。
後述するように、誘電体領域８７０の主面８７１及び／又はキャリア構造体８３０の初期表面８３１’を、他の方法によって平坦化することができ、それにより、キャリア構造体８３０の厚さが、厚さＴ２から表面８３１と裏面８３２との間に延在する厚さＴ３まで低減される。
ここで図１７を参照すると、一実施形態では、例えば研削プロセスを用いて、キャリア構造体８３０の表面８３１を超小型電子素子８２０の底面８２２と平坦化することができる。キャリア構造体８３０の厚さは、厚さＴ２から厚さＴ３まで低減し、超小型電子素子８２０の厚さは、初期底面８２２’から材料を除去することによって低減し、それにより、超小型電子素子の上面８２１により近い最終的な底面８２２が生成される。例えば、厚さＴ２を約６００μｍから約１ｍｍとすることができ、厚さＴ３を約７０μｍから約２００μｍとすることができる。
そして、図１２に戻ると、研削プロセス中に除去された誘電体領域８７０及び誘電体層８７２の部分が、キャリア構造体８３０の露出した表面８３１及び超小型電子ユニット８２０の露出した底面８２２に再度施されている。
そして、誘電体領域８７０を通って延在する穴８７４が形成されることにより、横縁面８４２に沿って延在するトレース８６４の垂直に延在する部分の端部が露出する。
穴８７４が形成されると、再度施された誘電体領域８７０及び誘電体層８７２の主面８７１に沿って延在するように、トレース８６４が形成される。例えば、無電解堆積により、上面８７１に端子８２４が形成され、端子８２４は、導電性トレース８６４及び導電性コンタクト８６２を介して導電性コンタクト８２３に電気的に接続される。図６Ａ、図６Ｂ及び図６Ｃを参照して上述したように、端子８２４は、主面８７１の下方の高さ、主面８７１の高さ又は主面８７１の上方の高さまで延在することができ、それにより、端子８２４は、誘電体領域８７０の主面８７１において露出する。
最後に、ウェハレベルのプロセスを用いて超小型電子ユニット８１０が形成された場合、超小型電子ユニット８１０を、のこ引き又は他のダイシング法によってダイシングレーンに沿って互いから切断して、個々の超小型電子ユニット８１０を形成することができる。
図１８Ａは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット９１０は、上述し図１２に示す超小型電子ユニット８１０に類似しているが、超小型電子ユニット９１０は、誘電体領域９７０を通ってその主面９７１まで延在するトレースを含まない。この実施形態では、導電性コンタクト９６３は、超小型電子素子９２０の導電性コンタクト９２３に電気的に接続されており、導電性コンタクト９６３を、導体塊９
６５又は別の接合機構を介して外部素子に電気的に接続することができるため、導電性コンタクト９６３を端子であるとみなすことができる。
図１８Ｂは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット１０１０は、上述し図１２に示す超小型電子ユニット８１０に類似しているが、超小型電子ユニット１０１０に含まれる導電性トレース１０６４は、誘電体領域１０７０の主面１０７１上に延在しているのではなく、その主面において露出している。この実施形態では、導電性トレース１０６４は超小型電子素子１０２０の導電性コンタクト１０２３に電気的に接続されており、導電性トレース１０６４を、導体塊又は別の接合機構を介して外部素子に電気的に接続することができるため、導電性トレース１０６４の露出端を、端子であるものとみなすことができる。図６Ａ、図６Ｂ及び図６Ｃを参照して上述したように、トレース１０６４は、主面１０７１によって画定される平面、又はキャリア構造体１０３０の表面１０３１によって画定される平面の上方であるか、同じ高さであるか、又はそれより下方である高さまで延在することができる。
図１８Ｃは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット１１１０は、上述し図１２に示す超小型電子ユニット８１０に類似しているが、超小型電子ユニット１１１０は、キャリア構造体１１３０を通って貫通している導電性ビアを含まない。端子１１２４を、導体塊又は別の接合機構を介して外部素子に電気的に接続することができる。図１０に示す積層アセンブリ６００の底部の超小型電子ユニット６１０ｃ等、超小型電子ユニット１１１０は、積層アセンブリの底部に含めるのに適している可能性がある。
図１９Ａは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット１２１０は、上述し図１２に示す超小型電子ユニット８１０に類似しているが、超小型電子ユニット１２１０は、キャリア構造体を通って延在する孔及び孔を通って延在する導電性ビアの位置が異なっている。
孔及び導電性ビアが、図１２に示すように内面からキャリア構造体を通って裏面に向かって延在するのではなく、超小型電子ユニット１２１０は、キャリア構造体１２３０の表面１２３１から裏面１２３２まで延在する孔１２５０及び導電性ビア１２６０を備えている。超小型電子ユニット８１０と同様に、超小型電子ユニット１２１０では、導電性ビア１２６０は、導電性ビア１２６０の外面１２６１を包囲する誘電体層及び／又は誘電体領域によってキャリア構造体１２３０から絶縁されている。
図１９Ｂは、本発明の別の実施形態による超小型電子ユニットを示す。超小型電子ユニット１３１０は、上述し図１２に示す超小型電子ユニット８１０に類似しているが、超小型電子ユニット１３１０は、キャリア構造体を通って延在する孔及び孔を通って延在する導電性ビアの位置が異なっている。
孔及び導電性ビアが、図１２に示すように内面からキャリア構造体を通って裏面に向かって延在するのではなく、超小型電子ユニット１３１０は、誘電体領域１３７０の主面１３７１からキャリア構造体１３３０を通ってその裏面１３３２まで延在する孔１３５０及び導電性ビア１３６０を備えている。超小型電子ユニット８１０と同様に、超小型電子ユニット１３１０では、導電性ビア１３６０は、導電性ビア１３６０の外面１３６１を包囲する誘電体層及び／又は誘電体領域によって、キャリア構造体１３３０から絶縁されている。
図２０は、図１２〜図１９Ｂにおいて上述したものに類似する複数の超小型電子ユニットを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ１
４００は、複数の超小型電子ユニット１４１０ａ、１４１０ｂ及び１４１０ｃ（全体として１４１０）を含む。図２０は、超小型電子ユニット１４１０ａ、１４１０ｂ及び１４１０ｃの特定の例を含むが、本明細書に開示する超小型電子ユニットのいずれを積層しても積層アセンブリを形成することができる。
それぞれのキャリア構造体１４３０ｂ及び１４３０ｃの表面において露出している端子１４２４ｂ及び１４２４ｃと、それぞれのキャリア構造体１４３０ａ及び１４３０ｂの裏面において露出している裏面導電性コンタクト１４６３ａ及び１４６３ｂとを設けることにより、幾つかの超小型電子ユニット１４１０を上下に積層して積層アセンブリ１４００を形成することができる。
こうした構成では、上部の超小型電子ユニット１４１０ａの裏面導電性コンタクト１４６３ａは、中間の超小型電子ユニット１４１０ｂの端子１４２４ｂと位置合せされている。積層アセンブリ１４００における超小型電子ユニット１４１０のそれぞれの隣接するものの間の接続は、導電性ボンド材又は導体塊１４６５を介している。他の例では、隣接する超小型電子ユニット１４１０を、拡散接合、又は図１０を参照して上述したもの等の他の任意の適切な接合機構等、他の方法で接合することができる。裏面１４３２における誘電体層１４７３と表面１４３１における誘電体層１４７２及び／又は誘電体領域１４７０は、相互接続が提供される場所を除き、積層アセンブリ１４００における隣接する超小型電子ユニット１４１０間の電気的絶縁を提供する。
図２０に示すように、各キャリア構造体１４３０は、幅の異なる凹部１４４０を有することができる。例えば、図示するように、キャリア構造体１４３０ａは、その表面に沿った横方向において第１の幅を有する凹部１４４０ａを備え、キャリア構造体１４３０ｂは、その表面に沿った横方向において第２の幅を有する凹部１４４０ｂを備え、第２の幅は第１の幅と異なっている。さらに、超小型電子ユニット１４１０ａは、超小型電子ユニット１４１０ｂに含まれる超小型電子素子１４２０ｂと異なる幅の超小型電子素子１４２０ａを含む。
図２１は、図１２〜図１９Ｂにおいて上述したものに類似する複数の超小型電子ユニットを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ１５００は、複数の超小型電子ユニット１５１０ａ、１５１０ｂ及び１５１０ｃ（全体として１５１０）を含む。積層アセンブリ１５００は、上述し図２０に示す積層アセンブリ１４００に類似しているが、積層アセンブリ１５００は、キャリア構造体を通して延在する孔の位置及び形状、孔を通って延在する導電性ビアの構造及び形状、並びに超小型電子ユニット１５１０を合わせて電気的に接続する方法が異なっている。
図２０に示すように、各キャリア構造体を通して別個に孔を形成し、導電性ボンド材又は導体塊を介して積層アセンブリにおいて超小型電子ユニットの隣接するものを接続するのではなく、積層アセンブリ１５００では、隣接する超小型電子ユニット１５１０の垂直積層体における孔が、単一プロセス中に形成され、隣接する超小型電子ユニット１５１０の導電性ビアは、単一プロセスでめっきされる。
図２１に示す実施形態では、超小型電子ユニット１５１０は垂直に積層され、その後、円柱状孔１５５０ａ、１５５０ｂ及び１５５０ｃは、単一ドリル加工操作でそれぞれの超小型電子ユニット１５１０ａ、１５１０ｂ及び１５１０ｃを通してあけられる。特定の例では、孔１５５０を、エッチング又は他の任意の適切なプロセスによって生成することができる。
孔１５５０が形成された後、誘電体層又は領域１５５２が、それぞれの孔１５５０ａ、
１５５０ｂ及び１５５０ｃの内面１５５１ａ、１５５１ｂ及び１５５１ｃに施されるか、又はそれぞれの孔の内部に充填され、必要な場合は、穴１５５２が、誘電体層又は領域１５５２を通してドリルであけられる。
次に、それぞれの穴１５５３の内部に、単一の導電性ビア１５６０がめっきされる。導電性ビア１５６０は、垂直に積層された超小型電子ユニット１５１０の全てを通して延在し、それにより、超小型電子ユニットを合わせて機械的にかつ電気的に接続する。
図１Ａを参照して上述したように、導電性ビア１５６０を、プロセス条件に応じて中実に又は中空に形成することができる。例えば、導電性ビア１５６０を、その導電性ビア１５６０の中心を通って内部穴が延在しているように、孔１５５０を絶縁する誘電体層又は領域１５５２のコンフォーマルめっきによって形成することができる。この内部穴を、誘電体材料で充填することができるか、又は開放したままにすることができる。
図１０及び図２０を参照して上述したように、各キャリア構造体１５３０は、積層アセンブリ１５００における他の任意のキャリア構造体の凹部に比較して幅が異なる凹部１５４０を有することができる。さらに、各超小型電子ユニット１５１０は、積層アセンブリ１５００における他の任意の超小型電子ユニットに含まれる超小型電子素子とは幅の異なる超小型電子素子１５２０を含むことができる。様々な幅の超小型電子素子１５２０を、例えば、例えば図２０に示すように、特定のキャリア構造体１５３０にサイズの異なる凹部を含めるか、又は特定のキャリア構造体１５３０の上に異なるトレースルーティングを適用することにより、共通の幅を有するキャリア構造体１５３０の積層体に組み込むことができる。
図２２は、別の実施形態による複数のパッケージ化されたチップを含む積層ウェハレベルアセンブリを示す断面図である。図３Ｃを参照して上述したように、キャリア構造体及びそれらが形成する超小型電子ユニットを、ウェハレベルの処理により、すなわち複数のキャリア構造体３０がウェハの一部として又は半導体若しくは金属ウェハ全体として合わせて接合されたままである間に、それら複数のキャリア構造体３０に対して同時に行われる処理により、同時に処理することができる。超小型電子種ニットの製造が完了した後、ウェハを、ダイシングレーンに沿って切断して個々のパッケージ化された超小型電子ユニットとすることができる。
図２２に示すように、ウェハの積層アセンブリ１６００は、ウェハ１６０８ａ、１６０８ｂ、１６０８ｃ及び１６０８ｄ（又は全体として１６０８）を含む。各ウェハ１６０８は、複数の超小型電子ユニット８１０（図１２）を含み、超小型電子ユニット８１０は、図１２〜図１７を参照して上述したプロセスに従って形成されている。
各ウェハ１６０８の各超小型電子ユニット８１０を、比較的短い電気的接続を介して図の垂直方向において隣接する超小型電子ユニット８１０に接続することができ、それは、従来の積層構造における超小型電子デバイス間のより長い電気的接続に比較して有利である可能性がある。図２２に示すように、上部の超小型電子ユニット８１０の裏面導電性コンタクト８６３は、導電性相互接続素子１６１４を介して下部の超小型電子ユニット８１０の端子８２４に電気的に接続される。
各導電性相互接続素子１６１４を、例えば錫若しくははんだ等のボンドメタル、拡散接合、熱圧着、異方性導電性接着剤、又は他の任意の適切な接合機構若しくは材料により、上部の超小型電子ユニット８１０の裏面導電性コンタクト８６３及び下部の超小型電子ユニット８１０の端子８２４に接続することができる。特定の実施形態では、導電性相互接続素子１６１４を、上部のウェハ１６０８を下部のウェハ１６０８に接続するように構成
された再配線層に含めることができる。
図２２では、ウェハ１６０８は、導電性相互接続素子１６１４によって互いに電気的に接続されるように示されているが、実施形態例では、導電性相互接続素子１６１４を省略することができる。こうした実施形態では、例えば、導電性コンタクト８６３及び／又は端子８２４が、拡張ボンドパッドの形態であり、裏面導電性コンタクト及び端子が互いに直面するように位置合せされる場合、裏面導電性コンタクト８６３を、導電性相互接続素子１６１４を使用することなく端子８２４に直接電気的に接続することができる。
幾つかの実施形態では、特定の超小型電子ユニット８１０の全ての端子（例えば、キャリア構造体８３０の表面８３１に位置する各端子８２４若しくは導電性コンタクト８６２、又は裏面８３２に位置する各導電性コンタクト８６３）を、隣接する超小型電子ユニット８１０の対応する端子に接続する必要はない。
図１０、図２０又は図２１を参照して上述したように、ウェハ１６０８ａ、１６０８ｂ、１６０８ｃ及び１６０８ｄを、積層して合わせて電気的に接続することができる。ウェハ１６０８が合わせて接続された後、積層アセンブリを、個々の超小型電子ユニット８１０の間の境界に位置するダイシングレーン１６１２に沿って切断することにより、個々の積層アセンブリ１６０１、１６０２及び１６０３を生成することができる。
図１０、図２０及び図２１を参照して上述したように、特定の積層アセンブリ１６０１、１６０２又は１６０３における各超小型電子ユニット８１０は、その積層アセンブリにおける他の任意のキャリア構造体の凹部に比較して異なる幅の凹部８４０を含むことができる。さらに、各超小型電子ユニット８１０は、その積層アセンブリにおける他の任意の超小型電子ユニットに含まれている超小型電子素子とは異なる幅の超小型電子素子８２０を含むことができる。
ここで、図２３Ａ〜図２５を参照して、超小型電子ユニット１７１０を製造する方法について説明する。方法は、図２〜図７を参照して示し上述したものと同じ初期ステップを共有するが、図１Ａを参照して上述したステップを行うことによって方法を終了するのではなく、後述するステップが行われる。
ここで図２３Ａ及び図２４を参照すると、例えば、研削プロセス、研磨プロセス又はエッチングプロセスを用いて、キャリア構造体３０の初期裏面３２’を、超小型電子素子２０の初期底面２２’とともに平坦化することができる。キャリア構造体３０の厚さを、初期厚さＴ１から厚さＴ４まで低減することができ、超小型電子素子２０の厚さを、初期底面２２’から材料を除去することによって低減することができ、それにより、超小型電子素子２０の上面２１により近い最終底面２２が生成される。例えば、厚さＴ１を、約６００μｍから約１ｍｍとすることができ、厚さＴ４を、約７０μｍから約２００μｍとすることができる。
図２３Ａに示す超小型電子ユニット１７１０を製造する段階の代替実施形態では、図２３Ｂに示す超小型電子ユニット１７１０’を、研削プロセス、研磨プロセス又はエッチングプロセスが行われる前に生成することができる。図２３Ｂに示す実施形態では、各孔５０’は、表面３１からキャリア構造体３０’を通って、初期裏面３２’の真下の底面３４まで延在することができる。孔５０’は、くぼみ形状を有するように示されており、それらの幅は、表面３１より孔５０’内の底面３４の方が大きい。他の例では、孔５０’は、表面及び底面において同じ幅を有することができるか、又は、それらの底面よりそれらの表面の方が大きい幅を有することができる。
初期裏面３２’を研削、研磨又はエッチングすることによってキャリア構造体３０’を平坦化した後、孔５０’は、図２４に示すようにキャリア構造体を通して完全に延在するように、裏面３２において露出している。特定の例では、孔は、裏面からキャリア構造体を通って、初期表面の真下の位置まで延在することができ、それにより、上面を平坦化するステップの後、孔はキャリア構造体の上面において露出している。部分的にキャリア構造体を通って延在する孔を形成するステップと、平坦化ステップ中に孔を露出させるステップとを、本明細書に開示するキャリア構造体実施形態のいずれにも適用することができる。
図２４及び図２５に示すように、底部に内面を有する図１Ａに示す凹部４０ではなく、キャリア構造体３０’’を通って表面３１から裏面３２まで完全に延在している開口部４３を有するキャリア構造体３０’’が生成される。特定の実施形態では、キャリア構造体３０の初期裏面３２’を研削、研磨又はエッチングすることによって開口部４３を生成するのではなく、開口部４３を含むリング形状を有するキャリア構造体３０’’を形成することができる。
そして、図２５を参照すると、キャリア構造体３０の裏面３２に誘電体層７３が施され、孔５０内に導電性ビア６０が形成される。各導電性ビア６０は、誘電体層又は領域（図示しないが、他の実施形態に関して上述した誘電体層及び／又は領域を堆積させるために使用したものに類似する方法で堆積している）によって、それぞれの孔５０の内面５１から絶縁される。
そして、トレース６４並びに導電性コンタクト６２及び６３が形成されて、端子２４を導電性ビア６０に電気的に接続する。幾つかの実施形態では、導電性コンタクト６２及び６３並びにトレース６４を、単一の無電解堆積ステップ中に導電性ビア６０とともに形成することができる。他の実施形態では、導電性ビア６０並びに他の導電性素子６２、６３及び６４を、別個の無電解堆積ステップによって形成することができる。
超小型電子ユニットを形成する本明細書に開示した方法を、単一キャリア構造体等の超小型電子基板に適用することができるか、又は、同時に処理するために固定具に若しくはキャリアに規定された間隔で保持することができる複数のキャリア構造体に、同時に適用することができる。代替的に、本明細書に開示した方法を、ウェハレベル、パネルレベル又はストリップレベルのスケールで、複数のキャリア構造体に関して同時に上述したような処理を行うように、キャリア構造体、又はウェハ若しくはウェハの一部の形態で合わせて取り付けられる複数のキャリア構造体を含む素子に適用することができる。
上述した構造体は、並外れた３次元相互接続機能を提供する。これらの機能を任意のタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、（ｉ）プロセッサ及びプロセッサと使用されるメモリ、（ｉｉ）同じタイプの複数のメモリチップ、（ｉｉｉ）ＤＲＡＭ及びＳＲＡＭ等の多様なタイプの複数のメモリチップ、（ｉｖ）画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、（ｖ）特定用途向け集積回路（「ＡＳＩＣ」）及びメモリである。
上述した構造体を、多様な電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム１８００は、他の電子コンポーネント１８０８及び１８１０とともに上述したような構造体１８０６を含む。説明した例では、コンポーネント１８０８は半導体チップであり、コンポーネント１８１０が表示画面であるが、他の任意のコンポーネントを使用することができる。当然ながら、例示を明確にするために図２６には２つの追加のコンポーネントのみを示すが、本システムは、任意の数のこうしたコン
ポーネントを含むことができる。上述した構造体１８０６を、例えば、図１Ａ及び図１Ｂに関連して上述したような超小型電子ユニット、又は図１０を参照して説明したような複数の超小型電子ユニットを組み込んだ構造体とすることができる。更なる変形形態では、両方を提供することができ、任意の数のこうした構造体を使用することができる。
構造体１８０６並びにコンポーネント１８０８及び１８１０は、破線で概略的に示す共通ハウジング１８０１内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル１８０２を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体１８０４を含み、それらのうちの１つのみを図２６に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらす任意の適当な構造を使用することができる。
ハウジング１８０１は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面１８１０は、ハウジングの表面において露出している。構造体１８０６が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ１８１１又は他の光学デバイスも提供することができる。この場合もまた、図２６に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。
ビア及びビア導電体は、同時係属の本願と同一の譲受人に譲渡された米国特許出願第１２／８４２，６１２号、同第１２／８４２，６５１号、同第１２／８４２，６６９号、同第１２／８４２，６９２号及び同第１２／８４２，７１７号に、かつ米国特許出願公開第２００８／０２４６１３６号により詳細に開示されているもの等のプロセスによって形成することができ、それらの開示内容は、引用することにより本明細書の一部をなすものとする。
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
本明細書において記述される種々の従属請求項及び他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。
本発明は、限定はしないが、超小型電子ユニット及び超小型電子ユニットを製造する方法を含む、広範な産業上の利用可能性を有する。

Claims (6)

  1. 超小型電子ユニットであって、
    キャリア構造体であって、表面と、該表面から離れている裏面と、前記表面から前記裏面まで該キャリア構造体を通って延在する開口部とを有し、半導体材料又はガラスのうちの少なくとも一方を含む、キャリア構造体と、
    前記開口部の横縁面に隣接する縁面と、底面から離れている上面と、該上面における複数のコンタクトとを有する超小型電子素子と、
    前記超小型電子素子の前記縁面と接触している誘電体領域であって、前記開口部の壁と前記超小型電子素子との間に延在している誘電体領域と、
    前記表面及び前記誘電体領域によって画定される平面において、又は前記裏面及び前記誘電体領域によって画定される平面において露出している端子であって、前記超小型電子

    素子の前記コンタクトと電気的に接続されている、端子と、
    前記誘電体領域に沿って延在し、前記コンタクトを前記端子に電気的に接続するトレースと、
    前記開口部の壁と前記超小型電子素子との間で、前記表面側平面から前記誘電体領域を通って前記裏面側平面まで延在する複数の導電性ビアと、
    を含んでなる、超小型電子ユニット。
  2. 前記端子の第１のサブセットは、前記誘電体領域の表面側平面において露出し、前記端子の第２のサブセットは、外部素子と相互接続するために前記誘電体領域の裏面側平面において露出している、請求項１に記載の超小型電子ユニット。
  3. 前記表面から前記キャリア構造体を通って前記裏面まで延在する複数の導電性ビアをさらに含んでなる、請求項１に記載の超小型電子ユニット。
  4. 各ビアは、前記キャリア構造体の前記裏面における第１の幅と、反対側の端部における第２の幅とを有し、前記第２の幅は前記第１の幅とは異なる、請求項３に記載の超小型電子ユニット。
  5. 前記表面側平面から前記誘電体領域を通って前記超小型電子素子の前記コンタクトまで延在する複数の導電性ビアをさらに含んでなる、請求項１に記載の超小型電子ユニット。
  6. 前記裏面側平面から前記誘電体領域を通って前記超小型電子素子の前記コンタクトまで延在する複数の導電性ビアをさらに含んでなる、請求項１に記載の超小型電子ユニット。
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Families Citing this family (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US9941195B2 (en) * 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8742541B2 (en) 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8841765B2 (en) 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
US8975751B2 (en) 2011-04-22 2015-03-10 Tessera, Inc. Vias in porous substrates
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8546951B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8546900B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8552518B2 (en) 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
US8723049B2 (en) 2011-06-09 2014-05-13 Tessera, Inc. Low-stress TSV design using conductive particles
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8604576B2 (en) * 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US9018725B2 (en) 2011-09-02 2015-04-28 Optiz, Inc. Stepped package for image sensor and method of making same
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
JP2014528652A (ja) 2011-10-03 2014-10-27 インヴェンサス・コーポレイション パッケージの中心から端子グリッドをオフセットすることによるスタブ最小化
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8436457B2 (en) * 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US8432011B1 (en) 2011-12-06 2013-04-30 Optiz, Inc. Wire bond interposer package for CMOS image sensor and method of making same
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US8570669B2 (en) 2012-01-23 2013-10-29 Optiz, Inc Multi-layer polymer lens and method of making same
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8692344B2 (en) 2012-03-16 2014-04-08 Optiz, Inc Back side illuminated image sensor architecture, and method of making same
FR2988712B1 (fr) * 2012-04-02 2014-04-11 St Microelectronics Rousset Circuit integre equipe d'un dispositif de detection de son orientation spatiale et/ou d'un changement de cette orientation.
US9233511B2 (en) 2012-05-10 2016-01-12 Optiz, Inc. Method of making stamped multi-layer polymer lens
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8921759B2 (en) 2012-07-26 2014-12-30 Optiz, Inc. Integrated image sensor package with liquid crystal lens
US9391008B2 (en) * 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9093457B2 (en) 2012-08-22 2015-07-28 Freescale Semiconductor Inc. Stacked microelectronic packages having patterned sidewall conductors and methods for the fabrication thereof
US9190390B2 (en) 2012-08-22 2015-11-17 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9064977B2 (en) 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US8846447B2 (en) 2012-08-23 2014-09-30 Invensas Corporation Thin wafer handling and known good die test method
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8759930B2 (en) 2012-09-10 2014-06-24 Optiz, Inc. Low profile image sensor package
US8963335B2 (en) 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
KR101419600B1 (ko) * 2012-11-20 2014-07-17 앰코 테크놀로지 코리아 주식회사 지문인식센서 패키지 및 그 제조 방법
US9076785B2 (en) 2012-12-11 2015-07-07 Invensas Corporation Method and structures for via substrate repair and assembly
JP2014165210A (ja) * 2013-02-21 2014-09-08 Fujitsu Component Ltd モジュール基板
US9190443B2 (en) 2013-03-12 2015-11-17 Optiz Inc. Low profile image sensor
US9219091B2 (en) 2013-03-12 2015-12-22 Optiz, Inc. Low profile sensor module and method of making same
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9142695B2 (en) 2013-06-03 2015-09-22 Optiz, Inc. Sensor package with exposed sensor array and method of making same
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
CN105393351A (zh) * 2013-08-21 2016-03-09 英特尔公司 用于无凸起内建层(bbul)的无凸起管芯封装接口
US9496247B2 (en) * 2013-08-26 2016-11-15 Optiz, Inc. Integrated camera module and method of making same
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9461190B2 (en) 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
US9036363B2 (en) 2013-09-30 2015-05-19 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with parallel conductors and intra-conductor isolator structures and methods of their fabrication
US9025340B2 (en) 2013-09-30 2015-05-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with in-trench package surface conductors and methods of their fabrication
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
CN104681510A (zh) * 2013-12-03 2015-06-03 晟碟信息科技（上海）有限公司 用于嵌入半导体裸片的桥结构
US9305911B2 (en) * 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US9263420B2 (en) 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US9496297B2 (en) 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
CN104701191A (zh) * 2013-12-06 2015-06-10 毅宝力科技有限公司 生产制造载体的系统和方法
EP2881986A3 (en) 2013-12-06 2015-08-12 Ka Wa Cheung System and method for manufacturing a cavity down fabricated carrier
EP2881978A1 (en) 2013-12-06 2015-06-10 Ka Wa Cheung System and method for manfacturing a fabricated carrier
US9667900B2 (en) 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
KR20150086779A (ko) * 2014-01-20 2015-07-29 재단법인 다차원 스마트 아이티 융합시스템 연구단 소자 패키지 및 그 제작 방법
US9466554B2 (en) * 2014-02-13 2016-10-11 Qualcomm Incorporated Integrated device comprising via with side barrier layer traversing encapsulation layer
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9087759B1 (en) 2014-03-28 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming an image sensor device and method of forming the same
DE102014206608A1 (de) 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
DE102014206601A1 (de) * 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
KR102146131B1 (ko) * 2014-04-07 2020-08-21 에스케이하이닉스 주식회사 패키지 적층 소자
US9305874B2 (en) * 2014-04-13 2016-04-05 Infineon Technologies Ag Baseplate for an electronic module and method of manufacturing the same
US9985063B2 (en) 2014-04-22 2018-05-29 Optiz, Inc. Imaging device with photo detectors and color filters arranged by color transmission characteristics and absorption coefficients
US9524917B2 (en) 2014-04-23 2016-12-20 Optiz, Inc. Chip level heat dissipation using silicon
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US10257937B2 (en) 2014-07-07 2019-04-09 Infineon Technologies Austria Ag Device for electrically coupling a plurality of semiconductor device layers by a common conductive layer
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
JP6554338B2 (ja) * 2014-07-28 2019-07-31 ローム株式会社 半導体装置
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
TWI560827B (en) * 2014-09-15 2016-12-01 Siliconware Precision Industries Co Ltd Semiconductor package and its carrier structure and method of manufacture
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
CN105704924A (zh) * 2014-11-24 2016-06-22 深南电路有限公司 一种封装基板的方法及电路板
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US10388607B2 (en) * 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
US9693488B2 (en) * 2015-02-13 2017-06-27 Deere & Company Electronic assembly with one or more heat sinks
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
CN105047628B (zh) * 2015-06-05 2017-08-22 苏州迈瑞微电子有限公司 晶圆级芯片tsv封装结构及其封装方法
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US10276541B2 (en) * 2015-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package structure and methods of forming same
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
JP6862087B2 (ja) * 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
US10224269B2 (en) * 2015-12-17 2019-03-05 International Business Machines Corporation Element place on laminates
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
CN108780785A (zh) * 2016-03-30 2018-11-09 英特尔公司 混合微电子基底
JP6761592B2 (ja) * 2016-03-31 2020-09-30 大日本印刷株式会社 電子デバイス及びその製造方法
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
JP6716363B2 (ja) * 2016-06-28 2020-07-01 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US11189576B2 (en) * 2016-08-24 2021-11-30 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
CN106129023A (zh) * 2016-08-30 2016-11-16 华天科技（昆山）电子有限公司 双面贴装的扇出封装结构及封装方法
KR102506428B1 (ko) * 2016-09-30 2023-03-06 삼성전자 주식회사 전자 장치 및 이의 노이즈 제어 방법
KR102537528B1 (ko) * 2016-10-19 2023-05-26 삼성전자 주식회사 반도체 패키지 제조 방법
US9996725B2 (en) 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
CN106599424B (zh) * 2016-12-05 2019-10-15 重庆邮电大学 基于微电子工艺的智能化结构变换系统
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
JP2018121043A (ja) * 2017-01-24 2018-08-02 力成科技股▲分▼有限公司 パッケージ構造およびその製造方法
US10522505B2 (en) 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US10644046B2 (en) * 2017-04-07 2020-05-05 Samsung Electronics Co., Ltd. Fan-out sensor package and optical fingerprint sensor module including the same
US20190006331A1 (en) * 2017-06-30 2019-01-03 Intel Corporation Electronics package devices with through-substrate-vias having pitches independent of substrate thickness
US20190011497A1 (en) * 2017-07-09 2019-01-10 Texas Instruments Incorporated Test Fixture with Sintered Connections Between Mother Board and Daughter Board
KR102144933B1 (ko) * 2017-08-04 2020-08-18 주식회사 네패스 칩 패키지 및 그 제조방법
CN108807316B (zh) * 2017-08-14 2020-07-10 苏州捷芯威半导体有限公司 半导体封装结构及半导体器件
CN107452689A (zh) * 2017-09-14 2017-12-08 厦门大学 三维系统级封装应用的内嵌扇出型硅转接板及制作方法
JP7090153B2 (ja) * 2017-11-10 2022-06-23 エルペーカーエフ レーザー ウント エレクトロニクス アーゲー 半導体ウェハの集積方法及び装置
US11328969B2 (en) * 2017-11-16 2022-05-10 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
US10354978B1 (en) * 2018-01-10 2019-07-16 Powertech Technology Inc. Stacked package including exterior conductive element and a manufacturing method of the same
DE102018100946A1 (de) * 2018-01-17 2019-07-18 Osram Opto Semiconductors Gmbh Bauteil und verfahren zur herstellung eines bauteils
KR102015910B1 (ko) * 2018-01-24 2019-10-23 삼성전자주식회사 팬-아웃 센서 패키지
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
CN110299328B (zh) * 2018-03-21 2021-08-13 华为技术有限公司 一种堆叠封装器件及其封装方法
KR102578881B1 (ko) * 2018-03-23 2023-09-15 주식회사 네패스 전력 반도체 패키지 및 그 제조 방법
CA3103295A1 (en) 2018-09-14 2020-03-19 Illumina, Inc. Flow cells and methods related to same
WO2020066490A1 (ja) 2018-09-28 2020-04-02 株式会社村田製作所 積層体および積層体の製造方法
CN113196469B (zh) * 2018-12-21 2024-03-29 株式会社村田制作所 电子部件模块的制造方法及电子部件模块
US11069622B2 (en) * 2019-03-22 2021-07-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Interposer-type component carrier and method of manufacturing the same
CN112687615A (zh) 2019-10-17 2021-04-20 美光科技公司 微电子装置组合件、封装体和相关方法
US11393794B2 (en) 2019-10-17 2022-07-19 Micron Technology, Inc. Microelectronic device assemblies and packages including surface mount components
CN112687614A (zh) * 2019-10-17 2021-04-20 美光科技公司 包含多个装置堆叠的微电子装置组合件和封装体以及相关方法
US11282716B2 (en) 2019-11-08 2022-03-22 International Business Machines Corporation Integration structure and planar joining
US11408589B2 (en) 2019-12-05 2022-08-09 Optiz, Inc. Monolithic multi-focus light source device
CN111326503B (zh) * 2019-12-31 2021-03-12 诺思(天津)微系统有限责任公司 具有叠置单元的半导体结构及制造方法、电子设备
US11518573B2 (en) * 2020-02-14 2022-12-06 Dell Products L.P. Palletizing containers for charging electronic devices contained therein
TWI704668B (zh) * 2020-02-25 2020-09-11 典琦科技股份有限公司 晶粒封裝結構的製造方法
CN111312697B (zh) * 2020-02-28 2022-02-22 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN113571431A (zh) * 2020-04-29 2021-10-29 典琦科技股份有限公司 晶粒封装结构的制造方法
DE102020215562A1 (de) * 2020-12-09 2022-06-09 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung eines optoelektronischen halbleiterbauelements, verfahren zur herstellung elektrischer kontakte und optoelektronisches halbleiterbauelement
CN113380637B (zh) * 2021-05-20 2023-11-17 苏州通富超威半导体有限公司 扇出型封装方法及扇出型封装器件

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259376A (ja) * 1992-03-13 1993-10-08 Matsushita Electric Works Ltd 半導体装置
US5377902A (en) 1994-01-14 1995-01-03 Microfab Technologies, Inc. Method of making solder interconnection arrays
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5986334A (en) 1996-10-04 1999-11-16 Anam Industrial Co., Ltd. Semiconductor package having light, thin, simple and compact structure
KR100280398B1 (ko) * 1997-09-12 2001-02-01 김영환 적층형 반도체 패키지 모듈의 제조 방법
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
US6297548B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
SE514529C2 (sv) * 1998-09-21 2001-03-05 Ericsson Telefon Ab L M Metod och anordning för begravda elektronik-komponenter
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
SE515856C2 (sv) * 1999-05-19 2001-10-22 Ericsson Telefon Ab L M Bärare för elektronikkomponenter
EP1744606A3 (en) 1999-09-02 2007-04-11 Ibiden Co., Ltd. Printed circuit board and method for producing the printed circuit board
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
US20020072189A1 (en) 1999-12-17 2002-06-13 Haroun Baher S. Via capacitor
JP2001250902A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体パッケージ及びその製造方法
US6600231B2 (en) * 2000-05-11 2003-07-29 Mitutoyo Corporation Functional device unit and method of producing the same
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
US6707149B2 (en) 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6541712B1 (en) * 2001-12-04 2003-04-01 Teradyhe, Inc. High speed multi-layer printed circuit board via
US20030119692A1 (en) 2001-12-07 2003-06-26 So Joseph K. Copper polishing cleaning solution
KR100486832B1 (ko) * 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
DE10225431A1 (de) * 2002-06-07 2004-01-08 Siemens Dematic Ag Verfahren zur Anschlußkontaktierung von elektronischen Bauelementen auf einem isolierenden Substrat und nach dem Verfahren hergestelltes Bauelement-Modul
US6897128B2 (en) 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
TW581323U (en) 2003-02-07 2004-03-21 Via Tech Inc Vertical routing structure
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP3951966B2 (ja) * 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
US6946726B1 (en) * 2003-11-26 2005-09-20 Actel Corporation Chip carrier substrate with a land grid array and external bond terminals
US7208344B2 (en) * 2004-03-31 2007-04-24 Aptos Corporation Wafer level mounting frame for ball grid array packaging, and method of making and using the same
TWI233192B (en) * 2004-05-04 2005-05-21 Kuo-Ning Chiang The wafer level structure of system packaging with stacked packaging units
US20050269680A1 (en) * 2004-06-08 2005-12-08 Min-Chih Hsuan System-in-package (SIP) structure and fabrication thereof
US20060017058A1 (en) * 2004-07-22 2006-01-26 Taiwan Oasis Technology Co., Ltd. Construction of LED circuit board
KR100605315B1 (ko) 2004-07-30 2006-07-28 삼성전자주식회사 집적회로 칩의 입출력 패드 구조
JP4285364B2 (ja) 2004-08-20 2009-06-24 パナソニック株式会社 立体回路モジュールとこれを用いた携帯端末機器および立体回路モジュールの製造方法
US7204737B2 (en) 2004-09-23 2007-04-17 Temic Automotive Of North America, Inc. Hermetically sealed microdevice with getter shield
TWM264652U (en) * 2004-10-21 2005-05-11 Chipmos Technologies Inc Structure of image sensor package
US7999366B2 (en) * 2004-11-26 2011-08-16 Stmicroelectronics, S.A. Micro-component packaging process and set of micro-components resulting from this process
CN1815734A (zh) * 2005-02-03 2006-08-09 光磊科技股份有限公司 发光二极管数组封装结构及其方法
KR100716815B1 (ko) * 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
JP4659488B2 (ja) * 2005-03-02 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR100618892B1 (ko) * 2005-04-13 2006-09-01 삼성전자주식회사 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
US7973398B2 (en) * 2005-05-12 2011-07-05 Unimicron Technology Corp. Embedded chip package structure with chip support protruding section
US7919844B2 (en) 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
US20060278962A1 (en) 2005-06-09 2006-12-14 Tessera, Inc. Microelectronic loop packages
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
TWI263313B (en) 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
CN1925720B (zh) * 2005-09-01 2010-04-14 日本特殊陶业株式会社 布线基板、电容器
US8389867B2 (en) * 2005-09-30 2013-03-05 Ibiden Co., Ltd. Multilayered circuit substrate with semiconductor device incorporated therein
US7592699B2 (en) 2005-12-29 2009-09-22 Sandisk Corporation Hidden plating traces
TWI290349B (en) * 2005-12-30 2007-11-21 Advanced Semiconductor Eng Thermally enhanced coreless thin substrate with an embedded chip and method for manufacturing the same
US8411450B2 (en) 2006-01-25 2013-04-02 Nec Corporation Electronic device package, module, and electronic device
JP2007201254A (ja) 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
KR100884238B1 (ko) 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
US20080054443A1 (en) * 2006-08-23 2008-03-06 Chao-Wen Shih Carrier board structure with semiconductor chip embedded therein
JP5042591B2 (ja) 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP5064768B2 (ja) 2006-11-22 2012-10-31 新光電気工業株式会社 電子部品および電子部品の製造方法
US20080142946A1 (en) 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
US20080157316A1 (en) 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
KR100811034B1 (ko) * 2007-04-30 2008-03-06 삼성전기주식회사 전자소자 내장 인쇄회로기판의 제조방법
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
TWI344694B (en) 2007-08-06 2011-07-01 Siliconware Precision Industries Co Ltd Sensor-type package and method for fabricating the same
EP2213148A4 (en) * 2007-10-10 2011-09-07 Tessera Inc ROBUST MULTILAYER WIRING ELEMENTS AND ASSEMBLIES INCLUDING MICROELECTRONIC ELEMENTS INCLUDED
US20090201654A1 (en) * 2008-02-08 2009-08-13 Lambert Simonovich Method and system for improving electrical performance of vias for high data rate transmission
US8138610B2 (en) * 2008-02-08 2012-03-20 Qimonda Ag Multi-chip package with interconnected stacked chips
JP2009231371A (ja) 2008-03-19 2009-10-08 Toshiba Corp 半導体チップ及び半導体装置
JP2010056496A (ja) * 2008-08-30 2010-03-11 Kyocera Kinseki Corp ウェハの金属材料形成方法
US8169065B2 (en) * 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
US8507940B2 (en) * 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure

Also Published As

Publication number Publication date
US20180254213A1 (en) 2018-09-06
JP2013535834A (ja) 2013-09-12
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US10559494B2 (en) 2020-02-11
CN103222353A (zh) 2013-07-24
US9659812B2 (en) 2017-05-23
US20170256443A1 (en) 2017-09-07
KR101619942B1 (ko) 2016-05-12
TWI470751B (zh) 2015-01-21
JP2015084434A (ja) 2015-04-30
KR20160107364A (ko) 2016-09-13
TW201205742A (en) 2012-02-01
US20130010441A1 (en) 2013-01-10
KR20130133167A (ko) 2013-12-06
JP5663662B2 (ja) 2015-02-04
US8847376B2 (en) 2014-09-30
CN106024721A (zh) 2016-10-12
JP2016201565A (ja) 2016-12-01
KR101656814B1 (ko) 2016-09-22
KR101736890B1 (ko) 2017-05-17
EP2596689A1 (en) 2013-05-29
WO2012011933A1 (en) 2012-01-26
JP6321095B2 (ja) 2018-05-09
US20120020026A1 (en) 2012-01-26

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