JP6808815B2 - 積層デバイス、積層体および積層デバイスの製造方法 - Google Patents

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    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/80205—Ultrasonic bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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Description

本発明は、複数の半導体素子等が積層された積層デバイス、積層体および積層デバイスの製造方法に関し、特に、半導体素子等が電気的に接続される端子と電気的に接続されない端子を有する積層デバイス、積層体および積層デバイスの製造方法に関する。
現在、半導体素子等の電子部品は、ダウンサイジング化が顕著である。半導体素子等の電気的な接続には、ワイヤーボンディング、フリップチップボンディング、およびサーモコンプレッションボンディング等が用いられている。
さらには、複数の半導体素子等を積層して配置して、電子部品を小型化または高密度化することがなされている。上述のように半導体素子等を積層した場合、半導体素子で発生した熱が、他の半導体素子の動作不良を引き起こすことがある。
これに対して、特許文献１および特許文献２には、下側のチップから上側のチップへの伝熱を軽減する積層型半導体パッケージが開示されている。
特許文献１の積層型半導体パッケージは、第１の回路基板と第１の回路基板に実装された第１の半導体素子を含む第１の半導体パッケージと、第２の回路基板と第２の回路基板に実装された第２の半導体素子を含み第１の半導体パッケージに積層された第２の半導体パッケージと、第１の半導体素子上及び第１の半導体素子の周辺の第１の回路基板上に配置される熱伝導材料とを有する。
特許文献２の積層型半導体パッケージは、第１の回路基板と、第１の回路基板に第１の半導体素子が実装された第１の半導体パッケージと、第２の回路基板と、第２の回路基板に第２の半導体素子が実装され、第１の半導体パッケージに積層された第２の半導体パッケージと、第１の半導体を封止する封止樹脂と、封止樹脂に接して配置される導電層と、導電層と接続し第１の回路基板上に配置されるサーマルビアとを有する。
また、特許文献１および特許文献２以外に、３次元的に半導体素子を積層するものとして、特許文献３には、絶縁基板の内部に導体層を有する配線基板と、配線基板の表面に設けられた半導体素子とを具備する半導体装置を複数積み重ねてなるとともに、上下の半導体装置間および最下層の半導体装置の下面に、配線基板の導体層と電気的に接続する接続端子を複数設け、接続端子群の外周部に配線基板の導体層と電気的に接続しない補助接続端子を設ける構成の積層型半導体装置が記載されている。
また、特許文献４には、半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板が記載されている。特許文献４の電子部品内蔵基板は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層とが交互に積層された積層体と、裏面が積層体と接するように積層体の表面に載置された半導体チップと、積層体を貫通して半導体チップの裏面と接触し、かつ配線層それぞれに含まれる配線パターンと接触する第１のビア導体とを備える。
特許文献５では、熱消散を改善するために、３次元積層集積回路内の予め定められたデバイス層で指定の能動回路の上または下方に適切な深さのダミースルーシリコンビア構造を位置させている。
特開２０１６−０２５２９４号公報 特開２０１５−１９５３６８号公報 特開２００２−１７０９２４号公報 特開２０１３−２２９５４８号公報 特表２０１３−５２１６６１号公報
上述の特許文献１および特許文献２の積層型半導体パッケージでは、下側のチップから上側のチップへの伝熱を軽減し、動作不良を抑制している。しかしながら、現在、上述の伝熱の軽減に加えて、半導体素子の接合強度を確保することが要求されている。特許文献１〜特許文献５では、上述の伝熱の軽減、および接合強度の確保の両方を満たすことができない。
本発明の目的は、前述の従来技術に基づく問題点を解消し、接合強度を確保し、かつ放熱性に優れた積層デバイス、積層体および積層デバイスの製造方法を提供することにある。
上述の目的を達成するために、本発明の第１の態様は、複数の半導体が電気的に接続された積層体を含む積層デバイスであって、半導体は、複数の端子が設けられた面を有し、複数の端子は、半導体同士を接合しかつ電気的に接続する端子と、半導体同士を接合しかつ電気的に接続しない端子とを含み、半導体の端子が設けられた面における、複数の端子の面積率が４０％以上であり、複数の端子のうち、半導体同士を接合しかつ電気的に接続されている端子の面積率が５０％未満である積層デバイスを提供するものである。
半導体は、複数の端子が設けられた面に絶縁層を有し、半導体の複数の端子が設けられた面から端子の表面までの高さは、半導体の端子が設けられた面から絶縁層の表面までの高さに対して２００ｎｍ以上１μｍ以下高くてもよい。また、複数の端子同士が直接接合されていてもよい。
複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、導通路は、直径が１００ｎｍ以下であることが好ましい。
異方導電性部材は、絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の導通路とを有することが好ましい。
また、インターポーザーを有することが好ましい。
本発明の第２の態様は、複数の半導体が電気的に接続された積層体であって、半導体は、複数の端子が設けられた面を有し、複数の端子は、半導体同士を接合しかつ電気的に接続する端子と、半導体同士を接合しかつ電気的に接続しない端子とを含み、半導体の面における、複数の端子の面積率が４０％以上であり、複数の端子のうち、半導体同士を接合しかつ電気的に接続する端子の面積率が５０％未満である積層体を提供するものである。
半導体は、複数の端子が設けられた面に絶縁層を有し、半導体の複数の端子が設けられた面から端子の表面までの高さは、半導体の端子が設けられた面から絶縁層の表面までの高さに対して２００ｎｍ以上１μｍ以下高くてもよい。また、複数の端子同士が直接接合されていてもよい。
複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、導通路は、直径が１００ｎｍ以下であることが好ましい。
異方導電性部材は、絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の導通路とを有することが好ましい。
また、インターポーザーを有することが好ましい。
また、本発明の第３の態様は、第１の態様の積層デバイスの製造方法であって、各半導体を仮接合し、複数の半導体のうち、全て半導体を一括して接合する積層デバイスの製造方法を提供するものである。
本発明によれば、接合強度を確保し、かつ放熱性が優れる。
本発明の実施形態の積層デバイスの第１の例を示す模式図である。 本発明の実施形態の積層デバイスの半導体素子の端子の配置の一例を示す模式的平面図である。 本発明の実施形態の積層デバイスの半導体素子の端子の配置の他の例を示す模式的平面図である。 本発明の実施形態の積層デバイスの半導体素子の端子の構成の一例を示す模式的断面図である。 本発明の実施形態の積層デバイスの第１の例を示す模式的断面図である。 本発明の実施形態の積層デバイスの半導体素子の端子の構成の他の例を示す模式的断面図である。 本発明の実施形態の積層デバイスの第２の例を示す模式図である。 本発明の実施形態の積層デバイスの第３の例を示す模式図である。 本発明の実施形態の積層デバイスの第４の例を示す模式図である。 本発明の実施形態の積層デバイスに用いられる異方導電性部材の構成の一例を示す平面図である。 本発明の実施形態の積層デバイスに用いられる異方導電性部材の構成の一例を示す模式的断面図である。 異方導電材の構成の一例を示す模式的断面図である。 本発明の実施形態の積層デバイスの第５の例を示す模式図である。 本発明の実施形態の積層デバイスの第６の例を示す模式図である。 本発明の実施形態の積層デバイスの第７の例を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第１の例の一工程を示す模式図である。 本接合条件の第１の例を示すグラフである。 本接合条件の第２の例を示すグラフである。 本接合条件の第３の例を示すグラフである。 本接合条件の第４の例を示すグラフである。 本接合条件の第５の例を示すグラフである。 本接合条件の第６の例を示すグラフである。 本接合条件の第７の例を示すグラフである。 本発明の実施形態の積層デバイスの製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの第８の例を示す模式図である。 本発明の実施形態の積層デバイスの第９の例を示す模式図である。 本発明の実施形態の積層デバイスの第１０の例を示す模式図である。 本発明の実施形態の積層デバイスの第１１の例を示す模式図である。 本発明の実施形態の積層デバイスの第１２の例を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例に用いられる積層体の製造方法の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例に用いられる積層体の製造方法の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例に用いられる積層体の製造方法の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例に用いられる積層体の製造方法の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第７の例に用いられる積層体の製造方法の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第９の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第９の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第９の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第９の例の一工程を示す模式図である。 本発明の実施形態の積層デバイスの製造方法の第９の例の一工程を示す模式図である。 実施例に用いたテスト基板を示す模式図である。 比較例に用いたテスト基板を示す模式図である。
以下に、添付の図面に示す好適実施形態に基づいて、本発明の積層デバイスおよび積層デバイスの製造方法を詳細に説明する。
なお、以下に説明する図は、本発明を説明するための例示的なものであり、以下に示す図に本発明が限定されるものではない。
なお、以下において数値範囲を示す「〜」とは両側に記載された数値を含む。例えば、εが数値α〜数値βとは、εの範囲は数値αと数値βを含む範囲であり、数学記号で示せばα≦ε≦βである。
「平行」、および「直交」等の角度は、特に記載がなければ、該当する技術分野で一般的に許容される誤差範囲を含む。また、「全面」等は、該当する技術分野で一般的に許容される誤差範囲を含む。
図１は本発明の実施形態の積層デバイスの第１の例を示す模式図であり、図２は本発明の実施形態の積層デバイスの半導体素子の端子の配置の一例を示す模式的平面図であり、図３は本発明の実施形態の積層デバイスの半導体素子の端子の配置の他の例を示す模式的平面図である。
積層デバイスは、複数の半導体が電気的に接続された積層体を含むものである。積層デバイスは、構成の一部または全部として本発明の積層体を含むデバイスであり、例えば、１つで完結したものであり、単体で特定の機能を発揮するものである。
本発明の半導体とは、半導体素子、回路素子、およびセンサ素子等のことであり、半導体素子には受動素子および能動素子が含まれる。このように、本発明の半導体とは、物質としての半導体を示すものではない。
図１に示す積層デバイス１０は、例えば、半導体素子１２と半導体素子１４とが、積層方向Ｄｓにて積層されて接合されたものであり、半導体素子１２と半導体素子１４とは直接電気的に接続されている。例えば、半導体素子１２と半導体素子１４とは大きさが同じである。積層された半導体素子１２と半導体素子１４とにより、複数の半導体が電気的に接続された積層体１５が構成される。なお、積層体１５は、積層デバイス１０と同様の効果を奏する。
図２は半導体素子１２、１４の模式的平面図であり、半導体素子１２、１４の平面視の状態を示す。半導体素子１２、１４は、それぞれ、複数の端子３０が設けられた面を有する。複数の端子３０は、半導体同士を対向させて接合するものである。端子３０は、半導体素子１２、１４を接合しかつ電気的に接続する端子３０ａと、半導体素子１２、１４を接合しかつ電気的に接続しない（接合するが電気的には接続しない）端子３０ｂとを含む。端子３０ａは半導体素子１２，１４の信号を外部に取り出すものである。端子３０ｂは半導体素子１２、１４で発生した熱を外部に放熱したり、積層デバイス１０の接合強度を維持したりするためのものである。
上述の直接電気的に接続されているとは、半導体素子１２の端子３０と半導体素子１４の端子３０とが直接接続された状態のことをいう。
また、例えば、半導体素子１２、１４同士を電気的に接続する端子３０ａと半導体素子１２、１４同士を電気的に接続しない端子３０ｂとは、形状および大きさが同じである。
積層デバイス１０において、半導体素子１２、１４では、端子３０は、平面視での端子３０を有する面３１における面積率が４０％以上である。
なお、上述の平面視での端子３０を有する面３１における面積率のことを、単に、面積率ともいう。
半導体素子１２と半導体素子１４とでは、複数の端子３０のうち、半導体素子１２の端子３０が他の半導体素子１４の端子３０と電気的に接続されている端子３０ａの面積の割合が５０％未満である。これにより、積層デバイス１０は接合強度が確保され、かつ放熱性が優れたものとなる。さらには、放熱性が優れることにより、半導体素子１２、１４等の半導体の温度上昇が抑制され、積層デバイス１０の信頼性も向上する。
接合強度とは、半導体素子１２と半導体素子１４との接合界面における剥離強度のことであり、シェア強度により評価される。
放熱性とは、広義においては、積層した半導体素子が駆動した場合の発熱がいかに積層素子表面から放散されるかということを意味する。但し本発明においては狭義の放熱性を主に前提とし、積層部分での半導体素子間の熱の伝達性のことを主に意味し、一方向熱流定常法を用いて測定され、評価される。
半導体素子１２、１４は、複数の端子が設けられた面における複数の端子の面積率が４０％以上であり、複数の端子のうち、半導体同士を接合しかつ電気的に接続する端子の面積率が５０％未満である。半導体素子１２、１４において平面視での端子３０を有する面３１における端子３０の面積率が４０％未満では、半導体素子１２、１４同士の接合強度を確保することが難しい。一方、半導体素子１２、１４同士を電気的に接続する端子３０ａの面積の割合が５０％を超えると、放熱性が低下する。
なお、半導体素子１２と半導体素子１４とは、上述の端子３０ａの面積率を満たせば端子３０の配置は同じでもよい。
半導体の複数の端子が設けられた面における複数の端子の面積率とは、半導体素子１２、１４の端子３０を有する面３１の面積Ｓに対する端子３０の平面視での合計面積Ｓｍの比率のことである。面積率をＳｒとすれば、Ｓｒ＝Ｓｍ／Ｓである。面積率Ｓｒの上限値は、特に限定されるものではないが、半導体素子１２、１４の仕様等により適宜決定されるものである。
半導体素子１２、１４の複数の端子が設けられた面（電極を有する面）の面積Ｓは、図２に示すように、半導体素子１２、１４の平面視での形状が四角であれば、平行な１組の辺の長さをＷ１とし、残りの平行な１組の辺の長さをＷ２とするとき、Ｓ＝Ｗ１×Ｗ２で表される。
また、上述の端子３０ａの面積の割合とは、端子３０の平面視における合計面積Ｓｍに対する端子３０ａの平面視における合計面積Ｓａの比率のことである。端子３０ａの面積の割合をＳｄとすれば、Ｓｄ＝Ｓａ／Ｓｍである。端子３０ａの面積の割合Ｓｄの下限値は、半導体素子１２、１４の仕様等により適宜決定されるものであり、特に限定されるものではないが、端子３０ａの面積の割合Ｓｄの下限値は１％であることが好ましい。
端子３０ａの面積と端子３０ｂの面積は、端子３０ａと端子３０ｂの画像を取得し、画像解析により端子３０ａの輪郭および端子３０ｂの輪郭を取得し、輪郭で囲まれた範囲の面積を求めることにより得ることができる。
上述の面積率Ｓｒおよび端子３０ａの面積の割合Ｓｄは、半導体素子１２と半導体素子１４との接合界面において規定されるものである。このため、半導体素子１２と半導体素子１４との大きさが異なる場合、小さい方の半導体素子の平面視での面積を基準として、上述の面積率Ｓｒおよび端子３０ａの面積の割合Ｓｄが決定される。
上述の端子３０ａと上述の端子３０ｂとは、形状および大きさが同じであることに限定されない。端子３０ａの面積の割合Ｓｄを満足すれば、端子３０ｂは図３に示すように端子３０ａよりも大きくてもよい。なお、図３において、図２に示す半導体素子１２、１４と同一構成物には同一符号を付して、その詳細な説明は省略する。
端子３０は、例えば、図４に示す構成である。図４に示すように半導体素子１２、１４は、半導体層３２と、再配線層３４と、パッシベーション層３６とを有する。再配線層３４とパッシベーション層３６とは電気的に絶縁された絶縁層である。半導体層３２の表面３２ａには、特定の機能を発揮する回路等が形成された素子領域（図示せず）が設けられている。素子領域については後に説明する。なお、半導体層３２の表面３２ａが、半導体の端子３０が設けられている面に相当する。
半導体層３２の表面３２ａ上に再配線層３４が設けられている。再配線層３４では、半導体層３２の素子領域に電気的に接続される配線３７が設けられている。配線３７にパッド３８が設けられており、配線３７とパッド３８は導通する。配線３７とパッド３８とにより、素子領域との信号の授受が可能となり、かつ素子領域への電圧等の供給ができる。
再配線層３４の表面３４ａにパッシベーション層３６が設けられている。パッシベーション層３６には、配線３７に設けられたパッド３８に端子３０ａが設けられている。端子３０ａは半導体層３２と電気的に接続されている。
また、再配線層３４には、配線３７が設けられていないが、パッド３８だけが設けられている。配線３７に設けられていないパッド３８に端子３０ｂが設けられている。端子３０ｂは半導体層３２と電気的に接続されていない。
端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃは、いずれもパッシベーション層３６の表面３６ａと一致しており、いわゆる面一の状態であり、端子３０ａと端子３０ｂはパッシベーション層３６の表面３６ａから突出していない。図４に示す端子３０ａと端子３０ｂは、例えば、研磨することによりパッシベーション層３６の表面３６ａと面一にされる。
例えば、図４に示す構成の半導体素子１２と半導体素子１４とを接合した場合、複数の端子同士が直接接合されていてもよく、図５に示すように、互いに対応する端子３０ａ同士が直接接続され、互いに対応する端子３０ｂ同士が直接接続される。このように半導体素子１２と半導体素子１４とは、端子３０ａにより相互に電気的に接続され、端子３０ｂにより電気的に接続されることなく物理的に接続される。
端子３０ａと端子３０ｂは、パッシベーション層３６の表面３６ａと面一であることに限定されるものではなく、図６に示すように、パッシベーション層３６の表面３６ａに対して突出してもよい。この場合、パッシベーション層３６の表面３６ａに対する端子３０ａと端子３０ｂの突出量であるリセス量δは、例えば、２００ｎｍ以上１μｍ以下である。
リセス量δが２００ｎｍ未満では、図４に示す端子３０ａと端子３０ｂが突出していない構成と略同じであり、高い精度で研磨する必要がある。一方、リセス量δが１μｍを超えると、パッド電極を設ける一般的な構成と同じであり、半田ボール等を用いて接合する必要がある。
図６に示す構成では、端子３０ａと端子３０ｂがパッシベーション層３６の表面３６ａに対して突出しているため、パッシベーション層３６の表面３６ａに、端子３０ａと端子３０ｂを保護するための樹脂層３９を設けてもよい。
上述のリセス量δは、半導体素子１２、１４において端子３０ａと端子３０ｂとを含む断面の画像を取得し、画像解析により端子３０ａの輪郭および端子３０ｂの輪郭を取得し、端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃを検出する。パッシベーション層３６の表面３６ａから端子３０ａの端面３０ｃとの距離、および端子３０ｂの端面と３０ｃの距離を求めることにより得ることができる。
端子３０ａの端面３０ｃと端子３０ｂの端面３０ｃは、いずれもパッシベーション層３６の表面３６ａから最も離れた位置にある面のことであり、一般的に上面と呼ばれる面のことである。
半導体層３２は、半導体であれば、特に限定されるものではなく、シリコン等で構成されるが、これに限定されるものではなく、炭化ケイ素、ゲルマニウム、ガリウムヒ素または窒化ガリウム等であってもよい。
再配線層３４は、電気的に絶縁性を有するもので構成され、例えば、ポリイミドで構成される。
また、パッシベーション層３６も、電気的に絶縁性を有するもので構成され、例えば、窒化珪素（ＳｉＮ）またはポリイミドで構成される。
配線３７およびパッド３８は、導電性を有するもので構成され、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。
端子３０ａおよび端子３０ｂは、配線３７およびパッド３８と同様に導電性を有するもので構成され、例えば、金属または合金で構成される。具体的には、端子３０ａおよび端子３０ｂは、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。
なお、端子３０ａおよび端子３０ｂは、導電性を有するものであればよく、金属または合金で構成されることに限定されるものではなく、半導体素子分野において端子、または電極パッドと呼ばれるものに用いられる材料を適宜利用可能である。
また、図１の積層デバイス１０は、半導体素子１２と半導体素子１４とを積層したものであるが、これに限定されるものではなく、図７に示す積層デバイス１０のように、３つの半導体素子１２、１４、１６を積層方向Ｄｓにて積層して接合した構成でもよい。３つの半導体素子１２、１４、１６により積層体１７が構成される。
また、図８に示す積層デバイス１０のように、３つの半導体素子１２、１４、１６に、さらに１つのインターポーザー１８を有する構成でもよい。３つの半導体素子１２、１４、１６と１つのインターポーザー１８とにより積層体１９が構成される。図８示す積層デバイス１０では、積層方向Ｄｓにおける半導体素子１２と半導体素子１４との間にインターポーザー１８が設けられている。半導体素子１４と半導体素子１６とが直接接合されている。
なお、３つの半導体素子１２、１４、１６の端子３０は、端子３０ａおよび端子３０ｂについては上述の要件を満たす。図７に示す積層デバイス１０でも図８示す積層デバイス１０でも、図１に示す積層デバイス１０と同様に、接合強度が確保され、かつ放熱性が優れる。
インターポーザー１８は、半導体素子間の電気的な接続を担うものである。また、半導体素子と配線基板等との電気的な接続を担うものでもある。インターポーザー１８を用いることにより、配線長および配線幅を小さくでき、寄生容量の低減、および配線長のバラつき等を減らすことができる。
インターポーザー１８の構成は、上述の機能を実現することができれば、その構成は特に限定されるものではなく、公知のものを含め適宜利用可能である。インターポーザー１８は、例えば、ポリイミド等の有機材料、ガラス、セラミックス、金属、シリコン、および多結晶シリコン等を用いて構成することができる。
また、複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されていてもよく、図９に示す積層デバイス１０のように、異方導電性を示す異方導電性部材２０を介して半導体素子１２と半導体素子１４とを積層方向Ｄｓに接合して、半導体素子１２と半導体素子１４とを電気的に接続してもよい。異方導電性部材２０は、積層方向Ｄｓに導通する導通路を有するものであり、ＴＳＶ（Through Silicon Via）の機能を果たすものである。半導体素子１２と半導体素子１４と異方導電性部材２０とにより積層体１５が構成される。図９示す積層デバイス１０でも、図１に示す積層デバイス１０と同様に、接合強度が確保され、かつ放熱性が優れる。なお、異方導電性部材２０はインターポーザーとしても利用することができる。
以下、異方導電性部材２０について説明する。
図１０は本発明の実施形態の積層デバイスに用いられる異方導電性部材の構成の一例を示す平面図であり、図１１は本発明の実施形態の積層デバイスに用いられる異方導電性部材の構成の一例を示す模式的断面図である。図１１は図１０の切断面線ＩＢ−ＩＢ断面図である。また、図１２は異方導電材の構成の一例を示す模式的断面図である。
図１０および図１１に示すように異方導電性部材２０は、無機材料からなる絶縁性基材４０と、絶縁性基材４０の厚み方向Ｚ（図１１参照）に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路４２とを備える部材である。異方導電性部材２０は、さらに、絶縁性基材４０の表面４０ａおよび４０ｂに設けられた樹脂層４４を具備する。
ここで、「互いに電気的に絶縁された状態」とは、絶縁性基材の内部に存在している各導通路が絶縁性基材の内部において互いに各導通路間の導通性が十分に低い状態であることを意味する。
異方導電性部材２０は、導通路４２が互いに電気的に絶縁されており、絶縁性基材４０の厚み方向Ｚ（図１１参照）と直交する方向ｘには導電性が十分に低く、厚み方向Ｚに導電性を有する。このように異方導電性部材２０は異方導電性を示す部材である。異方導電性部材２０は厚み方向Ｚを、積層デバイス１０の積層方向Ｄｓに一致させて配置される。
導通路４２は、図１０および図１１に示すように、互いに電気的に絶縁された状態で絶縁性基材４０を厚み方向Ｚに貫通して設けられている。なお、符号Ｚ１は図１０の裏面から正面の方向を示し、符号Ｚ２は図１０の正面から裏面の方向を示す。
さらに、導通路４２は、図１１に示すように、絶縁性基材４０の表面４０ａおよび４０ｂから突出した突出部分４２ａおよび突出部分４２ｂを有してもよい。異方導電性部材２０は、さらに、絶縁性基材４０の表面４０ａおよび裏面４０ｂに設けられた樹脂層４４を具備してもよい。樹脂層４４は、粘着性を備え、接合性を付与するものでもある。突出部分４２ａおよび突出部分４２ｂの長さは、６ｎｍ以上であることが好ましく、より好ましくは３０ｎｍ〜５００ｎｍである。
また、図１２および図１１においては、絶縁性基材４０の表面４０ａおよび４０ｂに樹脂層４４を有するものを示しているが、これに限定されるものではなく、絶縁性基材４０の少なくとも一方の表面に、樹脂層４４を有する構成でもよい。
同様に、図１２および図１１の導通路４２は両端に突出部分４２ａおよび突出部分４２ｂがあるが、これに限定されるものではなく、絶縁性基材４０の少なくとも樹脂層４４を有する側の表面に突出部分を有する構成でもよい。
図１２に示す異方導電性部材２０の厚みｈは、例えば、３０μｍ以下である。また、異方導電性部材２０は、ＴＴＶ（Total Thickness Variation）が１０μｍ以下であること
が好ましい。
ここで、異方導電性部材２０の厚みｈは、異方導電性部材２０を、電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、異方導電性部材２０の輪郭形状を取得し、厚みｈに相当する領域について１０点測定した平均値のことである。
また、異方導電性部材２０のＴＴＶ（Total Thickness Variation）は、異方導電性部材２０をダイシングで支持体４６ごと切断し、異方導電性部材２０の断面形状を観察して求めた値である。
異方導電性部材２０は、移送、搬送および運搬ならびに保管等のために図１２に示すように支持体４６の上に設けられる。支持体４６と異方導電性部材２０の間に剥離層４７が設けられている。支持体４６と異方導電性部材２０は剥離層４７により、分離可能に接着されている。上述のように異方導電性部材２０が支持体４６の上に剥離層４７を介して設けられたものを異方導電材５０という。
支持体４６は、異方導電性部材２０を支持するものであり、例えば、シリコン基板で構成されている。支持体４６としては、シリコン基板以外に、例えば、ＳｉＣ、ＳｉＮ、ＧａＮおよびアルミナ（Ａｌ２Ｏ３）等のセラミックス基板、ガラス基板、繊維強化プラスチック基板、ならびに金属基板を用いることができる。繊維強化プラスチック基板には、プリント配線基板であるＦＲ−４（Flame Retardant Type 4）基板等も含まれる。
また、支持体４６としては、可撓性を有し、かつ透明であるものを用いることができる。可撓性を有し、かつ透明な支持体４６としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）、ポリシクロオレフィン、ポリカーボネート、アクリル樹脂、ＰＥＮ（ポリエチレンナフタレート）、ＰＥ（ポリエチレン）、ＰＰ（ポリプロピレン）、ポリスチレン、ポリ塩化ビニル、ポリ塩化ビニリデンおよびＴＡＣ（トリアセチルセルロース）等のプラスチックフィルムが挙げられる。
ここで、透明とは、位置合せに使用する波長の光で透過率が８０%以上であることをいう。このため、波長４００〜８００ｎｍの可視光全域で透過率が低くてもよいが、波長４００〜８００ｎｍの可視光全域で透過率が８０％以上であることが好ましい。透過率は、分光光度計により測定される。
剥離層４７は、支持層４８と剥離剤４９が積層されたものであることが好ましい。剥離剤４９が異方導電性部材２０に接しており、剥離層４７を起点にして、支持体４６と異方導電性部材２０が分離する。異方導電材５０では、例えば、予め定められた温度に加熱することで、剥離剤４９の接着力が弱まり、異方導電性部材２０から支持体４６が取り除かれる。
剥離剤４９には、例えば、日東電工社製リバアルファ（登録商標）、およびソマール株式会社製ソマタック（登録商標）等を用いることができる。
なお、図９に示す構成以外に、例えば、図１３に示す積層デバイス１０のように、異方導電性部材２０を介して半導体素子１２と半導体素子１４と半導体素子１６を積層方向Ｄｓに積層して接合し、かつ電気的に接続した構成としてもよい。３つの半導体素子１２、１４、１６と２つの異方導電性部材２０とにより積層体１９が構成される。
また、図１４に示す積層デバイス１０のように、インターポーザー１８と異方導電性部材２０を用いて、半導体素子１２と半導体素子１４と半導体素子１６を積層方向Ｄｓに積層して接合し、かつ電気的に接続した構成としてもよい。３つの半導体素子１２、１４、１６と１つのインターポーザー１８と１つの異方導電性部材２０とにより積層体１９が構成される。
図１３示す積層デバイス１０でも、図１４示す積層デバイス１０でも、図１に示す積層デバイス１０と同様に、接合強度が確保され、かつ放熱性が優れる。
また、図１５に示す積層デバイス１０のように光学センサとして機能するものでもよい。図１５に示す積層デバイス１０は、半導体素子５２とセンサチップ５４とが異方導電性部材２０を介して積層方向Ｄｓに積層されている。また、センサチップ５４にはレンズ５６が設けられている。半導体素子５２とセンサチップ５４と異方導電性部材２０とにより積層体５７が構成される。図１５に示す積層デバイス１０のように光学センサとしても、図１に示す積層デバイス１０と同様に、接合強度が確保され、かつ放熱性が優れる。
半導体素子５２は、ロジック回路が形成されたものであり、センサチップ５４で得られる信号を処理することができれば、その構成は特に限定されるものではない。
センサチップ５４は、光を検出する光センサを有するものである。光センサは、光を検出することができれば、特に限定されるものではなく、例えば、ＣＣＤ（Charge Coupled
Device）イメージセンサまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが用いられる。
なお、図１５に示す積層デバイス１０では、半導体素子５２とセンサチップ５４とを異方導電性部材２０を介して接続したが、これに限定されるものではなく、半導体素子５２とセンサチップ５４とを直接接合する構成でもよい。
レンズ５６は、センサチップ５４に光を集光することができれば、その構成は特に限定されるものではなく、例えば、マイクロレンズと呼ばれるものが用いられる。
なお、上述の半導体素子１２、半導体素子１４および半導体素子１６は、上述の半導体層３２を有するものであり、素子領域（図示せず）を有する。
素子領域とは、電子素子として機能するための、コンデンサ、抵抗およびコイル等の各種の素子構成回路等が形成された領域である。素子領域には、例えば、フラッシュメモリ等のようなメモリ回路、マイクロプロセッサおよびＦＰＧＡ（field-programmable gate array）等のような論理回路が形成された領域、無線タグ等の通信モジュールならびに配線が形成された領域がある。素子領域には、これ以外に、発信回路、またはＭＥＭＳ（Micro Electro Mechanical Systems）が形成されてもよい。ＭＥＭＳとは、例えば、センサ、アクチュエーターおよびアンテナ等である。センサには、例えば、加速度、音および光等の各種のセンサが含まれる。
上述のように、素子領域は素子構成回路等が形成されており、半導体素子には上述のように再配線層３４（図４参照）が設けられている。
積層デバイスでは、例えば、論理回路を有する半導体素子と、メモリ回路を有する半導体素子の組合せとすることができる。また、半導体素子を全てメモリ回路を有するものとしてもよく、また、全て論理回路を有するものとしてもよい。また、積層デバイス１０における半導体素子の組合せとしては、センサ、アクチュエーターおよびアンテナ等と、メモリ回路と論理回路との組み合わせでもよく、積層デバイス１０の用途等に応じて適宜決定されるものである。
以下、積層デバイスの製造方法について説明する。
[積層デバイスの製造方法]
積層デバイスの製造方法の第１の例について説明する。
図１６〜図１８は本発明の実施形態の積層デバイスの製造方法の第１の例を工程順に示す模式図である。
図１６〜図１８に示す積層デバイスの製造方法の第１の例において、図１に示す積層デバイス１０、ならびに図２および図４に示す半導体素子１２、１４と同一構成物には同一符号を付して、その詳細な説明は省略する。
積層デバイスの製造方法の第１の例は、チップオンウエハに関するものであり、図１に示す積層デバイス１０の製造方法を示す。
まず、複数の素子領域（図示せず）を備える第１の半導体ウエハ６０を用意する。複数の素子領域は第１の半導体ウエハ６０の表面６０ａに設けられている。素子領域には位置合せのためのアライメントマーク（図示せず）と、図２に示す端子３０ａおよび端子３０ｂとが設けられている。第１の半導体ウエハ６０は、１つの素子領域を含む単位で切断されて、半導体素子１２となるものである。素子領域に半導体素子１４が接合されて積層デバイス１０となる。
複数の半導体素子１４を用意する。各半導体素子１４も、表面１４ａに素子領域が設けられ、素子領域には位置合せのためのアライメントマーク（図示せず）と、図２に示す端子３０ａおよび端子３０ｂとが設けられている。
各半導体素子１４を、端子３０ａおよび端子３０ｂが設けられた表面１４ａを第１の半導体ウエハ６０に向けて配置する。
次に、第１の半導体ウエハ６０のアライメントマークと、半導体素子１４のアライメントマークとを用いて第１の半導体ウエハ６０と半導体素子１４との位置合せを行う。
アライメントマークを用いた位置合せは、例えば、第１の半導体ウエハ６０のアライメントマークと、半導体素子１４のアライメントマークとを同時に撮像し、第１の半導体ウエハ６０のアライメントマークの画像と、半導体素子１４のアライメントマークの画像を基に、第１の半導体ウエハのアライメントマークの位置情報と、半導体素子１４のアライメントマークの位置情報とを求め位置合せを行う。
なお、位置合せについては、第１の半導体ウエハ６０のアライメントマークの画像または反射像と、半導体素子１４のアライメントマークの画像または反射像について、デジタル画像データを得ることができれば、その構成は特に限定されるものではなく、公知の撮像装置を適宜利用可能である。
第１の半導体ウエハ６０と半導体素子１４とを位置合せした後、半導体素子１４を第１の半導体ウエハ６０の素子領域に載置し、仮接合する。これを全ての半導体素子１４について行い、図１７に示すように、全ての半導体素子１４を第１の半導体ウエハ６０の素子領域に仮接合する。
仮接合とは、半導体素子または半導体ウエハを、接合する対象物に対して位置合せした状態で、接合する対象物上に固定することをいう。
次に、全ての半導体素子１４を第１の半導体ウエハ６０の素子領域に仮接合した状態で、予め定めた条件にて接合を行い、全ての半導体素子１４を第１の半導体ウエハ６０の素子領域に接合する。これにより、半導体素子１４と第１の半導体ウエハ６０との端子３０ａ同士および端子３０ｂ同士が接合される。半導体素子１４を第１の半導体ウエハ６０に接合するように、対象物同士を接合することを本接合という。
本接合は、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
接合方法は、上述の方法に特に限定されるものではなく、ＤＢＩ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ）およびＳＡＢ（Ｓｕｒｆａｃｅ Ａｃｔｉｖａｔｅｄ Ｂｏｎｄ）を用いることができる。
上述のＤＢＩは、半導体素子１４および第１の半導体ウエハ６０に、シリコン酸化膜を積層し、化学的機械研磨を施す。その後、プラズマ処理によってシリコン酸化膜界面を活性化させ、半導体素子１４および第１の半導体ウエハ６０を接触させることにより両者を接合する。
上述のＳＡＢは、半導体素子１４および第１の半導体ウエハ６０の各接合面を真空中で表面処理し活性化する。この状態で、半導体素子１４および第１の半導体ウエハ６０を、常温環境で接触させることにより両者を接合する。表面処理には、アルゴン等の不活性ガスのイオン照射、または中性原子ビーム照射が用いられる。
仮接合に際し、第１の半導体ウエハ６０と半導体素子１４を検査して良品と不良品を予め分かるようにして、半導体素子１４の良品のみを、第１の半導体ウエハ６０内の良品部分に接合することで、製造ロスを低減することができる。品質保証された良品の半導体素子のことをＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）という。
次に、図１８に示すように、半導体素子１４が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子１２と半導体素子１４が接合された積層デバイス１０を得ることができる。
なお、個片化については、ダイシングに限定されるものではなく、レーザースクライビングを用いてもよい。
また、半導体素子１２を素子領域に接合する工程では、複数の半導体素子１４を仮接合した後、全て一括して接合したが、これに限定されるものではない。接合方法によっては、仮接合ができないものもある。この場合、半導体素子１２の仮接合を省略してもよい。さらには、半導体素子１４を、第１の半導体ウエハ６０の素子領域に１つずつ接合してもよい。
半導体素子１４および第１の半導体ウエハ６０の搬送およびピッキング等、ならびに仮接合および本接合については、公知の半導体製造装置を用いることにより実現できる。
上述の半導体素子１４および第１の半導体ウエハ６０を含め、個々の半導体素子同士を接合するような仮接合の場合には、東レエンジニアリング、渋谷工業株式会社、株式会社新川、およびヤマハ発動機株式会社等の各社の装置を用いることができる。
上述の本接合に用いる装置としては、例えば、三菱重工工作機械、ボンドテック、株式会社ＰＭＴ、アユミ工業、東京エレクトロン（ＴＥＬ）、ＥＶＧ、ズースマイクロテック株式会社（ＳＵＳＳ）、ムサシノエンジニアリング等各社のウエハ接合装置を用いることができる。
仮接合および本接合のそれぞれの接合に際しては、接合時の雰囲気、加熱温度、加圧力（荷重）、および処理時間が制御因子として挙げられるが用いる半導体素子等のデバイスに適合した条件を選ぶことができる。
接合時の雰囲気としては、大気下を始め、窒素雰囲気等の不活性雰囲気、および真空状態から選ぶことができる。
加熱温度は、温度１００℃〜４００℃まで種々選択可能であり、かつ昇温速度に関しても１０℃／分〜１０℃／秒まで加熱ステージの性能、または加熱方式に従って選択することができる。冷却に関しても同様である。またステップ状に加熱することも可能であり、数段に分け、順次加熱温度を上げて接合することも可能である。
圧力（荷重）に関しても樹脂封止剤の特性等に応じて急速に加圧したり、ステップ状に加圧することを選択できる。
接合時の雰囲気、加熱および加圧それぞれの保持時間、および変更時間は適宜設定することができる。また、その順序についても適宜変更することができる。例えば、真空状態になったのち第１段の加圧を行い、その後加熱して昇温したところで第２段の加圧を行って一定時間保持し、除荷すると同時に冷却を行い一定温度以下になった段階で大気下に戻すといった手順を組むことができる。
このような手順は、様々に組み替えることができ、大気下で加圧後、真空状態にして加熱してもよいし、真空化、加圧、加熱を一気に行ってもよい。これらの組合せの例を図１９〜図２５に示す。
また、面内の加圧分布、加熱分布を接合時に個別に制御する機構を利用すれば接合の歩留まり向上につなげられる。
仮接合に関しても同じように変更可能で、例えば、不活性雰囲気化で行うことにより、半導体素子の電極表面の酸化を抑制できる。更に超音波を付加しながら接合を行うことも可能である。
図１９〜図２５は本接合条件の第１の例〜第７の例を示すグラフである。図１９〜図２５は、接合時の雰囲気、加熱温度、加圧力（荷重）、および処理時間を示しており、符号Ｖは真空度を示し。符号Ｌは荷重を示し、符号Ｔは温度を示す。図１９〜図２５において真空度が高いとは、圧力が低くなることを示す。
接合時の雰囲気、加熱温度、および荷重については、例えば、図１９〜図２１に示すように、圧力を減圧した状態で荷重をかけた後に、温度を上昇させてもよい。また、図２２、図２４および図２５に示すように、荷重を加えるタイミングと温度を上げるタイミングとを合わせてもよい。図２３に示すように温度を上昇させた後、荷重を加えるようにしてもよい。また、図２２および図２３に示すように、圧力の減圧のタイミングと温度を上げるタイミングとを合わせてもよい。
温度の上昇も、図１９、図２０および図２４に示すように、ステップ状に上昇させてもよいし、図２５に示すように２段階で加熱してもよい。荷重も図２１および図２４に示すようにステップ状に加えてもよい。
また、圧力を減圧するタイミングは、図１９、図２１、図２３、図２４および図２５に示すように減圧してから荷重を加えてもよく、図２０および図２２に示すように減圧のタイミングと荷重を加えるタイミングとを合わせてもよい。この場合、減圧と接合を同時並行する。
積層デバイスの製造方法の第２の例について説明する。
図２６〜図２８は本発明の実施形態の積層デバイスの製造方法の第２の例を工程順に示す模式図である。
積層デバイスの製造方法の第２の例は、チップオンウエハに関するものであり、図７に示す積層デバイス１０の製造方法を示す。
積層デバイスの製造方法の第２の例は、積層デバイスの製造方法の第１の例に比して、３つの半導体素子１２、１４、１６が積層される点以外は、積層デバイスの製造方法の第１の例と同じである。このため、積層デバイスの製造方法の第１の例と共通する製造方法についての詳細な説明は省略する。
半導体素子１４には、裏面１４ｂにアライメントマーク（図示せず）が設けられており、かつ端子３０ａおよび端子３０ｂが設けられている。裏面１４ｂの端子３０ａは、表面１４ａの素子領域と電気的に接続されている。
また、半導体素子１６は、表面１６ａに素子領域（図示せず）が設けられ、かつ素子領域にアライメントマーク（図示せず）が設けられている。
図２６に示すように、全ての半導体素子１４が第１の半導体ウエハ６０の素子領域に仮接合された状態で、半導体素子１４の裏面１４ｂのアライメントマークと、半導体素子１６のアライメントマークとを用いて、半導体素子１４に対して半導体素子１６の位置合せを行う。
次に、図２７に示すように、半導体素子１４の裏面１４ｂに半導体素子１６を仮接合する。次に、全ての半導体素子１４を第１の半導体ウエハ６０の素子領域に仮接合し、全ての半導体素子１４に半導体素子１６を仮接合した状態で、予め定めた条件にて本接合を行い、半導体素子１４と半導体素子１６を接合し、かつ半導体素子１４を第１の半導体ウエハ６０の素子領域に接合する。これにより、半導体素子１４と半導体素子１６と第１の半導体ウエハ６０において、端子３０ａ同士および端子３０ｂ同士が接合される。
次に、図２８に示すように、半導体素子１４および半導体素子１６が接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子１２と半導体素子１４と半導体素子１６とが接合された積層デバイス１０を得ることができる。
積層デバイスの製造方法の第２の例では、全ての半導体素子１４を第１の半導体ウエハ６０の素子領域に接合した状態で、半導体素子１６を接合してもよい。
積層デバイスの製造方法の第３の例について説明する。
図２９〜図３０は本発明の実施形態の積層デバイスの製造方法の第３の例を工程順に示す模式図である。
積層デバイスの製造方法の第３の例は、ウエハオンウエハに関するものであり、図１に示す積層デバイス１０の製造方法を示す。
積層デバイスの製造方法の第３の例は、積層デバイスの製造方法の第１の例に比して、半導体素子１４に代えて第２の半導体ウエハ６２を用いる点以外は、積層デバイスの製造方法の第１の例と同じである。このため、積層デバイスの製造方法の第１の例と共通する製造方法についての詳細な説明は省略する。
まず、第１の半導体ウエハ６０と、複数の素子領域（図示せず）を備える第２の半導体ウエハ６２を用意する。素子領域は第２の半導体ウエハ６２の表面６２ａに設けられている。
次に、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ６２の表面６２ａを対向させる。そして、第１の半導体ウエハ６０のアライメントマークと、第２の半導体ウエハ６２のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、第２の半導体ウエハ６２の位置合せを行う。
次に、図２９に示すように、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ６２の表面６２ａを対向させて、上述の方法を用いて第１の半導体ウエハ６０と第２の半導体ウエハ６２とを接合する。この場合、仮接合した後に、本接合をしてもよく、本接合だけでもよい。
次に、図３０に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ６２が接合された状態で、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子１２と半導体素子１４とが接合された積層デバイス１０を得ることができる。このように、ウエハオンウエハを用いても積層デバイス１０を得ることができる。
なお、個片化については、上述のとおりであるため、詳細な説明は省略する。
また、図３０に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ６２が接合された状態で、第１の半導体ウエハ６０および第２の半導体ウエハ６２のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。
積層デバイスの製造方法の第３の例では、半導体素子１２と半導体素子１４を積層した２層構造を例にして説明したが、これに限定されるものではなく、３層以上でもよいことはもちろんである。この場合、第２の半導体ウエハ６２の裏面６２ｂに、アライメントマーク（図示せず）と、端子３０ａおよび端子３０ｂを設ける。裏面６２ｂの端子３０ａおよび端子３０ｂは、表面６２ａの素子領域に電気的に接続されている。第２の半導体ウエハ６２を上述の構成とすることにより、第３の半導体ウエハ（図示せず）を位置合わせして接合することができ、３層以上の積層デバイス１０を得ることができる。
積層デバイスの製造方法の第４の例について説明する。
図３１〜図３３は本発明の実施形態の積層デバイスの製造方法の第４の例を工程順に示す模式図である。
積層デバイスの製造方法の第４の例は、チップオンウエハに関するものであり、図９に示す積層デバイス１０の製造方法を示す。
積層デバイスの製造方法の第４の例は、積層デバイスの製造方法の第１の例に比して、半導体素子１２と半導体素子１４とが異方導電性部材２０を介して積層されて接合されている点以外は、積層デバイスの製造方法の第１の例と同じである。このため、積層デバイスの製造方法の第１の例と共通する製造方法についての詳細な説明は省略する。
まず、異方導電性部材２０が表面１４ａに設けられた半導体素子１４を用意する。
次に、異方導電性部材２０を、第１の半導体ウエハ６０に向けて半導体素子１４を配置する。次に、半導体素子１４のアライメントマークと、第１の半導体ウエハ６０のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、半導体素子１４の位置合せを行う。
次に、半導体素子１４を異方導電性部材２０を介して第１の半導体ウエハ６０の素子領域に載置し、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、樹脂層４４（図１１参照）を用いて仮接合する。これを全ての半導体素子１４について行い、図３２に示すように、全ての半導体素子１４を第１の半導体ウエハ６０の素子領域に仮接合する。
仮接合に樹脂層４４を使うことは方法の１つであり、以下に示す方法でもよい。例えば，封止樹脂等をディスペンサー等で第１の半導体ウエハ６０上に供給して、半導体素子１４を第１の半導体ウエハ６０の素子領域に仮接合してもよいし、第１の半導体ウエハ６０上に、事前に供給した絶縁性樹脂フイルム（ＮＣＦ（Non-conductive Film））を使って半導体素子１４を素子領域に仮接合してもよい。
次に、全ての半導体素子１４を第１の半導体ウエハ６０の素子領域に仮接合した状態で、半導体素子１４に対して、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、複数の半導体素子１４を全て一括して、第１の半導体ウエハ６０の素子領域に接合する。この接合は、上述のように本接合と呼ばれるものである。これにより、半導体素子１４の端子３０ａおよび端子３０ｂが異方導電性部材２０に接合され、第１の半導体ウエハ６０の端子３０ａおよび端子３０ｂが異方導電性部材２０に接合される。
次に、図３３に示すように、異方導電性部材２０を介して半導体素子１４が接合された第１の半導体ウエハ６０を、素子領域毎に、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子１２と異方導電性部材２０と半導体素子１４とが接合された積層デバイス１０を得ることができる。
なお、仮接合する際に、仮接合強度が弱いと、搬送工程等および接合する迄の工程で位置ズレが生じてしまうため、仮接合強度は重要となる。
また、仮接合プロセスにおける温度条件は特に限定されないが、０℃〜３００℃であることが好ましく、１０℃〜２００℃であることがより好ましく、常温（２３℃）〜１００℃であることが特に好ましい。
同様に、仮接合プロセスにおける加圧条件は特に限定されないが、１０ＭＰａ以下であることが好ましく、５ＭＰａ以下であることがより好ましく、１ＭＰａ以下であることが特に好ましい。
本接合における温度条件は特に限定されないが、仮接合の温度よりも高い温度であることが好ましく、具体的には、１５０℃〜３５０℃であることがより好ましく、２００℃〜３００℃であることが特に好ましい。
また、本接合における加圧条件は特に限定されないが、３０ＭＰａ以下であることが好ましく、０．１ＭＰａ〜２０ＭＰａであることがより好ましい。
また、本接合の時間は特に限定されないが、１秒〜６０分であることが好ましく、５秒〜１０分であることがより好ましい。
上述の条件で本接合を行うことにより、樹脂層が、半導体素子１４の電極間に流動し、接合部に残存し難くなる。
上述のように本接合では、複数の半導体素子１４の接合を一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
積層デバイスの製造方法の第４の例では、異方導電性部材２０が表面１４ａに設けられた半導体素子１４を用いたが、これに限定されるものではない。表面６０ａに異方導電性部材２０が設けられた第１の半導体ウエハ６０に、異方導電性部材２０が設けられていない半導体素子１４を接合するようにしてもよい。
積層デバイスの製造方法の第５の例について説明する。
図３４〜図３６は本発明の実施形態の積層デバイスの製造方法の第５の例を工程順に示す模式図である。
積層デバイスの製造方法の第５の例は、積層デバイスの製造方法の第２の例に比して、３つの半導体素子１２、１４、１６が異方導電性部材２０を介して積層されて接合される点以外は、積層デバイスの製造方法の第２の例と同じである。このため、積層デバイスの製造方法の第２の例と共通する製造方法についての詳細な説明は省略する。
上述のように、半導体素子１４には、裏面１４ｂにアライメントマーク（図示せず）が設けられており、かつ端子３０ａおよび端子３０ｂが設けられている。さらに、半導体素子１４には表面１４ａに異方導電性部材２０が設けられている。また、半導体素子１６でも表面１６ａに異方導電性部材２０が設けられている。
図３４に示すように、全ての半導体素子１４が異方導電性部材２０を介して第１の半導体ウエハ６０の素子領域に仮接合された状態で、半導体素子１４の裏面１４ｂのアライメントマークと、半導体素子１６のアライメントマークとを用いて、半導体素子１４に対して半導体素子１６の位置合せを行う。
次に、図３５に示すように、半導体素子１４の裏面１４ｂに、異方導電性部材２０を介して半導体素子１６を仮接合する。次に、全ての半導体素子１４を異方導電性部材２０を介して第１の半導体ウエハ６０の素子領域に仮接合し、全ての半導体素子１４に、異方導電性部材２０を介して半導体素子１６を仮接合した状態で、予め定めた条件にて本接合を行う。これにより、半導体素子１４と半導体素子１６とが異方導電性部材２０を介して接合され、半導体素子１４と第１の半導体ウエハ６０とが異方導電性部材２０を介して接合される。半導体素子１４、半導体素子１６および第１の半導体ウエハ６０の端子３０ａおよび端子３０ｂは異方導電性部材２０に接合される。
次に、図３６に示すように、半導体素子１４および半導体素子１６が異方導電性部材２０を介して接合された第１の半導体ウエハ６０を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子１２と半導体素子１４と半導体素子１６とが異方導電性部材２０を介して接合された積層デバイス１０を得ることができる。
積層デバイスの製造方法の第６の例について説明する。
図３７〜図３８は本発明の実施形態の積層デバイスの製造方法の第６の例を工程順に示す模式図である。
積層デバイスの製造方法の第６の例は、ウエハオンウエハに関するものであり、図９に示す積層デバイス１０の製造方法を示す。
積層デバイスの製造方法の第６の例は、積層デバイスの製造方法の第３の例に比して、異方導電性部材２０を介して第１の半導体ウエハ６０と第２の半導体ウエハ６２とを接合する点以外は、積層デバイスの製造方法の第３の例と同じである。このため、積層デバイスの製造方法の第３の例と共通する製造方法についての詳細な説明は省略する。また、異方導電性部材２０についても、上述の説明のとおりであるため、その詳細な説明は省略する。
まず、第１の半導体ウエハ６０と、第２の半導体ウエハ６２とを用意する。第１の半導体ウエハ６０の表面６０ａ、または第２の半導体ウエハ６２の表面６２ａのいずれかに異方導電性部材２０を設ける。
次に、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ６２の表面６２ａを対向させる。そして、第１の半導体ウエハ６０のアライメントマークと、第２の半導体ウエハ６２のアライメントマークとを用いて、第１の半導体ウエハ６０に対して、第２の半導体ウエハ６２の位置合せを行う。
次に、第１の半導体ウエハ６０の表面６０ａと第２の半導体ウエハ６２の表面６２ａを対向させて、上述の方法を用いて、図３７に示すように第１の半導体ウエハ６０と第２の半導体ウエハ６２とを異方導電性部材２０を介して接合する。この場合、仮接合した後に、本接合をしてもよく、本接合だけでもよい。
次に、図３８に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ６２が異方導電性部材２０を介して接合された状態で、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、異方導電性部材２０を介して半導体素子１２と半導体素子１４とが接合された積層デバイス１０を得ることができる。このように、ウエハオンウエハを用いても積層デバイス１０を得ることができる。
なお、個片化については、上述のとおりであるため、詳細な説明は省略する。
また、図３８に示すように、第１の半導体ウエハ６０と第２の半導体ウエハ６２が接合された状態で、第１の半導体ウエハ６０および第２の半導体ウエハ６２のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。
積層デバイスの製造方法の第６の例では、半導体素子１２と半導体素子１４を積層した２層構造を例にして説明したが、これに限定されるものではなく、上述のように３層以上でもよいことはもちろんである。この場合、上述の積層デバイス１０の製造方法の第３の例と同じく、第２の半導体ウエハ６２の裏面６２ｂに、アライメントマーク（図示せず）と、端子３０ａおよび端子３０ｂを設けることにより３層以上の積層デバイス１０を得ることができる。
上述のように、積層デバイス１０において異方導電性部材２０を設ける構成とすることにより、半導体素子に凹凸があっても、凹凸を突出部分４２ａおよび突出部分４２ｂを緩衝層として利用することで吸収することができる。突出部分４２ａおよび突出部分４２ｂが緩衝層として機能するため、半導体素子において素子領域がある面については、高い表面品質を不要とすることができる。このため、研磨等の平滑化処理が不要であり、生産コストが抑えることができ、また生産時間も短くすることができる。
また、チップオンウエハを用いて積層デバイス１０を製造することができるため、半導体チップの良品のみを、半導体ウエハ内の良品部分に接合することで、得率を維持し、製造ロスを低減することができる。
さらには、上述のように樹脂層４４は粘着性を備え、仮接合の際に仮接合剤として用いることができ、一括で本接合できる。
上述の異方導電性部材２０が設けられた半導体素子１４は、図１２に示す異方導電材５０の異方導電性部材２０と、複数の素子領域（図示せず）を備える半導体ウエハとを用いて形成することができる。素子領域には、上述のように位置合せのためのアライメントマーク（図示せず）と、図２に示す端子３０ａおよび端子３０ｂとが設けられている。異方導電材５０では、異方導電性部材２０が、素子領域に合わせたパターンに形成されている。
まず、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材５０の異方導電性部材２０を、半導体ウエハの素子領域に接合する。
次に、異方導電材５０の支持体４６を取り除き、異方導電性部材２０だけを半導体ウエハに接合させる。この場合、異方導電材５０に、予め定められた温度に加熱し、剥離層４７の剥離剤４９の接着力を低下させて、異方導電材５０の剥離層４７を起点にして支持体４６を取り除く。次に、半導体ウエハについて、素子領域毎に個片化し、複数の半導体素子１４を得る。
なお、異方導電性部材２０が設けられた半導体素子１４を例にして説明したが、異方導電性部材２０が設けられた半導体素子１６も、異方導電性部材２０が設けられた第２の半導体ウエハ６２についても、異方導電性部材２０が設けられた半導体素子１４と同様にして、異方導電性部材２０を設けることができる。
半導体デバイスの接合に関しては、半導体素子に対して、別の半導体素子を接合する形態で説明したが、これに限定されるものではなく、１つの半導体素子に複数の半導体素子を接合する形態である１対複数の形態でもよい。また、複数の半導体素子と複数の半導体素子とを接合する形態である複数対複数の形態でもよい。
図３９は本発明の実施形態の積層デバイスの第８の例を示す模式図であり、図４０は本発明の実施形態の積層デバイスの第９の例を示す模式図であり、図４１は本発明の実施形態の積層デバイスの第１０の例を示す模式図であり、図４２は本発明の実施形態の積層デバイスの第１１の例を示す模式図であり、図４３は本発明の実施形態の積層デバイスの第１２の例を示す模式図である。
１対複数の形態としては、例えば、図３９に示すように、半導体素子１２と半導体素子１４と半導体素子１６とが、それぞれ異方導電性部材２０を用いて接合され、かつ電気的に接続された形態の積層デバイス６３が例示される。なお、半導体素子１２は、インターポーザー機能を有するものであってもよい。積層デバイス６３では、半導体素子１２、半導体素子１４および半導体素子１６に代えて、半導体素子ウエハであってもよい。
また、複数対複数の形態としては、例えば、図４０に示すように、１つの半導体素子１２に対して、異方導電性部材２０を用いて半導体素子１４と半導体素子１６とが接合され、かつ電気的に接続された形態の積層デバイス６４が例示される。半導体素子１２は、インターポーザー機能を有するものであってもよい。
また、例えば、インターポーザー機能を有するデバイス上に、論理回路を有する論理チップ、およびメモリーチップ等の複数のデバイスを積層することも可能である。また、この場合、それぞれのデバイスごとに電極サイズが異なっていても接合することができる。
図４１に示す積層デバイス６５では、電極６８の大きさは同じではなく、大きさが異なるものが混在しているが、１つの半導体素子１２に対して、異方導電性部材２０を用いて半導体素子１４と半導体素子１６とが接合され、かつ電気的に接続されている。さらに半導体素子１４に半導体素子６６が異方導電性部材２０を用いて接合され、かつ電気的に接続されている。半導体素子１４と半導体素子１６とに跨って半導体素子６７が異方導電性部材２０を用いて接合され、かつ電気的に接続されている。
また、図４２に示す積層デバイス６９のように、１つの半導体素子１２に対して、異方導電性部材２０を用いて半導体素子１４と半導体素子１６とが接合され、かつ電気的に接続されている。さらに半導体素子１４に半導体素子６６と半導体素子６７とが異方導電性部材２０を用いて接合され、半導体素子１６に半導体素子７１が異方導電性部材２０を用いて接合され、かつ電気的に接続されている構成とすることもできる。
上述のような構成の場合に、光導波路を含むようなデバイス表面にＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）のような発光素子、およびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサのような受光素子を積層することで高周波を想定したシリコンフォトニクスへの対応も可能となる。
例えば、図４３に示す積層デバイス６９ａのように、１つの半導体素子１２に対して、異方導電性部材２０を用いて半導体素子１４と半導体素子１６とが接合され、かつ電気的に接続されている。さらに半導体素子１４に半導体素子６６と半導体素子６７とが異方導電性部材２０を用いて接合され、半導体素子１６に半導体素子７１が異方導電性部材２０を用いて接合され、かつ電気的に接続されている。半導体素子１２には光導波路６１が設けられている。半導体素子１６には発光素子７５が設けられ、半導体素子１４には受光素子７６が設けられている。半導体素子１６の発光素子７５から出力された光Ｌｏは、半導体素子１２の光導波路６１を通過し、半導体素子１４の受光素子７６に出射光Ｌｄとして出射される。これにより、上述のシリコンフォトニクスに対応することができる。
なお、異方導電性部材２０には、光Ｌｏおよび出射光Ｌｄの光路に相当する箇所に穴２１が形成されている。
積層体を用いた３次元積層における具体的なアセンブリ工程について説明する。
３次元積層を実現するためには積層するデバイスにおいて積層方向の電気的な接続を担う配線が形成されていることが必要であり、この積層方向の接続を担う配線はＴＳＶ(Through Silicon Via)と呼ばれる。ＴＳＶを有するデバイスは、ＴＳＶをどの段階で形成するかによりビアファースト、ビアミドル、およびビアラストの３種類に分類される。デバイスのトランジスタを形成する前にＴＳＶを形成するものがビアファーストと呼ばれる。トランジスタの形成後、かつ再配線層の形成前に形成するものがビアミドルと呼ばれる。再配線層形成後に形成するものがビアラストと呼ばれる。いずれの方法によるＴＳＶ形成も貫通処理を行なうためにシリコン基板の薄化を必要とする。
ＴＳＶを適用した半導体チップまたはウエハの接合方法を、積層体の使用形態の例とともに説明する。
ビアファーストまたはビアミドルの代表的な例として、ＨＢＭ（High Bandwidth Memory）、またはＨＭＣ（Hybrid Memory Cube）と呼ばれる積層型のメモリーチップが挙げられる。これらの例では、同一ダイ状にメモリ領域の形成とともにＴＳＶ領域を形成し、基材ウエハを薄化し、ＴＳＶを形成し、ビアの表面にマイクロバンプと呼ばれる電極を形成し、積層して接合を行っている。
ビアラストの例としては、メタルバンプを有しない半導体チップまたはウエハを絶縁性接着剤または絶縁性酸化物によって接合し、その後にＴＳＶを形成する工程が挙げられる。
従来は、層間の接合を形成した後に、ボッシュ（BOSCH）法またはレーザードリル法等の方法で穴を形成し、スパッタ等によって壁面にめっき核を形成し、めっきによって金属を充填して各層の配線部分と電気的に接合するものである。
しかし、金属充填がめっき核の成長によって形成されたものであるため、充填金属と配線部分との接合は必ずしも担保されていない。これに対し、異方導電性部材を用いてバンプ同士を接続する場合には、異方導電性部材の導通路がバンプとの結合を直接形成するため電気的接続が強化され、信号接続が一層良好となる。この際、半導体チップ表面またはウエハ表面に信号伝送に寄与しない電極を設けておくことで接合部の面積が増加し、せん断応力あたりの耐性を向上させることができる。また、層間での熱伝導が良好となるため、熱が積層体全体に拡散しやすくなる。これらの機構により接続強度と放熱性が一層向上する。
ビアファースト、ビアミドル、およびビアラストのいずれにおいても適用可能な接合方法の例としては、金属拡散接合、酸化膜ダイレクト接合、金属バンプ接合および共晶接合が挙げられる。
金属拡散接合または酸化膜ダイレクト接合は低圧低温条件での接合性が良好である。一方、接合面に対して高い清浄度として、例えば、Ａｒエッチングによる表面清浄化直後と同等のレベルが要求される。また、平坦性として、例えば、算術平均粗さＲａが１ｎｍ以下が要求されるため、接合時には厳密な雰囲気制御、および平行度制御が必要である。また、異なる会社、または会社が同一であっても異なる工場で製造された半導体デバイスの製品群は、半導体デバイスの種類または配線ルールが異なることがあり、そのような半導体デバイスの製品群を３次元積層する場合、その中で最も厳しい精度または制御が要求される。
一方、金属バンプ接合または共晶接合は多少の欠陥がある場合またはプロセスが冗長である場合でも接合性が良好である。また、バンプまたははんだの変形または流動により、金属拡散接合または酸化膜ダイレクト接合に比べて異種デバイスを接合する際のデバイス表面の清浄度または平坦度が低くてもよい場合がある。
これらの接合方式においては、接合強度が金属拡散接合および酸化膜ダイレクト接合に比べて低い点、積層を繰り返す毎に既に接合した部分が再加熱されてデバイス不良を引き起こす可能性がある点が課題として挙げられる。文献（産総研研究成果報告２０１３年３月８日：「多機能高密度三次元集積化技術（２）次世代三次元集積化の評価解析技術の研究開発＜（２）−Ｂ熱・積層接合技術の研究開発＞」）には、有機樹脂によって積層時の一時固定を行ない、全層積層後に一括で加熱して接合することで温度履歴の影響を回避する方法が提案されている。信号伝送に寄与しない電極を形成することで放熱性を向上させられるため、熱伝導性の低い有機樹脂層を用いる態様に対して、積層体を適用することは特に有用である。
次に、積層体を構成する異方導電性部材を上述の接合に利用する場合について説明する。
積層体に用いられる異方導電性部材は、少なくとも１つの表面に樹脂層が形成されていることが好ましく、両面に形成されていることがより好ましい。
また、上述の異方導電性部材の樹脂層４４は熱硬化性樹脂を含むことが好ましい。形成された上述の樹脂層は、仮接合層として積層後の位置ずれを抑制する。仮接合は低温かつ短時間で行なうことが可能であるため、デバイスへの悪影響を低減することができる。プロセス中の熱による位置ずれを抑制する観点で、上述の樹脂層の厚さは１００ｎｍ〜１０００ｎｍであることが好ましく、異方導電性部材の熱伝導率は厚み方向で２０〜１００Ｗ／（ｍ・Ｋ）であることが好ましく、異方導電性部材の熱膨張係数（ＣＴＥ）は５ｐｐｍ〜１０ｐｐｍであることが好ましい。
異方導電性部材は、剥離可能な接着層を介して支持体に保持された形で供給されることが好ましい。支持体の材質としては、特に限定されるものではないが、曲がりにくく、一定の平坦度が確保できる点でシリコンまたはガラス等の材質が好ましい。
剥離可能な接着層としては、接着性が低い接着層であってもよいが、加熱または光照射により接着性が低下する接着層が好ましい。加熱により接着性が低下する接着層の例としては、日東電工社製リバアルファ（登録商標）またはソマール株式会社製ソマタック（登録商標）が挙げられる。光照射により接着性が低下する接着層としては一般的なダイシングテープとして用いられているような材料を使うことができる他、３Ｍ社製の光剥離層も例として挙げられる。
異方導電性部材には、支持体に保持されている段階でパターンが形成されていてもよい。パターン形成の例としては、例えば、凹凸パターン形成、個片化、および親疎水性パターン形成が挙げられ、親疎水性パターンが形成されていることが好ましく、親疎水性パターンが個片化されていることがより好ましい。
異方導電性部材は導電材を含んでいるため、接合を行なうためには接合対象の表面に電極が形成されていればよく、微細円錐金バンプ等の特殊な金属バンプまたは、コネクテックジャパン株式会社、東北マイクロテック社および産総研青柳昌宏研究グループによるモンスターパックコア技術等の特殊な技術を必要としない。特に、接合対象の表面平坦性が低い場合においても接合を可能とするために、異方導電性部材は突起を表面に有することが好ましく、上述のように、突出部分４２ａ、すなわち、突起が導電材からなる突起を含むことがより好ましい。
また、本発明の面積率を有する端子を有する積層体は層間の熱伝導が良好であることから熱が積層体全体に拡散しやすくなるため、放熱性が特に良好である。
次に、積層体の積層方法について説明する。
異なる半導体チップを積層する態様には、ＣＯＣ（Chip on Chip）法、ＣＯＷ（Chip on Wafer）法、ＷＯＷ（Wafer on Wafer）法が挙げられる。ＣＯＣ法は基板に固定した半導体チップの上に半導体チップを積層していくという方法であり、異なるサイズの半導体チップの積層が可能である、接合前に良品半導体チップを選別することが可能である等のメリットを有するが、多数の半導体チップを積層する場合は都度アライメントを要するため高コストである。ＣＯＷ法は基板ウエハ上に半導体チップを積層するという方法であり、多数の半導体チップを積層する場合はＣＯＣ法と同様に都度アライメントを要するため高コストである。ＷＯＷ法はウエハ同士を接合するという方法であり、接合時間の短縮が可能である、アライメントが容易等のメリットを有するが、良品半導体チップの選別ができないため多層積層体の得率が低下しやすい。
アライメントの時間短縮を目的として、ウエハ上で一括アライメントを行なうセルフアライメントと呼ばれる方法が検討されており、例えば、特開２００５−１５０３８５号公報または特開２０１４−５７０１９号公報に技術が開示されている。しかし、これらの文献には固定された半導体チップ同士の位置を合わせる技術が開示されているにすぎず、層同士を電気的に接合するためにはさらに上述の接合方法のいずれかを行なう必要があった。金属拡散接合または酸化膜ダイレクト接合を適用するためには配列した半導体チップ全ての高さを精密に制御する必要があり、高コストであった。一方で金属バンプ接合または共晶接合を適用する場合、都度加熱して接合する方式では既接合部分の再加熱への対策が必要であり、全層積層後に一括で加熱して接合する方式では積層時に半導体チップがずれない工夫および放熱対策が必要であった。
上述の課題に対し、異方導電性部材を用いた３次元積層が有用である。
したがって、積層体の各接合には異方導電性部材を用いることが好ましいが、積層体は従来法による接合を含んでもよい。従来法による接合を含む例として、異方導電性部材による接合を有する積層体が光半導体とＡＳＩＣ（Application Specific Integrated Circuit）との間にハイブリッドボンディングを有する態様、およびメモリーとＡＳＩＣとの間に表面活性化接合を有する態様が挙げられる。従来法による接合は、異なるルールで製造されたデバイス同士の積層が容易になるという利点を有する。
異方導電性部材を用いた３次元積層の例として、以下の態様が挙げられる。
まず、第１の半導体チップ群を検査、個片化し、第１の良品半導体チップ群を選別する。
第１の異方導電性部材を介して第１の基体に第１の良品半導体チップ群を配列し、仮接合を行なう。仮接合は、フリップチップボンダー等の装置により行なうことができる。第１の基体としては、特に限定されるものではないが、トランジスタを有するデバイスまたは、配線層と貫通電極を有する基体が例として挙げられる。
被積層半導体チップ群を検査した後、個片化し、被積層良品半導体チップ群を選別する。被積層半導体チップ群としては、特に限定されるものではないが、貫通電極を有する態様または埋設されたビアを有する半導体チップの裏面を除去する態様が例として挙げられる。裏面の除去方法は、バックグラインド、ＣＭＰ、およびケミカルエッチング等の方法が挙げられる。特に、横方向の応力の少ないケミカルエッチング等の除去方法が好ましい。
第２の基体の、第１の基体上における第１の良品半導体チップ群の配列に対応する位置に、被積層良品半導体チップ群を配列する。
第１の基体と第２の基体との位置合わせを行なった後、第１の基体と第２の基体の間に第２の異方導電性部材を挟み、この第２の異方導電性部材を介して第１の良品半導体チップ群と被積層良品半導体チップ群との仮接合を行なう。次に、被積層良品半導体チップ群から第２の基体を剥して除去する。
第１の良品半導体チップ群、第２の異方導電性部材、および被積層良品半導体チップ群からなる構造を新たな第１の良品半導体チップ群とし、予め定められた階層の構造が形成されるまで第２の異方導電性部材と被積層半導体チップ群の積層を繰り返す。
予め定められた階層の構造が形成された後、一括で加熱および加圧を行なうことで階層間を本接合し、３次元接合構造を得る。
得られた３次元接合構造をコンプレッションボンディング等の手法で封止し、個片化を行なうことで目的とする素子を得る。なお、個片化を行なう前に、薄化、再配線、電極形成等の処理を行なってもよい。
他の例としては、第２の異方導電性部材を介して第１の良品半導体チップ群と接合した後に被積層半導体チップ群の個片化を行なう態様、パターンが形成された異方導電性部材を第１または第２の異方導電性部材として用いる態様、およびパターンが形成された異方導電性部材を第２の基体上に被積層半導体チップ群を配列するための接着剤として用い、第２の基体と異方導電性部材との界面で剥離を行なう態様等が挙げられる。
また、他の例として、以下の態様も挙げられる。
まず、第１の基体の表面に第１の異方導電性部材を設ける。第１の基体としては、ＭＯＳ（Metal Oxide Semiconductor）が存在する態様であってもよく、ＭＯＳが存在しない態様であってもよい。
第１の半導体チップ群を検査し、個片化し、第１の良品半導体チップ群を選別する。
処理により接着性が低下する仮接合層を介して支持体の表面に第２の異方導電性部材を設ける。支持体の材質としては、特に限定されるものではないが、シリコンまたはガラスが好ましい。処理により接着性が低下する仮接合層としては、加熱により接着性が低下する仮接合層または光照射により接着性が低下する仮接合層が好ましい。
第２の異方導電性部材にパターンを設ける。パターンとしては個片化された親疎水性パターンがより好ましい。親疎水性パターンが個片化されている場合、後の工程において異方導電性部材を第１の良品半導体チップ群に転写することが容易になる。個片化の方法としては、特に限定されるものではないが、ダイシング法、レーザー照射法、ステルスダイシング法、ウェットエッチング法、およびドライエッチング法等が挙げられる。
パターンを用いたセルフアセンブリ技術により、第２の異方導電性部材を介して支持体に第１の良品半導体チップ群を配列し、仮接合を行なう。セルフアセンブリ技術としては、例えば、基板の実装領域上に活性剤を含む液滴を形成し、液滴上に半導体チップ群を載置し、素子を実装領域に位置決めし、液滴を乾燥させ、素子と実装基板とを硬化性樹脂層を介して接合し、活性剤を洗い流す方法が挙げられる。これらの技術は特開２００５−１５０３８５号公報または特開２０１４−５７０１９号公報に開示されている。セルフアセンブリに際して、電極をアライメントマークとして用いてもよい。
第１の異方導電性部材を介して第１の基体と第１の良品半導体チップ群とを仮接合する。次に、仮接合層の接着性を低下させる処理を行ない、第２の異方導電性部材と支持体との界面で剥離を行なう。
第１の基体、第１の異方導電性部材、および第１の良品半導体チップ群からなる構造を新たな第１の基体とし、第２の異方導電性部材を新たな第１の異方導電性部材とし、予め定められた階層の構造が形成されるまで第１の良品半導体チップ群と第２の異方導電性部材の積層を繰り返す。
予め定められた階層の構造が形成された後、仮接合で用いた条件より高圧、かつ高温の条件で一括処理を行なうことで階層間を本接合し、３次元接合構造を得る。仮接合層が積層体に残存するため、仮接合層としては本接合条件において硬化反応が進行する材料を用いることが好ましい。
得られた３次元接合構造をコンプレッションボンディング等の手法で封止し、個片化を行なうことで目的とする積層デバイスを得る。なお、個片化を行なう前に、薄化、再配線および電極形成等の処理を行なってもよい。
上述のように、異方導電性部材を用いることで仮接合と本接合とを分離できるため、はんだリフロー等の高温プロセスを複数回かける必要がなく、デバイス不良発生リスクを低減することができる。また、上述のように、樹脂層を表面に有する異方導電性部材を用いる態様では、プロセス条件による接合部への影響を樹脂層が緩和することができる。また、突起を表面に有する異方導電性部材を用いる態様では、接合対象の表面平坦性が低い場合においても接合が可能となるため、平坦化プロセスを簡略化することができる。
以下、積層体を用いた３次元積層について、図４４〜図５９を用いて、より具体的に説明する。
図４４〜図５４は本発明の実施形態の積層デバイスの製造方法の第７の例を工程順に示す模式図である。
図５５〜図５７は本発明の実施形態の積層デバイスの製造方法の第７の例に用いられる積層体の製造方法を工程順に示す模式図である。
図５８および図５９は本発明の実施形態の積層デバイスの製造方法の第７の例に用いられる積層体の製造方法を工程順に示す模式図である。
積層デバイスの製造方法の第７の例は、３次元積層に関するものであり、積層デバイスの製造方法の第５の例と同様に異方導電性部材を用いるものである。このため、積層デバイスの製造方法の第５の例と共通する製造方法についての詳細な説明は省略する。
まず、図４４に示すように、半導体ウエハ７２の表面７２ａ全面に異方導電性部材２０を設けられた第１の積層基体７０を用意する。半導体ウエハ７２は、例えば、複数の素子領域（図示せず）を備える第１の半導体ウエハ６０と同じ構成とすることができる。なお、半導体ウエハ７２は、上述のインターポーザー１８とすることもできる。
また、図４５に示すように、複数の半導体素子１４が設けられた第２の積層基体８０を用意する。第２の積層基体８０は、第２の基体８２の表面８２ａ上に剥離機能層８４と異方導電性部材２０とが積層されている。異方導電性部材２０上に、複数の半導体素子１４が設けられている。異方導電性部材２０上には、半導体素子１４が設けられていない領域に親疎水性膜８５が設けられている。
第２の積層基体８０において、半導体素子１４の裏面１４ｂは第２の基体８２側の面であり、表面１４ａはその反対側の面である。半導体素子１４は、例えば、検査して選別された良品半導体素子が用いられる。
剥離機能層８４は、例えば、加熱または光照射により接着性が低下する接着層で構成される。加熱により接着性が低下する接着層の例としては、日東電工社製リバアルファ（登録商標）またはソマール株式会社製ソマタック（登録商標）が挙げられる。光照射により接着性が低下する接着層としては一般的なダイシングテープとして用いられているような材料を使うことができる他、３Ｍ社製の光剥離層も例として挙げられる。
次に、図４６に示すように、第１の積層基体７０と第２の積層基体８０とを仮接合する。なお、仮接合の方法は、上述のとおりである。また、仮接合には、フリップチップボンダー等の装置を用いることができる。
次に、図４７に示すように、第２の積層基体８０の第２の基体８２を除去する。この場合、半導体素子１４は半導体ウエハ７２の異方導電性部材２０と仮接合された状態であり、かつ半導体素子１４の表面１４ａに異方導電性部材２０が転載された状態となる。
第２の基体８２は、例えば、加熱または光照射により剥離機能層８４の接着性を低下させて除去する。
次に、図４８に示すように、半導体素子１４の表面１４ａ側の異方導電性部材２０に、別の第２の積層基体８０を、半導体素子１４同士の位置を合わせて仮接合する。この場合、別の第２の積層基体８０の半導体素子１４の裏面１４ｂと、半導体ウエハ７２に仮接合された半導体素子１４の表面１４ａ側の異方導電性部材２０とが仮接合される。仮接合の方法は、上述のとおりである。
次に、図４９に示すように、別の第２の積層基体８０の第２の基体８２を除去する。第２の基体８２の除去方法は、上述のとおりである。
図４９に示すように半導体素子１４は、半導体ウエハ７２の側の半導体素子１４の異方導電性部材２０と仮接合された状態であり、かつ半導体素子１４の表面１４ａに異方導電性部材２０が転載された状態となる。図４９は、半導体素子１４が２層設けられた構成を示す。このように、第２の積層基体８０の仮接合を繰り返すことにより、半導体素子１４の積層数を制御することができる。
ここで、図５０に示す第３の複合積層体８６を用意する。第３の複合積層体８６は、第３の基体８８を有し、その表面８８ａに親疎水性膜８９が特定のパターンで形成されている。また、半導体素子１４が、第３の基体８８の表面８８ａ、すなわち、親疎水性膜８９が設けられていない領域に設けられている。この場合も、半導体素子１４は、例えば、検査して選別された良品半導体素子が用いられる。
親疎水性膜８９は、例えば、撥水性の材料をマスクを介して塗布し、所望のパターンにして、特定のパターンを得る。撥水性材料としては、アルキルシラン、またはフルオロアルキルシランといった化合物を用いることができる。撥水性材料としては、形状による撥水効果を発現する材料、例えば、イソタクチックポリプロピレン（i-PP）の相分離構造等を用いることができる。
次に、図５１に示すように、半導体素子１４が２層設けられた第１の積層基体７０に対して、半導体素子１４の表面１４ａ側の異方導電性部材２０に、第３の複合積層体８６を、半導体素子１４同士の位置を合わせて仮接合する。これにより、半導体素子１４が３層設けられた構成となる。
次に、図５２に示すように、第３の複合積層体８６の第３の基体８８を取り除く。第３の基体８８の除去方法は、上述の第２の基体８２の除去方法と同じである。
次に、仮接合で用いた条件より高圧、かつ高温の条件で一括処理を行なうことにより、半導体素子１４と異方導電性部材２０と半導体ウエハ７２とを本接合し、図５３に示す３次元接合構造体７４を得る。なお、３次元接合構造体７４に対して、薄化、再配線および電極形成等の処理を行なってもよい。
次に、３次元接合構造体７４の半導体ウエハ７２と異方導電性部材２０とを切断して、図５４に示すように個片化する。これにより、異方導電性部材２０を介して３つの半導体素子１４が接合された積層デバイス１０を得ることができる。個片化の方法は、上述の方法を適宜用いることができる。
図４５に示す第２の積層基体８０は、図５５に示すように、第２の基体８２の表面８２ａに剥離機能層８４と異方導電性部材２０とを積層して形成する。
次に、図５６に示すように、異方導電性部材２０上に特定のパターンで親疎水性膜８５を形成する。
親疎水性膜８５は、例えば、リソグラフィ法または自己組織化法等の方法でパターンを異方導電性部材２０上に形成される。親疎水性膜８５のうち、親水パターンを形成する親水性材料の例としては、ポリビニルアルコール等の親水性高分子が挙げられる。
また、上述の親疎水性膜８９に用いた材料で、親疎水性膜８５を形成することもできる。親疎水性膜８５は、例えば、フッ素系化合物を含むレジスト材料を使って、露光現像により特定のパターンを形成することもできる。
次に、図５７に示すように、親疎水性膜８５が設けられていない領域に半導体素子１４を設ける。これにより、図４５に示す第２の積層基体８０を得る。
半導体素子１４を設ける方法としては、例えば、親疎水性膜８５が設けられていない領域に活性剤を含む液滴を形成し、液滴上に半導体素子１４を載置し、位置決めし、液滴を乾燥させ、半導体素子１４と第２の基体８２とを硬化性樹脂層を介して接合し、活性剤を洗い流す方法が用いられる。
図５０に示す第３の複合積層体８６は、図５８に示すように、第３の基体８８を用意する。次に、図５９に示すように、第３の基体８８の表面８８ａに、親疎水性膜８９を特定のパターンで形成する。親疎水性膜８９は、上述の親疎水性膜８５と同じ構成であり、同じ方法で形成することができる。
次に、親疎水性膜８９が設けられていない領域に半導体素子１４を設ける。半導体素子１４を設ける方法としては、例えば、親疎水性膜８９が設けられていない領域に活性剤を含む液滴を形成し、液滴上に半導体素子１４を載置し、位置決めし、液滴を乾燥させ、半導体素子１４と第３の基体８８とを硬化性樹脂層を介して接合し、活性剤を洗い流す方法が用いられる。これにより、図５０に示す第３の複合積層体８６を得る。
また、ＴＳＶを用いない新たな手法にも対応可能である。３次元実装においては、上述のように１対複数の形態、または複数対複数の形態の接合が求められるケースがある。その際には通常いずれかのデバイスに予めインターポーザー機能を付与する必要がある。しかし、ヘテロジニアスな接合環境を考えた場合個々のデバイスを集合させるために予め設計することは好ましくない。
このような問題を解決する方法として、再配線層（ＲＤＬ：Re-Distribution Layer）
を単独で用いる方法が提案されている。種々デバイスをつなぐインターポーザー機能を有する再配線層を異方導電膜に接合し、内包させることにより個々のデバイス設計にこだわることなく低背化、およびＴＳＶフリーが実現できる。
同様な仕組みで有機基板内に複数のデバイスを積層したスタックを設置することも可能となる。
これらのアセンブリの例を図６０〜図７７に示す。なお、もちろん具体的なアセンブリの手法としては、図６０〜図７７に示すものに限定されるものではない。
図６０〜図７２は本発明の実施形態の積層デバイスの製造方法の第８の例を工程順に示す模式図であり、図７３〜図７７は本発明の実施形態の積層デバイスの製造方法の第９の例を工程順に示す模式図である。なお、図６０〜図７７において、図１２に示す異方導電材５０および図１３に示す積層デバイス１０と同一構成物には同一符号を付して、その詳細な説明は省略する。
まず、支持体４６と異方導電性部材２０とを有する異方導電材５０と、再配線層１１０が設けられたウエハ１１２とを用意する。なお、再配線層１１０は、上述のインターポーザー機能を有する。また、再配線層１１０は、例えば、上述の再配線層３４の構成とすることもできる。
図６０に示すように、異方導電性部材２０に対向して再配線層１１０を配置し、図６１に示すように異方導電性部材２０と再配線層１１０とを接合し、電気的に接続する。
次に、図６２に示すようにウエハ１１２を再配線層１１０から分離する。
次に、図６３に示すように再配線層１１０に、異方導電性部材２０を対向させて異方導電材５０を配置する。
次に、図６４に示すように再配線層１１０と異方導電性部材２０とを接合し、図６５に示すように、一方の支持体４６を分離する。
次に、図６６に示すように、一方の支持体４６が分離された異方導電性部材２０に対向させて、半導体素子１２を配置する。次に、図６７に示すように、異方導電性部材２０と半導体素子１２とを接合し、電気的に接続する。次に、図６８に示すように、残りの支持体４６を分離する。
次に、図６９に示すように半導体素子１２が設けられていない側の、残りの支持体４６が分離された異方導電性部材２０に対向させて、半導体素子１４を配置する。
次に、図７０に示すように異方導電性部材２０と半導体素子１４とを接合し、電気的に接続する。これにより、ＴＳＶを用いることなく、半導体素子１２と半導体素子１４とを積層することができる。
なお、図６９では半導体素子１４を配置したが、これに限定されるものではなく、図７１に示すように、１つの半導体素子１２に対して、半導体素子１４と半導体素子１６を配置してもよい。この場合、図７２に示すにように１つの半導体素子１２に、複数の半導体素子１４、半導体素子１６が配置される構成となる。この場合も、ＴＳＶを用いることなく、半導体素子１２に、半導体素子１４と半導体素子１６を積層することができる。
また、再配線層１１０は単独で使用することに限定されるものではなく、有機基板に埋め込んで使用することもできる。
この場合、図７３に示すように再配線層１１０が設けられた異方導電材５０に対して、再配線層１１０に対向させて、有機基板１２０を配置する。有機基板１２０は、例えば、インターポーザーとして機能するものである。
次に、図７４に示すように再配線層１１０に有機基板１２０を、例えば、半田を用いて電気的に接続する。この場合、再配線層１１０を有機基板１２０に埋め込んでもよい。
次に、図７５に示すように支持体４６を分離する。次に、図７６に示すように半導体素子１２を、異方導電性部材２０に対向させて配置する。
次に、図７７に示すように半導体素子１２を異方導電性部材２０に接合し、電気的に接続する。これにより、再配線層１１０と半導体素子１２とが積層されたものを得ることができる。
なお、上述では、半導体素子を例にして説明したが、これに限定されるものではなく、半導体素子に代えて半導体ウエハでもよい。
また、半導体素子の構成は、特に限定されるものではなく、上述の例示のものを適宜利用可能である。
以下、異方導電性部材２０についてより具体的に説明する。
〔絶縁性基材〕
絶縁性基材は、無機材料からなり、従来公知の異方導電性フィルム等を構成する絶縁性基材と同程度の電気抵抗率（１０14Ω・ｃｍ程度）を有するものであれば特に限定されない。
なお、「無機材料からなり」とは、後述する樹脂層を構成する高分子材料と区別するための規定であり、無機材料のみから構成された絶縁性基材に限定する規定ではなく、無機材料を主成分（５０質量％以上）とする規定である。
絶縁性基材としては、例えば、金属酸化物基材、金属窒化物基材、ガラス基材、シリコンカーバイド、シリコンナイトライド等のセラミックス基材、ダイヤモンドライクカーボン等のカーボン基材、ポリイミド基材、これらの複合材料等が挙げられる。絶縁性基材としては、これ以外に、例えば、貫通孔を有する有機素材上に、セラミックス材料またはカーボン材料を５０質量％以上含む無機材料で成膜したものであってもよい。
絶縁性基材としては、所望の平均開口径を有するマイクロポアが貫通孔として形成され、後述する導通路を形成しやすいという理由から、金属酸化物基材であることが好ましく、バルブ金属の陽極酸化膜であることがより好ましい。
ここで、バルブ金属としては、具体的には、例えば、アルミニウム、タンタル、ニオブ、チタン、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等が挙げられる。これらのうち、寸法安定性がよく、比較的安価であることからアルミニウムの陽極酸化膜（基材）であることが好ましい。
絶縁性基材における各導通路の間隔は、５ｎｍ〜８００ｎｍであることが好ましく、１０ｎｍ〜２００ｎｍであることがより好ましく、５０ｎｍ〜１４０ｎｍであることがさらに好ましい。絶縁性基材における各導通路の間隔がこの範囲であると、絶縁性基材が絶縁性の隔壁として十分に機能する。
ここで、各導通路の間隔とは、隣接する導通路間の幅ｗをいい、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、隣接する導通路間の幅を１０点で測定した平均値をいう。
〔導通路〕
複数の導通路は、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる。
導通路は、絶縁性基材の表面から突出した突出部分を有しており、かつ、各導通路の突出部分の端部が後述する樹脂層に埋設されていてもよい。
＜導電材＞
導通路を構成する導電材は、電気抵抗率が１０3Ω・ｃｍ以下の材料であれば特に限定されず、その具体例としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）、インジウムがドープされたスズ酸化物（ＩＴＯ）等が好適に例示される。
中でも、電気伝導性の観点から、銅、金、アルミニウム、およびニッケルが好ましく、銅および金がより好ましい。
＜突出部分＞
導通路の突出部分は、導通路が絶縁性基材の表面から突出した部分であり、また、突出部分の端部は、樹脂層に埋設している。
異方導電性部材と電極とを圧着等の手法により電気的接続、または物理的に接合する際に、突出部分が潰れた場合の面方向の絶縁性を十分に確保できる理由から、導通路の突出部分のアスペクト比（突出部分の高さ／突出部分の直径）が０．５以上５０未満であることが好ましく、０．８〜２０であることがより好ましく、１〜１０であることがさらに好ましい。
また、接続対象の半導体チップまたは半導体ウエハの表面形状に追従する観点から、導通路の突出部分の高さは、上述のように２０ｎｍ以上であることが好ましく、より好ましくは１００ｎｍ〜５００ｎｍである。
導通路の突出部分の高さは、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２万倍の倍率で観察し、導通路の突出部分の高さを１０点で測定した平均値をいう。
導通路の突出部分の直径は、異方導電性部材の断面を電解放出形走査型電子顕微鏡により観察し、導通路の突出部分の直径を１０点で測定した平均値をいう。
＜他の形状＞
導通路は柱状であり、導通路の直径ｄは、突出部分の直径と同様、５ｎｍ超１０μｍ以下であることが好ましく、２０ｎｍ〜１０００ｎｍであることがより好ましく、１００ｎｍ以下であることがさらに好ましい。
また、導通路は絶縁性基材によって互いに電気的に絶縁された状態で存在するものであるが、その密度は、２万個／ｍｍ2以上であることが好ましく、２００万個／ｍｍ2以上であることがより好ましく、１０００万個／ｍｍ2以上であることがさらに好ましく、５０００万個／ｍｍ2以上であることが特に好ましく、１億個／ｍｍ2以上であることが最も好ましい。
さらに、隣接する各導通路の中心間距離ｐは、２０ｎｍ〜５００ｎｍであることが好ましく、４０ｎｍ〜２００ｎｍであることがより好ましく、５０ｎｍ〜１４０ｎｍであることがさらに好ましい。
〔樹脂層〕
樹脂層は、絶縁性基材の表面に設けられ、上述の導通路を埋設するものである。すなわち、樹脂層は、絶縁性基材の表面、および絶縁性基材から突出した導通路の端部を被覆するものである。
樹脂層は、接続対象に対して接合性を付与するものである。樹脂層は、例えば、５０℃〜２００℃の温度範囲で流動性を示し、２００℃以上で硬化するものであることが好ましい。
以下、樹脂層の組成について説明する。樹脂層は、高分子材料を含有するものである。樹脂層は酸化防止材料を含有してもよい。
＜高分子材料＞
樹脂層に含まれる高分子材料としては特に限定されないが、半導体チップまたは半導体ウエハと異方導電性部材との隙間を効率よく埋めることができ、半導体チップまたは半導体ウエハとの密着性がより高くなる理由から、熱硬化性樹脂であることが好ましい。
熱硬化性樹脂としては、具体的には、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、イソシアネート系樹脂等が挙げられる。
なかでも、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および／またはエポキシ樹脂を用いるのが好ましい。
＜酸化防止材料＞
樹脂層に含まれる酸化防止材料としては、具体的には、例えば、１，２，３，４−テトラゾール、５−アミノ−１，２，３，４−テトラゾール、５−メチル−１，２，３，４−テトラゾール、１Ｈ−テトラゾール−５−酢酸、１Ｈ−テトラゾール−５−コハク酸、１，２，３−トリアゾール、４−アミノ−１，２，３−トリアゾール、４，５−ジアミノ−１，２，３−トリアゾール、４−カルボキシ−１Ｈ−１，２，３−トリアゾール、４，５−ジカルボキシ−１Ｈ−１，２，３−トリアゾール、１Ｈ−１，２，３−トリアゾール−４−酢酸、４−カルボキシ−５−カルボキシメチル−１Ｈ−１，２，３−トリアゾール、１，２，４−トリアゾール、３−アミノ−１，２，４−トリアゾール、３，５−ジアミノ−１，２，４−トリアゾール、３−カルボキシ−１，２，４−トリアゾール、３，５−ジカルボキシ−１，２，４−トリアゾール、１，２，４−トリアゾール−３−酢酸、１Ｈ−ベンゾトリアゾール、１Ｈ−ベンゾトリアゾール−５−カルボン酸、ベンゾフロキサン、２，１，３−ベンゾチアゾール、ｏ−フェニレンジアミン、ｍ−フェニレンジアミン、カテコール、ｏ−アミノフェノール、２−メルカプトベンゾチアゾール、２−メルカプトベンゾイミダゾール、２−メルカプトベンゾオキサゾール、メラミン、およびこれらの誘導体が挙げられる。
これらのうち、ベンゾトリアゾールおよびその誘導体が好ましい。
ベンゾトリアゾール誘導体としては、ベンゾトリアゾールのベンゼン環に、ヒドロキシル基、アルコキシ基（例えば、メトキシ基、エトキシ基等）、アミノ基、ニトロ基、アルキル基（例えば、メチル基、エチル基、ブチル基等）、ハロゲン原子（例えば、フッ素、塩素、臭素、ヨウ素等）等を有する置換ベンゾトリアゾールが挙げられる。また、ナフタレントリアゾール、ナフタレンビストリアゾール、と同様に置換された置換ナフタレントリアゾール、置換ナフタレンビストリアゾール等も挙げることができる。
また、樹脂層に含まれる酸化防止材料の他の例としては、一般的な酸化防止剤である、高級脂肪酸、高級脂肪酸銅、フェノール化合物、アルカノールアミン、ハイドロキノン類、銅キレート剤、有機アミン、有機アンモニウム塩等が挙げられる。
樹脂層に含まれる酸化防止材料の含有量は特に限定されないが、防食効果の観点から、樹脂層の全質量に対して０．０００１質量％以上が好ましく、０．００１質量％以上がより好ましい。また、本接合プロセスにおいて適切な電気抵抗を得る理由から、５．０質量％以下が好ましく、２．５質量％以下がより好ましい。
＜マイグレーション防止材料＞
樹脂層は、樹脂層に含有し得る金属イオン、ハロゲンイオン、ならびに半導体チップおよび半導体ウエハに由来する金属イオンをトラップすることによって絶縁信頼性がより向上する理由から、マイグレーション防止材料を含有しているのが好ましい。
マイグレーション防止材料としては、例えば、イオン交換体、具体的には、陽イオン交換体と陰イオン交換体との混合物、または、陽イオン交換体のみを使用することができる。
ここで、陽イオン交換体および陰イオン交換体は、それぞれ、例えば、後述する無機イオン交換体および有機イオン交換体の中から適宜選択することができる。
（無機イオン交換体）
無機イオン交換体としては、例えば、含水酸化ジルコニウムに代表される金属の含水酸化物が挙げられる。
金属の種類としては、例えば、ジルコニウムのほか、鉄、アルミニウム、錫、チタン、アンチモン、マグネシウム、ベリリウム、インジウム、クロム、ビスマス等が知られている。
これらの中でジルコニウム系のものは、陽イオンのＣｕ2+、Ａｌ3+について交換能を有している。また、鉄系のものについても、Ａｇ+、Ｃｕ2+について交換能を有している。
同様に、錫系、チタン系、アンチモン系のものは、陽イオン交換体である。
一方、ビスマス系のものは、陰イオンのＣｌ-について交換能を有している。
また、ジルコニウム系のものは条件に製造条件によっては陰イオンの交換能を示す。アルミニウム系、錫系のものも同様である。
これら以外の無機イオン交換体としては、リン酸ジルコニウムに代表される多価金属の酸性塩、モリブドリン酸アンモニウムに代表されるヘテロポリ酸塩、不溶性フェロシアン化物等の合成物が知られている。
これらの無機イオン交換体の一部は既に市販されており、例えば、東亜合成株式会社の商品名イグゼ「ＩＸＥ」における各種のグレードが知られている。
なお、合成品のほか、天然物のゼオライト、またはモンモリロン石のような無機イオン交換体の粉末も使用可能である。
（有機イオン交換体）
有機イオン交換体には、陽イオン交換体としてスルホン酸基を有する架橋ポリスチレンが挙げられ、そのほかカルボン酸基、ホスホン酸基またはホスフィン酸基を有するものも挙げられる。
また、陰イオン交換体として四級アンモニウム基、四級ホスホニウム基または三級スルホニウム基を有する架橋ポリスチレンが挙げられる。
これらの無機イオン交換体および有機イオン交換体は、捕捉したい陽イオン、陰イオンの種類、そのイオンについての交換容量を考慮して適宜選択すればよい。勿論、無機イオン交換体と有機イオン交換体とを混合して使用してもよいことはいうまでもない。
電子素子の製造工程では加熱するプロセスを含むため、無機イオン交換体が好ましい。
また、マイグレーション防止材料と上述した高分子材料との混合比は、例えば、機械的強度の観点から、マイグレーション防止材料を１０質量％以下とすることが好ましく、マイグレーション防止材料を５質量％以下とすることがより好ましく、さらにマイグレーション防止材料を２．５質量％以下とすることがさらに好ましい。また、半導体チップまたは半導体ウエハと異方導電性部材とを接合した際のマイグレーションを抑制する観点から、マイグレーション防止材料を０．０１質量％以上とすることが好ましい。
＜無機充填剤＞
樹脂層は、無機充填剤を含有しているのが好ましい。
無機充填剤としては特に制限はなく、公知のものの中から適宜選択することができ、例えば、カオリン、硫酸バリウム、チタン酸バリウム、酸化ケイ素粉、微粉状酸化ケイ素、気相法シリカ、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、マイカ、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、炭化ケイ素、窒化ケイ素等が挙げられる。
導通路間に無機充填剤が入ることを防ぎ、導通信頼性がより向上する理由から、無機充填剤の平均粒子径が、各導通路の間隔よりも大きいことが好ましい。
無機充填剤の平均粒子径は、３０ｎｍ〜１０μｍであることが好ましく、８０ｎｍ〜１μｍであることがより好ましい。
ここで、平均粒子径は、レーザー回折散乱式粒子径測定装置(日機装（株）製マイクロトラックＭＴ３３００)で測定される、一次粒子径を平均粒子径とする。
＜硬化剤＞
樹脂層は、硬化剤を含有していてもよい。
硬化剤を含有する場合、接続対象の半導体チップまたは半導体ウエハの表面形状との接合不良を抑制する観点から、常温で固体の硬化剤を用いず、常温で液体の硬化剤を含有しているのがより好ましい。
ここで、「常温で固体」とは、２５℃で固体であることをいい、例えば、融点が２５℃より高い温度である物質をいう。
硬化剤としては、具体的には、例えば、ジアミノジフェニルメタン、ジアミノジフェニルスルホンのような芳香族アミン、脂肪族アミン、４−メチルイミダゾール等のイミダゾール誘導体、ジシアンジアミド、テトラメチルグアニジン、チオ尿素付加アミン、メチルヘキサヒドロフタル酸無水物等のカルボン酸無水物、カルボン酸ヒドラジド、カルボン酸アミド、ポリフェノール化合物、ノボラック樹脂、ポリメルカプタン等が挙げられ、これらの硬化剤から、２５℃で液体のものを適宜選択して用いることができる。なお、硬化剤は１種単独で用いてもよく、２種以上を併用してもよい。
樹脂層には、その特性を損なわない範囲内で、広く一般に半導体パッケージの樹脂絶縁膜に添加されている分散剤、緩衝剤、粘度調整剤等の種々の添加剤を含有させてもよい。
＜形状＞
異方導電性部材の導通路を保護する理由から、樹脂層の厚みは、導通路の突出部分の高さより大きく、１μｍ〜５μｍであることが好ましい。
＜透明絶縁体＞
透明絶縁体は、上述の〔樹脂層〕に挙げている材料から構成されるもののうち、可視光透過率が８０％以上であるもので構成される。このため、各材料に関し、詳細な説明は省略する。
透明絶縁体において、主成分（高分子材料）が上述の〔樹脂層〕と同じである場合、透明絶縁体と樹脂層との間の密着性が良好となるため好ましい。
透明絶縁体は、電極等がない部分に形成するため、上述の〔樹脂層〕の＜酸化防止材料＞および上述の〔樹脂層〕の＜マイグレーション防止材料＞を含まないことが好ましい。
透明絶縁体はＣＴＥ（線膨張係数）がシリコン等の支持体に近い方が、異方導電材の反りが減るため、上述の〔樹脂層〕の＜無機充填剤＞を含むことが好ましい。
透明絶縁体において、高分子材料と硬化剤が、上述の〔樹脂層〕と同じである場合、温度および時間等の硬化条件が同じになるため好ましい。
なお、可視光透過率が８０％以上とは、光透過率が波長４００〜８００ｎｍの可視光波長域において、８０％以上のことをいう。光透過率は、ＪＩＳ（日本工業規格） Ｋ ７３７５：２００８に規定される「プラスチック--全光線透過率および全光線反射率の求め方」を用いて測定されるものである。
［異方導電性部材の製造方法］
異方導電性部材の製造方法は特に限定されないが、例えば、絶縁性基材に設けられた貫通孔に導電性材料を存在させて導通路を形成する導通路形成工程と、導通路形成工程の後に絶縁性基材の表面のみを一部除去し、導通路を突出させるトリミング工程と、トリミング工程の後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する樹脂層形成工程とを有する製造方法等が挙げられる。
〔絶縁性基材の作製〕
絶縁性基材は、例えば、貫通孔を有するガラス基板（Through Glass Via：ＴＧＶ）をそのまま用いることができるが、導通路の開口径、および突出部分のアスペクト比を上述の範囲とする観点から、バルブ金属に対して陽極酸化処理を施して形成した基板が好ましい。
陽極酸化処理としては、例えば、絶縁性基材がアルミニウムの陽極酸化皮膜である場合は、アルミニウム基板を陽極酸化する陽極酸化処理、および陽極酸化処理の後に、陽極酸化により生じたマイクロポアによる孔を貫通化する貫通化処理をこの順に施すことにより作製することができる。
絶縁性基材の作製に用いられるアルミニウム基板ならびにアルミニウム基板に施す各処理工程については、特開２００８−２７０１５８号公報の＜００４１＞〜＜０１２１＞段落に記載したものと同様のものを採用することができる。
〔導通路形成工程〕
導通路形成工程は、絶縁性基材に設けられた貫通孔に導電性材料を存在させる工程である。
ここで、貫通孔に金属を存在させる方法としては、例えば、特開２００８−２７０１５８号公報の＜０１２３＞〜＜０１２６＞段落および［図４］に記載された各方法（電解メッキ法または無電解メッキ法）と同様の方法が挙げられる。
また、電解メッキ法または無電解メッキ法においては、金、ニッケル、銅等による電極層を予め設けることが好ましい。この電極層の形成方法としては、例えば、スパッタ等の気相処理、無電解めっき等の液層処理、およびこれらを組合せた処理等が挙げられる。
金属充填工程により、導通路の突出部分が形成される前の異方導電性部材が得られる。
一方、導通路形成工程は、特開２００８−２７０１５８号公報に記載された方法に代えて、例えば、アルミニウム基板の片側の表面（以下、「片面」ともいう。）に陽極酸化処理を施し、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する陽極酸化処理工程と、陽極酸化処理工程の後に陽極酸化膜のバリア層を除去するバリア層除去工程と、バリア層除去工程の後に電解めっき処理を施してマイクロポアの内部に金属を充填する金属充填工程と、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る基板除去工程とを有する工程を有する方法であってもよい。
＜陽極酸化処理工程＞
陽極酸化工程は、アルミニウム基板の片面に陽極酸化処理を施すことにより、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する工程である。
陽極酸化処理は、従来公知の方法を用いることができるが、マイクロポア配列の規則性を高くし、異方導電性を担保する観点から、自己規則化法または定電圧処理を用いるのが好ましい。
ここで、陽極酸化処理の自己規則化法または定電圧処理については、特開２００８−２７０１５８号公報の＜００５６＞〜＜０１０８＞段落および［図３］に記載された各処理と同様の処理を施すことができる。
＜バリア層除去工程＞
バリア層除去工程は、陽極酸化処理工程の後に、陽極酸化膜のバリア層を除去する工程である。バリア層を除去することにより、マイクロポアを介してアルミニウム基板の一部が露出することになる。
バリア層を除去する方法は特に限定されず、例えば、陽極酸化処理工程の陽極酸化処理における電位よりも低い電位でバリア層を電気化学的に溶解する方法（以下、「電解除去処理」ともいう。）；エッチングによりバリア層を除去する方法（以下、「エッチング除去処理」ともいう。）；これらを組み合わせた方法（特に、電解除去処理を施した後に、残存するバリア層をエッチング除去処理で除去する方法）；等が挙げられる。
〈電解除去処理〉
電解除去処理は、陽極酸化処理工程の陽極酸化処理における電位（電解電位）よりも低い電位で施す電解処理であれば特に限定されない。
電解溶解処理は、例えば、陽極酸化処理工程の終了時に電解電位を降下させることにより、陽極酸化処理と連続して施すことができる。
電解除去処理は、電解電位以外の条件については、上述した従来公知の陽極酸化処理と同様の電解液および処理条件を採用することができる。
特に、上述したように電解除去処理と陽極酸化処理とを連続して施す場合は、同様の電解液を用いて処理するのが好ましい。
（電解電位）
電解除去処理における電解電位は、陽極酸化処理における電解電位よりも低い電位に、連続的または段階的（ステップ状）に降下させるのが好ましい。
ここで、電解電位を段階的に降下させる際の下げ幅（ステップ幅）は、バリア層の耐電圧の観点から、１０Ｖ以下であることが好ましく、５Ｖ以下であることがより好ましく、２Ｖ以下であることがさらに好ましい。
また、電解電位を連続的または段階的に降下させる際の電圧降下速度は、生産性等の観点から、いずれも１Ｖ／秒以下が好ましく、０．５Ｖ／秒以下がより好ましく、０．２Ｖ／秒以下がさらに好ましい。
〈エッチング除去処理〉
エッチング除去処理は特に限定されないが、酸水溶液またはアルカリ水溶液を用いて溶解する化学的エッチング処理であってもよく、ドライエッチング処理であってもよい。
（化学エッチング処理）
化学エッチング処理によるバリア層の除去は、例えば、陽極酸化処理工程後の構造物を酸水溶液またはアルカリ水溶液に浸漬させ、マイクロポアの内部に酸水溶液またはアルカリ水溶液を充填させた後に、陽極酸化膜のマイクロポアの開口部側の表面にｐＨ（水素イオン指数）緩衝液に接触させる方法等であり、バリア層のみを選択的に溶解させることができる。
ここで、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。また、酸水溶液の濃度は１質量％〜１０質量％であることが好ましい。酸水溶液の温度は、１５℃〜８０℃が好ましく、さらに２０℃〜６０℃が好ましく、さらに３０℃〜５０℃が好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。また、アルカリ水溶液の濃度は０．１質量％〜５質量％であることが好ましい。アルカリ水溶液の温度は、１０℃〜６０℃が好ましく、さらに１５℃〜４５℃が好ましく、さらに２０℃〜３５℃であることが好ましい。なお、アルカリ水溶液には、亜鉛および他の金属を含有していてもよい。
具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液、０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液等が好適に用いられる。
なお、ｐＨ緩衝液としては、上述した酸水溶液またはアルカリ水溶液に対応した緩衝液を適宜使用することができる。
また、酸水溶液またはアルカリ水溶液への浸せき時間は、８分〜１２０分であることが好ましく、１０分〜９０分であることがより好ましく、１５分〜６０分であることがさらに好ましい。
（ドライエッチング処理）
ドライエッチング処理は、例えば、Ｃｌ2／Ａｒ混合ガス等のガス種を用いることが好ましい。
＜金属充填工程＞
金属充填工程は、バリア層除去工程の後に、電解めっき処理を施して陽極酸化膜におけるマイクロポアの内部に金属を充填する工程であり、例えば、特開２００８−２７０１５８号公報の＜０１２３＞〜＜０１２６＞段落および［図４］に記載された各方法と同様の方法（電解メッキ法または無電解メッキ法）が挙げられる。
なお、電解メッキ法または無電解メッキ法においては、上述したバリア層除去工程の後にマイクロポアを介して露出するアルミニウム基板を電極として利用することができる。
＜基板除去工程＞
基板除去工程は、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る工程である。
アルミニウム基板を除去する方法としては、例えば、処理液を用いて、金属充填工程においてマイクロポアの内部に充填した金属および絶縁性基材としての陽極酸化膜を溶解せずに、アルミニウム基板のみを溶解させる方法等が挙げられる。
処理液としては、例えば、塩化水銀、臭素／メタノール混合物、臭素／エタノール混合物、王水、塩酸／塩化銅混合物等の水溶液等が挙げられ、中でも、塩酸／塩化銅混合物であることが好ましい。
また、処理液の濃度としては、０．０１ｍｏｌ／Ｌ〜１０ｍｏｌ／Ｌが好ましく、０．０５ｍｏｌ／Ｌ〜５ｍｏｌ／Ｌがより好ましい。
また、処理温度としては、−１０℃〜８０℃が好ましく、０℃〜６０℃が好ましい。
〔トリミング工程〕
トリミング工程は、導通路形成工程後の異方導電性部材表面の絶縁性基材のみを一部除去し、導通路を突出させる工程である。
ここで、トリミング処理は、導通路を構成する金属を溶解しない条件であれば特に限定されず、例えば、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。中でも、クロム酸を含有しない水溶液が安全性に優れる点で好ましい。酸水溶液の濃度は１質量％〜１０質量％であることが好ましい。酸水溶液の温度は、２５℃〜６０℃であることが好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。アルカリ水溶液の濃度は０．１質量％〜５質量％であることが好ましい。アルカリ水溶液の温度は、２０℃〜５０℃であることが好ましい。
具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液または０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液が好適に用いられる。
酸水溶液またはアルカリ水溶液への浸漬時間は、８分〜１２０分であることが好ましく、１０分〜９０分であることがより好ましく、１５分〜６０分であることがさらに好ましい。ここで、浸漬時間は、短時間の浸漬処理（トリミング処理）を繰り返した場合には、各浸漬時間の合計をいう。なお、各浸漬処理の間には、洗浄処理を施してもよい。
トリミング工程において導通路の突出部分の高さを厳密に制御する場合は、導通路形成工程後に絶縁性基材と導通路の端部とを同一平面状になるように加工した後、絶縁性基材を選択的に除去（トリミング）することが好ましい。
ここで、同一平面状に加工する方法としては、例えば、物理的研磨（例えば、遊離砥粒研磨、バックグラインド、サーフェスプレーナー等）、電気化学的研磨、これらを組み合わせた研磨等が挙げられる。
また、上述した導通路形成工程またはトリミング工程の後に、金属の充填に伴い発生した導通路内の歪を軽減する目的で、加熱処理を施すことができる。
加熱処理は、金属の酸化を抑制する観点から還元性雰囲気で施すことが好ましく、具体的には、酸素濃度が２０Ｐａ以下で行うことが好ましく、真空下で行うことがより好ましい。ここで、真空とは、大気よりも気体密度または気圧の低い空間の状態をいう。
また、加熱処理は、矯正の目的で、材料を加圧しながら行うことが好ましい。
〔樹脂層形成工程〕
樹脂層形成工程は、トリミング工程後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する工程である。
ここで、樹脂層を形成する方法としては、例えば、上述した酸化防止材料、高分子材料、溶媒（例えば、メチルエチルケトン等）等を含有する樹脂組成物を絶縁性基材の表面および導通路の突出部分に塗布し、乾燥させ、必要に応じて焼成する方法等が挙げられる。
樹脂組成物の塗布方法は特に限定されず、例えば、グラビアコート法、リバースコート法、ダイコート法、ブレードコーター、ロールコーター、エアナイフコーター、スクリーンコーター、バーコーター、カーテンコーター等、従来公知のコーティング方法が使用できる。
また、塗布後の乾燥方法は特に限定されず、例えば、大気下において０℃〜１００℃の温度で、数秒〜数十分間、加熱する処理、減圧下において０℃〜８０℃の温度で、十数分〜数時間、加熱する処理等が挙げられる。
また、乾燥後の焼成方法は、使用する高分子材料により異なるため特に限定されないが、ポリイミド樹脂を用いる場合には、例えば、１６０℃〜２４０℃の温度で２分間〜６０分間加熱する処理等が挙げられ、エポキシ樹脂を用いる場合には、例えば、３０℃〜８０℃の温度で２分間〜６０分間加熱する処理等が挙げられる。
製造方法においては、上述した各工程は、各工程を枚葉で行うことも可能であるし、アルミニウムのコイルを原反としてウェブで連続処理することもできる。また、連続処理する場合には各工程間に適切な洗浄工程、乾燥工程を設置することが好ましい。
本発明は、基本的に以上のように構成されるものである。以上、本発明の積層デバイスおよび積層デバイスの製造方法について詳細に説明したが、本発明は上述の実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよいのはもちろんである。
以下に実施例を挙げて本発明をさらに具体的に説明する。以下の実施例に示す材料、試薬、使用量、物質量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限り適宜変更することができる。従って、本発明の範囲は以下に示す具体例により限定的に解釈されるべきものではない。
本実施例では、実施例１〜実施例７および比較例１〜比較例８について接合強度、放熱性および信頼性を評価した。接合強度、放熱性および信頼性の評価結果を下記表１に示す。
次に、接合強度、放熱性および信頼性について説明する。
接合強度は、万能型ボンドテスターDage-4000（ノードソンアドバンストテクノロジー株式会社製）を用いてシェア強度を測定して評価した。
接合強度は、得られた破壊荷重から半導体素子の面積当たりの接合強度値を求めた。接合強度は、以下に示す評価基準により評価した。
「Ａ」：２０ＭＰａ≦接合強度
「Ｂ」：１０ＭＰａ≦接合強度＜２０ＭＰａ
「Ｄ」：接合強度＜１０ＭＰａ
放熱性は、一方向熱流定常法による測定をレスカ社製熱伝導測定装置 ＴＣＭ１００１（製品名）を用いて、また、レーザーフラッシュ法による測定をアドバンス理工社製レーザーフラッシュ法熱定数測定装置 ＴＣ−９０００Ｈ（型式）を用いて評価した。
放熱性の評価では、一方向熱流定常法とレーザーフラッシュ法との両者で測定した接合部分の熱伝導率の平均値を用いた。放熱性は、熱伝導率の平均値を以下に示す評価基準により評価した。
「Ａ」：１００Ｗ／（ｍ・Ｋ）＜熱伝導率
「Ｂ」：１０Ｗ／（ｍ・Ｋ）＜熱伝導率≦１００Ｗ／（ｍ・Ｋ）
「Ｄ」：２Ｗ／（ｍ・Ｋ）＜熱伝導率≦１０Ｗ／（ｍ・Ｋ）
「Ｆ」：熱伝導率≦２Ｗ／（ｍ・Ｋ）
信頼性は、温度サイクル試験をＴＣＴ（Temperature Cycle Test according to JESD22−A104 standard）に従って実施した。温度範囲は−４０℃から１２５℃の条件とし、ＳｏａｋＭｏｄｅ３（各温度保持時間１０分）とした。サイクル時間は１時間（１サイクル／時間）とした。なお、信頼性は１時間以上であることが好ましい。
１０００サイクルの試験後、シェア強度の試験および放熱性の試験を上述の条件で実施した。信頼性は、以下に示す評価基準により評価した。
「Ａ」：シェア強度の試験の評価および放熱性の試験の評価のうち、いずれかも変化なし
「Ｂ」：シェア強度の試験の評価および放熱性の試験の評価のうち、いずれか一方の評価が低下
「Ｃ」：シェア強度の試験の評価および放熱性の試験の評価の両方の評価が低下
以下、実施例１〜実施例７および比較例１〜比較例８について説明する。
（実施例１）
図７８に示すテスト基板９０は、シリコン基板の表面に酸化シリコン絶縁層が形成されており、酸化シリコン絶縁層に端子９２が、図７８に示すように端子９２の平面視での端子９２を有する面９１における面積率４５％で形成されたものである。端子９２は、銅で構成されたものである。
テスト基板９０は、以下の（i）〜（iv）のプロセスで作製した。
（i）フォトリソグラフィー法を用いて、シリコン基板の表面に図７８に示すように、平面視での端子９２を有する面９１における面積率が４５％となるような端子９２のレジストパターンを形成した。
（ii）レジストパターンのレジスト開口部（凹部）にメッキの起点となるシード層を設けた。
（iii）レジスト開口部に金属をメッキした。
（iv）レジストを剥離し、端子がシリコン基板表面に並んだ状態にした。
（v）シリコン基板全面に酸化シリコン絶縁層を化学気相蒸着法（ＣＶＤ）により形成した。
（vi）ＣＭＰ研磨により端子の露出および表面平滑化を行った。
実施例１は、図７８に示すテスト基板９０を２つＤＢＩ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ）を用いて接合した。実施例１は、端子９２のうち、電気的に接続されている端子の面積の割合を４０％とした。
接合に際しては上述のテスト基板９０の接合する側の表面に対してＣＭＰによる研磨を実施して表面を平滑化した。図示はしていないがテスト基板９０の周囲に設けたアライメントマークにより、上下のテスト基板９０を位置合わせした上で、接合面に圧力２００ＭＰａを加圧した状態で、３００℃の温度で２時間保持した。
なお、下記表１の「リセス量」の欄に示す「リセス量が０」とは、端子を含め、酸化シリコン絶縁層を研磨し、端子と酸化シリコン絶縁層を面一にした状態のことをいう。具体的には、図４に示すように端子３０ａの端面３０ｃおよび端子３０ｂの端面３０ｃが、パッシベーション層３６の表面３６ａと一致している状態にあることをいう。
リセス処理はドライエッチングによりフッ素系のガスを用いて酸化シリコン絶縁層のみを除去して端子を突出させるものである。リセス処理のドライエッチング処理時間を変えることにより、リセス量を制御した。
（実施例２）
実施例２は、接合形態がＳＡＢ（Ｓｕｒｆａｃｅ Ａｃｔｉｖａｔｅｄ Ｂｏｎｄ）である点以外は、実施例１と同じとした。
（実施例３）
実施例３は、リセス量が８０ｎｍであり、接合形態がＳＡＢであり、テスト基板９０の接合の際、封止樹脂を用いた点以外は、実施例１と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。封止樹脂は後に詳述する。
（実施例４）
実施例４は、リセス量が２００ｎｍであり、接合形態がＳＡＢであり、テスト基板９０の接合の際、封止樹脂を用いた点以外は、実施例１と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
（実施例５）
実施例５は、リセス量が２００ｎｍであり、異方導電性部材を介してテスト基板９０を接合しており、テスト基板９０の接合の際、封止樹脂を用いた点以外は、実施例１と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
（実施例６）
実施例６は、リセス量が２００ｎｍであり、異方導電性部材を介してテスト基板９０を接合しており、積層数が５層であり、テスト基板９０の接合の際、封止樹脂を用いた点以外は、実施例１と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
（実施例７）
実施例７は、リセス量が８００ｎｍであり、異方導電性部材を介してテスト基板９０を接合しており、テスト基板９０の接合の際、封止樹脂を用いた点以外は、実施例１と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
（比較例１）
比較例１は、図７９に示すテスト基板１００を２つ、半田を用いて接合した。図７９に示すテスト基板１００は、図７８に示すテスト基板９０に比して、端子９２の平面視での端子９２を有する面１０１における面積率が２３％である点以外は同じ構成とした。なお、比較例１では、リセス量を５μｍとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。比較例１は、端子９２のうち、電気的に接続されている端子の面積の割合を８０％とした。
テスト基板１００は、上述のテスト基板９０の作製プロセス（i）において、端子９２の平面視での端子９２を有する面１０１における面積率を２３％とした以外は、上述のテスト基板９０の作製プロセス（i）〜（iv）と同様にして作製した。
（比較例２）
比較例２は、テスト基板１００の接合の際、封止樹脂を用いた点以外は、比較例１と同じとした。
（比較例３）
比較例３は、テスト基板１００を用いた点、および上述の端子の面積の割合を８０％とした点以外は、実施例２と同じとした。
（比較例４）
比較例４は、テスト基板１００を用いた点、および上述の端子の面積の割合を８０％とした点以外は、実施例１と同じとした。
（比較例５）
比較例５は、テスト基板１００を用いた点、および上述の端子の面積の割合を８０％とした点以外は、実施例５と同じとした。
（比較例６）
比較例６は、端子９２の平面視での端子９２を有する面１０１における面積率が３５％のテスト基板を用いた点、および上述の端子の面積の割合を５２％とした点以外は、実施例５と同じとした。
上述の端子９２の面積率が３５％のテスト基板は、上述のテスト基板９０の作製プロセス（i）において、上述の端子９２の面積率を３５％とした以外は、上述のテスト基板９０の作製プロセス（i）〜（iv）と同様にして作製した。
（比較例７）
比較例７は、端子９２の平面視での端子９２を有する面１０１における面積率が４５％のテスト基板を用いた点、および上述の端子９２の面積の割合を５２％とした点以外は、実施例５と同じとした。
上述の端子９２の面積率が４５％のテスト基板は、上述のテスト基板９０の作製プロセス（i）において、上述の端子９２の面積率を４５％とした以外は、上述のテスト基板９０の作製プロセス（i）〜（iv）と同様にして作製した。
（比較例８）
比較例８は、テスト基板１００を用いた点以外は、実施例５と同じとした。
以下、異方導電性部材について説明する。
［異方導電性部材］
＜アルミニウム基板の作製＞
Ｓｉ：０．０６質量％、Ｆｅ：０．３０質量％、Ｃｕ：０．００５質量％、Ｍｎ：０．００１質量％、Ｍｇ：０．００１質量％、Ｚｎ：０．００１質量％、Ｔｉ：０．０３質量％を含有し、残部はＡｌと不可避不純物のアルミニウム合金を用いて溶湯を調製し、溶湯処理およびろ過を行った上で、厚さ５００ｍｍ、幅１２００ｍｍの鋳塊をＤＣ鋳造法で作製した。
次いで、表面を平均１０ｍｍの厚さで面削機により削り取った後、５５０℃で、約５時間均熱保持し、温度４００℃に下がったところで、熱間圧延機を用いて厚さ２．７ｍｍの圧延板とした。
さらに、連続焼鈍機を用いて熱処理を５００℃で行った後、冷間圧延で、厚さ１．０ｍｍに仕上げ、ＪＩＳ １０５０材のアルミニウム基板を得た。
アルミニウム基板を、直径２００ｍｍ（８インチ）のウエハ状に形成した後、以下に示す各処理を施した。
＜電解研磨処理＞
上述のアルミニウム基板に対して、以下組成の電解研磨液を用いて、電圧２５Ｖ、液温度６５℃、液流速３．０ｍ／分の条件で電解研磨処理を施した。
陰極はカーボン電極とし、電源は、ＧＰ０１１０−３０Ｒ（株式会社高砂製作所社製）を用いた。また、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（アズワン株式会社製）を用いて計測した。
（電解研磨液組成）
・８５質量％リン酸（和光純薬社製試薬） ６６０ｍＬ
・純水 １６０ｍＬ
・硫酸 １５０ｍＬ
・エチレングリコール ３０ｍＬ
＜陽極酸化処理工程＞
次いで、電解研磨処理後のアルミニウム基板に、特開２００７−２０４８０２号公報に記載の手順にしたがって自己規則化法による陽極酸化処理を施した。
電解研磨処理後のアルミニウム基板に、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／分の条件で、５時間のプレ陽極酸化処理を施した。
その後、プレ陽極酸化処理後のアルミニウム基板を、０．２ｍｏｌ／Ｌ無水クロム酸、０．６ｍｏｌ／Ｌリン酸の混合水溶液（液温：５０℃）に１２時間浸漬させる脱膜処理を施した。
その後、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／分の条件で、３時間４５分の再陽極酸化処理を施し、膜厚３０μｍの陽極酸化膜を得た。
なお、プレ陽極酸化処理および再陽極酸化処理は、いずれも陰極はステンレス電極とし、電源はＧＰ０１１０−３０Ｒ（株式会社高砂製作所製）を用いた。また、冷却装置にはＮｅｏＣｏｏｌ ＢＤ３６（ヤマト科学株式会社製）、かくはん加温装置にはペアスターラー ＰＳ−１００（ＥＹＥＬＡ東京理化器械株式会社製）を用いた。さらに、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（アズワン株式会社製）を用いて計測した。
＜バリア層除去工程＞
次いで、上述の陽極酸化処理と同様の処理液および処理条件で、電圧を４０Ｖから０Ｖまで連続的に電圧降下速度０．２Ｖ／ｓｅｃで降下させながら電解処理（電解除去処理）を施した。
その後、５質量％リン酸に３０℃、３０分間浸漬させるエッチング処理（エッチング除去処理）を施し、陽極酸化膜のマイクロポアの底部にあるバリア層を除去し、マイクロポアを介してアルミニウムを露出させた。
ここで、バリア層除去工程後の陽極酸化膜に存在するマイクロポアの平均開口径は６０ｎｍであった。なお、平均開口径は、ＦＥ−ＳＥＭ（Field emission - Scanning Electron Microscope）により表面写真（倍率５００００倍）を撮影し、５０点測定した平均値として算出した。
また、バリア層除去工程後の陽極酸化膜の平均厚みは８０μｍであった。なお、平均厚みは、陽極酸化膜を厚さ方向に対してＦＩＢ（Focused Ion Beam）で切削加工し、その断面をＦＥ−ＳＥＭにより表面写真（倍率５００００倍）を撮影し、１０点測定した平均値として算出した。
また、陽極酸化膜に存在するマイクロポアの密度は、約１億個／ｍｍ2であった。なお、マイクロポアの密度は、特開２００８−２７０１５８号公報の＜０１６８＞および＜０１６９＞段落に記載された方法で測定し、算出した。
また、陽極酸化膜に存在するマイクロポアの規則化度は、９２％であった。なお、規則化度は、ＦＥ−ＳＥＭにより表面写真（倍率２００００倍）を撮影し、特開２００８−２７０１５８号公報の＜００２４＞〜＜００２７＞段落に記載された方法で測定し、算出した。
＜金属充填工程＞
次いで、アルミニウム基板を陰極にし、白金を正極にして電解めっき処理を施した。
具体的には、以下に示す組成の銅めっき液を使用し、定電流電解を施すことにより、マイクロポアの内部に銅が充填された金属充填微細構造体を作製した。
ここで、定電流電解は、株式会社山本鍍金試験器社製のめっき装置を用い、北斗電工株式会社製の電源（ＨＺ−３０００）を用い、めっき液中でサイクリックボルタンメトリを行って析出電位を確認した後に、以下に示す条件で処理を施した。
（銅めっき液組成および条件）
・硫酸銅 １００ｇ／Ｌ
・硫酸 ５０ｇ／Ｌ
・塩酸 １５ｇ／Ｌ
・温度 ２５℃
・電流密度 １０Ａ／ｄｍ2
マイクロポアに金属を充填した後の陽極酸化膜の表面をＦＥ−ＳＥＭで観察し、１０００個のマイクロポアにおける金属による封孔の有無を観察して封孔率（封孔マイクロポアの個数／１０００個）を算出したところ、９６％であった。
また、マイクロポアに金属を充填した後の陽極酸化膜を厚さ方向に対してＦＩＢで切削加工し、その断面をＦＥ−ＳＥＭにより表面写真（倍率５００００倍）を撮影し、マイクロポアの内部を確認したところ、封孔されたマイクロポアにおいては、その内部が金属で完全に充填されていることが分かった。
＜基板除去工程＞
次いで、２０質量％塩化水銀水溶液（昇汞）に２０℃、３時間浸漬させることによりアルミニウム基板を溶解して除去することにより、金属充填微細構造体を作製した。
＜トリミング工程＞
基板除去工程後の金属充填微細構造体を、水酸化ナトリウム水溶液（濃度：５質量％、液温度：２０℃）に浸漬させ、突出部分の高さが５００ｎｍとなるように浸漬時間を調整してアルミニウムの陽極酸化膜の表面を選択的に溶解し、次いで、水洗し、乾燥して、導通路である銅の円柱を突出させた構造体を作製した。
＜粘着層形成工程＞
トリミング工程後の構造体に、以下に示す方法で粘着層を形成し異方導電性部材を作製した。
＜粘着層＞
ガンマブチロラクトンを溶媒としたポリアミド酸エステル溶液（ジメチルスルホキシド、トリアルコキシアミドカルボキシシラン、オキシム誘導体を含む）の市販品として、ＬＴＣ９３２０（富士フイルムエレクトロニクスマテリアルズ株式会社製）を用いた。
この溶液を導通路が突出している絶縁性基材の表面に塗布し、乾燥させて成膜した後に、窒素置換した反応炉中（酸素濃度１０ｐｐｍ以下）で２００℃３時間イミド化反応を進行させることにより、ポリイミド樹脂層からなる粘着層を、５００ｎｍの厚みに形成した。なお、粘着層の厚みは溶媒（メチルエチルケトン）を追添することで調整した。なお、樹脂層を除く金属充填微細構造体の平均厚みは３０μｍであった。
次に、封止樹脂について説明する。
＜封止樹脂＞
以下に示す成分を以下に示す割合でメチルエチルケトンに溶解して、まず、固形分濃度が６０．６重量％となる樹脂層塗布液を作製した。封止樹脂の形成時には、樹脂層塗布液を薄めて用いた。
樹脂層塗布液を、粘着層の表面に塗布し、乾燥させて成膜し、封止樹脂を形成した。
なお、封止樹脂の厚みは、１μｍとなるように下記処方の塗布液に更に溶媒（メチルエチルケトン）を追添することで調整した。
また、塗布後の乾燥は、４００ｍｍＨｇ（５３．３ｋＰａ）の減圧下で温度を５０℃に設定して行った。
＜塗布液組成＞
・エラストマー：アクリル酸ブチル−アクリロニトリル共重合体を主成分とするアクリル酸エステル系ポリマー（商品名：ＳＧ−２８ＧＭ、長瀬ケムテックス株式会社製） ５質量部
・エポキシ樹脂１：ｊＥＲ（登録商標）８２８（三菱化学株式会社製） ３３質量部
・エポキシ樹脂２：ｊＥＲ（登録商標）１００４（三菱化学株式会社製） １１質量部
・フェノール樹脂：ミレックスＸＬＣ−４Ｌ（三井化学株式会社製） ４４質量部
・有機酸：ｏ−アニス酸（オルトアニス酸、東京化成工業株式会社製） ０．５質量部
・酸化防止材料：下記参照
・マイグレーション防止材料：下記参照
・無機充填剤：下記参照
・硬化剤：下記参照
（酸化防止材料）
酸化防止材料は、２−メルカプトベンゾチアゾールを０．０１質量％配合した。
（マイグレーション防止材料）
マイグレーション防止材料は、東亜合成株式会社、商品名イグゼ「ＩＸＥ―１００」（メジアン径１μｍ、陽イオン交換、耐熱温度５５０℃）を２．５質量％配合した。
（無機充填剤）
無機充填剤は、窒化アルミニウムナノ粒子、平均粒子径１００ｎｍ、シグマアルドリッチ社製を５５質量％配合した。
（硬化剤）
硬化剤は、１−シアノエチル−２−エチル−４−メチルイミダゾール（２Ｅ４ＭＺ−ＣＮ、四国化成工業株式会社製）を０．５質量％配合した。
表１に示すように、実施例１〜実施例７は比較例１〜比較例８に比して接合強度、放熱性および信頼性について良好な結果を得ることができた。
１０ 積層デバイス
１２ 半導体素子
１４ 半導体素子
１４ａ 表面
１４ｂ 裏面
１５、１７、１９、５７ 積層体
１６ 半導体素子
１６ａ 表面
１８ インターポーザー
２０ 異方導電性部材
３０ 端子
３０ａ 端子
３０ｂ 端子
３０ｃ 端面
３１、９１、１０１ 面
３２ 半導体層
３２ａ 表面
３４ 再配線層
３４ａ 表面
３６ パッシベーション層
３６ａ 表面
３７ 配線
３８ パッド
３９ 樹脂層
４０ 絶縁性基材
４０ａ 表面
４２ 導通路
４２ａ 突出部分
４２ｂ 突出部分
４４ 樹脂層
４６ 支持体
４７ 剥離層
４８ 支持層
４９ 剥離剤
５０ 異方導電材
５２ 半導体素子
５４ センサチップ
５６ レンズ
６０ 第１の半導体ウエハ
６０ａ 表面
６１ 光導波路
６２ 第２の半導体ウエハ
６２ａ 表面
６２ｂ 裏面
６３、６４、６５、６９、６９ａ 積層デバイス
６６、６７、７１ 半導体素子
６８ 電極
７０ 第１の積層基体
７２ 半導体ウエハ
７２ａ 表面
７４ ３次元接合構造体
７５ 発光素子
７６ 受光素子
８０ 第２の積層基体
８２ 第２の基体
８２ａ、８８ａ 表面
８４ 剥離機能層
８５、８９ 親疎水性膜
８６ 第３の複合積層体
８８ 第３の基体
８９ 親疎水性膜
９０ テスト基板
９２ 端子
１００ テスト基板
１１０ 再配線層
１１２ ウエハ
１２０ 有機基板
Ｄｓ 積層方向
Ｌｄ 出射光
Ｌｏ 光
ｈ 厚み
ｘ 方向
Ｚ 厚み方向
δ リセス量

Claims (11)

  1. 複数の半導体が電気的に接続された積層体を含む積層デバイスであって、
    前記半導体は、複数の端子が設けられた面を有し、
    前記複数の端子は、前記半導体同士を接合しかつ電気的に接続する端子と、前記半導体同士を接合しかつ電気的に接続しない端子とを含み、
    前記複数の端子同士が直接接合されており、
    前記半導体の前記面における、前記複数の端子の面積率が４０％以上であり、
    前記複数の端子のうち、前記半導体同士を接合しかつ電気的に接続する端子の面積率が５０％未満である積層デバイス。
  2. 前記半導体は前記面に絶縁層を有し、前記半導体の前記面から前記端子の表面までの高さは、前記半導体の前記面から前記絶縁層の表面までの高さに対して２００ｎｍ以上１μｍ以下高い請求項１に記載の積層デバイス。
  3. 前記複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、
    前記導通路は、直径が１００ｎｍ以下である請求項１または２に記載の積層デバイス。
  4. 前記異方導電性部材は、絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の前記導通路とを有する請求項３に記載の積層デバイス。
  5. インターポーザーを有する請求項１〜４のいずれか１項に記載の積層デバイス。
  6. 複数の半導体が電気的に接続された積層体であって、
    前記半導体は、複数の端子が設けられた面を有し、
    前記複数の端子は、前記半導体同士を接合しかつ電気的に接続する端子と、前記半導体同士を接合しかつ電気的に接続しない端子とを含み、
    前記複数の端子同士が直接接合されており、
    前記半導体の前記面における、前記複数の端子の面積率が４０％以上であり、
    前記複数の端子のうち、前記半導体同士を接合しかつ電気的に接続する端子の面積率が５０％未満である積層体。
  7. 前記半導体は前記面に絶縁層を有し、前記半導体の前記面から前記端子の表面の高さは、前記半導体の前記面から前記絶縁層の表面の高さに対して２００ｎｍ以上１μｍ以下高い請求項６に記載の積層体。
  8. 前記複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、
    前記導通路は、直径が１００ｎｍ以下である請求項６または７に記載の積層体。
  9. 前記異方導電性部材は、絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の前記導通路とを有する請求項８に記載の積層体。
  10. インターポーザーを有する請求項６〜９のいずれか１項に記載の積層体。
  11. 請求項１〜５のいずれか１項に記載の積層デバイスの製造方法であって、
    各半導体を仮接合し、前記複数の半導体のうち、全て半導体を一括して接合する積層デバイスの製造方法。
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