TW201836094A - 積層裝置、積層體及積層裝置的製造方法 - Google Patents

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    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/80205—Ultrasonic bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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Abstract

本發明提供一種確保接合強度且散熱性優異之積層裝置、積層體及積層裝置的製造方法。積層裝置包括電性連接有複數個半導體之積層體，半導體具有設置有複數個端子之面，複數個端子包括將半導體彼此接合且電性連接之端子和將半導體彼此接合且未電性連接之端子，半導體的設置有複數個端子之面中之複數個端子的面積率為40%以上，複數個端子中將半導體彼此接合且電性連接之端子的面積率小於50%。

Description

積層裝置、積層體及積層裝置的製造方法
本發明係有關一種積層有複數個半導體元件等之積層裝置、積層體及積層裝置的製造方法，尤其係有關一種具有半導體元件等電性連接之端子和未電性連接之端子之積層裝置、積層體及積層裝置的製造方法。
目前，半導體元件等電子零件的小型化顯著。在半導體元件等的電性連接中使用焊線接合、覆晶接合及熱壓接合等。 進而，將複數個半導體元件等進行積層配置，從而完成電子零件的小型化或高密度化。如上所述，在積層了半導體元件等之情況下，半導體元件中所產生之熱會引起其他半導體元件的動作不良。
相對於此，專利文獻1及專利文獻2中揭示了一種減少從下側晶片向上側晶片的熱傳遞之積層型半導體封裝。 專利文獻1的積層型半導體封裝具有：第1半導體封裝，包括第1電路基板和安裝於第1電路基板之第1半導體元件；第2半導體封裝，包括第2電路基板和安裝於第2電路基板之第2半導體元件，並積層於第1半導體封裝；及熱傳導材料，配置於第1半導體元件上及第1半導體元件周邊的第1電路基板上。 專利文獻2的積層型半導體封裝具有：第1電路基板；第1半導體封裝，第1電路基板上安裝有第1半導體元件；第2電路基板；第2半導體封裝，第2電路基板上安裝有第2半導體元件，並積層於第1半導體封裝；密封樹脂，密封第1半導體；導電層，配置成與密封樹脂接觸；及散熱孔，與導電層連接，並配置於第1電路基板上。
又，除了專利文獻1及專利文獻2以外，作為以三維方式積層半導體元件者，在專利文獻3中記載有一種積層型半導體裝置，其結構為：堆疊複數個半導體裝置而成，該半導體裝置具備在絕緣基板內部具有導體層之配線基板和設置於配線基板表面之半導體元件，又，在上下半導體裝置之間及最下層半導體裝置的下表面設置複數個與配線基板的導體層電性連接之接端子，在連接端子組的外周部設置不與配線基板的導體層電性連接之構成的輔助連接端子。 又，專利文獻4中記載有能夠有效地釋放半導體晶片中產生之熱之電子零件內置基板。專利文獻4的電子零件內置基板具備：積層體，複數個絕緣層和分別包括配線圖案之複數個配線層交替積層；半導體晶片，以背面與積層體接觸之方式載置於積層體的表面；及第1通孔導體，貫通積層體並與半導體晶片的背面接觸，且與各配線層所包含之配線圖案接觸。 在專利文獻5中，為了改善散熱，使適宜深度的虛擬矽通孔結構位於三維積層積體電路內的預定裝置層中指定能動電路的上方或下方。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2016-025294號公報 [專利文獻2]日本特開2015-195368號公報 [專利文獻3]日本特開2002-170924號公報 [專利文獻4]日本特開2013-229548號公報 [專利文獻5]日本特表2013-521661號公報
上述專利文獻1及專利文獻2的積層型半導體封裝中，減少從下側晶片向上側晶片的熱傳遞，並抑制動作不良。然而，目前除了減少上述熱傳遞以外，還要求確保半導體元件的接合強度。在專利文獻1～專利文獻5中無法滿足上述熱傳遞的減少及接合強度的確保該兩者。
本發明的目的在於提供一種消除基於前述習知技術之問題點，並確保接合強度且散熱性優異之積層裝置、積層體及積層裝置的製造方法。
為了實現上述目的，本發明的第1態樣提供一種積層裝置，其包括電性連接有複數個半導體之積層體，半導體具有設置有複數個端子之面，複數個端子包括將半導體彼此接合且電性連接之端子和將半導體彼此接合且未電性連接之端子，半導體的設置有端子之面中之複數個端子的面積率為40%以上，複數個端子中將半導體彼此接合且電性連接之端子的面積率小於50%。
半導體在設置有複數個端子之面上具有絕緣層，從半導體的設置有複數個端子之面至端子表面的高度相對於從半導體的設置有端子之面至絕緣層表面的高度可以高200 nm以上且1 μm以下。又，複數個端子彼此可以直接接合。 複數個端子經由具有沿積層方向導通之導通路之各向異性導電性構件而接合，導通路的直徑為100 nm以下為較佳。 各向異性導電性構件具有絕緣性基材和沿絕緣性基材的厚度方向貫通且以相互電絕緣之狀態設置之複數個導通路為較佳。 又，具有內插器為較佳。
本發明的第2態樣提供一種積層體，其電性連接有複數個半導體，半導體具有設置有複數個端子之面，複數個端子包括將半導體彼此接合且電性連接之端子和將半導體彼此接合且未電性連接之端子，半導體的面中之複數個端子的面積率為40%以上，複數個端子中將半導體彼此接合且電性連接之端子的面積率小於50%。
半導體在設置有複數個端子之面上具有絕緣層，從半導體的設置有複數個端子之面至端子表面的高度相對於從半導體的設置有端子之面至絕緣層表面的高度可以高200 nm以上且1 μm以下。又，複數個端子彼此可以直接接合。 複數個端子經由具有沿積層方向導通之導通路之各向異性導電性構件而接合，導通路的直徑為100 nm以下為較佳。 各向異性導電性構件具有絕緣性基材和沿絕緣性基材的厚度方向貫通且以相互電絕緣之狀態設置之複數個導通路為較佳。 又，具有內插器為較佳。
又，本發明的第3態樣提供一種積層裝置的製造方法，其為第1態樣的積層裝置的製造方法，臨時接合各半導體，將複數個半導體中的所有半導體一併接合。 [發明效果]
依本發明，確保接合強度，且散熱性優異。
以下，依據圖式所示之較佳實施形態，對本發明的積層裝置及積層裝置的製造方法進行詳細說明。 另外，以下說明之圖係用於說明本發明之示例性者，本發明並不限定於以下所示圖。 另外，以下表示數值範圍之“～”包括記載於兩側之數值。例如ε為數值α～數值β係指ε的範圍係包括數值α和數值β之範圍，若以數學符號表示則為α≤ε≤β。 若無特別的記載，則“平行”及“正交”等角度包括通常在相應之技術領域中容許之誤差範圍。又，“整面”等包括通常在相應之技術領域中容許之誤差範圍。
圖1係表示本發明的實施形態的積層裝置的第1例之示意圖，圖2係表示本發明的實施形態的積層裝置的半導體元件的端子的配置的一例之示意性俯視圖，圖3係表示本發明的實施形態的積層裝置的半導體元件的端子的配置的另一例之示意性俯視圖。
積層裝置係包括電性連接有複數個半導體之積層體者。積層裝置係包括本發明的積層體作為構成的一部分或全部之裝置，例如由1個來完成者，係以單體發揮特定的功能者。 本發明的半導體為半導體元件、電路元件及感測器元件等，半導體元件中包括被動元件及主動元件。如此，本發明的半導體並非係表示作為物質的半導體者。
圖1所示之積層裝置10例如為半導體元件12和半導體元件14在積層方向Ds上積層並接合而成者，半導體元件12和半導體元件14直接電性連接。例如半導體元件12和半導體元件14的大小相同。由被積層之半導體元件12和半導體元件14構成電性連接有複數個半導體之積層體15。另外，積層體15發揮與積層裝置10相同之效果。
圖2係半導體元件12、14的示意性俯視圖，表示半導體元件12、14的俯視下的狀態。半導體元件12、14分別具有設置有複數個端子30之面。複數個端子30係使半導體彼此對向而進行接合者。端子30包括將半導體元件12、14接合且電性連接之端子30a、及將半導體元件12、14接合且未電性連接之（接合但未電性連接）端子30b。端子30a係將半導體元件12、14的訊號導出至外部者。端子30b係用於將在半導體元件12、14中產生之熱向外部釋放，或者維持積層裝置10的接合強度者。 上述直接電性連接係指半導體元件12的端子30和半導體元件14的端子30直接連接之狀態。 又，例如將半導體元件12、14彼此電性連接之端子30a和將半導體元件12、14彼此未電性連接之端子30b的形狀及大小相同。
積層裝置10中，在半導體元件12、14中端子30在俯視下的具有端子30之面31中之面積率為40%以上。 另外，將上述俯視下的具有端子30之面31中之面積率亦簡稱為面積率。 在半導體元件12和半導體元件14中，複數個端子30中半導體元件12的端子30和另一半導體元件14的端子30電性連接之端子30a的面積比例小於50%。藉此，積層裝置10成為確保接合強度且散熱性優異者。進而，由於散熱性優異，因此抑制半導體元件12、14等半導體的溫度上升，亦提高積層裝置10的可靠性。 接合強度為半導體元件12與半導體元件14的接合界面中之剝離強度，由抗剪強度來評價。
在廣義上，散熱性表示在所積層之半導體元件被驅動之情況下的發熱如何從積層元件表面釋放。但在本發明中主要以狹義的散熱性為前提，主要表示在積層部分中的半導體元件的熱傳遞性，使用單向熱流穩態方法測定並進行評價。 半導體元件12、14在設置有複數個端子之面中之複數個端子的面積率為40%以上，複數個端子中將半導體彼此接合且電性連接之端子的面積率小於50%。若半導體元件12、14中俯視下的具有端子30之面31中之端子30的面積率小於40%，則難以確保半導體元件12、14彼此之間的接合強度。另一方面，若將半導體元件12、14彼此電性連接之端子30a的面積比例超過50%，則散熱性降低。 另外，半導體元件12和半導體元件14若滿足上述端子30a的面積率，則端子30的配置可以相同。
半導體的設置有複數個端子之面中之複數個端子的面積率係，端子30的俯視下的合計面積Sm相對於半導體元件12、14的具有端子30之面31的面積S之比率。若將面積率設為Sr，則為Sr=Sm/S。面積率Sr的上限值並無特別的限定，係依據半導體元件12、14的規格等適宜地確定者。 如圖2所示，若半導體元件12、14的俯視下的形狀為四邊形，則在將平行之1對邊的長度設為W1，將剩餘的平行之1對邊的長度設為W2時，半導體元件12、14的設置有複數個端子之面（具有電極之面）的面積S由S=W1×W2表示。
又，上述端子30a的面積比例係端子30a的俯視下之合計面積Sa相對於端子30的俯視下之合計面積Sm的比率。若將端子30a的面積比例設為Sd，則Sd=Sa/Sm。端子30a的面積比例Sd的下限值係依據半導體元件12、14的規格等而適宜地確定者，雖然並無特別的限定，但是端子30a的面積比例Sd的下限值為1%為較佳。
獲取端子30a和端子30b的圖像，並藉由圖像分析而獲取端子30a的輪廓及端子30b的輪廓，求出由輪廓包圍之範圍的面積，藉此能夠得出端子30a的面積和端子30b的面積。
上述面積率Sr及端子30a的面積比例Sd係在半導體元件12與半導體元件14的接合界面上進行規定者。因此，在半導體元件12和半導體元件14的大小不同之情況下，以小的一側的半導體元件的俯視下的面積為基準而確定上述面積率Sr及端子30a的面積比例Sd。
上述端子30a和上述端子30b並不限定於形狀及大小相同。若滿足端子30a的面積比例Sd，則如圖3所示，端子30b可以比端子30a大。另外，圖3中對與圖2所示之半導體元件12、14相同之構成物標註相同之符號，並省略其詳細說明。
端子30例如為圖4所示之構成。如圖4所示，半導體元件12、14具有半導體層32、再配線層34及鈍化層36。再配線層34和鈍化層36係電絕緣之絕緣層。在半導體層32的表面32a設置有形成有發揮特定功能之電路等之元件區域（未圖示）。關於元件區域，在後面進行說明。另外，半導體層32的表面32a相當於半導體的設置有端子30之面。 半導體層32的表面32a上設置有再配線層34。在再配線層34中設置有電性連接到半導體層32的元件區域之配線37。配線37上設置有焊盤38，配線37和焊盤38導通。藉由配線37和焊盤38而能夠與元件區域進行訊號授受，且能夠向元件區域供給電壓等。
在再配線層34的表面34a設置有鈍化層36。在鈍化層36上，在設置於配線37之焊盤38上設置有端子30a。端子30a與半導體層32電性連接。 又，再配線層34中未設置有配線37，但僅設置有焊盤38。在未設置於配線37之焊盤38上設置有端子30b。端子30b與半導體層32未電性連接。
端子30a的端面30c和端子30b的端面30c均與鈍化層36的表面36a一致，所謂之同一水平面狀態，端子30a和端子30b從鈍化層36的表面36a未突出。圖4所示之端子30a和端子30b例如藉由研磨而與鈍化層36的表面36a成同一水平面。 例如將圖4所示之構成的半導體元件12和半導體元件14接合之情況下，複數個端子彼此可以直接接合，如圖5所示，相互對應之端子30a彼此直接連接，相互對應之端子30b彼此直接連接。如此，半導體元件12和半導體元件14藉由端子30a彼此電性連接，藉由端子30b物理連接而並非電性連接。
端子30a和端子30b並非限定於與鈍化層36的表面36a成同一水平面，如圖6所示，亦可以相對於鈍化層36的表面36a突出。該情況下，端子30a和端子30b相對於鈍化層36的表面36a之突出量亦即凹進量δ例如為200 nm以上且1 μm以下。 若凹進量δ小於200 nm，則與圖4所示之端子30a和端子30b未突出之構成大致相同，需要以高精度進行研磨。另一方面，若凹進量δ超過1 μm，則與設置焊盤電極之通常之構成相同，需要使用焊球等進行接合。 圖6所示之構成中，端子30a和端子30b相對於鈍化層36的表面36a突出，因此在鈍化層36的表面36a亦可以設置用於保護端子30a和端子30b的樹脂層39。
獲取半導體元件12、14中包括端子30a和端子30b之截面的圖像，並藉由圖像分析而獲取端子30a的輪廓及端子30b的輪廓，檢測端子30a的端面30c和端子30b的端面30c，求出從鈍化層36的表面36a到端子30a的端面30c的距離、以及到端子30b的端面30c的距離，藉此得出上述凹進量δ。 端子30a的端面30c和端子30b的端面30c均為位於最遠離鈍化層36的表面36a之位置之面，係通常稱為上表面之面。
半導體層32若為半導體，則並無特別的限定而由矽等構成，但並不限定於此，可以為碳化矽、鍺、砷化鎵或氮化鎵等。 再配線層34由具有電絕緣性者構成，例如由聚醯亞胺構成。 又，鈍化層36亦由具有電絕緣性者構成，例如由氮化矽（SiN）或聚醯亞胺構成。 配線37及焊盤38由具有導電性者構成，例如由銅、銅合金、鋁或鋁合金等構成。
端子30a及端子30b由與配線37及焊盤38同樣地具有導電性者構成，例如由金屬或合金構成。具體而言，端子30a及端子30b例如由銅、銅合金、鋁或鋁合金等構成。 另外，端子30a及端子30b只要係具有導電性者即可，並不限定於由金屬或合金構成者，能夠適宜地利用在半導體元件領域中被稱為端子或電極焊盤者中所使用之材料。
又，圖1的積層裝置10係積層了半導體元件12和半導體元件14者，但並不限定於此，如圖7所示之積層裝置10，亦可為在積層方向Ds上積層並接合了3個半導體元件12、14、16之構成。積層體17由3個半導體元件12、14、16構成。 又，如圖8所示之積層裝置10，亦可為3個半導體元件12、14、16中還具有1個內插器18之構成。由3個半導體元件12、14、16和1個內插器18構成積層體19。圖8所示之積層裝置10中，積層方向Ds上之半導體元件12與半導體元件14之間設置有內插器18。半導體元件14和半導體元件16直接接合。 另外，3個半導體元件12、14、16的端子30滿足關於端子30a及端子30b之上述要件。與圖1所示之積層裝置10同樣地，在圖7所示之積層裝置10和圖8所示之積層裝置10中確保接合強度且散熱性優異。
內插器18係承擔半導體元件之間的電性連接者。又，亦係承擔半導體元件與配線基板等之間的電性連接者。藉由使用內插器18，能夠減小配線長度及配線寬度，並能夠減少寄生電容的降低及配線長度的偏差等。 內插器18的構成若能夠實現上述功能，則其構成並無特別的限定，而包括公知者能夠適宜地利用。內插器18例如能夠使用聚醯亞胺等有機材料、玻璃、陶瓷、金屬、矽及多晶矽等而構成。
又，複數個端子經由具有沿積層方向導通之導通路之各向異性導電性構件而接合，如圖9所示之積層裝置10，可以經由顯示各向異性導電性之各向異性導電性構件20而在積層方向Ds上接合半導體元件12和半導體元件14，從而將半導體元件12和半導體元件14電性連接。各向異性導電性構件20係具有沿積層方向Ds導通之導通路者，且係發揮TSV（Through Silicon Via：直通矽晶穿孔）功能者。由半導體元件12、半導體元件14及各向異性導電性構件20構成積層體15。在圖9所示之積層裝置10中，亦與圖1所示之積層裝置10同樣地確保接合強度且散熱性優異。另外，各向異性導電性構件20亦能夠用作內插器。
以下，關於各向異性導電性構件20進行說明。 圖10係表示本發明的實施形態的積層裝置中所使用之各向異性導電性構件的構成的一例之俯視圖，圖11係表示本發明的實施形態的積層裝置中所使用之各向異性導電性構件的構成的一例之示意性剖視圖。圖11係圖10的剖面線IB-IB剖面圖。又，圖12係表示各向異性導電材料的構成的一例之示意性剖視圖。
如圖10及圖11所示，各向異性導電性構件20為具備由無機材料構成之絕緣性基材40、及沿絕緣性基材40的厚度方向Z（參照圖11）貫通且以相互電絕緣之狀態設置之由導電材料構成之複數個導通路42之構件。如此，各向異性導電性構件20還具備設置於絕緣性基材40的表面40a及40b之樹脂層44。 在此，“相互電絕緣之狀態”係指，存在於絕緣性基材內部之各導通路在絕緣性基材內部各導通路相互之間的導通性足夠低之狀態。 各向異性導電性構件20中，導通路42相互電絕緣，在與絕緣性基材40的厚度方向Z（參照圖11）正交之方向x上，導電性足夠低，在厚度方向Z上具有導電性。藉此，各向異性導電性構件20為顯示各向異性導電性之構件。各向異性導電性構件20將厚度方向Z配置成與積層裝置10的積層方向Ds一致。
如圖10及圖11所示，導通路42設置成以相互電絕緣之狀態沿厚度方向Z貫通絕緣性基材40。另外，符號Z1表示從圖10的背面向正面的方向，符號Z2表示從圖10的正面向背面的方向。 進而，如圖11所示，導通路42可以具有從絕緣性基材40的表面40a及40b突出之突出部分42a及突出部分42b。各向異性導電性構件20還可以具備設置於絕緣性基材40的表面40a及背面40b之樹脂層44。樹脂層44具備黏著性，係賦予接合性者。突出部分42a及突出部分42b的長度為6 nm以上為較佳，更佳為30 nm～500 nm。
又，圖12及圖11中示出絕緣性基材40的表面40a及40b中具有樹脂層44者，但並不限定於此，可以係在絕緣性基材40的至少一個表面具有樹脂層44之構成。 同樣地，圖12及圖11的導通路42在兩端具有突出部分42a及突出部分42b，但並不限定於此，亦可以係在絕緣性基材40的至少具有樹脂層44之一側表面具有突出部分之構成。
圖12所示之各向異性導電性構件20的厚度h例如為30 μm以下。又，各向異性導電性構件20中TTV（Total Thickness Variation：總厚度變異）為10 μm以下為較佳。 在此，各向異性導電性構件20的厚度h係，藉由電解發射型掃描電子顯微鏡以20萬倍的倍率觀察各向異性導電性構件20，獲取各向異性導電性構件20的輪廓形狀，並對相當於厚度h之區域測定10點之平均值。 又，各向異性導電性構件20的TTV（Total Thickness Variation：總厚度變異）係，在每一個支撐體46上藉由切割而切斷各向異性導電性構件20，並觀察各向異性導電性構件20的截面形狀而求出之值。
如圖12所示，各向異性導電性構件20設置於支撐體46上，以進行傳送、輸送及運送及保管等。支撐體46與各向異性導電性構件20之間設置有剝離層47。支撐體46和各向異性導電性構件20藉由剝離層47接著成能夠分離。如上所述，將各向異性導電性構件20經由剝離層47設置於支撐體46上者稱為各向異性導電材料50。 支撐體46係支撐各向異性導電性構件20者，例如由矽基板構成。作為支撐體46，除了矽基板以外，還能夠使用例如SiC、SiN、GaN及氧化鋁（Al2 O3 ）等陶瓷基板、玻璃基板、纖維強化塑膠基板及金屬基板。纖維強化塑膠基板中還包括印刷配線基板亦即FR-4（Flame Retardant Type 4：阻燃型4）基板等。
又，作為支撐體46能夠使用具有撓性且透明者。作為具有撓性且透明之支撐體46，可以舉出例如PET（聚對酞酸乙二酯）、聚環烯烴、聚碳酸酯、丙烯酸樹脂、PEN（聚萘二甲酸乙二酯）、PE（聚乙烯）、PP（聚丙烯）、聚苯乙烯、聚氯乙烯、聚偏二氯乙烯及TAC（三醋酸纖維素）等塑膠薄膜。 在此，透明係指在對位中所使用波長的光中透射率為80%以上。因此在波長為400～800 nm的可見光所有區域中透射率可以較低，但在波長為400～800 nm的可見光所有區域中透射率為80%以上為較佳。透射率藉由分光光度計而測定。
剝離層47為將支撐層48和剝離劑49進行積層而成者為較佳。剝離劑49接觸到各向異性導電性構件20，支撐體46和各向異性導電性構件20以剝離層47為起點分離。各向異性導電材料50中，例如由於加熱為預定溫度，因此剝離劑49的接著力減弱，從各向異性導電性構件20移除支撐體46。 作為剝離劑49，能夠使用例如Nitto Denko Corporation製造的REVALPHA（註冊商標）及SOMAR Corporation製造的Somatac（註冊商標）等。
另外，除了圖9所示構成以外，例如，如圖13所示之積層裝置10，亦可設為經由各向異性導電性構件20將半導體元件12、半導體元件14及半導體元件16在積層方向Ds上進行積層並接合且電性連接之構成。由3個半導體元件12、14、16和兩個各向異性導電性構件20構成積層體19。 又，如圖14所示之積層裝置10，可設為使用內插器18和各向異性導電性構件20將半導體元件12、半導體元件14及半導體元件16在積層方向Ds上進行積層並接合且電性連接之構成。由3個半導體元件12、14、16和1個內插器18和1個各向異性導電性構件20構成積層體19。 在圖13所示之積層裝置10中及圖14所示之積層裝置10中，亦與圖1所示之積層裝置10同樣地確保接合強度且散熱性優異。
又，可以係如圖15所示之積層裝置10作為光學感測器發揮功能者。在圖15所示之積層裝置10中，半導體元件52和感測器晶片54經由各向異性導電性構件20在積層方向Ds上被積層。又，感測器晶片54上設置有透鏡56。由半導體元件52、感測器晶片54及各向異性導電性構件20構成積層體57。如圖15所示之積層裝置10，作為光學感測器，亦與圖1所示之積層裝置10同樣地確保接合強度且散熱性優異。
半導體元件52係形成有邏輯電路者，若能夠處理藉由感測器晶片54得到之訊號，則其構成並無特別的限定。 感測器晶片54係具有檢測光之光感測器者。光感測器若能夠檢測光，則並無特別的限定，可以使用例如CCD（Charge Coupled Device：電荷耦合元件）影像感測器或CMOS（Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體）影像感測器。 另外，在圖15所示之積層裝置10中，經由各向異性導電性構件20而連接了半導體元件52和感測器晶片54，但並不限定於此，亦可為直接接合半導體元件52和感測器晶片54之構成。 透鏡56若能夠使光聚光於感測器晶片54，則其構成並無特別的限定，可以使用例如被稱為微透鏡者。
另外，上述半導體元件12、半導體元件14及半導體元件16係具有上述半導體層32者，其具有元件區域（未圖示）。 元件區域係形成有用於作為電子元件發揮功能的電容器、阻抗及線圈等各種元件構成電路等之區域。元件區域中例如有如快閃記憶體等記憶體電路、形成有如微處理器及FPGA（field-programmable gate array：場域可程式閘陣列）等邏輯電路之區域、形成有無線標籤等通訊模組和配線之區域。除此以外，元件區域中亦可形成有發送電路或MEMS（Micro Electro Mechanical Systems：微機電系統）。MEMS例如為感測器、致動器及天線等。感測器中包括例如加速度、聲音及光等的各種感測器。
如上所述，元件區域形成有元件構成電路等，如上所述，半導體元件中設置有再配線層34（參照圖4）。 在積層裝置中，例如能夠設為具有邏輯電路之半導體元件和具有記憶體電路之半導體元件的組合。又，可設為所有半導體元件具有記憶體電路者，又，亦可設為全部具有邏輯電路者。又，作為積層裝置10中之半導體元件的組合，可以係感測器、致動器及天線等、記憶體電路及邏輯電路的組合，係根據積層裝置10的用途等適宜地確定者。
以下，關於積層裝置的製造方法進行說明。 [積層裝置的製造方法] 關於積層裝置的製造方法的第1例進行說明。 圖16～圖18係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第1例之示意圖。 在圖16～圖18所示之積層裝置的製造方法的第1例中，對與圖1所示之積層裝置10、圖2及圖4所示之半導體元件12、14相同之構成物標註相同之符號，並省略其詳細說明。 積層裝置的製造方法的第1例係有關晶片堆疊晶圓者，表示圖1所示之積層裝置10的製造方法。
首先，準備具備複數個元件區域（未圖示）之第1半導體晶圓60。複數個元件區域設置於第1半導體晶圓60的表面60a。元件區域中設置有用於對位的對準標誌（未圖示）和圖2所示之端子30a及端子30b。第1半導體晶圓60係以包括1個元件區域之單位被切斷而成為半導體元件12者。元件區域中接合有半導體元件14而成為積層裝置10。
準備複數個半導體元件14。各半導體元件14亦在表面14a設置有元件區域，元件區域中設置有用於對位的對準標誌（未圖示）和圖2所示之端子30a及端子30b。 將各半導體元件14配置成使設置有端子30a及端子30b之表面14a朝向第1半導體晶圓60。 接著，使用第1半導體晶圓60的對準標誌和半導體元件14的對準標誌進行第1半導體晶圓60和半導體元件14的對位。 關於使用了對準標誌之對位，例如同時拍攝第1半導體晶圓60的對準標誌和半導體元件14的對準標誌，依據第1半導體晶圓60的對準標誌圖像和半導體元件14的對準標誌圖像，求出第1半導體晶圓的對準標誌的位置資訊和半導體元件14的對準標誌的位置資訊，從而進行對位。 另外，關於對位，若能夠得到關於第1半導體晶圓60的對準標誌圖像或反射圖像和半導體元件14的對準標誌圖像或反射圖像的數位圖像數據，則構成並無特別的限定，能夠適宜地利用公知的攝像裝置。
在使第1半導體晶圓60和半導體元件14對位之後，將半導體元件14載置於第1半導體晶圓60的元件區域並進行臨時接合。臨時接合所有半導體元件14，如圖17所示，將所有半導體元件14臨時接合於第1半導體晶圓60的元件區域。 臨時接合係指在將半導體元件或半導體晶圓相對於所接合之對象物進行對位之狀態下，固定於接合對象物上。
接著，在將所有半導體元件14臨時接合於第1半導體晶圓60的元件區域之狀態下，在預定條件下進行接合，將所有半導體元件14接合於第1半導體晶圓60的元件區域。藉此，半導體元件14與第1半導體晶圓60之間的端子30a彼此及端子30b彼此接合。將以接合半導體元件14接合於第1半導體晶圓60之方式接合對象物彼此之間稱為正式接合。 如上所述，藉由一併進行正式接合，能夠減少生產時間，並能夠提高生產率。
接合方法並非特別限定於上述方法，而能夠使用DBI（Direct Bond Interconnect：雙位元組交插）及SAB（Surface Activated Bond：次要應用塊）。 上述DBI將矽氧化膜積層於半導體元件14及第1半導體晶圓60，並實施化學機械研磨。之後，藉由電漿處理使矽氧化膜界面活化，並藉由使半導體元件14及第1半導體晶圓60接觸而接合兩者。 上述SAB在真空中對半導體元件14及第1半導體晶圓60的各接合面進行表面處理並使其活化。該狀態下，藉由使半導體元件14及第1半導體晶圓60在常溫環境下接觸而接合兩者。在表面處理中使用氬等惰性氣體的離子照射或者中性原子束照射。
當臨時接合時，檢查第1半導體晶圓60和半導體元件14而預先得知合格產品和不合格產品，藉由僅將半導體元件14的合格產品接合於第1半導體晶圓60內的合格產品部分而能夠減少製造損失。將品質得到保證之合格產品的半導體元件稱為KGD（Known Good Die：優質芯片）。
接著，如圖18所示，在每一個元件區域，例如藉由切割或雷射刻劃等，將接合有半導體元件14之第1半導體晶圓60進行單片化。藉此，能夠得到半導體元件12與半導體元件14接合之積層裝置10。 另外，關於單片化，並非限定於切割，而可以利用雷射刻劃。 又，將半導體元件12接合於元件區域之步驟中，在臨時接合了複數個半導體元件14之後，全部一併進行了接合，但並不限定於此。依據接合方法，亦存在無法進行臨時接合者。該情況下，亦可省略半導體元件12的臨時接合。進而，可以在第1半導體晶圓60的元件區域各接合1個半導體元件14。 關於半導體元件14及第1半導體晶圓60的輸送及分選等、臨時接合及正式接合，藉由使用公知的半導體製造裝置而能夠實現。
包括上述半導體元件14及第1半導體晶圓60在內，將各個半導體元件彼此接合之臨時接合的情況下，能夠使用TORAY ENGINEERING CO.,LTD.、SHIBUYA CORPORATION、SHINKAWA LTD.及Yamaha Motor Co., Ltd.等各公司的裝置。 作為使用於上述正式接合之裝置，能夠使用例如MITSUBISHI HEAVY INDUSTRIES MACHINE TOOL CO.,LTD.、Bonded Technology Corp.、PMT CORPORATION、AYUMI INDUSTRY Co.,Ltd.、Tokyo Electron Limited（TEL）、EVG、SÜSS MICROTEC SE.（SUSS）、MUSASHINO ENGINEERING CO.,LTD.等各公司的晶圓接合裝置。 進行臨時接合及正式接合等各接合時，可以舉出接合時的環境、加熱溫度、施加壓力（荷重）及處理時間作為控制因素，但能夠選擇適合於所使用半導體元件等裝置之條件。
作為接合時的環境，以大氣壓下為首，能夠從氮環境等惰性環境及真空狀態中進行選擇。 加熱溫度能夠選擇各種溫度直至溫度100℃～400℃，又，關於升溫速度，亦能夠按照加熱階段的性能或加熱方式而選擇至10℃/分鐘～10℃/秒鐘。關於冷卻亦同樣。又，亦能夠逐步進行加熱，亦能夠分幾個階段，並依序提高加熱溫度進行接合。 關於壓力（荷重），亦能夠依據樹脂密封劑的特性等選擇進行迅速加壓，或者進行逐步加壓。
接合時的環境、加熱及加壓各自的保持時間及變更時間能夠適宜地設定。又，其順序亦能夠適宜地進行變更。例如在成為真空狀態之後進行第1階段的加壓，之後進行加熱而升溫時進行第2階段的加壓，從而保持恆定時間，在卸載之同時進行冷卻並成為恆定溫度以下之階段，能夠組入恢復大氣壓下之步驟。 該等步驟能夠進行各種重組，在大氣壓下進行加壓之後，可設為真空狀態而進行加熱，可以一次進行真空化、加壓及加熱。將該等組合例示於圖19～圖25中。 又，若利用接合時單獨控制面內的加壓分佈及加熱分佈之機構，則可以提高接合的產率。 關於臨時接合，同樣能夠進行變更，例如藉由在惰性環境下進行而能夠抑制半導體元件的電極表面的氧化。進而，亦能夠一邊附加超音波，一邊進行接合。
圖19～圖25係表示正式接合條件的第1例～第7例之曲線圖。圖19～圖25表示接合時的環境、加熱溫度、施加壓力（荷重）及處理時間，符號V表示真空度。符號L表示荷重，符號T表示溫度。圖19～圖25中真空度高表示壓力降低。 關於接合時的環境、加熱溫度及荷重，例如，如圖19～圖21所示，可以在減小壓力之狀態下施加荷重之後使溫度上升。又，如圖22、圖24及圖25所示，可以將施加荷重之時刻和升高溫度之時刻進行組合。如圖23所示，可以在使溫度上升之後施加荷重。又，如圖22及圖23所示，可以將壓力的減壓時刻和升高溫度之時刻進行組合。 如圖19、圖20及圖24所示，溫度的上升可以逐步上升，如圖25所示，亦可分為兩個階段進行加熱。如圖21及圖24所示，荷重亦可逐步施加。 又，如圖19、圖21、圖23、圖24及圖25所示，關於減小壓力之時刻，亦可在進行減壓之後施加荷重，如圖20及圖22所示，亦可將減壓時刻和施加荷重之時刻進行組合。該情況下，同時並行減壓和接合。
關於積層裝置的製造方法的第2例進行說明。 圖26～圖28係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第2例之示意圖。 積層裝置的製造方法的第2例係有關晶片堆疊晶圓者，表示圖7所示之積層裝置10的製造方法。 與積層裝置的製造方法的第1例相比，積層裝置的製造方法的第2例除了積層有3個半導體元件12、14、16該點以外，與積層裝置的製造方法的第1例相同。因此，關於與積層裝置的製造方法的第1例通用之製造方法將省略詳細說明。
半導體元件14在背面14b設置有對準標誌（未圖示），且設置有端子30a及端子30b。背面14b的端子30a與表面14a的元件區域電性連接。 又，半導體元件16在表面16a設置有元件區域（未圖示），且在元件區域設置有對準標誌（未圖示）。
如圖26所示，在所有半導體元件14臨時接合於第1半導體晶圓60的元件區域之狀態下，使用半導體元件14的背面14b的對準標誌和半導體元件16的對準標誌，進行半導體元件16相對於半導體元件14之對位。 接著，如圖27所示，在半導體元件14的背面14b臨時接合半導體元件16。接著，將所有半導體元件14臨時接合於第1半導體晶圓60的元件區域，在所有半導體元件14上臨時接合了半導體元件16在狀態下，依據預定條件進行正式接合，將半導體元件14和半導體元件16進行接合，且將半導體元件14接合於第1半導體晶圓60的元件區域。藉此，在半導體元件14、半導體元件16及第1半導體晶圓60中，端子30a彼此及端子30b彼此接合。 接著，如圖28所示，在每一個元件區域，例如藉由切割或雷射刻劃等將接合了半導體元件14及半導體元件16之第1半導體晶圓60進行單片化。藉此，能夠得到接合了半導體元件12、半導體元件14及半導體元件16之積層裝置10。 在積層裝置的製造方法的第2例中，可以在將所有半導體元件14接合於第1半導體晶圓60的元件區域之狀態下接合半導體元件16。
關於積層裝置的製造方法的第3例進行說明。 圖29～圖30係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第3例之示意圖。 積層裝置的製造方法的第3例係有關晶圓堆疊晶圓者，表示圖1所示之積層裝置10的製造方法。 與積層裝置的製造方法的第1例相比，積層裝置的製造方法的第3例除了使用第2半導體晶圓62以代替半導體元件14該點以外，與積層裝置的製造方法的第1例相同。因此，關於與積層裝置的製造方法的第1例通用之製造方法將省略詳細說明。
首先，準備第1半導體晶圓60和具備複數個元件區域（未圖示）之第2半導體晶圓62。元件區域設置於第2半導體晶圓62的表面62a。 接著，使第1半導體晶圓60的表面60a和第2半導體晶圓62的表面62a對向。而且，使用第1半導體晶圓60的對準標誌與第2半導體晶圓62的對準標誌，進行第2半導體晶圓62相對於第1半導體晶圓60的對位。 接著，如圖29所示，使第1半導體晶圓60的表面60a與第2半導體晶圓62的表面62a對向，並利用上述方法來接合第1半導體晶圓60和第2半導體晶圓62。該情況下，在臨時接合之後可進行正式接合，亦可僅進行正式接合。
接著，如圖30所示，在第1半導體晶圓60和第2半導體晶圓62接合之狀態下，在每一個元件區域，例如藉由切割或雷射刻劃等進行單片化。藉此，能夠得到接合了半導體元件12和半導體元件14之積層裝置10。如此，即使使用晶圓堆疊晶圓亦能夠得到積層裝置10。 另外，關於單片化，由於如上所述，因此省略詳細說明。 又，如圖30所示，在第1半導體晶圓60和第2半導體晶圓62接合之狀態下，在第1半導體晶圓60及第2半導體晶圓62中若存在需要減薄之半導體晶圓，則能夠藉由化學機械研磨（CMP：Chemical Mechanical Polishing）等進行減薄。
在積層裝置的製造方法的第3例中，以經半導體元件12和半導體元件14進行積層之2層結構為例進行了說明，但並不限定於此，當然，亦可為3層以上。該情況下，在第2半導體晶圓62的背面62b設置對準標誌（未圖示）和端子30a及端子30b。背面62b的端子30a及端子30b電性連接於表面62a的元件區域。藉由將第2半導體晶圓62設為上述構成，能夠使第3半導體晶圓（未圖示）進行對位並接合，能夠得到3層以上的積層裝置10。
關於積層裝置的製造方法的第4例進行說明。 圖31～圖33係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第4例之示意圖。 積層裝置的製造方法的第4例係有關晶片堆疊晶圓者，表示圖9所示之積層裝置10的製造方法。 與積層裝置的製造方法的第1例相比，積層裝置的製造方法的第4例除了半導體元件12和半導體元件14經由各向異性導電性構件20而積層並接合該點以外，與積層裝置的製造方法的第1例相同。因此，關於與積層裝置的製造方法的第1例通用之製造方法將省略詳細說明。 首先，準備表面14a設置有各向異性導電性構件20之半導體元件14。 接著，使各向異性導電性構件20朝向第1半導體晶圓60並配置半導體元件14。接著，使用半導體元件14的對準標誌和第1半導體晶圓60的對準標誌，進行半導體元件14相對於第1半導體晶圓60的對位。
接著，經由各向異性導電性構件20而將半導體元件14載置於第1半導體晶圓60的元件區域，例如施加預定壓力，加熱至預定溫度，保持預定時間，並使用樹脂層44（參照圖11）進行臨時接合。臨時接合所有半導體元件14，如圖32所示，將所有半導體元件14臨時接合於第1半導體晶圓60的元件區域。 臨時接合中使用樹脂層44係方法之一，亦可以係以下所示方法。例如可藉由點膠機等將密封樹脂等供給到第1半導體晶圓60上，從而將半導體元件14臨時接合於第1半導體晶圓60的元件區域，亦可在第1半導體晶圓60上使用事先供給之絕緣性樹脂薄膜（NCF（Non-conductive Film：非導電薄膜））將半導體元件14臨時接合於元件區域。
接著，在將所有半導體元件14臨時接合於第1半導體晶圓60的元件區域之狀態下，對半導體元件14施加預定壓力，加熱至預定溫度並保持預定時間，從而將所有複數個半導體元件14一併接合於第1半導體晶圓60的元件區域。如上所述，該接合係稱為正式接合者。藉此，半導體元件14的端子30a及端子30b接合於各向異性導電性構件20，第1半導體晶圓60的端子30a及端子30b接合於各向異性導電性構件20。 接著，如圖33所示，將經由各向異性導電性構件20而接合了半導體元件14之第1半導體晶圓60在每一個元件區域藉由切割或雷射刻劃等進行單片化。藉此，能夠得到接合了半導體元件12、各向異性導電性構件20及半導體元件14之積層裝置10。
另外，臨時接合時，若臨時接合強度弱，則導致在輸送步驟等以及直至接合為止的步驟中產生位置偏離，因此臨時接合強度變得重要。 又，臨時接合製程中之溫度條件並無特別的限定，0℃～300℃為較佳，10℃～200℃為更佳，常溫（23℃）～100℃為特佳。 同樣地，臨時接合製程中之加壓條件並無特別的限定，10 MPa以下為較佳，5 MPa以下為更佳，1 MPa以下為特佳。
正式接合中之溫度條件並無特別的限定，比臨時接合的溫度高的溫度為較佳，具體而言，150℃～350℃為更佳，200℃～300℃為特佳。 又，正式接合中之加壓條件並無特別的限定，30 MPa以下為較佳，0.1 MPa～20 MPa為更佳。 又，正式接合的時間並無特別的限定，1秒鐘～60分鐘為較佳，5秒鐘～10分鐘為更佳。 由於在上述條件下進行正式接合，因此樹脂層在半導體元件14的電極之間流動，變得難以殘留於接合部。 如上所述，在正式接合中，藉由一併進行複數個半導體元件14的接合，能夠減少生產時間，並能夠提高生產率。
在積層裝置的製造方法的第4例中，使用了表面14a設置有各向異性導電性構件20之半導體元件14，但並不限定於此。亦可在表面60a設置有各向異性導電性構件20之第1半導體晶圓60上接合未設置有各向異性導電性構件20之半導體元件14。
關於積層裝置的製造方法的第5例進行說明。 圖34～圖36係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第5例之示意圖。 與積層裝置的製造方法的第2例相比，積層裝置的製造方法的第5例除了經由各向異性導電性構件20而積層並接合3個半導體元件12、14、16該點以外，與積層裝置的製造方法的第2例相同。因此關於與積層裝置的製造方法的第2例通用之製造方法將省略詳細說明。 如上所述，半導體元件14在背面14b設置有對準標誌（未圖示），且設置有端子30a及端子30b。進而，半導體元件14在表面14a設置有各向異性導電性構件20。又，半導體元件16中在表面16a設置有各向異性導電性構件20。
如圖34所示，在所有半導體元件14經由各向異性導電性構件20而臨時接合於第1半導體晶圓60的元件區域之狀態下，使用半導體元件14的背面14b的對準標誌和半導體元件16的對準標誌，進行半導體元件16相對於半導體元件14的對位。
接著，如圖35所示，在半導體元件14的背面14b，經由各向異性導電性構件20而臨時接合半導體元件16。接著，在經由各向異性導電性構件20將所有半導體元件14臨時接合於第1半導體晶圓60的元件區域，且經由各向異性導電性構件20將半導體元件16臨時接合於所有半導體元件14之狀態下，在預定條件下進行正式接合。藉此，半導體元件14和半導體元件16經由各向異性導電性構件20而接合，半導體元件14和第1半導體晶圓60經由各向異性導電性構件20而接合。半導體元件14、半導體元件16及第1半導體晶圓60的端子30a及端子30b接合於各向異性導電性構件20。 接著，如圖36所示，在每一個元件區域，例如藉由切割或雷射刻劃等將經由各向異性導電性構件20而接合了半導體元件14及半導體元件16之第1半導體晶圓60進行單片化。藉此，能夠得到半導體元件12、半導體元件14及半導體元件16經由各向異性導電性構件20而接合之積層裝置10。
關於積層裝置的製造方法的第6例進行說明。 圖37～圖38係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第6例之示意圖。 積層裝置的製造方法的第6例係有關晶圓堆疊晶圓者，表示圖9所示之積層裝置10的製造方法。 與積層裝置的製造方法的第3例相比，積層裝置的製造方法的第6例除了經由各向異性導電性構件20而接合第1半導體晶圓60和第2半導體晶圓62該點以外，與積層裝置的製造方法的第3例相同。因此，關於與積層裝置的製造方法的第3例通用之製造方法將省略詳細說明。又，各向異性導電性構件20亦與上述說明相同，因此省略其詳細說明。
首先，準備第1半導體晶圓60和第2半導體晶圓62。在第1半導體晶圓60的表面60a或第2半導體晶圓62的表面62a中之任一表面設置各向異性導電性構件20。 接著，使第1半導體晶圓60的表面60a與第2半導體晶圓62的表面62a對向。之後，使用第1半導體晶圓60的對準標誌和第2半導體晶圓62的對準標誌，進行第2半導體晶圓62相對於第1半導體晶圓60的對位。 接著，使第1半導體晶圓60的表面60a與第2半導體晶圓62的表面62a對向，並利用上述方法如圖37所示經由各向異性導電性構件20而接合第1半導體晶圓60和第2半導體晶圓62。該情況下，在臨時接合之後可進行正式接合，亦可僅進行正式接合。
接著，如圖38所示，在第1半導體晶圓60和第2半導體晶圓62經由各向異性導電性構件20而接合之狀態下，在每一個元件區域，例如藉由切割或雷射刻劃等進行單片化。藉此，能夠得到經由各向異性導電性構件20而接合了半導體元件12和半導體元件14之積層裝置10。如此，即使使用晶圓堆疊晶圓亦能夠得到積層裝置10。 另外，關於單片化，由於如上所述，因此省略詳細說明。 又，如圖38所示，在第1半導體晶圓60和第2半導體晶圓62接合之狀態下，在第1半導體晶圓60及第2半導體晶圓62中若存在需要減薄之半導體晶圓，則藉由化學機械研磨（CMP：Chemical Mechanical Polishing）等而能夠減薄。
在積層裝置的製造方法的第6例中，以積層了半導體元件12和半導體元件14之2層結構為例進行了說明，但並不限定於此，如上所述，當然，亦可為3層以上。該情況下，與上述積層裝置10的製造方法的第3例同樣地，藉由在第2半導體晶圓62的背面62b設置對準標誌（未圖示）和端子30a及端子30b而能夠得到3層以上的積層裝置10。
如上所述，在積層裝置10中，藉由設為設置各向異性導電性構件20之構成，即使在半導體元件中存在凹凸，藉由將突出部分42a及突出部分42b用作緩衝層而能夠吸收凹凸。突出部分42a及突出部分42b作為緩衝層發揮功能，因此在半導體元件中關於存在元件區域之表面，能夠設為不需要高的表面品質。因此不需要研磨等平滑化處理，能夠抑制生產成本，又，亦能夠縮短生產時間。 又，能夠使用晶片堆疊晶圓來製造積層裝置10，因此藉由僅將半導體晶片的合格產品接合於半導體晶圓內的合格產品部分而能夠維持產率，並能夠減少製造損失。 進而，如上所述，樹脂層44具備黏著性，臨時接合時能夠用作臨時接合劑，並能夠一併進行正式接合。
設置有上述各向異性導電性構件20之半導體元件14能夠使用圖12所示之各向異性導電材料50的各向異性導電性構件20和具備複數個元件區域（未圖示）之半導體晶圓而形成。如上所述，在元件區域設置有用於對位的對準標誌（未圖示）和圖2所示端子30a及端子30b。在各向異性導電材料50中，各向異性導電性構件20形成為與元件區域匹配之圖案。
首先，施加預定壓力，加熱至預定溫度，並保持預定時間，從而將各向異性導電材料50的各向異性導電性構件20接合於半導體晶圓的元件區域。 接著，移除各向異性導電材料50的支撐體46，僅使各向異性導電性構件20接合於半導體晶圓。該情況下，在各向異性導電材料50中，加熱至預定溫度，使剝離層47的剝離劑49的接著力降低，從而以各向異性導電材料50的剝離層47為起點移除支撐體46。接著，在每一個元件區域對半導體晶圓進行單片化，得到複數個半導體元件14。 另外，以設置有各向異性導電性構件20之半導體元件14為例進行了說明，但設置有各向異性導電性構件20之半導體元件16以及設置有各向異性導電性構件20之第2半導體晶圓62，均與設置有各向異性導電性構件20之半導體元件14同樣地能夠設置各向異性導電性構件20。
關於半導體裝置的接合，以將另一半導體元件接合於半導體元件之形態進行了說明，但並不限定於此，亦可為將複數個半導體元件接合於1個半導體元件之形態亦即1對多的形態。又，亦可為將複數個半導體元件和複數個半導體元件進行接合之形態亦即多對多的形態。 圖39係表示本發明的實施形態的積層裝置的第8例之示意圖，圖40係表示本發明的實施形態的積層裝置的第9例之示意圖，圖41係表示本發明的實施形態的積層裝置的第10例之示意圖，圖42係表示本發明的實施形態的積層裝置的第11例之示意圖，圖43係表示本發明的實施形態的積層裝置的第12例之示意圖。
作為1對多的形態，例如，如圖39所示，例示出半導體元件12、半導體元件14及半導體元件16分別使用各向異性導電性構件20而接合且電性連接之形態的積層裝置63。另外，半導體元件12可以係具有內插器功能者。在積層裝置63中，可由半導體元件晶圓來代替半導體元件12、半導體元件14及半導體元件16。 又，作為多對多的形態，例如，如圖40所示，例示出半導體元件14和半導體元件16利用各向異性導電性構件20而接合於1個半導體元件12且電性連接之形態的積層裝置64。半導體元件12可以係具有內插器功能者。 又，例如在具有內插器功能之裝置上，亦能夠積層具有邏輯電路之邏輯晶片及記憶體晶片等複數個裝置。又，該情況下，即使每一個裝置的電極尺寸不同亦能夠進行接合。 在圖41所示之積層裝置65中，電極68的大小並不相同，混合存在有大小不同者，但半導體元件14和半導體元件16利用各向異性導電性構件20接合於1個半導體元件12且電性連接。進而，半導體元件66利用各向異性導電性構件20而接合於半導體元件14且電性連接。橫跨半導體元件14與半導體元件16之半導體元件67利用各向異性導電性構件20而接合且電性連接。
又，如圖42所示之積層裝置69，半導體元件14和半導體元件16利用各向異性導電性構件20而接合於1個半導體元件12且電性連接。進而，亦能夠設為半導體元件66和半導體元件67使用各向異性導電性構件20而接合於半導體元件14，且半導體元件71利用各向異性導電性構件20而接合於半導體元件16且電性連接之構成。
如上所述之構成的情況下，在如包括光波導電路等之裝置表面積層如VCSEL(Vertical Cavity Surface Emitting Laser：垂直共振腔面射型雷射產生器)之發光元件及如CMOS(Complementary Metal Oxide Semiconductor：互補性氧化金屬半導體)影像感測器之受光元件，藉此亦能夠應對假定高頻之矽光子。 例如，如圖43所示之積層裝置69a，半導體元件14和半導體元件16利用各向異性導電性構件20而接合於1個半導體元件12且電性連接。進而，半導體元件66和半導體元件67利用各向異性導電性構件20而接合於半導體元件14，半導體元件71利用各向異性導電性構件20而接合於半導體元件16且電性連接。半導體元件12上設置有光波導電路61。半導體元件16上設置有發光元件75，半導體元件14上設置有受光元件76。從半導體元件16的發光元件75輸出之光Lo通過半導體元件12的光波導電路61，作為出射光Ld出射到半導體元件14的受光元件76。藉此，能夠應對上述矽光子。 另外，在各向異性導電性構件20上，在相當於光Lo及出射光Ld的光路之部位形成有孔21。
關於使用了積層體之三維積層中之具體的裝配步驟進行說明。 為了實現三維積層，在上積層之裝置中需要形成有承擔積層方向的電性連接之配線，承擔該積層方向的連接之配線被稱為TSV（Through Silicon Via：直通矽晶穿孔）。具有TSV之裝置依據在哪一階段形成TSV等而分類成先鑽孔、中鑽孔及後鑽孔該3種。在形成裝置的電晶體之前形成TSV者被稱為先鑽孔。在形成電晶體之後且形成再配線層之前形成者被稱為中鑽孔。在形成再配線層之後形成者被稱為後鑽孔。基於任一方法之TSV形成均需要矽基板的減薄，以進行貫通處理。
將應用了TSV之半導體晶片或晶圓的接合方法和積層體的使用形態的例子一同進行說明。 作為先鑽孔或中鑽孔的代表例，可以舉出被稱為HBM（High Bandwidth Memory：高頻寬記憶體）或HMC（Hybrid Memory Cube：混合記憶體立方體）之積層型記憶體晶片。該等例子中，以同一模狀形成記憶體區域之同時形成TSV區域，將基材晶圓進行減薄並形成TSV，在孔的表面形成被稱為微凸起之電極，並進行積層並接合。 作為後鑽孔的例子，可以舉出藉由絕緣性接著劑或絕緣性氧化物而接合不具有金屬凸起之半導體晶片或晶圓之後形成TSV之步驟。
以往，在形成層間接合之後，藉由波希（BOSCH）法或雷射鑽孔法等方法而形成孔，藉由濺射等在壁面形成鍍敷核，並藉由鍍敷而填充金屬，從而與各層的配線部分電接合。 然而，金屬填充係藉由鍍敷核的生長而形成者，因此填充金屬與配線部分的接合未必得到確保。相對於此，使用各向異性導電性構件來連接凸起彼此之情況下，各向異性導電性構件的導通路直接形成與凸起的結合，因此電性連接被強化，訊號連接進一步得到改善。此時，由於在導體晶片表面或晶圓表面設置有並非有助於訊號傳輸之電極，因此接合部的面積增加，能夠提高對單位剪應力的耐性。又，層間熱傳導得到改善，因此熱容易擴散到積層體整體。藉由該等機構，連接強度和散熱性進一步提高。
作為在先鑽孔、中鑽孔及後鑽孔中的任一鑽孔中能夠應用之接合方法的例子，可以舉出金屬擴散接合、氧化膜直接接合、金屬凸起接合及共晶接合。 金屬擴散接合或氧化膜直接接合在低壓低溫條件下的接合性良好。另一方面，作為對接合面之高清潔度，例如要求與基於Ar蝕刻之剛進行表面清潔化之後等同之水平。又，作為平坦性，例如要求算術平均粗糙度Ra為1 nm以下，因此接合時需要進行嚴格之環境控制及平行度控制。又，不同公司或者即使公司相同卻在不同工廠製造之半導體裝置的產品組，有時半導體裝置的種類或配線規則不同，在將該等半導體裝置的產品組進行三維積層之情況下，要求其中最嚴格之精度或控制。
另一方面，金屬凸起接合或共晶接合在存在一些缺陷之情況下，或者在製程冗長之情況下，接合性亦可良好。又，由於凸起或焊料的變形或流動，與金屬擴散接合或氧化膜直接接合相比，有時接合不同種類裝置時的裝置表面的清潔度或平坦度可以較低。 該等接合方式中，作為課題可以舉出接合強度比金屬擴散接合及氧化膜直接接合更低的方面、以及每次重複積層時因已接合部分被再次加熱而有可能引起裝置不良之方面。文獻（AIST研究成果報告2013年3月8日：“多功能高密度三維積體化技術（2）次世代三維積體化的評價分析技術的研究開發＜（2）-B熱/積層接合技術的研究開發＞”）中提出有以下方法：藉由有機樹脂進行積層時的臨時固定，在積層所有層之後藉由一併進行加熱而接合，從而避免溫度歷程的影響。藉由形成並非有助於訊號傳輸之電極而提高散熱性，從而對使用熱傳導性低的有機樹脂層之態樣應用積層體係尤其有用的。
接著，關於上述接合中利用構成積層體之各向異性導電性構件之情況進行說明。 積層體中所使用之各向異性導電性構件至少在1個表面形成樹脂層為較佳，在兩面形成為更佳。 又，上述各向異性導電性構件的樹脂層44包含熱固性樹脂為較佳。所形成之上述樹脂層作為臨時接合層而抑制積層後的位置偏離。在低溫下且在短時間內能夠進行臨時接合，因此能夠減少對裝置的不良影響。從抑制因製程中的熱而產生之位置偏離之觀點考慮，上述樹脂層的厚度較佳為100 nm～1000 nm，各向異性導電性構件的熱傳導率在厚度方向上較佳為20～100 W/（m・K），各向異性導電性構件的熱膨張係數（CTE）較佳為5 ppm～10 ppm。
各向異性導電性構件以經由能夠剝離之接著層保持於支撐體之形式供給為較佳。作為支撐體的材質並無特別的限定，但從不易彎曲且能夠確保恆定的平坦度之方面考慮，矽或玻璃等材質為較佳。 作為能夠剝離之接著層，可以係接著性低的接著層，但藉由加熱或光照射而接著性降低之接著層為較佳。作為藉由加熱而接著性降低之接著層的例子，可以舉出Nitto Denko Corporation製造的REVALPHA（註冊商標）或SOMAR Corporation製造的Somatac（註冊商標）。作為藉由光照射而接著性降低之接著層，除了能夠使用如通常的用作切割膠帶之材料以外，亦可例舉3M Company製造的光剝離層。
在各向異性導電性構件中，可在保持於支撐體之階段形成圖案。作為圖案形成的例子，可以舉出例如凹凸圖案形成、單片化及親疏水性圖案形成，形成有親疏水性圖案為較佳，親疏水性圖案被單片化為更佳。 各向異性導電性構件包含有導電材料，因此為了進行接合而在接合對象的表面形成電極即可，而不需要微細圓錐金凸起等特殊之金屬凸起或者基於CONNECTEC JAPAN、Tohoku MicroTec Co.,Ltd.及AIST青柳昌宏研究小組之MONSTER PAC Core技術等特殊的技術。尤其，為了在接合對象的表面平坦性低的情況下亦能夠進行接合，各向異性導電性構件在表面具有突起為較佳，如上所述，突出部分42a亦即突起包括由導電材料構成之突起為更佳。 又，具備具有本發明的面積率之端子之積層體的層間熱傳導良好，藉此熱在積層體整體容易擴散，因此散熱性尤佳。
接著，關於積層體的積層方法進行說明。 作為積層不同導體晶片之態樣，可以舉出COC（Chip on Chip：晶片堆疊）法、COW（Chip on Wafer：晶片堆疊晶圓）法、WOW（Wafer on Wafer：晶圓堆疊）法。COC法係固定於基板之半導體晶片上積層半導體晶片之方法，具有能夠積層不同尺寸的半導體晶片、以及在接合前能夠篩選合格產品半導體晶片等優點，但在積層大量的半導體晶片時每次需要進行對準，因此成本高。COW法係在基板晶圓上積層半導體晶片之方法，在積層大量的半導體晶片時，與COC法同樣低每次需要進行對準，因此成本高。WOW法係將晶圓彼此進行接合之方法，具有能夠縮短接合時間且容易對準等優點，但由於無法篩選出合格產品半導體晶片，因此多層積層體的產率容易下降。
以縮短對準的時間為目的，正在研究在晶圓上進行一併對準之被稱為自動對準之方法，例如在日本特開2005-150385號公報或日本特開2014-57019號公報中揭示了技術。然而，該等文獻中僅揭示了對準被固定之半導體晶片彼此的位置之技術，為了將層彼此電接合，需要進而進行上述接合方法中的任一種。為了應用金屬擴散接合或氧化膜直接接合，需要高精度地控制所排列之所有半導體晶片的高度，因此成本高。另一方面，在應用金屬凸起接合或共晶接合之情況下，在每次進行加熱而接合之方式中，需要對再加熱已接合部分的對策，在所有層積層之後藉由一併加熱而接合之方式中，積層時需要半導體晶片不偏離之改進及散熱對策。
針對上述課題，使用了各向異性導電性構件之三維積層係有用的。 從而，積層體的各接合中使用各向異性導電性構件為較佳，但積層體可以包括基於習知方法之接合。作為包括基於習知方法之接合之例子，可以舉出具有基於各向異性導電性構件進行接合之積層體在光半導體與ASIC（Application Specific Integrated Circuit：專用積體電路）之間具有混合黏合之態樣、以及在記憶體與ASIC之間具有表面活化接合之態樣。基於習知方法之接合具有藉由不同規則製造出之裝置彼此的積層變得容易之優點。
作為使用了各向異性導電性構件之三維積層的例子，可以舉出以下態樣。 首先，檢查第1半導體晶片組並進行單片化，篩選出第1合格產品半導體晶片組。 經由第1各向異性導電性構件，在第1基體上排列第1合格產品半導體晶片組並進行臨時接合。能夠藉由覆晶接合機等裝置進行臨時接合。作為第1基體並無特別的限定，可以例舉具有電晶體之裝置，或者具有配線層和貫通電極之基體。 在檢測出被積層半導體晶片組之後進行單片化，篩選出被積層合格產品半導體晶片組。作為被積層半導體晶片組並無特別的限定，可例舉出具有貫通電極之態樣，或者去除具有被埋設之孔之半導體晶片的背面之態樣。背面的去除方法，可以舉出背磨、CMP及化學蝕刻等方法。尤其，横方向的應力少的化學蝕刻等去除方法為較佳。
在第2基體的與第1基體上之第1合格產品半導體晶片組的排列對應之位置，排列被積層合格產品半導體晶片組。 在進行第1基體與第2基體的對位之後，在第1基體與第2基體之間夾持第2各向異性導電性構件，經由該第2各向異性導電性構件而進行第1合格產品半導體晶片組與被積層合格產品半導體晶片組的臨時接合。接著，從被積層合格產品半導體晶片組剝離第2基體而去除。 將由第1合格產品半導體晶片組、第2各向異性導電性構件及被積層合格產品半導體晶片組構成之結構設為新的第1合格產品半導體晶片組，並重複進行第2各向異性導電性構件與被積層半導體晶片組的積層，直至形成預定階層的構造。 在形成預定階層的構造之後，一併進行加熱及加壓，藉此對階層之間進行正式接合，並得到三維接合構造。 藉由壓縮接合等方式密封所得到之三維接合構造，並進行單片化，從而得到目標元件。另外，在進行單片化之前可以進行減薄、再配線、電極形成等處理。
作為另一例，可以舉出：在經由第2各向異性導電性構件而接合了第1合格產品半導體晶片組之後，進行被積層半導體晶片組的單片化之態樣；將形成有圖案之各向異性導電性構件用作第1各向異性導電性構件或第2各向異性導電性構件之態樣；及將形成有圖案之各向異性導電性構件用作用於將被積層半導體晶片組排列於第2基體上之接著劑，且在第2基體與各向異性導電性構件的界面進行剝離之態樣等。
又，作為另一例，亦可以舉出以下態樣。 首先，在第1基體的表面設置第1各向異性導電性構件。作為第1基體，可以係存在MOS（Metal Oxide Semiconductor：金屬氧化物半導體）之態樣，亦可以係不存在MOS之態樣。 檢查第1半導體晶片組並進行單片化，篩選出第1合格產品半導體晶片組。 經由藉由處理而接著性降低之臨時接合層而在支撐體的表面設置第2各向異性導電性構件。作為支撐體的材質並無特別的限定，矽或玻璃為較佳。作為藉由處理而接著性降低之臨時接合層，藉由加熱而接著性降低之臨時接合層或藉由光照射而接著性降低之臨時接合層為較佳。
在第2各向異性導電性構件上設置圖案。作為圖案，經單片化之親疏水性圖案為更佳。在親疏水性圖案被單片化之情況下，在後續步驟中容易將各向異性導電性構件轉印到第1合格產品半導體晶片組。作為單片化方法並無特別的限定，可以舉出切割法、雷射照射法、隱形切割法、濕式蝕刻法及乾式蝕刻法等。
依據使用了圖案之自組裝技術，經由第2各向異性導電性構件而在支撐體上排列第1合格產品半導體晶片組，並進行臨時接合。作為自組裝技術，例如可以舉出以下方法：在基板的安裝區域上形成包含活性劑之液滴，液滴上載置半導體晶片組，將元件定位於安裝區域，使液滴乾燥，經由硬化性樹脂層而接合元件和安裝基板，並沖洗活性劑。該等技術揭示於日本特開2005-150385號公報或日本特開2014-57019號公報。自組裝時可以將電極用作對準標誌。
經由第1各向異性導電性構件而臨時接合第1基體和第1合格產品半導體晶片組。接著，進行使臨時接合層的接著性降低之處理，並在第2各向異性導電性構件與支撐體的界面進行剝離。 將由第1基體、第1各向異性導電性構件及第1合格產品半導體晶片組構成之結構設為新的第1基體，將第2各向異性導電性構件設為新的第1各向異性導電性構件，並重複進行第1合格產品半導體晶片組與第2各向異性導電性構件的積層，直至形成預定階層的結構。
在形成預定階層結構之後，在比臨時接合中所使用之條件更高壓且更高溫的條件下進行一併處理，藉此對階層之間進行正式接合，得到了三維接合構造。由於臨時接合層殘留在積層體中，因此使用在正式接合條件進行硬化反應之材料作為臨時接合層為較佳。 藉由壓縮接合等方式而密封所得到之三維接合構造並進行單片化，從而得到目標積層裝置。另外，在進行單片化之前，可以進行減薄、再配線及電極形成等處理。 如上所述，藉由使用各向異性導電性構件而能夠將臨時接合和正式接合進行分離，因此無需實施複數次回流焊接等高溫製程，能夠減少產生裝置缺陷之風險。又，如上所述，在使用表面具有樹脂層之各向異性導電性構件之態樣中，樹脂層能夠緩解由製程條件引起之對接合部的影響。又，在使用表面具有突起之各向異性導電性構件之態樣中，在接合對象的表面平坦性低的情況下亦能夠進行接合，因此能夠簡化平坦化製程。
以下，關於使用了積層體之三維積層，使用圖44～圖59更具體地進行說明。 圖44～圖54係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第7例之示意圖。 圖55～圖57係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第7例中所使用之積層體的製造方法之示意圖。 圖58及圖59係按步驟順序表示本發明的實施形態的積層裝置的製造方法的第7例中所使用之積層體的製造方法之示意圖。 積層裝置的製造方法的第7例係有關三維積層者，與積層裝置的製造方法的第5例同樣地，係使用各向異性導電性構件者。因此，關於與積層裝置的製造方法的第5例通用之製造方法經省略詳細說明。
首先，如圖44所示，準備在半導體晶圓72的表面72a整面設置有各向異性導電性構件20之第1積層基體70。半導體晶圓72例如能夠設為與具備複數個元件區域（未圖示）之第1半導體晶圓60相同之構成。另外，半導體晶圓72亦能夠作為上述內插器18。 又，如圖45所示，準備設置有複數個半導體元件14之第2積層基體80。第2積層基體80在第2基體82的表面82a上積層有剝離功能層84和各向異性導電性構件20。各向異性導電性構件20上設置有複數個半導體元件14。各向異性導電性構件20上在未設置有半導體元件14之區域設置有親疏水性膜85。 在第2積層基體80中，半導體元件14的背面14b為第2基體82側的面，表面14a為其相反的一側的面。半導體元件14例如使用經檢查而篩選出之合格產品半導體元件。
剝離功能層84例如由藉由加熱或光照射而接著性降低之接著層構成。作為藉由加熱而接著性降低之接著層的例子，可以舉出Nitto Denko Corporation製造的REVALPHA（註冊商標）或SOMAR Corporation製造的Somatac（註冊商標）。作為藉由光照射而接著性降低之接著層，除了能夠使用通常之用作切割膠帶之材料以外，還可以舉例3M Company製造的光剝離層。
接著，如圖46所示，臨時接合第1積層基體70和第2積層基體80。另外，臨時接合方法如上所述。又，臨時接合中能夠使用覆晶接合機等裝置。 接著，如圖47所示，去除第2積層基體80的第2基體82。該情況下，半導體元件14成為與半導體晶圓72的各向異性導電性構件20臨時接合之狀態，且各向異性導電性構件20轉載到半導體元件14的表面14a之狀態。 第2基體82例如藉由加熱或光照射而降低剝離功能層84的接著性而進行去除。
接著，如圖48所示，對準半導體元件14彼此的位置，將另一第2積層基體80臨時接合於半導體元件14的表面14a側的各向異性導電性構件20上。該情況下，另一第2積層基體80的半導體元件14的背面14b與臨時接合於半導體晶圓72之半導體元件14的表面14a側的各向異性導電性構件20被臨時接合。臨時接合方法如上所述。 接著，如圖49所示，去除另一第2積層基體80的第2基體82。第2基體82的去除方法如上所述。 如圖49所示，半導體元件14成為與半導體晶圓72側的半導體元件14的各向異性導電性構件20臨時接合之狀態，且各向異性導電性構件20轉載於半導體元件14的表面14a之狀態。圖49表示半導體元件14設為2層構成。如此，藉由重複進行第2積層基體80的臨時接合而能夠控制半導體元件14的積層數。
在此，準備圖50所示之第3複合積層體86。第3複合積層體86具有第3基體88，其表面88a以特定的圖案形成有親疏水性膜89。又，半導體元件14設置於第3基體88的表面88a亦即未設置有親疏水性膜89之區域。該情況下，半導體元件14亦使用例如經檢查並篩選之合格半導體元件。 親疏水性膜89例如經由遮罩而塗佈撥水性材料，並設為所希望的圖案，從而得到特定的圖案。作為撥水性材料，能夠使用烷基矽烷或全氟烷基矽烷等化合物。作為撥水性材料，能夠使用依形狀顯示撥水效果之材料例如同排聚丙烯（i-PP）的相分離結構等。
接著，如圖51所示，關於設置有2層半導體元件14之第1積層基體70，對準半導體元件14彼此的位置，將第3複合積層體86臨時接合於半導體元件14的表面14a側的各向異性導電性構件20。藉此，成為設置有3層半導體元件14之構成。 接著，如圖52所示，移除第3複合積層體86的第3基體88。第3基體88的去除方法與上述第2基體82的去除方法相同。 接著，在比臨時接合中使用之條件更高壓且更高溫的條件下，一邊進行一併處理，藉此將半導體元件14、各向異性導電性構件20及半導體晶圓72進行正式接合，得到圖53所示之三維接合構造體74。另外，可以對三維接合構造體74進行減薄、再配線及電極形成等處理。
接著，切斷三維接合構造體74的半導體晶圓72和各向異性導電性構件20，如圖54所示進行單片化。藉此，能夠得到經由各向異性導電性構件20而接合了3個半導體元件14之積層裝置10。單片化的方法能夠適宜地使用上述方法。
如圖55所示，圖45所示之第2積層基體80藉由在第2基體82的表面82a上積層剝離功能層84和各向異性導電性構件20而形成。 接著，如圖56所示，在各向異性導電性構件20上，以特定的圖案形成親疏水性膜85。 親疏水性膜85例如藉由微影法或自組織化法等方法將圖案形成於各向異性導電性構件20上。在親疏水性膜85中，作為形成親水圖案之親水性材料的例子，可以舉出聚乙烯醇等親水性高分子。 又，由上述親疏水性膜89中所使用之材料亦能夠形成親疏水性膜85。親疏水性膜85例如使用包含氟系化合物之抗蝕劑材料，並藉由曝光顯影亦能夠形成特定的圖案。
接著，如圖57所示，在未設置有親疏水性膜85之區域設置半導體元件14。藉此，得到圖45所示之第2積層基體80。 作為設置半導體元件14之方法，例如使用以下方法：在未設置有親疏水性膜85之區域形成包含活性劑之液滴，液滴上載置半導體元件14進行定位並乾燥液滴，經由硬化性樹脂層而接合半導體元件14和第2基體82，並沖洗活性劑。
如圖58所示，圖50所示之第3複合積層體86準備第3基體88。接著，如圖59所示，在第3基體88的表面88a以特定的圖案形成親疏水性膜89。親疏水性膜89與上述親疏水性膜85為相同之構成，並能夠藉由相同之方法形成。 接著，在未設置有親疏水性膜89之區域設置半導體元件14。作為設置半導體元件14之方法，例如使用以下方法：在未設置有親疏水性膜89之區域形成包含活性劑之液滴，液滴上載置半導體元件14進行定位並乾燥液滴，經由硬化性樹脂層而接合半導體元件14和第3基體88，並沖洗活性劑。藉此，得到圖50所示之第3複合積層體86。
又，亦能夠應對不使用TSV之新方式。在三維安裝中，如上所述，有時要求1對多的形態或多對多的形態的接合。此時，通常，需要對任一裝置賦予內插器功能。然而，在考慮到異質的接合環境之情況下，為了使各裝置集合而預先設計並非較佳。 作為解決該等問題之方法，提出有單獨使用再配線層（RDL：Re-Distribution Layer）之方法。將具有連接各種裝置之內插器功能之再配線層接合於各向異性導電膜並使其包含於內部，藉此不依賴於各裝置設計便能夠實現低高度化及免矽穿孔（TSV free）。 亦能夠以相同之結構在有機基板內設置積層了複數個裝置之堆疊。 將該等裝配的例子示於圖60～圖77中。另外，作為具體之裝配方式，當然並不限定於圖60～圖77所示者。 圖60-圖72係按步驟表示本發明的實施形態的積層裝置的製造方法的第8例之示意圖，圖73-圖77係按步驟表示本發明的實施形態的積層裝置的製造方法的第9例之示意圖。另外，在圖60-圖77中，對與圖12所示之各向異性導電材料50及圖13所示之積層裝置10相同之構成物標註相同之符號，並省略其詳細說明。
首先，準備具有支撐體46和各向異性導電性構件20之各向異性導電材料50及設置有再配線層110之晶圓112。另外，再配線層110具有上述內插器功能。又，再配線層110亦能夠例如設為上述再配線層34的構成。 如圖60所示，將再配線層110配置成與各向異性導電性構件20對向，如圖61所示，將各向異性導電性構件20和再配線層110進行接合且電性連接。 接著，如圖62所示，將晶圓112從再配線層110進行分離。
接著，如圖63所示，各向異性導電材料50配置成使各向異性導電性構件20與再配線層110對向。 接著，如圖64所示，將再配線層110和各向異性導電性構件20進行接合，如圖65所示，將一者支撐體46進行分離。 接著，如圖66所示，將半導體元件12配置成與一者支撐體46被分離之各向異性導電性構件20對向。接著，如圖67所示，將各向異性導電性構件20和半導體元件12進行接合且電性連接。接著，如圖68所示，將剩餘的支撐體46進行分離。 接著，如圖69所示，將半導體元件14配置成與未設置有半導體元件12之一側的、剩餘的支撐體46被分離之各向異性導電性構件20對向。
接著，如圖70所示，將各向異性導電性構件20和半導體元件14進行接合且電性連接。藉此，無需使用TSV便能夠積層半導體元件12和半導體元件14。 另外，圖69中配置有半導體元件14，但並不限定於此，如圖71所示，可以將半導體元件14和半導體元件16配置於1個半導體元件12。該情況下，如圖72所示，成為複數個半導體元件14及半導體元件16配置於1個半導體元件12之構成。該情況下，亦無需使用TSV便能夠在半導體元件12上積層半導體元件14和半導體元件16。
又，再配線層110並不限定於單獨使用，亦能夠埋入有機基板中而使用。 該情況下，如圖73所示，針對設置有再配線層110之各向異性導電材料50，將有機基板120配置成與再配線層110對向。有機基板120例如係作為內插器發揮功能者。 接著，如圖74所示，例如使用焊料將有機基板120電性連接於再配線層110。該情況下，可以將再配線層110埋入有機基板120中。 接著，如圖75所示，將支撐體46進行分離。接著，如圖76所示，將半導體元件12配置成與各向異性導電性構件20對向。 接著，如圖77所示，將半導體元件12與各向異性導電性構件20接合且電性連接。藉此，能夠得到積層了再配線層110和半導體元件12者。 另外，上述中以半導體元件為例進行了說明，但並不限定於此，亦可由半導體晶圓來代替半導體元件。 又，半導體元件的構成並無特別的限定，而能夠適宜地利用上述例示者。
以下，關於各向異性導電性構件20，更具體地進行說明。 [絕緣性基材] 絕緣性基材由無機材料構成，若為具有與構成習知公知的各向異性導電性薄膜等絕緣性基材相同程度的電阻率（1014 Ω・cm程度）者，則無特別的限定。 另外，“由無機材料構成”係指用於與構成後述樹脂層之高分子材料進行區分的規定，並非係限定於僅由無機材料構成之絕緣性基材，而係將無機材料作為主要成分（50質量%以上）之規定。
作為絕緣性基材，可以舉出例如金屬氧化物基材、金屬氮化物基材、玻璃基材、碳化矽、氮化矽等陶瓷基材、類鑽碳等碳基材、聚醯亞胺基材及該等之複合材料等。作為絕緣性基材，除此以外，還可以係例如在具有貫通孔之有機素材上，由包含陶瓷材料或碳材料50質量%以上之無機材料進行了成膜者。
作為絕緣性基材，由具有所希望的平均開口直徑之微孔作為貫通孔而形成且容易形成後述導通路之理由考慮，金屬氧化物基材為較佳，閥金屬的陽極氧化膜為更佳。 在此，作為閥金屬，具體而言，可以舉出例如鋁、鉭、鈮、鈦、鉿、鋯、鋅、鎢、鉍及銻等。其中，從尺寸穩定性良好且比較廉價之方面考慮，鋁的陽極氧化膜（基材）為較佳。
絕緣性基材中之各導通路的間隔為5 nm～800 nm為較佳，10 nm～200 nm為更佳，50 nm～140 nm為進一步較佳。若絕緣性基材中之各導通路的間隔在該範圍內，則絕緣性基材作為絕緣性的隔壁充份地發揮功能。 在此，各導通路的間隔係指相鄰導通路之間的寬度w，藉由電解發射型掃描電子顯微鏡以20萬倍的倍率觀察各向異性導電性構件的截面，在10點測定出相鄰之導通路之間的寬度之平均值。
[導通路] 複數個導通路向絕緣性基材的厚度方向貫通，並由以相互電絕緣之狀態設置之導電材料構成。 導通路可以具有從絕緣性基材的表面突出之突出部分，且各導通路的突出部分的端部埋設於後述樹脂層中。
＜導電材料＞ 構成導通路之導電材料若為電阻率103 Ω・cm以下的材料則並無特別的限定，作為其具體例，適宜地例示出摻雜了金(Au)、銀(Ag)、銅(Cu)、鋁(Al)、鎂(Mg)、鎳(Ni)、錫氧化物(ITO)等。 其中，從電導性的觀點考慮，銅、金、鋁及鎳為較佳，銅及金為更佳。
＜突出部分＞ 導通路的突出部分係導通路從絕緣性基材的表面突出之部分，又，突出部分的端部埋設於樹脂層中。
從藉由壓接等方式將各向異性導電性構件和電極電性連接或物理接合時充份地確保突出部分壓扁時的平面方向的絕緣性之理由考慮，導通路的突出部分的縱橫比（突出部分的高度/突出部分的直徑）為0.5以上且小於50為較佳，0.8～20為更佳，1～10為進一步較佳。
又，從追蹤作為連接對象的半導體晶片或半導體晶圓的表面形狀之觀點考慮，如上所述，導通路的突出部分的高度為20 nm以上為較佳，更佳為100 nm～500 nm。 導通路的突出部分的高度係指，藉由電解發射型掃描電子顯微鏡以2萬倍的倍率觀察各向異性導電性構件的截面，在10點測定出導通路的突出部分的高度之平均值。 導通路的突出部分的直徑係指，藉由電解發射型掃描電子顯微鏡觀察各向異性導電性構件的截面，在10點測定出導通路的突出部分的直徑之平均值。
＜其他形狀＞ 導通路為柱狀，導通路的直徑d與突出部分的直徑同樣地超過5 nm且10 μm以下為較佳，20 nm～1000 nm為更佳，100 nm以下為進一步較佳。
又，導通路係藉由絕緣性基材以相互電絕緣之狀態存在者，但其密度為2萬個/mm2 以上為較佳，200萬個/mm2 以上為更佳，1000萬個/mm2 以上為進一步較佳，5000萬個/mm2 以上為特佳，1億個/mm2 以上為最佳。
進而，相鄰之各導通路的中心間距p為20 nm～500 nm為較佳，40 nm～200 nm為更佳，50 nm～140 nm為進一步較佳。
[樹脂層] 樹脂層係設置於絕緣性基材的表面且埋設上述導通路者。亦即，樹脂層係被覆從絕緣性基材的表面及絕緣性基材突出之導通路的端部者。 樹脂層係對連接對象賦予接合性者。樹脂層例如在50℃～200℃的溫度範圍內顯示流動性，在200℃以上硬化者為較佳。 以下，關於樹脂層的組成進行說明。樹脂層係含有高分子材料者。樹脂層可以具有抗氧化材料。
＜高分子材料＞ 作為樹脂層中所含有之高分子材料並無特別的限定，從能夠有效地埋設半導體晶片或半導體晶圓與各向異性導電性構件之間的間隙，且與半導體晶片或半導體晶圓的密接性進而提高之理由考慮，熱固性樹脂為較佳。 作為熱固性樹脂，具體而言，可以舉出例如環氧樹脂、酚樹脂、聚醯亞胺樹脂、聚酯樹脂、聚胺酯樹脂、雙順丁烯二醯亞胺樹脂、三聚氰胺樹脂及異氰三酯系樹脂等。 其中，從進而提高絕緣可靠性且耐化學性優異之理由考慮，使用聚醯亞胺樹脂及/或環氧樹脂為較佳。
＜抗氧化材料＞ 作為樹脂層中所含有之抗氧化材料，具體而言，可以舉出例如1,2,3,4-四唑、5-胺基-1,2,3,4-四唑、5-甲基-1,2,3,4-四唑、1H-四唑-5-醋酸、1H-四唑-5-琥珀酸、1,2,3-三唑、4-胺基-1,2,3-三唑、4,5-二胺基-1,2,3-三唑、4-羧基-1H-1,2,3-三唑、4，5-二羧基-1H-1,2,3-三唑、1H-1,2,3-三唑-4-醋酸、4-羧基-5-羧基甲基-1H-1,2,3-三唑、1,2,4-三唑、3-胺基-1,2,4-三唑、3,5-二胺基-1,2,4-三唑、3-羧基-1,2,4-三唑、3,5-二羧基-1,2,4-三唑、1,2,4-三唑-3-醋酸、1H-苯并三唑、1H-苯并三唑-5-羧酸、苯并呋咱、2,1,3-苯并噻唑、鄰苯二胺、間苯二胺、兒茶酚、鄰胺基酚、2-巰基苯並噻唑、2-巰基苯并咪唑、2-巰基苯並噁唑及三聚氰胺及該等之衍生物。 其中，苯并三唑及其衍生物為較佳。 作為苯并三唑衍生物，可以舉出在苯并三唑的苯環上具有羥基、烷氧基（例如甲氧基、乙氧基等）、胺基、硝基、烷基（例如、甲基、乙基、丁基等）、鹵素原子（例如氟、氯、溴及碘等）等之取代苯并三唑。又，亦能夠舉出與萘三唑、萘雙三唑同樣地取代之取代萘三唑、取代萘雙三唑等。
又，作為樹脂層中所含有之抗氧化材料的另一例，可以舉出通常之抗氧化劑亦即高級脂肪酸、高級脂肪酸銅、酚化合物、烷醇胺、氢醌類、銅螯合劑、有機胺及有機銨鹽等。
樹脂層中所含有之抗氧化材料的含量並無特別的限定，從防腐蝕效果的觀點考慮，相對於樹脂層的總質量為0.0001質量%以上為較佳，0.001質量%以上為更佳。又，從正式接合製程中得到適當之電阻之理由考慮，5.0質量%以下為較佳，2.5質量%以下為更佳。
＜防遷移材料＞ 從藉由捕獲樹脂層中可含有之金屬離子、鹵素離子、來自於半導體晶片及半導體晶圓之金屬離子而進一步提高絕緣可靠性之理由考慮，樹脂層中含有防遷移材料為較佳。
作為防遷移材料，能夠使用例如離子交換體，具體而言，陽離子交換體和陰離子交換體的混合物，或者能夠僅使用陽離子交換體。 在此，陽離子交換體及陰離子交換體分別能夠例如從後述無機離子交換體及有機離子交換體中適宜地進行選擇。
（無機離子交換體） 作為無機離子交換體，可以舉出例如以水合氧化鋯為代表之金屬水合氧化物。 作為金屬的種類，例如除了鋯以外，已知有鐵、鋁、錫、鈦、銻、鎂、鈹、銦、鉻及鉍等。 其中，鋯系者具有陽離子的Cu2+ 、Al3+ 的交換能。又，鐵系者亦具有Ag+ 、Cu2+ 的交換能。 同樣地，錫系、鈦系及銻系者為陽離子交換體。 另一方面，鉍系者具有陰離子的Cl- 的交換能。 又，鋯系者依據條件及製造條件顯示出陰離子的交換能。鋁系、錫系者亦相同。 作為除此以外的無機離子交換體，已知有以磷酸鋯為代表之多元金屬的酸性鹽、以鉬磷酸銨為代表之雜多酸鹽、不溶性亞鐵氰化物等合成物。 該等無機離子交換體的一部分已有市售，例如已知有TOAGOSEI CO.,LTD.的商品名稱為“IXE”中之各種等級。 另外，除了合成品以外，亦能夠使用如天然沸石或蒙托石等無機離子交換體粉末。
（有機離子交換體） 有機離子交換體中，作為陽離子交換體，亦可以舉出具有磺酸基之交聯聚苯乙烯，此外，亦可以舉出羧酸基、膦酸基或次膦酸基者。 又，作為陰離子交換體，可以舉出具有四級銨基、四級鏻基或三級鋶基之交聯聚苯乙烯。
該等無機離子交換體及有機離子交換體考慮慾捕獲之陽離子、陰離子的種類、關於該離子的交換容量而適宜地選擇即可。當然，亦可混合使用無機離子交換體和有機離子交換體。 電子元件的製造步驟中包括加熱製程，因此無機離子交換體為較佳。
又，例如從機械強度的觀點考慮，防遷移材料和上述高分子材料的混合比率中將防遷移材料設為10質量%以下為較佳，將防遷移材料設為5質量%以下為更佳，進而，將防遷移材料設為2.5質量%以下為進一步較佳。又，從抑制經接合半導體晶片或半導體晶圓和各向異性導電性構件時的遷移之觀點考慮，將防遷移材料設為0.01質量%以上為較佳。
＜無機填充劑＞ 樹脂層含有無機填充劑為較佳。 作為無機填充劑並無特別的限制，能夠從公知者中適宜地選擇，可以舉出例如高嶺土、硫酸鋇、鈦酸鋇、氧化矽粉、微粉狀氧化矽、氣相法二氧化矽、無定形二氧化矽、結晶性二氧化矽、熔融二氧化矽、球狀二氧化矽、滑石、黏土、碳酸鎂、碳酸鈣、氧化鋁、氫氧化鋁、雲母、氮化鋁、氧化鋯、氧化釔、碳化矽及氮化矽等。
從防止無機填充劑進入到導通路之間，且進而提高導通可靠性之理由考慮，無機填充劑的平均粒徑比各導通路的間隔大為較佳。 無機填充劑的平均粒徑為30 nm～10 μm為較佳，80 nm～1 μm為更佳。 在此，關於平均粒徑，將藉由雷射衍射散射式粒徑測定裝置（Nikkiso Co.,Ltd.製造的Microtrac MT3300）而測定之一次粒徑設為平均粒徑。
＜硬化劑＞ 樹脂層可以含有硬化劑。 在含有硬化劑之情況下，從抑制與作為連接對象的半導體晶片或半導體晶圓的表面形狀的接合不良之觀點考慮，不使用在常溫下為固體的硬化劑，而含有常溫下為液體的硬化劑為更佳。 在此，“在常溫下為固體”係指，在25℃下為固體，例如指融點比25℃高的溫度之物質。
作為硬化劑，具體而言，可以舉出例如二胺基二苯甲烷、二胺基二苯基碸等芳香族胺、脂肪族胺、4-甲基咪唑等咪唑衍生物、雙氰胺、四甲基胍、硫脲加成胺、甲基六氫鄰苯二甲酸酐等羧酸酐、羧酸醯肼、羧酸胺、多酚化合物、酚醛樹脂及多硫醇等，從該等硬化劑中能夠適宜地選擇25℃下為液體者而使用。另外，硬化劑可單獨使用1種，亦可併用2種以上。
樹脂層中在不損傷其特性之範圍內可含有各種添加劑，亦即，廣泛地通常添加到半導體封裝的樹脂絕緣膜中之分散劑、緩衝劑、黏度調整劑等。
＜形狀＞ 從保護各向異性導電性構件的導通路之理由考慮，樹脂層的厚度比導通路的突出部分的高度大，1μm～5μm為較佳。
＜透明絕緣體＞ 透明絕緣體在由上述[樹脂層]中例舉之材料構成者中，由可見透光率為80%以上者構成。其中，關於各材料將省略詳細說明。 在透明絕緣體中，在主要成分（高分子材料）與上述[樹脂層]相同之情況下，因透明絕緣體與樹脂層之間的密接性得到改善而較佳。 透明絕緣體形成於不存在電極等之部分，因此不包含上述[樹脂層]的＜抗氧化材料＞及上述[樹脂層]的＜防遷移材料＞為較佳。 透明絕緣體中CTE（熱膨脹係數）接近於矽等支撐體者將減小各向異性導電材料的翹曲，因此包含上述[樹脂層]的＜無機填充劑＞為較佳。 在透明絕緣體中，在高分子材料和硬化劑與上述[樹脂層]相同之情況下，溫度及時間等硬化條件變得相同，因此較佳。 另外，可見透光率為80%以上係指，在波長400～800 nm的可見光波長域中透光率為80%以上。透光率係使用在JIS（日本工業規格）K 7375：2008中規定之“塑膠--總透光率及總光反射率的求出方法”測定者。
[各向異性導電性構件的製造方法] 各向異性導電性構件的製造方法並無特別的限定，例如可以舉出具有以下步驟之製造方法等：使導電性材料存在於設置在絕緣性基材之貫通孔中，並形成導通路之導通路形成步驟；在導通路形成步驟之後，僅去除一部分絕緣性基材的表面，並使導通路突出之修整步驟；及在修整步驟之後，在絕緣性基材的表面及導通路的突出部分形成樹脂層之樹脂層形成步驟。
[絕緣性基材的製作] 絕緣性基材能夠直接使用例如具有貫通孔之玻璃基板（Through Glass Via（直通矽晶穿孔）：TGV），但從將導通路的開口直徑及突出部分的縱橫比設為上述範圍之觀點考慮，藉由對閥金屬實施陽極氧化處理而形成之基板為較佳。 作為陽極氧化處理，例如在絕緣性基材為鋁的陽極氧化皮膜之情況下，依序實施對鋁基板進行陽極氧化之陽極氧化處理、及在陽極氧化處理之後使基於藉由陽極氧化而生成之微孔之孔所貫通之貫通化處理，藉此能夠製作前述基板。 關於絕緣性基材的製作中所使用之鋁基板和對鋁基板實施之各處理步驟，能夠採用與日本特開2008-270158號公報的＜0041＞～＜0121＞段中所記載者相同者。
[導通路形成步驟] 導通路形成步驟係使導電性材料存在於設置在絕緣性基材之貫通孔之步驟。 在此，作為使金屬存在於貫通孔之方法，可以舉出例如與日本特開2008-270158號公報的＜0123＞～＜0126＞段及[圖4]中所記載之各方法（電解鍍敷法或無電解鍍敷法）相同之方法。 又，在電解鍍敷法或無電解鍍敷法中，預先設置基於金、鎳及銅等之電極層為較佳。作為該電極層的形成方法，可以舉出例如濺射等氣相處理、無電解鍍敷等液體層處理及組合該等之處理等。 藉由金屬填充步驟而得到在形成導通路的突出部分之前的各向異性導電性構件。
另一方面，導通路形成步驟例如可以係具有以下步驟之方法，以代替日本特開2008-270158號公報中所記載之方法，前述步驟包括：陽極氧化處理步驟，對鋁基板的單側表面（以下，亦稱為“單面”。）實施陽極氧化處理，在鋁基板的單面形成具有存在於厚度方向上之微孔和存在於微孔底部之阻擋層之陽極氧化膜；阻擋層去除步驟，在陽極氧化處理步驟之後，去除陽極氧化膜的阻擋層；金屬填充步驟，在阻擋層去除步驟之後實施電解鍍敷處理，從而在微孔內部填充金屬；及基板去除步驟，在金屬填充步驟之後去除鋁基板，得到金屬填充微細結構體。
＜陽極氧化處理步驟＞ 陽極氧化步驟係，藉由對鋁基板的單面實施陽極氧化處理，在鋁基板的單面形成具有存在於厚度方向上之微孔和存在於微孔底部之阻擋層之陽極氧化膜之步驟。 陽極氧化處理能夠使用習知公知的方法，但從提高微孔排列的規則性且確保各向異性導電性之觀點考慮，使用自有序化法或恆電壓處理為較佳。 在此，關於陽極氧化處理的自有序化法或恆電壓處理，能夠實施與日本特開2008-270158號公報的＜0056＞～＜0108＞段及[圖3]中所記載之各處理相同之處理。
＜阻擋層去除步驟＞ 阻擋層去除步驟係在陽極氧化處理步驟之後去除陽極氧化膜的阻擋層之步驟。藉由去除阻擋層，鋁基板的一部分經由微孔而露出。 去除阻擋層之方法並無特別的限定，可以舉出例如：在比陽極氧化處理步驟的陽極氧化處理中之電位低之電位下，以電化學方式溶解阻擋層之方法（以下，亦稱為“電解去除處理”。）；藉由蝕刻而去除阻擋層之方法（以下，亦稱為“蝕刻去除處理”。）；組合該等之方法（尤其，在實施了電解去除處理之後，藉由蝕刻去除處理而去除殘留之阻擋層之方法）；等。
＜電解去除處理＞ 電解去除處理若為在比陽極氧化處理步驟的陽極氧化處理中之電位（電解電位）低的電位下所實施之電解處理，則並無特別的限定。 例如在陽極氧化處理步驟結束時，藉由降低電解電位而能夠與陽極氧化處理連續地實施電解溶解處理。
電解去除處理中，關於除了電解電位以外的條件，能夠採用與上述習知公知的陽極氧化處理相同之電解液及處理條件。 尤其，如上所述，在連續實施電解去除處理和陽極氧化處理之情況下，使用相同之電解液進行處理為較佳。
（電解電位） 電解去除處理中之電解電位連續或逐步（台階狀）降低至比陽極氧化處理中之電解電位低的電位為較佳。 在此，從阻擋層的耐電壓的觀點考慮，使電解電位逐步降低時的降低幅度（台階寬度）為10 V以下為較佳，5 V以下為更佳，2 V以下為進一步較佳。 又，從生產率等的觀點考慮，使電解電位連續或逐步降低時的電壓降低速度均為1 V/秒鐘以下為較佳，0.5 V/秒鐘以下為更佳，0.2 V/秒鐘以下為進一步較佳。
＜蝕刻去除處理＞ 蝕刻去除處理並無特別的限定，可以係使用酸性水溶液或鹼性水溶液進行溶解之化學蝕刻處理，亦可以係乾式蝕刻處理。
（化學蝕刻處理） 基於化學蝕刻處理去除阻擋層例如係，使陽極氧化處理步驟之後的構成物浸漬於酸性水溶液或鹼性水溶液中，在使酸性水溶液或鹼性水溶液填充到微孔內部之後，使陽極氧化膜的微孔的開口部側的表面接觸到pH（氫離子指數）緩衝液之方法等，能夠選擇性地僅溶解阻擋層。
在此，在使用酸性水溶液之情況下，使用硫酸、磷酸、硝酸、鹽酸等無機酸或該等混合物的水溶液為較佳。又，酸性水溶液的濃度為1質量%-10質量%為較佳。酸性水溶液的溫度為15℃-80℃為較佳，進而，20℃-60℃為較佳，進而，30℃-50℃為較佳。 另一方面，在使用鹼性水溶液之情況下，使用選自包括氫氧化鈉、氫氧化鉀及氫氧化鋰之組中之至少一種鹼性水溶液為較佳。又，鹼性水溶液的濃度為0.1質量%～5質量%為較佳。鹼性水溶液的溫度為10℃～60℃為較佳，進而，15℃～45℃為較佳，進而，20℃～35℃為較佳。另外，鹼性水溶液中可含有鋅及其他金屬。 具體而言，可較佳地使用例如50 g/L、40℃的磷酸水溶液、0.5 g/L、30℃的氫氧化鈉水溶液、0.5 g/L、30℃的氫氧化鉀水溶液等。 另外，作為pH緩衝液，能夠適宜地使用與上述酸性水溶液或鹼性水溶液對應之緩衝液。
又，對酸性水溶液或鹼性水溶液的浸漬時間為8分鐘～120分鐘為較佳，10分鐘～90分鐘為更佳，15分鐘～60分鐘為進一步較佳。
（乾式蝕刻處理） 乾式蝕刻處理中例如使用Cl2 /Ar混合氣體等氣體種類為較佳。
＜金屬填充步驟＞ 金屬填充步驟係在阻擋層去除步驟之後實施電解鍍敷處理，從而將金屬填充到陽極氧化膜中之微孔內部之步驟，可以舉出例如與日本特開2008-270158號公報的＜0123＞～＜0126＞段及[圖4]中所記載之各種方法相同之方法（電解鍍敷法或無電解鍍敷法）。 另外，在電解鍍敷法或無電解鍍敷法中，能夠利用在上述阻擋層去除步驟之後經由微孔而露出之鋁基板作為電極。
＜基板去除步驟＞ 基板去除步驟係在金屬填充步驟之後去除鋁基板，從而得到金屬填充微細結構體之步驟。 作為去除鋁基板之方法，可以舉出例如使用處理液僅溶解鋁基板而不溶解陽極氧化膜之方法等，前述陽極氧化膜在金屬填充步驟中作為金屬及絕緣性基材填充到微孔內部。
作為處理液，可以舉出例如氯化汞、溴/甲醇混合物、溴/乙醇混合物、王水、鹽酸/氯化銅混合物等水溶液等，其中，鹽酸/氯化銅混合物為較佳。 又，作為處理液的濃度，0.01 mol/L～10 mol/L為較佳，0.05 mol/L～5 mol/L為更佳。 又，作為處理溫度，-10℃～80℃為較佳，0℃～60℃為更佳。
[修整步驟] 修整步驟係僅去除一部分導通路形成步驟之後的各向異性導電性構件表面的絕緣性基材，並使導通路突出之步驟。 在此，修整處理中，若為不溶解構成導通路之金屬之條件則並無特別的限定，例如在使用酸性水溶液之情況下，使用硫酸、磷酸、硝酸、鹽酸等無機酸或該等混合物的水溶液為較佳。其中，從安全性優異之觀點考慮，不含有鉻酸之水溶液為較佳。酸性水溶液的濃度為1質量%～10質量%為較佳。酸性水溶液的溫度為25℃～60℃為較佳。 另一方面，在使用鹼性水溶液之情況下，使用選自包括氫氧化鈉、氫氧化鉀及氫氧化鋰之組中之至少一種鹼性水溶液為較佳。鹼性水溶液的濃度為0.1質量%～5質量%為較佳。鹼性水溶液的溫度為20℃～50℃為較佳。 具體而言，例如適宜地使用50 g/L、40℃的磷酸水溶液、0.5 g/L、30℃的氫氧化鈉水溶液或0.5 g/L、30℃的氫氧化鉀水溶液。 對酸性水溶液或鹼性水溶液的浸漬時間為8分鐘～120分鐘為較佳，10分鐘～90分鐘為更佳，15分鐘～60分鐘為進一步較佳。在此，浸漬時間係指，在重複進行了短時間的浸漬處理（修整處理）之情況下的各浸漬時間的合計時間。另外，在各浸漬處理期間可以實施清洗處理。
修整步驟中嚴格地控制導通路的突出部分的高度之情況下，在導通路形成步驟之後加工成絕緣性基材與導通路的端部成為同一平面狀，之後選擇性地去除（修整）絕緣性基材為較佳。 在此，作為加工成同一平面狀之方法，可以舉出例如物理研磨（例如游離研磨粒研磨、背磨、平面研磨等）、電化學研磨及組合該等之研磨等。
又，上述導通路形成步驟或修整步驟之後，以減小伴隨金屬的填充產生之導通路內的應變為目的，能夠實施加熱處理。 從抑制金屬的氧化之觀點考慮，在還原性環境下實施加熱處理為較佳，具體而言，在氧濃度為20 Pa以下中進行為較佳，在真空下進行為更佳。在此，真空係指氣體密度或氣壓比大氣壓低的空間的狀態。 又，以校正為目的，一邊加壓材料，一邊進行加熱處理為較佳。
[樹脂層形成步驟] 樹脂層形成步驟係在修整步驟之後在絕緣性基材的表面及導通路的突出部分形成樹脂層之步驟。 在此，作為形成樹脂層之方法，可以舉出例如將含有上述抗氧化材料、高分子材料、溶劑（例如甲基乙基酮等）等之樹脂組成物塗佈於絕緣性基材的表面及導通路的突出部分並進行乾燥，根據需要進行燒製之方法等。 樹脂組成物的塗佈方法並無特別的限定，能夠使用例如凹版塗佈法、反向塗佈法、鑄模塗佈法、刮刀塗佈機、輥塗機、氣刀塗佈機、絲網塗佈機、刮棒塗佈機、簾幕塗佈機等習知公知的塗佈方法。 又，塗佈後的乾燥方法並無特別的限定，例如在大氣壓下在0℃～100℃的溫度下經幾秒鐘～幾十分鐘進行加熱之處理，在減壓下在0℃～80℃的溫度下經十幾分鐘～幾小時進行加熱之處理等。 又，乾燥後的燒製方法依據所使用之高分子材料而不同，因此並無特別的限定，在使用聚醯亞胺樹脂之情況下，可以舉出例如在160℃～240℃的溫度下經2分鐘～60分鐘進行加熱之處理等，在使用環氧樹脂之情況下，可以舉出例如在30℃～80℃的溫度下經2分鐘～60分鐘進行加熱之處理等。
在製造方法中，關於上述各步驟，能夠藉由薄片進行各步驟，亦能夠將鋁線圈設為卷狀物並以片料進行連續處理。又，在連續處理之情況下，各步驟之間設置適當之清洗步驟、乾燥步驟為較佳。
本發明係基本上如上所述構成者。以上，關於本發明的積層裝置及積層裝置的製造方法詳細地進行了說明，但本發明並不限定於上述實施形態，在不脫離本發明的主旨之範圍內，當然可以進行各種改進或變更。 [實施例]
以下，舉出實施例對本發明進一步具體地進行說明。以下實施例所示之材料、試劑、使用量、物質數量、比例、處理內容、處理步驟等，若不脫離本發明的主旨，則能夠適宜地進行變更。從而，本發明的範圍並非係藉由以下所示具體例被限定地解釋者。 本實施例中，關於實施例1～實施例7及比較例1～比較例8，對接合強度、散熱性及可靠性進行了評價。將接合強度、散熱性及可靠性的評價結果示於下述表1中。
接著，關於接合強度、散熱性及可靠性進行說明。 使用萬能型黏結強度試驗機Dage-4000（Nordson Advanced Technology Japan K.K.製造）測定抗剪強度，從而對接合強度進行了評價。 關於接合強度，由所得到之斷裂荷重求出半導體元件的每單位面積的接合強度值。依據以下所示評價基準對接合強度進行了評價。 “A”：20 MPa≤接合強度 “B”：10 MPa≤接合強度＜20 MPa “D”：接合強度＜10 MPa
使用RHESCA Co.,LTD.製造的熱傳導測定裝置TCM1001（產品名稱）進行依據單向熱流穩態方法之測定，又，使用ADVANCE RIKO,Inc.製造的雷射閃光法熱常數測定裝置TC-9000H（型號）進行依據雷射閃光法之測定，從而對散熱性進行了評價。 在散熱性評價中，使用了藉由單向熱流穩態方法和雷射閃光法該兩者測定出之接合部分的熱傳導率的平均值。關於散熱性，依據以下所示評價基準評價對熱傳導率的平均值進行了評價。 “A”：100 W/（m・K）＜熱傳導率 “B”：10 W/（m・K）＜熱傳導率≤100 W/（m・K） “D”：2 W/（m・K）＜熱傳導率≤10 W/（m・K） “F”：熱傳導率≤2 W/（m・K）
關於可靠性，按照TCT（Temperature Cycle Test according to JESD22-A104 standard）實施了溫度循環試驗。溫度範圍設為-40℃至125℃的條件，並設為SoakMode3（各溫度保持時間10分鐘）。循環時間設為1小時（1次循環/小時）。另外，可靠性為1小時以上為較佳。 1000次循環試驗之後，在上述條件下實施了抗剪強度試驗及散熱性試驗。藉由以下所示評價基準對可靠性進行了評價。 “A”：抗剪強度試驗的評價及散熱性試驗的評價中均無變化 “B”：抗剪強度試驗的評價及散熱性試驗的評價中的任一者的評價降低 “C”：抗剪強度試驗的評價及散熱性試驗的評價該兩者的評價降低
以下，關於實施例1～實施例7及比較例1～比較例8進行說明。 （實施例1） 圖78所示之測試基板90在矽基板的表面形成有氧化矽絕緣層，如圖78所示，係在氧化矽絕緣層上端子92以端子92在俯視下的具有端子92之面91中之面積率45%形成者。端子92係由銅構成者。 測試基板90按以下（i）～（iv）製程而製作。 （i）利用光微影法，如圖78所示，在矽基板的表面形成了在俯視下的具有端子92之面91中之面積率為45%之端子92的抗蝕劑圖案。 （ii）在抗蝕劑圖案的抗蝕劑開口部（凹部）設置了成為鍍敷的起點之晶種層。 （iii）在抗蝕劑開口部鍍敷了金屬。 （iv）剝離出抗蝕劑，設為端子在矽基板表面排列之狀態。 （v）在矽基板整面，藉由化學氣相蒸鍍法（CVD）形成了氧化矽絕緣層。 （vi）藉由CMP研磨進行了端子的露出及表面平滑化。 實施例1中，使用兩種DBI（Direct Bond Interconnect：直接鍵合互聯）接合了圖78所示之測試基板90。在實施例1中，將端子92中被電性連接之端子的面積比例設為40%。 在進行接合時，對接合上述測試基板90之一側表面實施基於CMP之研磨，從而使表面平滑化。雖然未圖示，但在藉由設置於測試基板90周圍之對準標誌對上下測試基板90進行對位之基礎上，以對接合面施加200 MPa的壓力之狀態在300℃的溫度下保持了2小時。
另外，下述表1的“凹進量”一欄所示之“凹進量為0”係指，包括端子在內對氧化矽絕緣層進行研磨，將端子和氧化矽絕緣層設為同一水平面之狀態。具體而言，如圖4所示係指端子30a的端面30c及端子30b的端面30c與鈍化層36的表面36a一致之狀態。 凹進處理係藉由乾式蝕刻法並使用氟系氣體僅去除氧化矽絕緣層以使端子突出者。藉由改變凹進處理的乾式蝕刻處理時間而控制凹進量。
（實施例2） 實施例2中接合形態為SAB（Surface Activated Bond：表面活化接合），除了該點以外，與實施例1相同。
（實施例3） 實施例3中凹進量為80 nm、接合形態為SAB、接合測試基板90時使用了密封樹脂，除了該點以外，設為與實施例1相同。另外，如上所述，藉由改變乾式蝕刻法的處理時間而調整了凹進量。密封樹脂後面將進行詳述。
（實施例4） 實施例4中凹進量為200 nm、接合形態為SAB、在接合測試基板90時使用了密封樹脂，除了該點以外，設為與實施例1相同。另外，如上所述，藉由改變乾式蝕刻法的處理時間而調整了凹進量。 （實施例5） 實施例5中凹進量為200 nm，經由各向異性導電性構件而接合測試基板90，接合測試基板90時使用了密封樹脂，除了該點以外，設為與實施例1相同。另外，如上所述，藉由改變乾式蝕刻法的處理時間而調整了凹進量。
（實施例6） 實施例6中凹進量為200 nm，經由各向異性導電性構件而接合測試基板90，積層數為5層，在接合測試基板90時使用了密封樹脂，除了該點以外，設為與實施例1相同。另外，如上所述，藉由改變乾式蝕刻法的處理時間而調整了凹進量。 （實施例7） 實施例7中凹進量為800 nm，經由各向異性導電性構件而接合測試基板90，在接合測試基板90時使用了密封樹脂，除了該點以外，設為與實施例1相同。另外，如上所述，藉由改變乾式蝕刻法的處理時間而調整了凹進量。
（比較例1） 在比較例1中，使用兩個圖79所示之測試基板100和焊料進行了接合。與圖78所示之測試基板90相比，圖79所示之測試基板100中端子92在俯視下的具有端子92之面101中之面積率為23%，除了該點以外，設為相同之構成。另外，在比較例1中，將凹進量設為5 μm。另外，如上所述，藉由改變乾式蝕刻法的處理時間而調整了凹進量。在比較例1中，將端子92中被電性連接之端子的面積比例設為80%。 在上述測試基板90的製作製程（i）中，將端子92的俯視下的具有端子92之面101中之面積率設為23%，除此以外，以與上述測試基板90的製作製程（i）～（iv）相同之方式製作出測試基板100。 （比較例2） 在比較例2中，接合測試基板100時使用了密封樹脂，除了該點以外，設為與比較例1相同。
（比較例3） 在比較例3中，使用了測試基板100，且將上述端子的面積比例設為80%，除了該點以外，設為與實施例2相同。 （比較例4） 在比較例4中，使用了測試基板100，且將上述端子的面積比例設為80%，除了該點以外，設為與實施例1相同。 （比較例5） 在比較例5中，使用了測試基板100，且將上述端子的面積比例設為80%，除了該點以外，設為與實施例5相同。 （比較例6） 在比較例6中，使用了端子92在俯視下的具有端子92之面101中之面積率為35%的測試基板，且將上述端子的面積比例設為52%，除了該點以外，設為與實施例5相同。 在上述測試基板90的製作製程（i）中，將上述端子92的面積率設為35%，除此以外，以與上述測試基板90的製作製程（i）～（iv）相同之方式製作出上述端子92的面積率為35%的測試基板。 （比較例7） 在比較例7中，使用了端子92在俯視下的具有端子92之面101中之面積率為45%的測試基板，且將上述端子92的面積比例設為52%，除了該點以外，設為與實施例5相同。 在上述測試基板90的製作製程（i）中，將上述端子92的面積率設為45%，除此以外，以與上述測試基板90的製作製程（i）～（iv）相同之方式製作出上述端子92的面積率為45%的測試基板。 （比較例8） 在比較例8中，使用了測試基板100，除了該點以外，設為與實施例5相同。
以下，關於各向異性導電性構件進行說明。 [各向異性導電性構件] ＜鋁基板的製作＞ 使用含有Si：0.06質量%、Fe：0.30質量%、Cu：0.005質量%、Mn：0.001質量%、Mg：0.001質量%、Zn：0.001質量%、Ti：0.03質量%，且剩餘部分為Al和不可避免雜質的鋁合金來製備熔液，在進行了熔液處理及過濾之基礎上，藉由DC鑄造法製作出厚度為500 mm、寬度為1200 mm的鑄塊。 接著，以平均10 mm的厚度，藉由平面銑刀對表面進行切削之後，在550℃下均熱保持約5小時，當溫度降低至400℃時，使用熱軋機而設為厚度為2.7 mm的軋製板。 進而，使用連續退火機在500℃下進行了熱處理之後，藉由冷軋精加工成厚度為1.0 mm，得到了JIS 1050材料的鋁基板。 將鋁基板形成為直徑200 mm（8英寸）的晶圓狀之後，實施了以下所示之各處理。
＜電解研磨處理＞ 使用以下組成的電解研磨液，在電壓25V、液體溫度65℃、液體流速3.0 m/分鐘的條件下，對上述鋁基板實施了電解研磨處理。 陰極設為碳電極，電源則使用了GP0110-30R（TAKASAGO LTD.製造）。又，電解液的流速使用渦流式流量監測器FLM22-10PCW（AS ONE Corporation.製造）而測量。 （電解研磨液組成） ・85質量%磷酸（Wako Pure Chemical,Ltd.製造之試劑） 660 mL ・純水 160 mL ・硫酸 150 mL ・乙二醇 30 mL
＜陽極氧化處理步驟＞ 接著，按照日本特開2007-204802號公報中所記載的步驟，藉由自有序化法對電解研磨處理後的鋁基板實施了陽極氧化處理。 用0.50 mol/L草酸的電解液，在電壓40 V、液體溫度16℃、液體流速3.0 m/分鐘的條件下，對電解研磨處理後的鋁基板實施了5小時的預陽極氧化處理。 之後，實施了將預陽極氧化處理後的鋁基板經12小時浸漬於0.2 mol/L鉻酸酐、0.6 mol/L磷酸的混合水溶液（液溫：50℃）中之脫膜處理。 之後，用0.50 mol/L草酸的電解液，在電壓40V、液體溫度16℃、液體流速3.0 m/分鐘的條件下實施3小時45分鐘的再陽極氧化處理，得到了膜厚為30 μm的陽極氧化膜。 另外，預陽極氧化處理及再陽極氧化處理中陰極均設為不銹鋼電極，電源均使用了GP0110-30R（TAKASAGO LTD.製造）。又，冷卻裝置使用了NeoCool BD36（Yamato Scientific Co.,Ltd.製造），攪拌加熱裝置使用了成對攪拌器 PS-100（EYELA TOKYO RIKAKIKAI CO,LTD.製造）。進而，電解液的流速使用渦流式流量監測器FLM22-10PCW（AS ONE Corporation.製）而測量。
＜阻擋層去除步驟＞ 接著，在與上述陽極氧化處理相同之處理液及處理條件下，一邊使電壓以電壓降低速度0.2 V/sec從40 V連續降低至0 V，一邊實施了電解處理（電解去除處理）。 之後，實施在30℃下經30分鐘浸漬於5質量%磷酸中之蝕刻處理（蝕刻去除處理），去除存在於陽極氧化膜的微孔底部之阻擋層，使鋁經由微孔而露出。
在此，阻擋層去除步驟之後的陽極氧化膜中存在之微孔的平均開口直徑為60 nm。另外，藉由FE-SEM(Field emission-Scanning Electron Microscope：場發射型電子顯微鏡)拍攝表面照片(倍率為50000倍)，算出平均開口直徑作為測定50點之平均值。 又，阻擋層去除步驟之後的陽極氧化膜的平均厚度為80 μm。另外，用FIB（Focused Ion Beam：聚焦離子束）沿厚度方向對陽極氧化膜進行切削加工，並藉由FE-SEM對其截面拍攝表面照片（倍率為50000倍），算出平均厚度作為測定10點之平均值。 又，陽極氧化膜中存在之微孔的密度約為1億個/mm2 。另外，微孔的密度藉由日本特開2008-270158號公報的＜0168＞及＜0169＞段中所記載之方法測定並算出。 又，陽極氧化膜中存在之微孔的有序度為92%。另外，藉由FE-SEM拍攝表面照片（倍率為20000倍），並藉由日本特開2008-270158號公報的＜0024＞～＜0027＞段中記載之方法進行測定，並算出有序度。
＜金屬填充步驟＞ 接著，將鋁基板設為陰極，將鉑設為正極，並實施了電解鍍敷處理。 具體而言，使用以下所示組成的銅鍍敷液實施恆定電流電解，藉此製作出在微孔內部填充有銅之金屬填充微細結構體。 在此，關於恆定電流電解，使用YAMAMOTO-MS Co.,Ltd.製造的鍍敷裝置，並使用HOKUTO DENKO CORP.製造的電源（HZ-3000），在鍍敷液中進行循環伏安法而確認析出電位之後，在以下所示條件下實施了處理。 （銅鍍敷液組成及條件） ・硫酸銅 100 g/L ・硫酸 50 g/L ・鹽酸 15 g/L ・溫度 25℃ ・電流密度 10 A/dm2
用FE-SEM觀察在微孔中填充金屬之後的陽極氧化膜的表面，觀察1000個微孔中之由金屬引起之封孔的有無，並算出封孔率（封孔微孔的個數/1000個）之結果為96%。 又，用FIB沿厚度方向對微孔中填充金屬之後的陽極氧化膜進行切削加工，並藉由FE-SEM對其截面拍攝表面照片（倍率為50000倍），經確認微孔內部之結果，可知在被封孔之微孔中其內部完全被金屬填充。
＜基板去除步驟＞ 接著，在20℃下經3小時浸漬於20質量%氯化汞水溶液（升汞）中，藉此溶解鋁基板而去除，從而製作出金屬填充微細結構體。
＜修整步驟＞ 使基板去除步驟之後的金屬填充微細結構體浸漬於氫氧化鈉水溶液（濃度：5質量%，液體溫度：20℃）中，以突出部分的高度成為500 nm之方式調整浸漬時間，從而選擇性地溶解鋁的陽極氧化膜的表面，接著，進行水洗並乾燥，從而製作出使作為導通路之銅圓柱突出之結構體。 ＜黏著層形成步驟＞ 在經修整步驟後的結構體上，藉由以下所示方法形成黏著層，製作出各向異性導電性構件。
＜黏著層＞ 作為將γ-丁內酯作為溶劑之聚醯胺酸酯溶液（包含二甲基亞碸、三烷氧基醯胺羧基矽烷及肟衍生物）的市售品，使用了LTC9320（FUJIFILM Electronic Materials Co.,Ltd.製造）。 將該溶液塗佈於導通路突出之絕緣性基材的表面，並進行乾燥而成膜之後，在氮取代之反應爐中（氧濃度為10 ppm以下），在200℃下經3小時進行了亞胺化反應，藉此以500 nm的厚度形成了由聚醯亞胺樹脂層構成之黏著層。另外，藉由追加添加溶劑（甲基乙基酮）而調整了黏著層的厚度。另外，除了樹脂層以外的金屬填充微細結構體的平均厚度為30 μm。
接著，關於密封樹脂進行說明。 ＜密封樹脂＞ 按以下所示比例將以下所示成分溶解於甲基乙基酮中，首先，製作出固體成分濃度成為60.6重量%之樹脂層塗佈液。形成密封樹脂時，將樹脂層塗佈液進行稀釋而使用。 將樹脂層塗佈液塗佈於黏著層的表面，並進行乾燥而成膜，形成了密封樹脂。 另外，在下述配方的塗佈液中進而追加添加溶劑（甲基乙基酮），從而調整了密封樹脂的厚度以成為1 μm。 又，在400 mmHg（53.3 kPa）的減壓下將溫度設定為50℃，並進行了塗佈後的乾燥。 ＜塗佈液組成＞ ・彈性體：將丙烯酸丁酯-丙烯腈共聚物作為主要成分之丙烯酸酯系聚合物（商品名稱：SG-28GM，Nagase ChemteX Corporation.製造）5質量份 ・環氧樹脂1：jER（註冊商標）828（Mitsubishi Chemical Corporation.製造） 33質量份 ・環氧樹脂2：jER（註冊商標）1004（Mitsubishi Chemical Corporation.製造） 11質量份 ・酚樹脂：MILEX XLC-4L（Mitsui Chemicals,Inc.製造） 44質量份 ・有機酸：鄰茴香酸（鄰甲氧基苯甲酸，Tokyo Chemical Industry Co.,Ltd.製造） 0.5質量份 ・抗氧化材料：參照下述 ・防遷移材料：參照下述 ・無機填充劑：參照下述 ・硬化劑：參照下述
（抗氧化材料） 抗氧化材料中配合了0.01質量%的2-巰基苯並噻唑。 （防遷移材料） 防遷移材料中配合了2.5質量%的TOAGOSEI CO.,LTD.製造的商品名稱“IXE-100”（中值粒徑1 μm、陽離子交換、耐熱溫度550℃）。 （無機填充劑） 無機填充劑中配合了55質量%的氮化鋁納米粒子，平均粒徑為100 nm，Sigma-Aldrich公司製造。 （硬化劑） 硬化劑中配合了0.5質量%的1-氰乙基-2-乙基-4-甲基咪唑（2E4MZ-CN，SHIKOKU CHEMICALS CORPORATION.製造）。
[表1]
如表1所示，與比較例1～比較例8相比，實施例1～實施例7能夠得到接合強度、散熱性及可靠性更良好之結果。
10‧‧‧積層裝置
12、14、16、52、66、67、71‧‧‧半導體元件
14a、16a、32a、34a、36a、40a、60a、62a、72a、82a、88a‧‧‧表面
14b、62b‧‧‧背面
15、17、19、57‧‧‧積層體
18‧‧‧內插器
20‧‧‧各向異性導電性構件
30、30a、30b、92‧‧‧端子
30c‧‧‧端面
31、91、101‧‧‧面
32‧‧‧半導體層
34、110‧‧‧再配線層
36‧‧‧鈍化層
37‧‧‧配線
38‧‧‧焊盤
39、44‧‧‧樹脂層
40‧‧‧絕緣性基材
42‧‧‧導通路
42a、42b‧‧‧突出部分
46‧‧‧支撐體
47‧‧‧剝離層
48‧‧‧支撐層
49‧‧‧剝離劑
50‧‧‧各向異性導電材料
54‧‧‧感測器晶片
56‧‧‧透鏡
60‧‧‧第1半導體晶圓
61‧‧‧光波導電路
62‧‧‧第2半導體晶圓
63、64、65、69、69a‧‧‧積層裝置
68‧‧‧電極
70‧‧‧第1積層基體
72‧‧‧半導體晶圓
74‧‧‧三維接合構造體
75‧‧‧發光元件
76‧‧‧受光元件
80‧‧‧第2積層基體
82‧‧‧第2基體
84‧‧‧剝離功能層
85、89‧‧‧親疏水性膜
86‧‧‧第3複合積層體
88‧‧‧第3基體
90、100‧‧‧測試基板
112‧‧‧晶圓
120‧‧‧有機基板
Ds‧‧‧積層方向
Ld‧‧‧出射光
Lo‧‧‧光
h‧‧‧厚度
x‧‧‧方向
W1、W2‧‧‧長度
Z‧‧‧厚度方向
δ‧‧‧凹進量
圖1係表示本發明的實施形態的積層裝置的第1例之示意圖。 圖2係表示本發明的實施形態的積層裝置的半導體元件的端子的配置的一例之示意性俯視圖。 圖3係表示本發明的實施形態的積層裝置的半導體元件的端子的配置的另一例之示意性俯視圖。 圖4係表示本發明的實施形態的積層裝置的半導體元件的端子的構成的一例之示意性剖視圖。 圖5係表示本發明的實施形態的積層裝置的第1例之示意性剖視圖。 圖6係表示本發明的實施形態的積層裝置的半導體元件的端子的構成的另一例之示意性剖視圖。 圖7係表示本發明的實施形態的積層裝置的第2例之示意圖。 圖8係表示本發明的實施形態的積層裝置的第3例之示意圖。 圖9係表示本發明的實施形態的積層裝置的第4例之示意圖。 圖10係表示本發明的實施形態的積層裝置中所使用之各向異性導電性構件的構成的一例之俯視圖。 圖11係表示本發明的實施形態的積層裝置中所使用之各向異性導電性構件的構成的一例之示意性剖視圖。 圖12係表示各向異性導電材料的構成的一例之示意性剖視圖。 圖13係表示本發明的實施形態的積層裝置的第5例之示意圖。 圖14係表示本發明的實施形態的積層裝置的第6例之示意圖。 圖15係表示本發明的實施形態的積層裝置的第7例之示意圖。 圖16係表示本發明的實施形態的積層裝置的製造方法的第1例的一步驟之示意圖。 圖17係表示本發明的實施形態的積層裝置的製造方法的第1例的一步驟之示意圖。 圖18係表示本發明的實施形態的積層裝置的製造方法的第1例的一步驟之示意圖。 圖19係表示正式接合條件的第1例之曲線圖。 圖20係表示正式接合條件的第2例之曲線圖。 圖21係表示正式接合條件的第3例之曲線圖。 圖22係表示正式接合條件的第4例之曲線圖。 圖23係表示正式接合條件的第5例之曲線圖。 圖24係表示正式接合條件的第6例之曲線圖。 圖25係表示正式接合條件的第7例之曲線圖。 圖26係表示本發明的實施形態的積層裝置的製造方法的第2例的一步驟之示意圖。 圖27係表示本發明的實施形態的積層裝置的製造方法的第2例的一步驟之示意圖。 圖28係表示本發明的實施形態的積層裝置的製造方法的第2例的一步驟之示意圖。 圖29係表示本發明的實施形態的積層裝置的製造方法的第3例的一步驟之示意圖。 圖30係表示本發明的實施形態的積層裝置的製造方法的第3例的一步驟之示意圖。 圖31係表示本發明的實施形態的積層裝置的製造方法的第4例的一步驟之示意圖。 圖32係表示本發明的實施形態的積層裝置的製造方法的第4例的一步驟之示意圖。 圖33係表示本發明的實施形態的積層裝置的製造方法的第4例的一步驟之示意圖。 圖34係表示本發明的實施形態的積層裝置的製造方法的第5例的一步驟之示意圖。 圖35係表示本發明的實施形態的積層裝置的製造方法的第5例的一步驟之示意圖。 圖36係表示本發明的實施形態的積層裝置的製造方法的第5例的一步驟之示意圖。 圖37係表示本發明的實施形態的積層裝置的製造方法的第6例的一步驟之示意圖。 圖38係表示本發明的實施形態的積層裝置的製造方法的第6例的一步驟之示意圖。 圖39係表示本發明的實施形態的積層裝置的第8例之示意圖。 圖40係表示本發明的實施形態的積層裝置的第9例之示意圖。 圖41係表示本發明的實施形態的積層裝置的第10例之示意圖。 圖42係表示本發明的實施形態的積層裝置的第11例之示意圖。 圖43係表示本發明的實施形態的積層裝置的第12例之示意圖。 圖44係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖45係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖46係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖47係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖48係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖49係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖50係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖51係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖52係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖53係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖54係表示本發明的實施形態的積層裝置的製造方法的第7例的一步驟之示意圖。 圖55係表示本發明的實施形態的積層裝置的製造方法的第7例中所使用之積層體的製造方法的一步驟之示意圖。 圖56係表示本發明的實施形態的積層裝置的製造方法的第7例中所使用之積層體的製造方法的一步驟之示意圖。 圖57係表示本發明的實施形態的積層裝置的製造方法的第7例中所使用之積層體的製造方法的一步驟之示意圖。 圖58係表示本發明的實施形態的積層裝置的製造方法的第7例中所使用之積層體的製造方法的一步驟之示意圖。 圖59係表示本發明的實施形態的積層裝置的製造方法的第7例中所使用之積層體的製造方法的一步驟之示意圖。 圖60係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖61係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖62係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖63係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖64係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖65係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖66係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖67係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖68係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖69係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖70係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖71係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖72係表示本發明的實施形態的積層裝置的製造方法的第8例的一步驟之示意圖。 圖73係表示本發明的實施形態的積層裝置的製造方法的第9例的一步驟之示意圖。 圖74係表示本發明的實施形態的積層裝置的製造方法的第9例的一步驟之示意圖。 圖75係表示本發明的實施形態的積層裝置的製造方法的第9例的一步驟之示意圖。 圖76係表示本發明的實施形態的積層裝置的製造方法的第9例的一步驟之示意圖。 圖77係表示本發明的實施形態的積層裝置的製造方法的第9例的一步驟之示意圖。 圖78係表示實施例中所使用之測試基板之示意圖。 圖79係表示比較例中所使用之測試基板之示意圖。

Claims (13)

  1. 一種積層裝置，其包括電性連接有複數個半導體之積層體， 所述半導體具有設置有複數個端子之面， 所述複數個端子包括將所述半導體彼此接合且電性連接之端子和將所述半導體彼此接合且未電性連接之端子， 所述半導體的該面中之所述複數個端子的面積率為40%以上， 所述複數個端子中將所述半導體彼此接合且電性連接之端子的面積率小於50%。
  2. 如申請專利範圍第1項所述之積層裝置，其中 所述半導體在所述面上具有絕緣層，從所述半導體的所述面至所述端子表面的高度相對於從所述半導體的所述面至所述絕緣層表面的高度高200 nm以上且1 μm以下。
  3. 如申請專利範圍第1項或第2項所述之積層裝置，其中 所述複數個端子彼此直接接合。
  4. 如申請專利範圍第1項或第2項所述之積層裝置，其中 所述複數個端子經由具有沿積層方向導通之導通路之各向異性導電性構件而接合， 所述導通路的直徑為100 nm以下。
  5. 如申請專利範圍第4項所述之積層裝置，其中 所述各向異性導電性構件具有絕緣性基材和沿所述絕緣性基材的厚度方向貫通且以相互電絕緣之狀態設置之複數個所述導通路。
  6. 如申請專利範圍第1項或第2項所述之積層裝置，其具有內插器。
  7. 一種積層體，其電性連接有複數個半導體， 所述半導體具有設置有複數個端子之面， 所述複數個端子包括將所述半導體彼此接合且電性連接之端子和將所述半導體彼此接合且未電性連接之端子， 所述半導體的所述面中之所述複數個端子的面積率為40%以上， 所述複數個端子中將所述半導體彼此接合且電性連接之端子的面積率小於50%。
  8. 如申請專利範圍第7項所述之積層體，其中 所述半導體在所述面上具有絕緣層，從所述半導體的所述面至所述端子表面的高度相對於從所述半導體的所述面至所述絕緣層表面的高度高200 nm以上且1 μm以下。
  9. 如申請專利範圍第7項或第8項所述之積層體，其中 所述複數個端子彼此直接接合。
  10. 如申請專利範圍第7項或第8項所述之積層體，其中 所述複數個端子經由具有在積層方向上導通之導通路之各向異性導電性構件而接合， 所述導通路的直徑為100 nm以下。
  11. 如申請專利範圍第10項所述之積層體，其中 所述各向異性導電性構件具有絕緣性基材和沿所述絕緣性基材的厚度方向貫通且以相互電絕緣之狀態設置之複數個所述導通路。
  12. 如申請專利範圍第7項或第8項所述之積層體，其中 所述積層體具有內插器。
  13. 一種積層裝置的製造方法，其為申請專利範圍第1項至第6項中任一項所述之積層裝置的製造方法， 臨時接合各半導體，將所述複數個半導體中的所有半導體一併接合。
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