JPWO2018173764A1 - 積層デバイス、積層体および積層デバイスの製造方法 - Google Patents
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/32148—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the layer connector connecting to a bonding area protruding from the surface
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- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
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- H01L2224/80009—Pre-treatment of the bonding area
- H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
- H01L2224/80013—Plasma cleaning
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80053—Bonding environment
- H01L2224/80054—Composition of the atmosphere
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- H01L2224/80053—Bonding environment
- H01L2224/80095—Temperature settings
- H01L2224/80096—Transient conditions
- H01L2224/80097—Heating
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8012—Aligning
- H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/8013—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8012—Aligning
- H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/802—Applying energy for connecting
- H01L2224/80201—Compression bonding
- H01L2224/80205—Ultrasonic bonding
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
- H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Abstract
Description
さらには、複数の半導体素子等を積層して配置して、電子部品を小型化または高密度化することがなされている。上述のように半導体素子等を積層した場合、半導体素子で発生した熱が、他の半導体素子の動作不良を引き起こすことがある。
特許文献1の積層型半導体パッケージは、第1の回路基板と第1の回路基板に実装された第1の半導体素子を含む第1の半導体パッケージと、第2の回路基板と第2の回路基板に実装された第2の半導体素子を含み第1の半導体パッケージに積層された第2の半導体パッケージと、第1の半導体素子上及び第1の半導体素子の周辺の第1の回路基板上に配置される熱伝導材料とを有する。
特許文献2の積層型半導体パッケージは、第1の回路基板と、第1の回路基板に第1の半導体素子が実装された第1の半導体パッケージと、第2の回路基板と、第2の回路基板に第2の半導体素子が実装され、第1の半導体パッケージに積層された第2の半導体パッケージと、第1の半導体を封止する封止樹脂と、封止樹脂に接して配置される導電層と、導電層と接続し第1の回路基板上に配置されるサーマルビアとを有する。
また、特許文献4には、半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板が記載されている。特許文献4の電子部品内蔵基板は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層とが交互に積層された積層体と、裏面が積層体と接するように積層体の表面に載置された半導体チップと、積層体を貫通して半導体チップの裏面と接触し、かつ配線層それぞれに含まれる配線パターンと接触する第1のビア導体とを備える。
特許文献5では、熱消散を改善するために、3次元積層集積回路内の予め定められたデバイス層で指定の能動回路の上または下方に適切な深さのダミースルーシリコンビア構造を位置させている。
複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、導通路は、直径が100nm以下であることが好ましい。
異方導電性部材は、絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の導通路とを有することが好ましい。
また、インターポーザーを有することが好ましい。
複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、導通路は、直径が100nm以下であることが好ましい。
異方導電性部材は、絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の導通路とを有することが好ましい。
また、インターポーザーを有することが好ましい。
なお、以下に説明する図は、本発明を説明するための例示的なものであり、以下に示す図に本発明が限定されるものではない。
なお、以下において数値範囲を示す「〜」とは両側に記載された数値を含む。例えば、εが数値α〜数値βとは、εの範囲は数値αと数値βを含む範囲であり、数学記号で示せばα≦ε≦βである。
「平行」、および「直交」等の角度は、特に記載がなければ、該当する技術分野で一般的に許容される誤差範囲を含む。また、「全面」等は、該当する技術分野で一般的に許容される誤差範囲を含む。
本発明の半導体とは、半導体素子、回路素子、およびセンサ素子等のことであり、半導体素子には受動素子および能動素子が含まれる。このように、本発明の半導体とは、物質としての半導体を示すものではない。
上述の直接電気的に接続されているとは、半導体素子12の端子30と半導体素子14の端子30とが直接接続された状態のことをいう。
また、例えば、半導体素子12、14同士を電気的に接続する端子30aと半導体素子12、14同士を電気的に接続しない端子30bとは、形状および大きさが同じである。
なお、上述の平面視での端子30を有する面31における面積率のことを、単に、面積率ともいう。
半導体素子12と半導体素子14とでは、複数の端子30のうち、半導体素子12の端子30が他の半導体素子14の端子30と電気的に接続されている端子30aの面積の割合が50%未満である。これにより、積層デバイス10は接合強度が確保され、かつ放熱性が優れたものとなる。さらには、放熱性が優れることにより、半導体素子12、14等の半導体の温度上昇が抑制され、積層デバイス10の信頼性も向上する。
接合強度とは、半導体素子12と半導体素子14との接合界面における剥離強度のことであり、シェア強度により評価される。
半導体素子12、14は、複数の端子が設けられた面における複数の端子の面積率が40%以上であり、複数の端子のうち、半導体同士を接合しかつ電気的に接続する端子の面積率が50%未満である。半導体素子12、14において平面視での端子30を有する面31における端子30の面積率が40%未満では、半導体素子12、14同士の接合強度を確保することが難しい。一方、半導体素子12、14同士を電気的に接続する端子30aの面積の割合が50%を超えると、放熱性が低下する。
なお、半導体素子12と半導体素子14とは、上述の端子30aの面積率を満たせば端子30の配置は同じでもよい。
半導体素子12、14の複数の端子が設けられた面(電極を有する面)の面積Sは、図2に示すように、半導体素子12、14の平面視での形状が四角であれば、平行な1組の辺の長さをW1とし、残りの平行な1組の辺の長さをW2とするとき、S=W1×W2で表される。
半導体層32の表面32a上に再配線層34が設けられている。再配線層34では、半導体層32の素子領域に電気的に接続される配線37が設けられている。配線37にパッド38が設けられており、配線37とパッド38は導通する。配線37とパッド38とにより、素子領域との信号の授受が可能となり、かつ素子領域への電圧等の供給ができる。
また、再配線層34には、配線37が設けられていないが、パッド38だけが設けられている。配線37に設けられていないパッド38に端子30bが設けられている。端子30bは半導体層32と電気的に接続されていない。
例えば、図4に示す構成の半導体素子12と半導体素子14とを接合した場合、複数の端子同士が直接接合されていてもよく、図5に示すように、互いに対応する端子30a同士が直接接続され、互いに対応する端子30b同士が直接接続される。このように半導体素子12と半導体素子14とは、端子30aにより相互に電気的に接続され、端子30bにより電気的に接続されることなく物理的に接続される。
リセス量δが200nm未満では、図4に示す端子30aと端子30bが突出していない構成と略同じであり、高い精度で研磨する必要がある。一方、リセス量δが1μmを超えると、パッド電極を設ける一般的な構成と同じであり、半田ボール等を用いて接合する必要がある。
図6に示す構成では、端子30aと端子30bがパッシベーション層36の表面36aに対して突出しているため、パッシベーション層36の表面36aに、端子30aと端子30bを保護するための樹脂層39を設けてもよい。
端子30aの端面30cと端子30bの端面30cは、いずれもパッシベーション層36の表面36aから最も離れた位置にある面のことであり、一般的に上面と呼ばれる面のことである。
再配線層34は、電気的に絶縁性を有するもので構成され、例えば、ポリイミドで構成される。
また、パッシベーション層36も、電気的に絶縁性を有するもので構成され、例えば、窒化珪素(SiN)またはポリイミドで構成される。
配線37およびパッド38は、導電性を有するもので構成され、例えば、銅、銅合金、アルミニウム、またはアルミニウム合金等で構成される。
なお、端子30aおよび端子30bは、導電性を有するものであればよく、金属または合金で構成されることに限定されるものではなく、半導体素子分野において端子、または電極パッドと呼ばれるものに用いられる材料を適宜利用可能である。
また、図8に示す積層デバイス10のように、3つの半導体素子12、14、16に、さらに1つのインターポーザー18を有する構成でもよい。3つの半導体素子12、14、16と1つのインターポーザー18とにより積層体19が構成される。図8示す積層デバイス10では、積層方向Dsにおける半導体素子12と半導体素子14との間にインターポーザー18が設けられている。半導体素子14と半導体素子16とが直接接合されている。
なお、3つの半導体素子12、14、16の端子30は、端子30aおよび端子30bについては上述の要件を満たす。図7に示す積層デバイス10でも図8示す積層デバイス10でも、図1に示す積層デバイス10と同様に、接合強度が確保され、かつ放熱性が優れる。
インターポーザー18の構成は、上述の機能を実現することができれば、その構成は特に限定されるものではなく、公知のものを含め適宜利用可能である。インターポーザー18は、例えば、ポリイミド等の有機材料、ガラス、セラミックス、金属、シリコン、および多結晶シリコン等を用いて構成することができる。
図10は本発明の実施形態の積層デバイスに用いられる異方導電性部材の構成の一例を示す平面図であり、図11は本発明の実施形態の積層デバイスに用いられる異方導電性部材の構成の一例を示す模式的断面図である。図11は図10の切断面線IB−IB断面図である。また、図12は異方導電材の構成の一例を示す模式的断面図である。
ここで、「互いに電気的に絶縁された状態」とは、絶縁性基材の内部に存在している各導通路が絶縁性基材の内部において互いに各導通路間の導通性が十分に低い状態であることを意味する。
異方導電性部材20は、導通路42が互いに電気的に絶縁されており、絶縁性基材40の厚み方向Z(図11参照)と直交する方向xには導電性が十分に低く、厚み方向Zに導電性を有する。このように異方導電性部材20は異方導電性を示す部材である。異方導電性部材20は厚み方向Zを、積層デバイス10の積層方向Dsに一致させて配置される。
さらに、導通路42は、図11に示すように、絶縁性基材40の表面40aおよび40bから突出した突出部分42aおよび突出部分42bを有してもよい。異方導電性部材20は、さらに、絶縁性基材40の表面40aおよび裏面40bに設けられた樹脂層44を具備してもよい。樹脂層44は、粘着性を備え、接合性を付与するものでもある。突出部分42aおよび突出部分42bの長さは、6nm以上であることが好ましく、より好ましくは30nm〜500nmである。
同様に、図12および図11の導通路42は両端に突出部分42aおよび突出部分42bがあるが、これに限定されるものではなく、絶縁性基材40の少なくとも樹脂層44を有する側の表面に突出部分を有する構成でもよい。
が好ましい。
ここで、異方導電性部材20の厚みhは、異方導電性部材20を、電解放出形走査型電子顕微鏡により20万倍の倍率で観察し、異方導電性部材20の輪郭形状を取得し、厚みhに相当する領域について10点測定した平均値のことである。
また、異方導電性部材20のTTV(Total Thickness Variation)は、異方導電性部材20をダイシングで支持体46ごと切断し、異方導電性部材20の断面形状を観察して求めた値である。
支持体46は、異方導電性部材20を支持するものであり、例えば、シリコン基板で構成されている。支持体46としては、シリコン基板以外に、例えば、SiC、SiN、GaNおよびアルミナ(Al2O3)等のセラミックス基板、ガラス基板、繊維強化プラスチック基板、ならびに金属基板を用いることができる。繊維強化プラスチック基板には、プリント配線基板であるFR−4(Flame Retardant Type 4)基板等も含まれる。
ここで、透明とは、位置合せに使用する波長の光で透過率が80%以上であることをいう。このため、波長400〜800nmの可視光全域で透過率が低くてもよいが、波長400〜800nmの可視光全域で透過率が80%以上であることが好ましい。透過率は、分光光度計により測定される。
剥離剤49には、例えば、日東電工社製リバアルファ(登録商標)、およびソマール株式会社製ソマタック(登録商標)等を用いることができる。
また、図14に示す積層デバイス10のように、インターポーザー18と異方導電性部材20を用いて、半導体素子12と半導体素子14と半導体素子16を積層方向Dsに積層して接合し、かつ電気的に接続した構成としてもよい。3つの半導体素子12、14、16と1つのインターポーザー18と1つの異方導電性部材20とにより積層体19が構成される。
図13示す積層デバイス10でも、図14示す積層デバイス10でも、図1に示す積層デバイス10と同様に、接合強度が確保され、かつ放熱性が優れる。
センサチップ54は、光を検出する光センサを有するものである。光センサは、光を検出することができれば、特に限定されるものではなく、例えば、CCD(Charge Coupled
Device)イメージセンサまたはCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられる。
なお、図15に示す積層デバイス10では、半導体素子52とセンサチップ54とを異方導電性部材20を介して接続したが、これに限定されるものではなく、半導体素子52とセンサチップ54とを直接接合する構成でもよい。
レンズ56は、センサチップ54に光を集光することができれば、その構成は特に限定されるものではなく、例えば、マイクロレンズと呼ばれるものが用いられる。
素子領域とは、電子素子として機能するための、コンデンサ、抵抗およびコイル等の各種の素子構成回路等が形成された領域である。素子領域には、例えば、フラッシュメモリ等のようなメモリ回路、マイクロプロセッサおよびFPGA(field-programmable gate array)等のような論理回路が形成された領域、無線タグ等の通信モジュールならびに配線が形成された領域がある。素子領域には、これ以外に、発信回路、またはMEMS(Micro Electro Mechanical Systems)が形成されてもよい。MEMSとは、例えば、センサ、アクチュエーターおよびアンテナ等である。センサには、例えば、加速度、音および光等の各種のセンサが含まれる。
積層デバイスでは、例えば、論理回路を有する半導体素子と、メモリ回路を有する半導体素子の組合せとすることができる。また、半導体素子を全てメモリ回路を有するものとしてもよく、また、全て論理回路を有するものとしてもよい。また、積層デバイス10における半導体素子の組合せとしては、センサ、アクチュエーターおよびアンテナ等と、メモリ回路と論理回路との組み合わせでもよく、積層デバイス10の用途等に応じて適宜決定されるものである。
[積層デバイスの製造方法]
積層デバイスの製造方法の第1の例について説明する。
図16〜図18は本発明の実施形態の積層デバイスの製造方法の第1の例を工程順に示す模式図である。
図16〜図18に示す積層デバイスの製造方法の第1の例において、図1に示す積層デバイス10、ならびに図2および図4に示す半導体素子12、14と同一構成物には同一符号を付して、その詳細な説明は省略する。
積層デバイスの製造方法の第1の例は、チップオンウエハに関するものであり、図1に示す積層デバイス10の製造方法を示す。
各半導体素子14を、端子30aおよび端子30bが設けられた表面14aを第1の半導体ウエハ60に向けて配置する。
次に、第1の半導体ウエハ60のアライメントマークと、半導体素子14のアライメントマークとを用いて第1の半導体ウエハ60と半導体素子14との位置合せを行う。
アライメントマークを用いた位置合せは、例えば、第1の半導体ウエハ60のアライメントマークと、半導体素子14のアライメントマークとを同時に撮像し、第1の半導体ウエハ60のアライメントマークの画像と、半導体素子14のアライメントマークの画像を基に、第1の半導体ウエハのアライメントマークの位置情報と、半導体素子14のアライメントマークの位置情報とを求め位置合せを行う。
なお、位置合せについては、第1の半導体ウエハ60のアライメントマークの画像または反射像と、半導体素子14のアライメントマークの画像または反射像について、デジタル画像データを得ることができれば、その構成は特に限定されるものではなく、公知の撮像装置を適宜利用可能である。
仮接合とは、半導体素子または半導体ウエハを、接合する対象物に対して位置合せした状態で、接合する対象物上に固定することをいう。
本接合は、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
上述のDBIは、半導体素子14および第1の半導体ウエハ60に、シリコン酸化膜を積層し、化学的機械研磨を施す。その後、プラズマ処理によってシリコン酸化膜界面を活性化させ、半導体素子14および第1の半導体ウエハ60を接触させることにより両者を接合する。
上述のSABは、半導体素子14および第1の半導体ウエハ60の各接合面を真空中で表面処理し活性化する。この状態で、半導体素子14および第1の半導体ウエハ60を、常温環境で接触させることにより両者を接合する。表面処理には、アルゴン等の不活性ガスのイオン照射、または中性原子ビーム照射が用いられる。
なお、個片化については、ダイシングに限定されるものではなく、レーザースクライビングを用いてもよい。
また、半導体素子12を素子領域に接合する工程では、複数の半導体素子14を仮接合した後、全て一括して接合したが、これに限定されるものではない。接合方法によっては、仮接合ができないものもある。この場合、半導体素子12の仮接合を省略してもよい。さらには、半導体素子14を、第1の半導体ウエハ60の素子領域に1つずつ接合してもよい。
半導体素子14および第1の半導体ウエハ60の搬送およびピッキング等、ならびに仮接合および本接合については、公知の半導体製造装置を用いることにより実現できる。
上述の本接合に用いる装置としては、例えば、三菱重工工作機械、ボンドテック、株式会社PMT、アユミ工業、東京エレクトロン(TEL)、EVG、ズースマイクロテック株式会社(SUSS)、ムサシノエンジニアリング等各社のウエハ接合装置を用いることができる。
仮接合および本接合のそれぞれの接合に際しては、接合時の雰囲気、加熱温度、加圧力(荷重)、および処理時間が制御因子として挙げられるが用いる半導体素子等のデバイスに適合した条件を選ぶことができる。
加熱温度は、温度100℃〜400℃まで種々選択可能であり、かつ昇温速度に関しても10℃/分〜10℃/秒まで加熱ステージの性能、または加熱方式に従って選択することができる。冷却に関しても同様である。またステップ状に加熱することも可能であり、数段に分け、順次加熱温度を上げて接合することも可能である。
圧力(荷重)に関しても樹脂封止剤の特性等に応じて急速に加圧したり、ステップ状に加圧することを選択できる。
このような手順は、様々に組み替えることができ、大気下で加圧後、真空状態にして加熱してもよいし、真空化、加圧、加熱を一気に行ってもよい。これらの組合せの例を図19〜図25に示す。
また、面内の加圧分布、加熱分布を接合時に個別に制御する機構を利用すれば接合の歩留まり向上につなげられる。
仮接合に関しても同じように変更可能で、例えば、不活性雰囲気化で行うことにより、半導体素子の電極表面の酸化を抑制できる。更に超音波を付加しながら接合を行うことも可能である。
接合時の雰囲気、加熱温度、および荷重については、例えば、図19〜図21に示すように、圧力を減圧した状態で荷重をかけた後に、温度を上昇させてもよい。また、図22、図24および図25に示すように、荷重を加えるタイミングと温度を上げるタイミングとを合わせてもよい。図23に示すように温度を上昇させた後、荷重を加えるようにしてもよい。また、図22および図23に示すように、圧力の減圧のタイミングと温度を上げるタイミングとを合わせてもよい。
温度の上昇も、図19、図20および図24に示すように、ステップ状に上昇させてもよいし、図25に示すように2段階で加熱してもよい。荷重も図21および図24に示すようにステップ状に加えてもよい。
また、圧力を減圧するタイミングは、図19、図21、図23、図24および図25に示すように減圧してから荷重を加えてもよく、図20および図22に示すように減圧のタイミングと荷重を加えるタイミングとを合わせてもよい。この場合、減圧と接合を同時並行する。
図26〜図28は本発明の実施形態の積層デバイスの製造方法の第2の例を工程順に示す模式図である。
積層デバイスの製造方法の第2の例は、チップオンウエハに関するものであり、図7に示す積層デバイス10の製造方法を示す。
積層デバイスの製造方法の第2の例は、積層デバイスの製造方法の第1の例に比して、3つの半導体素子12、14、16が積層される点以外は、積層デバイスの製造方法の第1の例と同じである。このため、積層デバイスの製造方法の第1の例と共通する製造方法についての詳細な説明は省略する。
また、半導体素子16は、表面16aに素子領域(図示せず)が設けられ、かつ素子領域にアライメントマーク(図示せず)が設けられている。
次に、図27に示すように、半導体素子14の裏面14bに半導体素子16を仮接合する。次に、全ての半導体素子14を第1の半導体ウエハ60の素子領域に仮接合し、全ての半導体素子14に半導体素子16を仮接合した状態で、予め定めた条件にて本接合を行い、半導体素子14と半導体素子16を接合し、かつ半導体素子14を第1の半導体ウエハ60の素子領域に接合する。これにより、半導体素子14と半導体素子16と第1の半導体ウエハ60において、端子30a同士および端子30b同士が接合される。
次に、図28に示すように、半導体素子14および半導体素子16が接合された第1の半導体ウエハ60を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子12と半導体素子14と半導体素子16とが接合された積層デバイス10を得ることができる。
積層デバイスの製造方法の第2の例では、全ての半導体素子14を第1の半導体ウエハ60の素子領域に接合した状態で、半導体素子16を接合してもよい。
図29〜図30は本発明の実施形態の積層デバイスの製造方法の第3の例を工程順に示す模式図である。
積層デバイスの製造方法の第3の例は、ウエハオンウエハに関するものであり、図1に示す積層デバイス10の製造方法を示す。
積層デバイスの製造方法の第3の例は、積層デバイスの製造方法の第1の例に比して、半導体素子14に代えて第2の半導体ウエハ62を用いる点以外は、積層デバイスの製造方法の第1の例と同じである。このため、積層デバイスの製造方法の第1の例と共通する製造方法についての詳細な説明は省略する。
次に、第1の半導体ウエハ60の表面60aと第2の半導体ウエハ62の表面62aを対向させる。そして、第1の半導体ウエハ60のアライメントマークと、第2の半導体ウエハ62のアライメントマークとを用いて、第1の半導体ウエハ60に対して、第2の半導体ウエハ62の位置合せを行う。
次に、図29に示すように、第1の半導体ウエハ60の表面60aと第2の半導体ウエハ62の表面62aを対向させて、上述の方法を用いて第1の半導体ウエハ60と第2の半導体ウエハ62とを接合する。この場合、仮接合した後に、本接合をしてもよく、本接合だけでもよい。
なお、個片化については、上述のとおりであるため、詳細な説明は省略する。
また、図30に示すように、第1の半導体ウエハ60と第2の半導体ウエハ62が接合された状態で、第1の半導体ウエハ60および第2の半導体ウエハ62のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨(CMP:Chemical Mechanical Polishing)等により、薄くすることができる。
図31〜図33は本発明の実施形態の積層デバイスの製造方法の第4の例を工程順に示す模式図である。
積層デバイスの製造方法の第4の例は、チップオンウエハに関するものであり、図9に示す積層デバイス10の製造方法を示す。
積層デバイスの製造方法の第4の例は、積層デバイスの製造方法の第1の例に比して、半導体素子12と半導体素子14とが異方導電性部材20を介して積層されて接合されている点以外は、積層デバイスの製造方法の第1の例と同じである。このため、積層デバイスの製造方法の第1の例と共通する製造方法についての詳細な説明は省略する。
まず、異方導電性部材20が表面14aに設けられた半導体素子14を用意する。
次に、異方導電性部材20を、第1の半導体ウエハ60に向けて半導体素子14を配置する。次に、半導体素子14のアライメントマークと、第1の半導体ウエハ60のアライメントマークとを用いて、第1の半導体ウエハ60に対して、半導体素子14の位置合せを行う。
仮接合に樹脂層44を使うことは方法の1つであり、以下に示す方法でもよい。例えば,封止樹脂等をディスペンサー等で第1の半導体ウエハ60上に供給して、半導体素子14を第1の半導体ウエハ60の素子領域に仮接合してもよいし、第1の半導体ウエハ60上に、事前に供給した絶縁性樹脂フイルム(NCF(Non-conductive Film))を使って半導体素子14を素子領域に仮接合してもよい。
次に、図33に示すように、異方導電性部材20を介して半導体素子14が接合された第1の半導体ウエハ60を、素子領域毎に、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子12と異方導電性部材20と半導体素子14とが接合された積層デバイス10を得ることができる。
また、仮接合プロセスにおける温度条件は特に限定されないが、0℃〜300℃であることが好ましく、10℃〜200℃であることがより好ましく、常温(23℃)〜100℃であることが特に好ましい。
同様に、仮接合プロセスにおける加圧条件は特に限定されないが、10MPa以下であることが好ましく、5MPa以下であることがより好ましく、1MPa以下であることが特に好ましい。
また、本接合における加圧条件は特に限定されないが、30MPa以下であることが好ましく、0.1MPa〜20MPaであることがより好ましい。
また、本接合の時間は特に限定されないが、1秒〜60分であることが好ましく、5秒〜10分であることがより好ましい。
上述の条件で本接合を行うことにより、樹脂層が、半導体素子14の電極間に流動し、接合部に残存し難くなる。
上述のように本接合では、複数の半導体素子14の接合を一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
図34〜図36は本発明の実施形態の積層デバイスの製造方法の第5の例を工程順に示す模式図である。
積層デバイスの製造方法の第5の例は、積層デバイスの製造方法の第2の例に比して、3つの半導体素子12、14、16が異方導電性部材20を介して積層されて接合される点以外は、積層デバイスの製造方法の第2の例と同じである。このため、積層デバイスの製造方法の第2の例と共通する製造方法についての詳細な説明は省略する。
上述のように、半導体素子14には、裏面14bにアライメントマーク(図示せず)が設けられており、かつ端子30aおよび端子30bが設けられている。さらに、半導体素子14には表面14aに異方導電性部材20が設けられている。また、半導体素子16でも表面16aに異方導電性部材20が設けられている。
次に、図36に示すように、半導体素子14および半導体素子16が異方導電性部材20を介して接合された第1の半導体ウエハ60を、素子領域毎に、例えば、ダイシングまたはレーザースクライビング等により個片化する。これにより、半導体素子12と半導体素子14と半導体素子16とが異方導電性部材20を介して接合された積層デバイス10を得ることができる。
図37〜図38は本発明の実施形態の積層デバイスの製造方法の第6の例を工程順に示す模式図である。
積層デバイスの製造方法の第6の例は、ウエハオンウエハに関するものであり、図9に示す積層デバイス10の製造方法を示す。
積層デバイスの製造方法の第6の例は、積層デバイスの製造方法の第3の例に比して、異方導電性部材20を介して第1の半導体ウエハ60と第2の半導体ウエハ62とを接合する点以外は、積層デバイスの製造方法の第3の例と同じである。このため、積層デバイスの製造方法の第3の例と共通する製造方法についての詳細な説明は省略する。また、異方導電性部材20についても、上述の説明のとおりであるため、その詳細な説明は省略する。
次に、第1の半導体ウエハ60の表面60aと第2の半導体ウエハ62の表面62aを対向させる。そして、第1の半導体ウエハ60のアライメントマークと、第2の半導体ウエハ62のアライメントマークとを用いて、第1の半導体ウエハ60に対して、第2の半導体ウエハ62の位置合せを行う。
次に、第1の半導体ウエハ60の表面60aと第2の半導体ウエハ62の表面62aを対向させて、上述の方法を用いて、図37に示すように第1の半導体ウエハ60と第2の半導体ウエハ62とを異方導電性部材20を介して接合する。この場合、仮接合した後に、本接合をしてもよく、本接合だけでもよい。
なお、個片化については、上述のとおりであるため、詳細な説明は省略する。
また、図38に示すように、第1の半導体ウエハ60と第2の半導体ウエハ62が接合された状態で、第1の半導体ウエハ60および第2の半導体ウエハ62のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研磨(CMP:Chemical Mechanical Polishing)等により、薄くすることができる。
また、チップオンウエハを用いて積層デバイス10を製造することができるため、半導体チップの良品のみを、半導体ウエハ内の良品部分に接合することで、得率を維持し、製造ロスを低減することができる。
さらには、上述のように樹脂層44は粘着性を備え、仮接合の際に仮接合剤として用いることができ、一括で本接合できる。
次に、異方導電材50の支持体46を取り除き、異方導電性部材20だけを半導体ウエハに接合させる。この場合、異方導電材50に、予め定められた温度に加熱し、剥離層47の剥離剤49の接着力を低下させて、異方導電材50の剥離層47を起点にして支持体46を取り除く。次に、半導体ウエハについて、素子領域毎に個片化し、複数の半導体素子14を得る。
なお、異方導電性部材20が設けられた半導体素子14を例にして説明したが、異方導電性部材20が設けられた半導体素子16も、異方導電性部材20が設けられた第2の半導体ウエハ62についても、異方導電性部材20が設けられた半導体素子14と同様にして、異方導電性部材20を設けることができる。
図39は本発明の実施形態の積層デバイスの第8の例を示す模式図であり、図40は本発明の実施形態の積層デバイスの第9の例を示す模式図であり、図41は本発明の実施形態の積層デバイスの第10の例を示す模式図であり、図42は本発明の実施形態の積層デバイスの第11の例を示す模式図であり、図43は本発明の実施形態の積層デバイスの第12の例を示す模式図である。
また、複数対複数の形態としては、例えば、図40に示すように、1つの半導体素子12に対して、異方導電性部材20を用いて半導体素子14と半導体素子16とが接合され、かつ電気的に接続された形態の積層デバイス64が例示される。半導体素子12は、インターポーザー機能を有するものであってもよい。
また、例えば、インターポーザー機能を有するデバイス上に、論理回路を有する論理チップ、およびメモリーチップ等の複数のデバイスを積層することも可能である。また、この場合、それぞれのデバイスごとに電極サイズが異なっていても接合することができる。
図41に示す積層デバイス65では、電極68の大きさは同じではなく、大きさが異なるものが混在しているが、1つの半導体素子12に対して、異方導電性部材20を用いて半導体素子14と半導体素子16とが接合され、かつ電気的に接続されている。さらに半導体素子14に半導体素子66が異方導電性部材20を用いて接合され、かつ電気的に接続されている。半導体素子14と半導体素子16とに跨って半導体素子67が異方導電性部材20を用いて接合され、かつ電気的に接続されている。
例えば、図43に示す積層デバイス69aのように、1つの半導体素子12に対して、異方導電性部材20を用いて半導体素子14と半導体素子16とが接合され、かつ電気的に接続されている。さらに半導体素子14に半導体素子66と半導体素子67とが異方導電性部材20を用いて接合され、半導体素子16に半導体素子71が異方導電性部材20を用いて接合され、かつ電気的に接続されている。半導体素子12には光導波路61が設けられている。半導体素子16には発光素子75が設けられ、半導体素子14には受光素子76が設けられている。半導体素子16の発光素子75から出力された光Loは、半導体素子12の光導波路61を通過し、半導体素子14の受光素子76に出射光Ldとして出射される。これにより、上述のシリコンフォトニクスに対応することができる。
なお、異方導電性部材20には、光Loおよび出射光Ldの光路に相当する箇所に穴21が形成されている。
3次元積層を実現するためには積層するデバイスにおいて積層方向の電気的な接続を担う配線が形成されていることが必要であり、この積層方向の接続を担う配線はTSV(Through Silicon Via)と呼ばれる。TSVを有するデバイスは、TSVをどの段階で形成するかによりビアファースト、ビアミドル、およびビアラストの3種類に分類される。デバイスのトランジスタを形成する前にTSVを形成するものがビアファーストと呼ばれる。トランジスタの形成後、かつ再配線層の形成前に形成するものがビアミドルと呼ばれる。再配線層形成後に形成するものがビアラストと呼ばれる。いずれの方法によるTSV形成も貫通処理を行なうためにシリコン基板の薄化を必要とする。
ビアファーストまたはビアミドルの代表的な例として、HBM(High Bandwidth Memory)、またはHMC(Hybrid Memory Cube)と呼ばれる積層型のメモリーチップが挙げられる。これらの例では、同一ダイ状にメモリ領域の形成とともにTSV領域を形成し、基材ウエハを薄化し、TSVを形成し、ビアの表面にマイクロバンプと呼ばれる電極を形成し、積層して接合を行っている。
ビアラストの例としては、メタルバンプを有しない半導体チップまたはウエハを絶縁性接着剤または絶縁性酸化物によって接合し、その後にTSVを形成する工程が挙げられる。
しかし、金属充填がめっき核の成長によって形成されたものであるため、充填金属と配線部分との接合は必ずしも担保されていない。これに対し、異方導電性部材を用いてバンプ同士を接続する場合には、異方導電性部材の導通路がバンプとの結合を直接形成するため電気的接続が強化され、信号接続が一層良好となる。この際、半導体チップ表面またはウエハ表面に信号伝送に寄与しない電極を設けておくことで接合部の面積が増加し、せん断応力あたりの耐性を向上させることができる。また、層間での熱伝導が良好となるため、熱が積層体全体に拡散しやすくなる。これらの機構により接続強度と放熱性が一層向上する。
金属拡散接合または酸化膜ダイレクト接合は低圧低温条件での接合性が良好である。一方、接合面に対して高い清浄度として、例えば、Arエッチングによる表面清浄化直後と同等のレベルが要求される。また、平坦性として、例えば、算術平均粗さRaが1nm以下が要求されるため、接合時には厳密な雰囲気制御、および平行度制御が必要である。また、異なる会社、または会社が同一であっても異なる工場で製造された半導体デバイスの製品群は、半導体デバイスの種類または配線ルールが異なることがあり、そのような半導体デバイスの製品群を3次元積層する場合、その中で最も厳しい精度または制御が要求される。
これらの接合方式においては、接合強度が金属拡散接合および酸化膜ダイレクト接合に比べて低い点、積層を繰り返す毎に既に接合した部分が再加熱されてデバイス不良を引き起こす可能性がある点が課題として挙げられる。文献(産総研研究成果報告2013年3月8日:「多機能高密度三次元集積化技術(2)次世代三次元集積化の評価解析技術の研究開発<(2)−B熱・積層接合技術の研究開発>」)には、有機樹脂によって積層時の一時固定を行ない、全層積層後に一括で加熱して接合することで温度履歴の影響を回避する方法が提案されている。信号伝送に寄与しない電極を形成することで放熱性を向上させられるため、熱伝導性の低い有機樹脂層を用いる態様に対して、積層体を適用することは特に有用である。
積層体に用いられる異方導電性部材は、少なくとも1つの表面に樹脂層が形成されていることが好ましく、両面に形成されていることがより好ましい。
また、上述の異方導電性部材の樹脂層44は熱硬化性樹脂を含むことが好ましい。形成された上述の樹脂層は、仮接合層として積層後の位置ずれを抑制する。仮接合は低温かつ短時間で行なうことが可能であるため、デバイスへの悪影響を低減することができる。プロセス中の熱による位置ずれを抑制する観点で、上述の樹脂層の厚さは100nm〜1000nmであることが好ましく、異方導電性部材の熱伝導率は厚み方向で20〜100W/(m・K)であることが好ましく、異方導電性部材の熱膨張係数(CTE)は5ppm〜10ppmであることが好ましい。
剥離可能な接着層としては、接着性が低い接着層であってもよいが、加熱または光照射により接着性が低下する接着層が好ましい。加熱により接着性が低下する接着層の例としては、日東電工社製リバアルファ(登録商標)またはソマール株式会社製ソマタック(登録商標)が挙げられる。光照射により接着性が低下する接着層としては一般的なダイシングテープとして用いられているような材料を使うことができる他、3M社製の光剥離層も例として挙げられる。
異方導電性部材は導電材を含んでいるため、接合を行なうためには接合対象の表面に電極が形成されていればよく、微細円錐金バンプ等の特殊な金属バンプまたは、コネクテックジャパン株式会社、東北マイクロテック社および産総研青柳昌宏研究グループによるモンスターパックコア技術等の特殊な技術を必要としない。特に、接合対象の表面平坦性が低い場合においても接合を可能とするために、異方導電性部材は突起を表面に有することが好ましく、上述のように、突出部分42a、すなわち、突起が導電材からなる突起を含むことがより好ましい。
また、本発明の面積率を有する端子を有する積層体は層間の熱伝導が良好であることから熱が積層体全体に拡散しやすくなるため、放熱性が特に良好である。
異なる半導体チップを積層する態様には、COC(Chip on Chip)法、COW(Chip on Wafer)法、WOW(Wafer on Wafer)法が挙げられる。COC法は基板に固定した半導体チップの上に半導体チップを積層していくという方法であり、異なるサイズの半導体チップの積層が可能である、接合前に良品半導体チップを選別することが可能である等のメリットを有するが、多数の半導体チップを積層する場合は都度アライメントを要するため高コストである。COW法は基板ウエハ上に半導体チップを積層するという方法であり、多数の半導体チップを積層する場合はCOC法と同様に都度アライメントを要するため高コストである。WOW法はウエハ同士を接合するという方法であり、接合時間の短縮が可能である、アライメントが容易等のメリットを有するが、良品半導体チップの選別ができないため多層積層体の得率が低下しやすい。
したがって、積層体の各接合には異方導電性部材を用いることが好ましいが、積層体は従来法による接合を含んでもよい。従来法による接合を含む例として、異方導電性部材による接合を有する積層体が光半導体とASIC(Application Specific Integrated Circuit)との間にハイブリッドボンディングを有する態様、およびメモリーとASICとの間に表面活性化接合を有する態様が挙げられる。従来法による接合は、異なるルールで製造されたデバイス同士の積層が容易になるという利点を有する。
まず、第1の半導体チップ群を検査、個片化し、第1の良品半導体チップ群を選別する。
第1の異方導電性部材を介して第1の基体に第1の良品半導体チップ群を配列し、仮接合を行なう。仮接合は、フリップチップボンダー等の装置により行なうことができる。第1の基体としては、特に限定されるものではないが、トランジスタを有するデバイスまたは、配線層と貫通電極を有する基体が例として挙げられる。
被積層半導体チップ群を検査した後、個片化し、被積層良品半導体チップ群を選別する。被積層半導体チップ群としては、特に限定されるものではないが、貫通電極を有する態様または埋設されたビアを有する半導体チップの裏面を除去する態様が例として挙げられる。裏面の除去方法は、バックグラインド、CMP、およびケミカルエッチング等の方法が挙げられる。特に、横方向の応力の少ないケミカルエッチング等の除去方法が好ましい。
第1の基体と第2の基体との位置合わせを行なった後、第1の基体と第2の基体の間に第2の異方導電性部材を挟み、この第2の異方導電性部材を介して第1の良品半導体チップ群と被積層良品半導体チップ群との仮接合を行なう。次に、被積層良品半導体チップ群から第2の基体を剥して除去する。
第1の良品半導体チップ群、第2の異方導電性部材、および被積層良品半導体チップ群からなる構造を新たな第1の良品半導体チップ群とし、予め定められた階層の構造が形成されるまで第2の異方導電性部材と被積層半導体チップ群の積層を繰り返す。
予め定められた階層の構造が形成された後、一括で加熱および加圧を行なうことで階層間を本接合し、3次元接合構造を得る。
得られた3次元接合構造をコンプレッションボンディング等の手法で封止し、個片化を行なうことで目的とする素子を得る。なお、個片化を行なう前に、薄化、再配線、電極形成等の処理を行なってもよい。
まず、第1の基体の表面に第1の異方導電性部材を設ける。第1の基体としては、MOS(Metal Oxide Semiconductor)が存在する態様であってもよく、MOSが存在しない態様であってもよい。
第1の半導体チップ群を検査し、個片化し、第1の良品半導体チップ群を選別する。
処理により接着性が低下する仮接合層を介して支持体の表面に第2の異方導電性部材を設ける。支持体の材質としては、特に限定されるものではないが、シリコンまたはガラスが好ましい。処理により接着性が低下する仮接合層としては、加熱により接着性が低下する仮接合層または光照射により接着性が低下する仮接合層が好ましい。
第1の基体、第1の異方導電性部材、および第1の良品半導体チップ群からなる構造を新たな第1の基体とし、第2の異方導電性部材を新たな第1の異方導電性部材とし、予め定められた階層の構造が形成されるまで第1の良品半導体チップ群と第2の異方導電性部材の積層を繰り返す。
得られた3次元接合構造をコンプレッションボンディング等の手法で封止し、個片化を行なうことで目的とする積層デバイスを得る。なお、個片化を行なう前に、薄化、再配線および電極形成等の処理を行なってもよい。
上述のように、異方導電性部材を用いることで仮接合と本接合とを分離できるため、はんだリフロー等の高温プロセスを複数回かける必要がなく、デバイス不良発生リスクを低減することができる。また、上述のように、樹脂層を表面に有する異方導電性部材を用いる態様では、プロセス条件による接合部への影響を樹脂層が緩和することができる。また、突起を表面に有する異方導電性部材を用いる態様では、接合対象の表面平坦性が低い場合においても接合が可能となるため、平坦化プロセスを簡略化することができる。
図44〜図54は本発明の実施形態の積層デバイスの製造方法の第7の例を工程順に示す模式図である。
図55〜図57は本発明の実施形態の積層デバイスの製造方法の第7の例に用いられる積層体の製造方法を工程順に示す模式図である。
図58および図59は本発明の実施形態の積層デバイスの製造方法の第7の例に用いられる積層体の製造方法を工程順に示す模式図である。
積層デバイスの製造方法の第7の例は、3次元積層に関するものであり、積層デバイスの製造方法の第5の例と同様に異方導電性部材を用いるものである。このため、積層デバイスの製造方法の第5の例と共通する製造方法についての詳細な説明は省略する。
また、図45に示すように、複数の半導体素子14が設けられた第2の積層基体80を用意する。第2の積層基体80は、第2の基体82の表面82a上に剥離機能層84と異方導電性部材20とが積層されている。異方導電性部材20上に、複数の半導体素子14が設けられている。異方導電性部材20上には、半導体素子14が設けられていない領域に親疎水性膜85が設けられている。
第2の積層基体80において、半導体素子14の裏面14bは第2の基体82側の面であり、表面14aはその反対側の面である。半導体素子14は、例えば、検査して選別された良品半導体素子が用いられる。
次に、図47に示すように、第2の積層基体80の第2の基体82を除去する。この場合、半導体素子14は半導体ウエハ72の異方導電性部材20と仮接合された状態であり、かつ半導体素子14の表面14aに異方導電性部材20が転載された状態となる。
第2の基体82は、例えば、加熱または光照射により剥離機能層84の接着性を低下させて除去する。
次に、図49に示すように、別の第2の積層基体80の第2の基体82を除去する。第2の基体82の除去方法は、上述のとおりである。
図49に示すように半導体素子14は、半導体ウエハ72の側の半導体素子14の異方導電性部材20と仮接合された状態であり、かつ半導体素子14の表面14aに異方導電性部材20が転載された状態となる。図49は、半導体素子14が2層設けられた構成を示す。このように、第2の積層基体80の仮接合を繰り返すことにより、半導体素子14の積層数を制御することができる。
親疎水性膜89は、例えば、撥水性の材料をマスクを介して塗布し、所望のパターンにして、特定のパターンを得る。撥水性材料としては、アルキルシラン、またはフルオロアルキルシランといった化合物を用いることができる。撥水性材料としては、形状による撥水効果を発現する材料、例えば、イソタクチックポリプロピレン(i-PP)の相分離構造等を用いることができる。
次に、図52に示すように、第3の複合積層体86の第3の基体88を取り除く。第3の基体88の除去方法は、上述の第2の基体82の除去方法と同じである。
次に、仮接合で用いた条件より高圧、かつ高温の条件で一括処理を行なうことにより、半導体素子14と異方導電性部材20と半導体ウエハ72とを本接合し、図53に示す3次元接合構造体74を得る。なお、3次元接合構造体74に対して、薄化、再配線および電極形成等の処理を行なってもよい。
次に、図56に示すように、異方導電性部材20上に特定のパターンで親疎水性膜85を形成する。
親疎水性膜85は、例えば、リソグラフィ法または自己組織化法等の方法でパターンを異方導電性部材20上に形成される。親疎水性膜85のうち、親水パターンを形成する親水性材料の例としては、ポリビニルアルコール等の親水性高分子が挙げられる。
また、上述の親疎水性膜89に用いた材料で、親疎水性膜85を形成することもできる。親疎水性膜85は、例えば、フッ素系化合物を含むレジスト材料を使って、露光現像により特定のパターンを形成することもできる。
半導体素子14を設ける方法としては、例えば、親疎水性膜85が設けられていない領域に活性剤を含む液滴を形成し、液滴上に半導体素子14を載置し、位置決めし、液滴を乾燥させ、半導体素子14と第2の基体82とを硬化性樹脂層を介して接合し、活性剤を洗い流す方法が用いられる。
次に、親疎水性膜89が設けられていない領域に半導体素子14を設ける。半導体素子14を設ける方法としては、例えば、親疎水性膜89が設けられていない領域に活性剤を含む液滴を形成し、液滴上に半導体素子14を載置し、位置決めし、液滴を乾燥させ、半導体素子14と第3の基体88とを硬化性樹脂層を介して接合し、活性剤を洗い流す方法が用いられる。これにより、図50に示す第3の複合積層体86を得る。
このような問題を解決する方法として、再配線層(RDL:Re-Distribution Layer)
を単独で用いる方法が提案されている。種々デバイスをつなぐインターポーザー機能を有する再配線層を異方導電膜に接合し、内包させることにより個々のデバイス設計にこだわることなく低背化、およびTSVフリーが実現できる。
同様な仕組みで有機基板内に複数のデバイスを積層したスタックを設置することも可能となる。
これらのアセンブリの例を図60〜図77に示す。なお、もちろん具体的なアセンブリの手法としては、図60〜図77に示すものに限定されるものではない。
図60〜図72は本発明の実施形態の積層デバイスの製造方法の第8の例を工程順に示す模式図であり、図73〜図77は本発明の実施形態の積層デバイスの製造方法の第9の例を工程順に示す模式図である。なお、図60〜図77において、図12に示す異方導電材50および図13に示す積層デバイス10と同一構成物には同一符号を付して、その詳細な説明は省略する。
図60に示すように、異方導電性部材20に対向して再配線層110を配置し、図61に示すように異方導電性部材20と再配線層110とを接合し、電気的に接続する。
次に、図62に示すようにウエハ112を再配線層110から分離する。
次に、図64に示すように再配線層110と異方導電性部材20とを接合し、図65に示すように、一方の支持体46を分離する。
次に、図66に示すように、一方の支持体46が分離された異方導電性部材20に対向させて、半導体素子12を配置する。次に、図67に示すように、異方導電性部材20と半導体素子12とを接合し、電気的に接続する。次に、図68に示すように、残りの支持体46を分離する。
次に、図69に示すように半導体素子12が設けられていない側の、残りの支持体46が分離された異方導電性部材20に対向させて、半導体素子14を配置する。
なお、図69では半導体素子14を配置したが、これに限定されるものではなく、図71に示すように、1つの半導体素子12に対して、半導体素子14と半導体素子16を配置してもよい。この場合、図72に示すにように1つの半導体素子12に、複数の半導体素子14、半導体素子16が配置される構成となる。この場合も、TSVを用いることなく、半導体素子12に、半導体素子14と半導体素子16を積層することができる。
この場合、図73に示すように再配線層110が設けられた異方導電材50に対して、再配線層110に対向させて、有機基板120を配置する。有機基板120は、例えば、インターポーザーとして機能するものである。
次に、図74に示すように再配線層110に有機基板120を、例えば、半田を用いて電気的に接続する。この場合、再配線層110を有機基板120に埋め込んでもよい。
次に、図75に示すように支持体46を分離する。次に、図76に示すように半導体素子12を、異方導電性部材20に対向させて配置する。
次に、図77に示すように半導体素子12を異方導電性部材20に接合し、電気的に接続する。これにより、再配線層110と半導体素子12とが積層されたものを得ることができる。
なお、上述では、半導体素子を例にして説明したが、これに限定されるものではなく、半導体素子に代えて半導体ウエハでもよい。
また、半導体素子の構成は、特に限定されるものではなく、上述の例示のものを適宜利用可能である。
〔絶縁性基材〕
絶縁性基材は、無機材料からなり、従来公知の異方導電性フィルム等を構成する絶縁性基材と同程度の電気抵抗率(1014Ω・cm程度)を有するものであれば特に限定されない。
なお、「無機材料からなり」とは、後述する樹脂層を構成する高分子材料と区別するための規定であり、無機材料のみから構成された絶縁性基材に限定する規定ではなく、無機材料を主成分(50質量%以上)とする規定である。
ここで、バルブ金属としては、具体的には、例えば、アルミニウム、タンタル、ニオブ、チタン、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等が挙げられる。これらのうち、寸法安定性がよく、比較的安価であることからアルミニウムの陽極酸化膜(基材)であることが好ましい。
ここで、各導通路の間隔とは、隣接する導通路間の幅wをいい、異方導電性部材の断面を電解放出形走査型電子顕微鏡により20万倍の倍率で観察し、隣接する導通路間の幅を10点で測定した平均値をいう。
複数の導通路は、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる。
導通路は、絶縁性基材の表面から突出した突出部分を有しており、かつ、各導通路の突出部分の端部が後述する樹脂層に埋設されていてもよい。
導通路を構成する導電材は、電気抵抗率が103Ω・cm以下の材料であれば特に限定されず、その具体例としては、金(Au)、銀(Ag)、銅(Cu)、アルミニウム(Al)、マグネシウム(Mg)、ニッケル(Ni)、インジウムがドープされたスズ酸化物(ITO)等が好適に例示される。
中でも、電気伝導性の観点から、銅、金、アルミニウム、およびニッケルが好ましく、銅および金がより好ましい。
導通路の突出部分は、導通路が絶縁性基材の表面から突出した部分であり、また、突出部分の端部は、樹脂層に埋設している。
導通路の突出部分の高さは、異方導電性部材の断面を電解放出形走査型電子顕微鏡により2万倍の倍率で観察し、導通路の突出部分の高さを10点で測定した平均値をいう。
導通路の突出部分の直径は、異方導電性部材の断面を電解放出形走査型電子顕微鏡により観察し、導通路の突出部分の直径を10点で測定した平均値をいう。
導通路は柱状であり、導通路の直径dは、突出部分の直径と同様、5nm超10μm以下であることが好ましく、20nm〜1000nmであることがより好ましく、100nm以下であることがさらに好ましい。
樹脂層は、絶縁性基材の表面に設けられ、上述の導通路を埋設するものである。すなわち、樹脂層は、絶縁性基材の表面、および絶縁性基材から突出した導通路の端部を被覆するものである。
樹脂層は、接続対象に対して接合性を付与するものである。樹脂層は、例えば、50℃〜200℃の温度範囲で流動性を示し、200℃以上で硬化するものであることが好ましい。
以下、樹脂層の組成について説明する。樹脂層は、高分子材料を含有するものである。樹脂層は酸化防止材料を含有してもよい。
樹脂層に含まれる高分子材料としては特に限定されないが、半導体チップまたは半導体ウエハと異方導電性部材との隙間を効率よく埋めることができ、半導体チップまたは半導体ウエハとの密着性がより高くなる理由から、熱硬化性樹脂であることが好ましい。
熱硬化性樹脂としては、具体的には、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、イソシアネート系樹脂等が挙げられる。
なかでも、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および/またはエポキシ樹脂を用いるのが好ましい。
樹脂層に含まれる酸化防止材料としては、具体的には、例えば、1,2,3,4−テトラゾール、5−アミノ−1,2,3,4−テトラゾール、5−メチル−1,2,3,4−テトラゾール、1H−テトラゾール−5−酢酸、1H−テトラゾール−5−コハク酸、1,2,3−トリアゾール、4−アミノ−1,2,3−トリアゾール、4,5−ジアミノ−1,2,3−トリアゾール、4−カルボキシ−1H−1,2,3−トリアゾール、4,5−ジカルボキシ−1H−1,2,3−トリアゾール、1H−1,2,3−トリアゾール−4−酢酸、4−カルボキシ−5−カルボキシメチル−1H−1,2,3−トリアゾール、1,2,4−トリアゾール、3−アミノ−1,2,4−トリアゾール、3,5−ジアミノ−1,2,4−トリアゾール、3−カルボキシ−1,2,4−トリアゾール、3,5−ジカルボキシ−1,2,4−トリアゾール、1,2,4−トリアゾール−3−酢酸、1H−ベンゾトリアゾール、1H−ベンゾトリアゾール−5−カルボン酸、ベンゾフロキサン、2,1,3−ベンゾチアゾール、o−フェニレンジアミン、m−フェニレンジアミン、カテコール、o−アミノフェノール、2−メルカプトベンゾチアゾール、2−メルカプトベンゾイミダゾール、2−メルカプトベンゾオキサゾール、メラミン、およびこれらの誘導体が挙げられる。
これらのうち、ベンゾトリアゾールおよびその誘導体が好ましい。
ベンゾトリアゾール誘導体としては、ベンゾトリアゾールのベンゼン環に、ヒドロキシル基、アルコキシ基(例えば、メトキシ基、エトキシ基等)、アミノ基、ニトロ基、アルキル基(例えば、メチル基、エチル基、ブチル基等)、ハロゲン原子(例えば、フッ素、塩素、臭素、ヨウ素等)等を有する置換ベンゾトリアゾールが挙げられる。また、ナフタレントリアゾール、ナフタレンビストリアゾール、と同様に置換された置換ナフタレントリアゾール、置換ナフタレンビストリアゾール等も挙げることができる。
樹脂層は、樹脂層に含有し得る金属イオン、ハロゲンイオン、ならびに半導体チップおよび半導体ウエハに由来する金属イオンをトラップすることによって絶縁信頼性がより向上する理由から、マイグレーション防止材料を含有しているのが好ましい。
ここで、陽イオン交換体および陰イオン交換体は、それぞれ、例えば、後述する無機イオン交換体および有機イオン交換体の中から適宜選択することができる。
無機イオン交換体としては、例えば、含水酸化ジルコニウムに代表される金属の含水酸化物が挙げられる。
金属の種類としては、例えば、ジルコニウムのほか、鉄、アルミニウム、錫、チタン、アンチモン、マグネシウム、ベリリウム、インジウム、クロム、ビスマス等が知られている。
これらの中でジルコニウム系のものは、陽イオンのCu2+、Al3+について交換能を有している。また、鉄系のものについても、Ag+、Cu2+について交換能を有している。
同様に、錫系、チタン系、アンチモン系のものは、陽イオン交換体である。
一方、ビスマス系のものは、陰イオンのCl-について交換能を有している。
また、ジルコニウム系のものは条件に製造条件によっては陰イオンの交換能を示す。アルミニウム系、錫系のものも同様である。
これら以外の無機イオン交換体としては、リン酸ジルコニウムに代表される多価金属の酸性塩、モリブドリン酸アンモニウムに代表されるヘテロポリ酸塩、不溶性フェロシアン化物等の合成物が知られている。
これらの無機イオン交換体の一部は既に市販されており、例えば、東亜合成株式会社の商品名イグゼ「IXE」における各種のグレードが知られている。
なお、合成品のほか、天然物のゼオライト、またはモンモリロン石のような無機イオン交換体の粉末も使用可能である。
有機イオン交換体には、陽イオン交換体としてスルホン酸基を有する架橋ポリスチレンが挙げられ、そのほかカルボン酸基、ホスホン酸基またはホスフィン酸基を有するものも挙げられる。
また、陰イオン交換体として四級アンモニウム基、四級ホスホニウム基または三級スルホニウム基を有する架橋ポリスチレンが挙げられる。
電子素子の製造工程では加熱するプロセスを含むため、無機イオン交換体が好ましい。
樹脂層は、無機充填剤を含有しているのが好ましい。
無機充填剤としては特に制限はなく、公知のものの中から適宜選択することができ、例えば、カオリン、硫酸バリウム、チタン酸バリウム、酸化ケイ素粉、微粉状酸化ケイ素、気相法シリカ、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、マイカ、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、炭化ケイ素、窒化ケイ素等が挙げられる。
無機充填剤の平均粒子径は、30nm〜10μmであることが好ましく、80nm〜1μmであることがより好ましい。
ここで、平均粒子径は、レーザー回折散乱式粒子径測定装置(日機装(株)製マイクロトラックMT3300)で測定される、一次粒子径を平均粒子径とする。
樹脂層は、硬化剤を含有していてもよい。
硬化剤を含有する場合、接続対象の半導体チップまたは半導体ウエハの表面形状との接合不良を抑制する観点から、常温で固体の硬化剤を用いず、常温で液体の硬化剤を含有しているのがより好ましい。
ここで、「常温で固体」とは、25℃で固体であることをいい、例えば、融点が25℃より高い温度である物質をいう。
異方導電性部材の導通路を保護する理由から、樹脂層の厚みは、導通路の突出部分の高さより大きく、1μm〜5μmであることが好ましい。
透明絶縁体は、上述の〔樹脂層〕に挙げている材料から構成されるもののうち、可視光透過率が80%以上であるもので構成される。このため、各材料に関し、詳細な説明は省略する。
透明絶縁体において、主成分(高分子材料)が上述の〔樹脂層〕と同じである場合、透明絶縁体と樹脂層との間の密着性が良好となるため好ましい。
透明絶縁体は、電極等がない部分に形成するため、上述の〔樹脂層〕の<酸化防止材料>および上述の〔樹脂層〕の<マイグレーション防止材料>を含まないことが好ましい。
透明絶縁体はCTE(線膨張係数)がシリコン等の支持体に近い方が、異方導電材の反りが減るため、上述の〔樹脂層〕の<無機充填剤>を含むことが好ましい。
透明絶縁体において、高分子材料と硬化剤が、上述の〔樹脂層〕と同じである場合、温度および時間等の硬化条件が同じになるため好ましい。
なお、可視光透過率が80%以上とは、光透過率が波長400〜800nmの可視光波長域において、80%以上のことをいう。光透過率は、JIS(日本工業規格) K 7375:2008に規定される「プラスチック--全光線透過率および全光線反射率の求め方」を用いて測定されるものである。
異方導電性部材の製造方法は特に限定されないが、例えば、絶縁性基材に設けられた貫通孔に導電性材料を存在させて導通路を形成する導通路形成工程と、導通路形成工程の後に絶縁性基材の表面のみを一部除去し、導通路を突出させるトリミング工程と、トリミング工程の後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する樹脂層形成工程とを有する製造方法等が挙げられる。
絶縁性基材は、例えば、貫通孔を有するガラス基板(Through Glass Via:TGV)をそのまま用いることができるが、導通路の開口径、および突出部分のアスペクト比を上述の範囲とする観点から、バルブ金属に対して陽極酸化処理を施して形成した基板が好ましい。
陽極酸化処理としては、例えば、絶縁性基材がアルミニウムの陽極酸化皮膜である場合は、アルミニウム基板を陽極酸化する陽極酸化処理、および陽極酸化処理の後に、陽極酸化により生じたマイクロポアによる孔を貫通化する貫通化処理をこの順に施すことにより作製することができる。
絶縁性基材の作製に用いられるアルミニウム基板ならびにアルミニウム基板に施す各処理工程については、特開2008−270158号公報の<0041>〜<0121>段落に記載したものと同様のものを採用することができる。
導通路形成工程は、絶縁性基材に設けられた貫通孔に導電性材料を存在させる工程である。
ここで、貫通孔に金属を存在させる方法としては、例えば、特開2008−270158号公報の<0123>〜<0126>段落および[図4]に記載された各方法(電解メッキ法または無電解メッキ法)と同様の方法が挙げられる。
また、電解メッキ法または無電解メッキ法においては、金、ニッケル、銅等による電極層を予め設けることが好ましい。この電極層の形成方法としては、例えば、スパッタ等の気相処理、無電解めっき等の液層処理、およびこれらを組合せた処理等が挙げられる。
金属充填工程により、導通路の突出部分が形成される前の異方導電性部材が得られる。
陽極酸化工程は、アルミニウム基板の片面に陽極酸化処理を施すことにより、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する工程である。
陽極酸化処理は、従来公知の方法を用いることができるが、マイクロポア配列の規則性を高くし、異方導電性を担保する観点から、自己規則化法または定電圧処理を用いるのが好ましい。
ここで、陽極酸化処理の自己規則化法または定電圧処理については、特開2008−270158号公報の<0056>〜<0108>段落および[図3]に記載された各処理と同様の処理を施すことができる。
バリア層除去工程は、陽極酸化処理工程の後に、陽極酸化膜のバリア層を除去する工程である。バリア層を除去することにより、マイクロポアを介してアルミニウム基板の一部が露出することになる。
バリア層を除去する方法は特に限定されず、例えば、陽極酸化処理工程の陽極酸化処理における電位よりも低い電位でバリア層を電気化学的に溶解する方法(以下、「電解除去処理」ともいう。);エッチングによりバリア層を除去する方法(以下、「エッチング除去処理」ともいう。);これらを組み合わせた方法(特に、電解除去処理を施した後に、残存するバリア層をエッチング除去処理で除去する方法);等が挙げられる。
電解除去処理は、陽極酸化処理工程の陽極酸化処理における電位(電解電位)よりも低い電位で施す電解処理であれば特に限定されない。
電解溶解処理は、例えば、陽極酸化処理工程の終了時に電解電位を降下させることにより、陽極酸化処理と連続して施すことができる。
特に、上述したように電解除去処理と陽極酸化処理とを連続して施す場合は、同様の電解液を用いて処理するのが好ましい。
電解除去処理における電解電位は、陽極酸化処理における電解電位よりも低い電位に、連続的または段階的(ステップ状)に降下させるのが好ましい。
ここで、電解電位を段階的に降下させる際の下げ幅(ステップ幅)は、バリア層の耐電圧の観点から、10V以下であることが好ましく、5V以下であることがより好ましく、2V以下であることがさらに好ましい。
また、電解電位を連続的または段階的に降下させる際の電圧降下速度は、生産性等の観点から、いずれも1V/秒以下が好ましく、0.5V/秒以下がより好ましく、0.2V/秒以下がさらに好ましい。
エッチング除去処理は特に限定されないが、酸水溶液またはアルカリ水溶液を用いて溶解する化学的エッチング処理であってもよく、ドライエッチング処理であってもよい。
化学エッチング処理によるバリア層の除去は、例えば、陽極酸化処理工程後の構造物を酸水溶液またはアルカリ水溶液に浸漬させ、マイクロポアの内部に酸水溶液またはアルカリ水溶液を充填させた後に、陽極酸化膜のマイクロポアの開口部側の表面にpH(水素イオン指数)緩衝液に接触させる方法等であり、バリア層のみを選択的に溶解させることができる。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。また、アルカリ水溶液の濃度は0.1質量%〜5質量%であることが好ましい。アルカリ水溶液の温度は、10℃〜60℃が好ましく、さらに15℃〜45℃が好ましく、さらに20℃〜35℃であることが好ましい。なお、アルカリ水溶液には、亜鉛および他の金属を含有していてもよい。
具体的には、例えば、50g/L、40℃のリン酸水溶液、0.5g/L、30℃の水酸化ナトリウム水溶液、0.5g/L、30℃の水酸化カリウム水溶液等が好適に用いられる。
なお、pH緩衝液としては、上述した酸水溶液またはアルカリ水溶液に対応した緩衝液を適宜使用することができる。
ドライエッチング処理は、例えば、Cl2/Ar混合ガス等のガス種を用いることが好ましい。
金属充填工程は、バリア層除去工程の後に、電解めっき処理を施して陽極酸化膜におけるマイクロポアの内部に金属を充填する工程であり、例えば、特開2008−270158号公報の<0123>〜<0126>段落および[図4]に記載された各方法と同様の方法(電解メッキ法または無電解メッキ法)が挙げられる。
なお、電解メッキ法または無電解メッキ法においては、上述したバリア層除去工程の後にマイクロポアを介して露出するアルミニウム基板を電極として利用することができる。
基板除去工程は、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る工程である。
アルミニウム基板を除去する方法としては、例えば、処理液を用いて、金属充填工程においてマイクロポアの内部に充填した金属および絶縁性基材としての陽極酸化膜を溶解せずに、アルミニウム基板のみを溶解させる方法等が挙げられる。
また、処理液の濃度としては、0.01mol/L〜10mol/Lが好ましく、0.05mol/L〜5mol/Lがより好ましい。
また、処理温度としては、−10℃〜80℃が好ましく、0℃〜60℃が好ましい。
トリミング工程は、導通路形成工程後の異方導電性部材表面の絶縁性基材のみを一部除去し、導通路を突出させる工程である。
ここで、トリミング処理は、導通路を構成する金属を溶解しない条件であれば特に限定されず、例えば、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。中でも、クロム酸を含有しない水溶液が安全性に優れる点で好ましい。酸水溶液の濃度は1質量%〜10質量%であることが好ましい。酸水溶液の温度は、25℃〜60℃であることが好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。アルカリ水溶液の濃度は0.1質量%〜5質量%であることが好ましい。アルカリ水溶液の温度は、20℃〜50℃であることが好ましい。
具体的には、例えば、50g/L、40℃のリン酸水溶液、0.5g/L、30℃の水酸化ナトリウム水溶液または0.5g/L、30℃の水酸化カリウム水溶液が好適に用いられる。
酸水溶液またはアルカリ水溶液への浸漬時間は、8分〜120分であることが好ましく、10分〜90分であることがより好ましく、15分〜60分であることがさらに好ましい。ここで、浸漬時間は、短時間の浸漬処理(トリミング処理)を繰り返した場合には、各浸漬時間の合計をいう。なお、各浸漬処理の間には、洗浄処理を施してもよい。
ここで、同一平面状に加工する方法としては、例えば、物理的研磨(例えば、遊離砥粒研磨、バックグラインド、サーフェスプレーナー等)、電気化学的研磨、これらを組み合わせた研磨等が挙げられる。
加熱処理は、金属の酸化を抑制する観点から還元性雰囲気で施すことが好ましく、具体的には、酸素濃度が20Pa以下で行うことが好ましく、真空下で行うことがより好ましい。ここで、真空とは、大気よりも気体密度または気圧の低い空間の状態をいう。
また、加熱処理は、矯正の目的で、材料を加圧しながら行うことが好ましい。
樹脂層形成工程は、トリミング工程後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する工程である。
ここで、樹脂層を形成する方法としては、例えば、上述した酸化防止材料、高分子材料、溶媒(例えば、メチルエチルケトン等)等を含有する樹脂組成物を絶縁性基材の表面および導通路の突出部分に塗布し、乾燥させ、必要に応じて焼成する方法等が挙げられる。
樹脂組成物の塗布方法は特に限定されず、例えば、グラビアコート法、リバースコート法、ダイコート法、ブレードコーター、ロールコーター、エアナイフコーター、スクリーンコーター、バーコーター、カーテンコーター等、従来公知のコーティング方法が使用できる。
また、塗布後の乾燥方法は特に限定されず、例えば、大気下において0℃〜100℃の温度で、数秒〜数十分間、加熱する処理、減圧下において0℃〜80℃の温度で、十数分〜数時間、加熱する処理等が挙げられる。
また、乾燥後の焼成方法は、使用する高分子材料により異なるため特に限定されないが、ポリイミド樹脂を用いる場合には、例えば、160℃〜240℃の温度で2分間〜60分間加熱する処理等が挙げられ、エポキシ樹脂を用いる場合には、例えば、30℃〜80℃の温度で2分間〜60分間加熱する処理等が挙げられる。
本実施例では、実施例1〜実施例7および比較例1〜比較例8について接合強度、放熱性および信頼性を評価した。接合強度、放熱性および信頼性の評価結果を下記表1に示す。
接合強度は、万能型ボンドテスターDage-4000(ノードソンアドバンストテクノロジー株式会社製)を用いてシェア強度を測定して評価した。
接合強度は、得られた破壊荷重から半導体素子の面積当たりの接合強度値を求めた。接合強度は、以下に示す評価基準により評価した。
「A」:20MPa≦接合強度
「B」:10MPa≦接合強度<20MPa
「D」:接合強度<10MPa
放熱性の評価では、一方向熱流定常法とレーザーフラッシュ法との両者で測定した接合部分の熱伝導率の平均値を用いた。放熱性は、熱伝導率の平均値を以下に示す評価基準により評価した。
「A」:100W/(m・K)<熱伝導率
「B」:10W/(m・K)<熱伝導率≦100W/(m・K)
「D」:2W/(m・K)<熱伝導率≦10W/(m・K)
「F」:熱伝導率≦2W/(m・K)
1000サイクルの試験後、シェア強度の試験および放熱性の試験を上述の条件で実施した。信頼性は、以下に示す評価基準により評価した。
「A」:シェア強度の試験の評価および放熱性の試験の評価のうち、いずれかも変化なし
「B」:シェア強度の試験の評価および放熱性の試験の評価のうち、いずれか一方の評価が低下
「C」:シェア強度の試験の評価および放熱性の試験の評価の両方の評価が低下
(実施例1)
図78に示すテスト基板90は、シリコン基板の表面に酸化シリコン絶縁層が形成されており、酸化シリコン絶縁層に端子92が、図78に示すように端子92の平面視での端子92を有する面91における面積率45%で形成されたものである。端子92は、銅で構成されたものである。
テスト基板90は、以下の(i)〜(iv)のプロセスで作製した。
(i)フォトリソグラフィー法を用いて、シリコン基板の表面に図78に示すように、平面視での端子92を有する面91における面積率が45%となるような端子92のレジストパターンを形成した。
(ii)レジストパターンのレジスト開口部(凹部)にメッキの起点となるシード層を設けた。
(iii)レジスト開口部に金属をメッキした。
(iv)レジストを剥離し、端子がシリコン基板表面に並んだ状態にした。
(v)シリコン基板全面に酸化シリコン絶縁層を化学気相蒸着法(CVD)により形成した。
(vi)CMP研磨により端子の露出および表面平滑化を行った。
実施例1は、図78に示すテスト基板90を2つDBI(Direct Bond Interconnect)を用いて接合した。実施例1は、端子92のうち、電気的に接続されている端子の面積の割合を40%とした。
接合に際しては上述のテスト基板90の接合する側の表面に対してCMPによる研磨を実施して表面を平滑化した。図示はしていないがテスト基板90の周囲に設けたアライメントマークにより、上下のテスト基板90を位置合わせした上で、接合面に圧力200MPaを加圧した状態で、300℃の温度で2時間保持した。
リセス処理はドライエッチングによりフッ素系のガスを用いて酸化シリコン絶縁層のみを除去して端子を突出させるものである。リセス処理のドライエッチング処理時間を変えることにより、リセス量を制御した。
実施例2は、接合形態がSAB(Surface Activated Bond)である点以外は、実施例1と同じとした。
実施例3は、リセス量が80nmであり、接合形態がSABであり、テスト基板90の接合の際、封止樹脂を用いた点以外は、実施例1と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。封止樹脂は後に詳述する。
実施例4は、リセス量が200nmであり、接合形態がSABであり、テスト基板90の接合の際、封止樹脂を用いた点以外は、実施例1と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
(実施例5)
実施例5は、リセス量が200nmであり、異方導電性部材を介してテスト基板90を接合しており、テスト基板90の接合の際、封止樹脂を用いた点以外は、実施例1と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
実施例6は、リセス量が200nmであり、異方導電性部材を介してテスト基板90を接合しており、積層数が5層であり、テスト基板90の接合の際、封止樹脂を用いた点以外は、実施例1と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
(実施例7)
実施例7は、リセス量が800nmであり、異方導電性部材を介してテスト基板90を接合しており、テスト基板90の接合の際、封止樹脂を用いた点以外は、実施例1と同じとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。
比較例1は、図79に示すテスト基板100を2つ、半田を用いて接合した。図79に示すテスト基板100は、図78に示すテスト基板90に比して、端子92の平面視での端子92を有する面101における面積率が23%である点以外は同じ構成とした。なお、比較例1では、リセス量を5μmとした。なお、リセス量は、上述のようにドライエッチングの処理時間を変えて調整した。比較例1は、端子92のうち、電気的に接続されている端子の面積の割合を80%とした。
テスト基板100は、上述のテスト基板90の作製プロセス(i)において、端子92の平面視での端子92を有する面101における面積率を23%とした以外は、上述のテスト基板90の作製プロセス(i)〜(iv)と同様にして作製した。
(比較例2)
比較例2は、テスト基板100の接合の際、封止樹脂を用いた点以外は、比較例1と同じとした。
比較例3は、テスト基板100を用いた点、および上述の端子の面積の割合を80%とした点以外は、実施例2と同じとした。
(比較例4)
比較例4は、テスト基板100を用いた点、および上述の端子の面積の割合を80%とした点以外は、実施例1と同じとした。
(比較例5)
比較例5は、テスト基板100を用いた点、および上述の端子の面積の割合を80%とした点以外は、実施例5と同じとした。
(比較例6)
比較例6は、端子92の平面視での端子92を有する面101における面積率が35%のテスト基板を用いた点、および上述の端子の面積の割合を52%とした点以外は、実施例5と同じとした。
上述の端子92の面積率が35%のテスト基板は、上述のテスト基板90の作製プロセス(i)において、上述の端子92の面積率を35%とした以外は、上述のテスト基板90の作製プロセス(i)〜(iv)と同様にして作製した。
(比較例7)
比較例7は、端子92の平面視での端子92を有する面101における面積率が45%のテスト基板を用いた点、および上述の端子92の面積の割合を52%とした点以外は、実施例5と同じとした。
上述の端子92の面積率が45%のテスト基板は、上述のテスト基板90の作製プロセス(i)において、上述の端子92の面積率を45%とした以外は、上述のテスト基板90の作製プロセス(i)〜(iv)と同様にして作製した。
(比較例8)
比較例8は、テスト基板100を用いた点以外は、実施例5と同じとした。
[異方導電性部材]
<アルミニウム基板の作製>
Si:0.06質量%、Fe:0.30質量%、Cu:0.005質量%、Mn:0.001質量%、Mg:0.001質量%、Zn:0.001質量%、Ti:0.03質量%を含有し、残部はAlと不可避不純物のアルミニウム合金を用いて溶湯を調製し、溶湯処理およびろ過を行った上で、厚さ500mm、幅1200mmの鋳塊をDC鋳造法で作製した。
次いで、表面を平均10mmの厚さで面削機により削り取った後、550℃で、約5時間均熱保持し、温度400℃に下がったところで、熱間圧延機を用いて厚さ2.7mmの圧延板とした。
さらに、連続焼鈍機を用いて熱処理を500℃で行った後、冷間圧延で、厚さ1.0mmに仕上げ、JIS 1050材のアルミニウム基板を得た。
アルミニウム基板を、直径200mm(8インチ)のウエハ状に形成した後、以下に示す各処理を施した。
上述のアルミニウム基板に対して、以下組成の電解研磨液を用いて、電圧25V、液温度65℃、液流速3.0m/分の条件で電解研磨処理を施した。
陰極はカーボン電極とし、電源は、GP0110−30R(株式会社高砂製作所社製)を用いた。また、電解液の流速は渦式フローモニターFLM22−10PCW(アズワン株式会社製)を用いて計測した。
(電解研磨液組成)
・85質量%リン酸(和光純薬社製試薬) 660mL
・純水 160mL
・硫酸 150mL
・エチレングリコール 30mL
次いで、電解研磨処理後のアルミニウム基板に、特開2007−204802号公報に記載の手順にしたがって自己規則化法による陽極酸化処理を施した。
電解研磨処理後のアルミニウム基板に、0.50mol/Lシュウ酸の電解液で、電圧40V、液温度16℃、液流速3.0m/分の条件で、5時間のプレ陽極酸化処理を施した。
その後、プレ陽極酸化処理後のアルミニウム基板を、0.2mol/L無水クロム酸、0.6mol/Lリン酸の混合水溶液(液温:50℃)に12時間浸漬させる脱膜処理を施した。
その後、0.50mol/Lシュウ酸の電解液で、電圧40V、液温度16℃、液流速3.0m/分の条件で、3時間45分の再陽極酸化処理を施し、膜厚30μmの陽極酸化膜を得た。
なお、プレ陽極酸化処理および再陽極酸化処理は、いずれも陰極はステンレス電極とし、電源はGP0110−30R(株式会社高砂製作所製)を用いた。また、冷却装置にはNeoCool BD36(ヤマト科学株式会社製)、かくはん加温装置にはペアスターラー PS−100(EYELA東京理化器械株式会社製)を用いた。さらに、電解液の流速は渦式フローモニターFLM22−10PCW(アズワン株式会社製)を用いて計測した。
次いで、上述の陽極酸化処理と同様の処理液および処理条件で、電圧を40Vから0Vまで連続的に電圧降下速度0.2V/secで降下させながら電解処理(電解除去処理)を施した。
その後、5質量%リン酸に30℃、30分間浸漬させるエッチング処理(エッチング除去処理)を施し、陽極酸化膜のマイクロポアの底部にあるバリア層を除去し、マイクロポアを介してアルミニウムを露出させた。
また、バリア層除去工程後の陽極酸化膜の平均厚みは80μmであった。なお、平均厚みは、陽極酸化膜を厚さ方向に対してFIB(Focused Ion Beam)で切削加工し、その断面をFE−SEMにより表面写真(倍率50000倍)を撮影し、10点測定した平均値として算出した。
また、陽極酸化膜に存在するマイクロポアの密度は、約1億個/mm2であった。なお、マイクロポアの密度は、特開2008−270158号公報の<0168>および<0169>段落に記載された方法で測定し、算出した。
また、陽極酸化膜に存在するマイクロポアの規則化度は、92%であった。なお、規則化度は、FE−SEMにより表面写真(倍率20000倍)を撮影し、特開2008−270158号公報の<0024>〜<0027>段落に記載された方法で測定し、算出した。
次いで、アルミニウム基板を陰極にし、白金を正極にして電解めっき処理を施した。
具体的には、以下に示す組成の銅めっき液を使用し、定電流電解を施すことにより、マイクロポアの内部に銅が充填された金属充填微細構造体を作製した。
ここで、定電流電解は、株式会社山本鍍金試験器社製のめっき装置を用い、北斗電工株式会社製の電源(HZ−3000)を用い、めっき液中でサイクリックボルタンメトリを行って析出電位を確認した後に、以下に示す条件で処理を施した。
(銅めっき液組成および条件)
・硫酸銅 100g/L
・硫酸 50g/L
・塩酸 15g/L
・温度 25℃
・電流密度 10A/dm2
また、マイクロポアに金属を充填した後の陽極酸化膜を厚さ方向に対してFIBで切削加工し、その断面をFE−SEMにより表面写真(倍率50000倍)を撮影し、マイクロポアの内部を確認したところ、封孔されたマイクロポアにおいては、その内部が金属で完全に充填されていることが分かった。
次いで、20質量%塩化水銀水溶液(昇汞)に20℃、3時間浸漬させることによりアルミニウム基板を溶解して除去することにより、金属充填微細構造体を作製した。
基板除去工程後の金属充填微細構造体を、水酸化ナトリウム水溶液(濃度:5質量%、液温度:20℃)に浸漬させ、突出部分の高さが500nmとなるように浸漬時間を調整してアルミニウムの陽極酸化膜の表面を選択的に溶解し、次いで、水洗し、乾燥して、導通路である銅の円柱を突出させた構造体を作製した。
<粘着層形成工程>
トリミング工程後の構造体に、以下に示す方法で粘着層を形成し異方導電性部材を作製した。
ガンマブチロラクトンを溶媒としたポリアミド酸エステル溶液(ジメチルスルホキシド、トリアルコキシアミドカルボキシシラン、オキシム誘導体を含む)の市販品として、LTC9320(富士フイルムエレクトロニクスマテリアルズ株式会社製)を用いた。
この溶液を導通路が突出している絶縁性基材の表面に塗布し、乾燥させて成膜した後に、窒素置換した反応炉中(酸素濃度10ppm以下)で200℃3時間イミド化反応を進行させることにより、ポリイミド樹脂層からなる粘着層を、500nmの厚みに形成した。なお、粘着層の厚みは溶媒(メチルエチルケトン)を追添することで調整した。なお、樹脂層を除く金属充填微細構造体の平均厚みは30μmであった。
<封止樹脂>
以下に示す成分を以下に示す割合でメチルエチルケトンに溶解して、まず、固形分濃度が60.6重量%となる樹脂層塗布液を作製した。封止樹脂の形成時には、樹脂層塗布液を薄めて用いた。
樹脂層塗布液を、粘着層の表面に塗布し、乾燥させて成膜し、封止樹脂を形成した。
なお、封止樹脂の厚みは、1μmとなるように下記処方の塗布液に更に溶媒(メチルエチルケトン)を追添することで調整した。
また、塗布後の乾燥は、400mmHg(53.3kPa)の減圧下で温度を50℃に設定して行った。
<塗布液組成>
・エラストマー:アクリル酸ブチル−アクリロニトリル共重合体を主成分とするアクリル酸エステル系ポリマー(商品名:SG−28GM、長瀬ケムテックス株式会社製) 5質量部
・エポキシ樹脂1:jER(登録商標)828(三菱化学株式会社製) 33質量部
・エポキシ樹脂2:jER(登録商標)1004(三菱化学株式会社製) 11質量部
・フェノール樹脂:ミレックスXLC−4L(三井化学株式会社製) 44質量部
・有機酸:o−アニス酸(オルトアニス酸、東京化成工業株式会社製) 0.5質量部
・酸化防止材料:下記参照
・マイグレーション防止材料:下記参照
・無機充填剤:下記参照
・硬化剤:下記参照
酸化防止材料は、2−メルカプトベンゾチアゾールを0.01質量%配合した。
(マイグレーション防止材料)
マイグレーション防止材料は、東亜合成株式会社、商品名イグゼ「IXE―100」(メジアン径1μm、陽イオン交換、耐熱温度550℃)を2.5質量%配合した。
(無機充填剤)
無機充填剤は、窒化アルミニウムナノ粒子、平均粒子径100nm、シグマアルドリッチ社製を55質量%配合した。
(硬化剤)
硬化剤は、1−シアノエチル−2−エチル−4−メチルイミダゾール(2E4MZ−CN、四国化成工業株式会社製)を0.5質量%配合した。
12 半導体素子
14 半導体素子
14a 表面
14b 裏面
15、17、19、57 積層体
16 半導体素子
16a 表面
18 インターポーザー
20 異方導電性部材
30 端子
30a 端子
30b 端子
30c 端面
31、91、101 面
32 半導体層
32a 表面
34 再配線層
34a 表面
36 パッシベーション層
36a 表面
37 配線
38 パッド
39 樹脂層
40 絶縁性基材
40a 表面
42 導通路
42a 突出部分
42b 突出部分
44 樹脂層
46 支持体
47 剥離層
48 支持層
49 剥離剤
50 異方導電材
52 半導体素子
54 センサチップ
56 レンズ
60 第1の半導体ウエハ
60a 表面
61 光導波路
62 第2の半導体ウエハ
62a 表面
62b 裏面
63、64、65、69、69a 積層デバイス
66、67、71 半導体素子
68 電極
70 第1の積層基体
72 半導体ウエハ
72a 表面
74 3次元接合構造体
75 発光素子
76 受光素子
80 第2の積層基体
82 第2の基体
82a、88a 表面
84 剥離機能層
85、89 親疎水性膜
86 第3の複合積層体
88 第3の基体
89 親疎水性膜
90 テスト基板
92 端子
100 テスト基板
110 再配線層
112 ウエハ
120 有機基板
Ds 積層方向
Ld 出射光
Lo 光
h 厚み
x 方向
Z 厚み方向
δ リセス量
Claims (13)
- 複数の半導体が電気的に接続された積層体を含む積層デバイスであって、
前記半導体は、複数の端子が設けられた面を有し、
前記複数の端子は、前記半導体同士を接合しかつ電気的に接続する端子と、前記半導体同士を接合しかつ電気的に接続しない端子とを含み、
前記半導体の前記面における、前記複数の端子の面積率が40%以上であり、
前記複数の端子のうち、前記半導体同士を接合しかつ電気的に接続する端子の面積率が50%未満である積層デバイス。 - 前記半導体は前記面に絶縁層を有し、前記半導体の前記面から前記端子の表面までの高さは、前記半導体の前記面から前記絶縁層の表面までの高さに対して200nm以上1μm以下高い請求項1に記載の積層デバイス。
- 前記複数の端子同士が直接接合されている請求項1または2に記載の積層デバイス。
- 前記複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、
前記導通路は、直径が100nm以下である請求項1または2に記載の積層デバイス。 - 前記異方導電性部材は、絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の前記導通路とを有する請求項4に記載の積層デバイス。
- インターポーザーを有する請求項1〜5のいずれか1項に記載の積層デバイス。
- 複数の半導体が電気的に接続された積層体であって、
前記半導体は、複数の端子が設けられた面を有し、
前記複数の端子は、前記半導体同士を接合しかつ電気的に接続する端子と、前記半導体同士を接合しかつ電気的に接続しない端子とを含み、
前記半導体の前記面における、前記複数の端子の面積率が40%以上であり、
前記複数の端子のうち、前記半導体同士を接合しかつ電気的に接続する端子の面積率が50%未満である積層体。 - 前記半導体は前記面に絶縁層を有し、前記半導体の前記面から前記端子の表面の高さは、前記半導体の前記面から前記絶縁層の表面の高さに対して200nm以上1μm以下高い請求項7に記載の積層体。
- 前記複数の端子同士が直接接合されている請求項7または8に記載の積層体。
- 前記複数の端子は、積層方向に導通する導通路を有する異方導電性部材を介して接合されており、
前記導通路は、直径が100nm以下である請求項7または8に記載の積層体。 - 前記異方導電性部材は、絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、複数の前記導通路とを有する請求項10に記載の積層体。
- インターポーザーを有する請求項7〜11のいずれか1項に記載の積層体。
- 請求項1〜6のいずれか1項に記載の積層デバイスの製造方法であって、
各半導体を仮接合し、前記複数の半導体のうち、全て半導体を一括して接合する積層デバイスの製造方法。
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