KR102214176B1 - 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법 - Google Patents

적층 디바이스, 적층체 및 적층 디바이스의 제조 방법 Download PDF

Info

Publication number
KR102214176B1
KR102214176B1 KR1020197024581A KR20197024581A KR102214176B1 KR 102214176 B1 KR102214176 B1 KR 102214176B1 KR 1020197024581 A KR1020197024581 A KR 1020197024581A KR 20197024581 A KR20197024581 A KR 20197024581A KR 102214176 B1 KR102214176 B1 KR 102214176B1
Authority
KR
South Korea
Prior art keywords
semiconductor
bonding
semiconductor element
conductive member
terminals
Prior art date
Application number
KR1020197024581A
Other languages
English (en)
Other versions
KR20190104620A (ko
Inventor
요시노리 홋타
Original Assignee
후지필름 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지필름 가부시키가이샤 filed Critical 후지필름 가부시키가이샤
Publication of KR20190104620A publication Critical patent/KR20190104620A/ko
Application granted granted Critical
Publication of KR102214176B1 publication Critical patent/KR102214176B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06519—Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/27002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/29076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/29078—Plural core members being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/32148—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the layer connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80054—Composition of the atmosphere
    • H01L2224/80075—Composition of the atmosphere being inert
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/8009—Vacuum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8013—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/8301—Cleaning the layer connector, e.g. oxide removal step, desmearing
    • H01L2224/83013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83054—Composition of the atmosphere
    • H01L2224/83075—Composition of the atmosphere being inert
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/8309—Vacuum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8313—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

접합 강도를 확보하고, 또한 방열성이 우수한 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법을 제공한다. 적층 디바이스는, 복수의 반도체가 전기적으로 접속된 적층체를 포함하며, 반도체는, 복수의 단자가 마련된 면을 갖고,
복수의 단자는, 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자와, 반도체끼리를 접합시키고 또한 전기적으로 접속시키지 않는 단자를 포함하며, 반도체의 복수의 단자가 마련된 면에 있어서의, 복수의 단자의 면적률은 40% 이상이고, 복수의 단자 중, 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자의 면적률이 50% 미만이다.

Description

적층 디바이스, 적층체 및 적층 디바이스의 제조 방법
본 발명은, 복수의 반도체 소자 등이 적층된 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법에 관한 것이며, 특히 반도체 소자 등이 전기적으로 접속되는 단자와 전기적으로 접속되지 않는 단자를 갖는 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법에 관한 것이다.
현재, 반도체 소자 등의 전자 부품은, 다운사이징화가 현저하다. 반도체 소자 등의 전기적인 접속에는, 와이어 본딩, 플립 칩 본딩, 및 서모 컴프레션 본딩 등이 이용되고 있다.
나아가서는, 복수의 반도체 소자 등을 적층하여 배치하고, 전자 부품을 소형화 또는 고밀도화하는 것이 이루어지고 있다. 상술과 같이 반도체 소자 등을 적층한 경우, 반도체 소자에서 발생한 열이, 다른 반도체 소자의 동작 불량을 일으키는 경우가 있다.
이에 대하여, 특허문헌 1 및 특허문헌 2에는, 하측 칩으로부터 상측 칩으로의 전열을 경감시키는 적층형 반도체 패키지가 개시되어 있다.
특허문헌 1의 적층형 반도체 패키지는, 제1 회로 기판과 제1 회로 기판에 실장된 제1 반도체 소자를 포함하는 제1 반도체 패키지와, 제2 회로 기판과 제2 회로 기판에 실장된 제2 반도체 소자를 포함하고 제1 반도체 패키지에 적층된 제2 반도체 패키지와, 제1 반도체 소자 상 및 제1 반도체 소자 주변의 제1 회로 기판 상에 배치되는 열전도 재료를 갖는다.
특허문헌 2의 적층형 반도체 패키지는, 제1 회로 기판과, 제1 회로 기판에 제1 반도체 소자가 실장된 제1 반도체 패키지와, 제2 회로 기판과, 제2 회로 기판에 제2 반도체 소자가 실장되고, 제1 반도체 패키지에 적층된 제2 반도체 패키지와, 제1 반도체 소자를 밀봉하는 밀봉 수지와, 밀봉 수지에 접하여 배치되는 도전층과, 도전층과 접속하여 제1 회로 기판 상에 배치되는 서멀 바이어를 갖는다.
또, 특허문헌 1 및 특허문헌 2 이외에, 3차원적으로 반도체 소자를 적층하는 것으로서, 특허문헌 3에는, 절연 기판의 내부에 도체층을 갖는 배선 기판과, 배선 기판의 표면에 마련된 반도체 소자를 구비하는 반도체 장치를 복수 겹쳐 쌓아 이루어짐과 함께, 상하의 반도체 장치 간 및 최하층의 반도체 장치의 하면에, 배선 기판의 도체층과 전기적으로 접속하는 접속 단자를 복수 마련하고, 접속 단자군의 외주부에 배선 기판의 도체층과 전기적으로 접속하지 않는 보조 접속 단자를 마련하는 구성의 적층형 반도체 장치가 기재되어 있다.
또, 특허문헌 4에는, 반도체 칩에서 발생한 열을 효율적으로 방열할 수 있는 전자 부품 내장 기판이 기재되어 있다. 특허문헌 4의 전자 부품 내장 기판은, 복수의 절연층과 각각 배선 패턴을 포함하는 복수의 배선층이 교대로 적층된 적층체와, 이면이 적층체와 접하도록 적층체의 표면에 재치된 반도체 칩과, 적층체를 관통하여 반도체 칩의 이면과 접촉하고, 또한 배선층 각각에 포함되는 배선 패턴과 접촉하는 제1 바이어 도체를 구비한다.
특허문헌 5에서는, 열소산(熱消散)을 개선하기 위하여, 3차원 적층 집적 회로 내의 미리 정해진 디바이스층에서 지정의 능동 회로의 상방 또는 하방에 적절한 깊이의 더미 스루 실리콘 바이어 구조를 위치시키고 있다.
특허문헌 1: 일본 공개특허공보 2016-025294호 특허문헌 2: 일본 공개특허공보 2015-195368호 특허문헌 3: 일본 공개특허공보 2002-170924호 특허문헌 4: 일본 공개특허공보 2013-229548호 특허문헌 5: 일본 공표특허공보 2013-521661호
상술한 특허문헌 1 및 특허문헌 2의 적층형 반도체 패키지에서는, 하측 칩으로부터 상측 칩으로의 전열을 경감시켜, 동작 불량을 억제하고 있다. 그러나, 현재, 상술한 전열의 경감에 더하여, 반도체 소자의 접합 강도를 확보할 것이 요구되고 있다. 특허문헌 1~특허문헌 5에서는, 상술한 전열의 경감, 및 접합 강도의 확보의 양쪽 모두를 충족시킬 수 없다.
본 발명의 목적은, 상술한 종래 기술에 근거하는 문제점을 해소하여, 접합 강도를 확보하고, 또한 방열성이 우수한 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법을 제공하는 것에 있다.
상술한 목적을 달성하기 위하여, 본 발명의 제1 양태는, 복수의 반도체가 전기적으로 접속된 적층체를 포함하는 적층 디바이스로서, 반도체는, 복수의 단자가 마련된 면을 갖고, 복수의 단자는, 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자와, 반도체끼리를 접합시키고 또한 전기적으로 접속시키지 않는 단자를 포함하며, 반도체의 단자가 마련된 면에 있어서의, 복수의 단자의 면적률이 40% 이상이고, 복수의 단자 중, 반도체끼리를 접합시키며 또한 전기적으로 접속시키고 있는 단자의 면적률이 50% 미만인 적층 디바이스를 제공하는 것이다.
반도체는, 복수의 단자가 마련된 면에 절연층을 갖고, 반도체의 복수의 단자가 마련된 면으로부터 단자의 표면까지의 높이는, 반도체의 단자가 마련된 면으로부터 절연층의 표면까지의 높이에 대하여 200nm 이상 1μm 이하 높아도 된다. 또, 복수의 단자끼리가 직접 접합되어 있어도 된다.
복수의 단자는, 적층 방향으로 도통하는 도통로를 갖는 이방 도전성 부재를 통하여 접합되어 있고, 도통로는, 직경이 100nm 이하인 것이 바람직하다.
이방 도전성 부재는, 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태로 마련된, 복수의 도통로를 갖는 것이 바람직하다.
또, 인터포저를 갖는 것이 바람직하다.
본 발명의 제2 양태는, 복수의 반도체가 전기적으로 접속된 적층체로서, 반도체는, 복수의 단자가 마련된 면을 갖고, 복수의 단자는, 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자와, 반도체끼리를 접합시키고 또한 전기적으로 접속시키지 않는 단자를 포함하며, 반도체의 면에 있어서의, 복수의 단자의 면적률이 40% 이상이고, 복수의 단자 중, 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자의 면적률이 50% 미만인 적층체를 제공하는 것이다.
반도체는, 복수의 단자가 마련된 면에 절연층을 갖고, 반도체의 복수의 단자가 마련된 면으로부터 단자의 표면까지의 높이는, 반도체의 단자가 마련된 면으로부터 절연층의 표면까지의 높이에 대하여 200nm 이상 1μm 이하 높아도 된다. 또, 복수의 단자끼리가 직접 접합되어 있어도 된다.
복수의 단자는, 적층 방향으로 도통하는 도통로를 갖는 이방 도전성 부재를 통하여 접합되어 있고, 도통로는, 직경이 100nm 이하인 것이 바람직하다.
이방 도전성 부재는, 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태로 마련된, 복수의 도통로를 갖는 것이 바람직하다.
또, 인터포저를 갖는 것이 바람직하다.
또, 본 발명의 제3 양태는, 제1 양태의 적층 디바이스의 제조 방법으로서, 각 반도체를 가접합하고, 복수의 반도체 중, 모든 반도체를 일괄하여 접합하는 적층 디바이스의 제조 방법을 제공하는 것이다.
본 발명에 의하면, 접합 강도를 확보하고, 또한 방열성이 우수하다.
도 1은 본 발명의 실시형태의 적층 디바이스의 제1 예를 나타내는 모식도이다.
도 2는 본 발명의 실시형태의 적층 디바이스의 반도체 소자의 단자의 배치의 일례를 나타내는 모식적 평면도이다.
도 3은 본 발명의 실시형태의 적층 디바이스의 반도체 소자의 단자의 배치의 다른 예를 나타내는 모식적 평면도이다.
도 4는 본 발명의 실시형태의 적층 디바이스의 반도체 소자의 단자의 구성의 일례를 나타내는 모식적 단면도이다.
도 5는 본 발명의 실시형태의 적층 디바이스의 제1 예를 나타내는 모식적 단면도이다.
도 6은 본 발명의 실시형태의 적층 디바이스의 반도체 소자의 단자의 구성의 다른 예를 나타내는 모식적 단면도이다.
도 7은 본 발명의 실시형태의 적층 디바이스의 제2 예를 나타내는 모식도이다.
도 8은 본 발명의 실시형태의 적층 디바이스의 제3 예를 나타내는 모식도이다.
도 9는 본 발명의 실시형태의 적층 디바이스의 제4 예를 나타내는 모식도이다.
도 10은 본 발명의 실시형태의 적층 디바이스에 이용되는 이방 도전성 부재의 구성의 일례를 나타내는 평면도이다.
도 11은 본 발명의 실시형태의 적층 디바이스에 이용되는 이방 도전성 부재의 구성의 일례를 나타내는 모식적 단면도이다.
도 12는 이방 도전재의 구성의 일례를 나타내는 모식적 단면도이다.
도 13은 본 발명의 실시형태의 적층 디바이스의 제5 예를 나타내는 모식도이다.
도 14는 본 발명의 실시형태의 적층 디바이스의 제6 예를 나타내는 모식도이다.
도 15는 본 발명의 실시형태의 적층 디바이스의 제7 예를 나타내는 모식도이다.
도 16은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 17은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 18은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 19는 본접합 조건의 제1 예를 나타내는 그래프이다.
도 20은 본접합 조건의 제2 예를 나타내는 그래프이다.
도 21은 본접합 조건의 제3 예를 나타내는 그래프이다.
도 22는 본접합 조건의 제4 예를 나타내는 그래프이다.
도 23은 본접합 조건의 제5 예를 나타내는 그래프이다.
도 24는 본접합 조건의 제6 예를 나타내는 그래프이다.
도 25는 본접합 조건의 제7 예를 나타내는 그래프이다.
도 26은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제2 예의 일 공정을 나타내는 모식도이다.
도 27은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제2 예의 일 공정을 나타내는 모식도이다.
도 28은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제2 예의 일 공정을 나타내는 모식도이다.
도 29는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 30은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 31은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제4 예의 일 공정을 나타내는 모식도이다.
도 32는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제4 예의 일 공정을 나타내는 모식도이다.
도 33은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제4 예의 일 공정을 나타내는 모식도이다.
도 34는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 35는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 36은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 37은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 38은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 39는 본 발명의 실시형태의 적층 디바이스의 제8 예를 나타내는 모식도이다.
도 40은 본 발명의 실시형태의 적층 디바이스의 제9 예를 나타내는 모식도이다.
도 41은 본 발명의 실시형태의 적층 디바이스의 제10 예를 나타내는 모식도이다.
도 42는 본 발명의 실시형태의 적층 디바이스의 제11 예를 나타내는 모식도이다.
도 43은 본 발명의 실시형태의 적층 디바이스의 제12 예를 나타내는 모식도이다.
도 44는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 45는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 46은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 47은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 48은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 49는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 50은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 51은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 52는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 53은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 54는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 55는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예에 이용되는 적층체의 제조 방법의 일 공정을 나타내는 모식도이다.
도 56은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예에 이용되는 적층체의 제조 방법의 일 공정을 나타내는 모식도이다.
도 57은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예에 이용되는 적층체의 제조 방법의 일 공정을 나타내는 모식도이다.
도 58은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예에 이용되는 적층체의 제조 방법의 일 공정을 나타내는 모식도이다.
도 59는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예에 이용되는 적층체의 제조 방법의 일 공정을 나타내는 모식도이다.
도 60은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 61은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 62는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 63은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 64는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 65는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 66은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 67은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 68은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 69는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 70은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 71은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 72는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 73은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제9 예의 일 공정을 나타내는 모식도이다.
도 74는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제9 예의 일 공정을 나타내는 모식도이다.
도 75는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제9 예의 일 공정을 나타내는 모식도이다.
도 76은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제9 예의 일 공정을 나타내는 모식도이다.
도 77은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제9 예의 일 공정을 나타내는 모식도이다.
도 78은 실시예에 이용한 테스트 기판을 나타내는 모식도이다.
도 79는 비교예에 이용한 테스트 기판을 나타내는 모식도이다.
이하에, 첨부한 도면에 나타내는 적합 실시형태에 근거하여, 본 발명의 적층 디바이스 및 적층 디바이스의 제조 방법을 상세히 설명한다.
또한, 이하에 설명하는 도면은, 본 발명을 설명하기 위한 예시적인 것이며, 이하에 나타내는 도면에 본 발명이 한정되는 것은 아니다.
또한, 이하에 있어서 수치 범위를 나타내는 "~"란 양측에 기재된 수치를 포함한다. 예를 들면, ε이 수치 α~수치 β란, ε의 범위는 수치 α와 수치 β를 포함하는 범위이며, 수학 기호로 나타내면 α≤ε≤β이다.
"평행", 및 "직교" 등의 각도는, 특별히 기재가 없으면, 해당하는 기술분야에서 일반적으로 허용되는 오차 범위를 포함한다. 또, "전체면" 등은, 해당하는 기술분야에서 일반적으로 허용되는 오차 범위를 포함한다.
도 1은 본 발명의 실시형태의 적층 디바이스의 제1 예를 나타내는 모식도이고, 도 2는 본 발명의 실시형태의 적층 디바이스의 반도체 소자의 단자의 배치의 일례를 나타내는 모식적 평면도이며, 도 3은 본 발명의 실시형태의 적층 디바이스의 반도체 소자의 단자의 배치의 다른 예를 나타내는 모식적 평면도이다.
적층 디바이스는, 복수의 반도체가 전기적으로 접속된 적층체를 포함하는 것이다. 적층 디바이스는, 구성의 일부 또는 전부로서 본 발명의 적층체를 포함하는 디바이스이고, 예를 들면 1개로 완결한 것이며, 단체(單體)로 특정의 기능을 발휘하는 것이다.
본 발명의 반도체란, 반도체 소자, 회로 소자, 및 센서 소자 등이며, 반도체 소자에는 수동 소자 및 능동 소자가 포함된다. 이와 같이, 본 발명의 반도체란, 물질로서의 반도체를 나타내는 것은 아니다.
도 1에 나타내는 적층 디바이스(10)는, 예를 들면 반도체 소자(12)와 반도체 소자(14)가, 적층 방향 Ds로 적층되어 접합된 것이며, 반도체 소자(12)와 반도체 소자(14)는 직접 전기적으로 접속되어 있다. 예를 들면, 반도체 소자(12)와 반도체 소자(14)는 크기가 동일하다. 적층된 반도체 소자(12)와 반도체 소자(14)에 의하여, 복수의 반도체가 전기적으로 접속된 적층체(15)가 구성된다. 또한, 적층체(15)는, 적층 디바이스(10)와 동일한 효과를 나타낸다.
도 2는 반도체 소자(12, 14)의 모식적 평면도이며, 반도체 소자(12, 14)의 평면에서 보았을 때의 상태를 나타낸다. 반도체 소자(12, 14)는, 각각 복수의 단자(30)가 마련된 면을 갖는다. 복수의 단자(30)는, 반도체끼리를 대향시켜 접합하는 것이다. 단자(30)는, 반도체 소자(12, 14)를 접합시키며 또한 전기적으로 접속시키는 단자(30a)와, 반도체 소자(12, 14)를 접합시키고 또한 전기적으로 접속시키지 않는(접합하지만 전기적으로는 접속하지 않는) 단자(30b)를 포함한다. 단자(30a)는 반도체 소자(12, 14)의 신호를 외부로 취출하는 것이다. 단자(30b)는 반도체 소자(12, 14)에서 발생한 열을 외부로 방열하거나 적층 디바이스(10)의 접합 강도를 유지하기 위한 것이다.
상술한 직접 전기적으로 접속되어 있다는 것은, 반도체 소자(12)의 단자(30)와 반도체 소자(14)의 단자(30)가 직접 접속된 상태를 말한다.
또, 예를 들면 반도체 소자(12, 14)끼리를 전기적으로 접속하는 단자(30a)와 반도체 소자(12, 14)끼리를 전기적으로 접속하지 않는 단자(30b)는, 형상 및 크기가 동일하다.
적층 디바이스(10)에 있어서, 반도체 소자(12, 14)에서는, 단자(30)는, 평면에서 보았을 때의 단자(30)를 갖는 면(31)에 있어서의 면적률이 40% 이상이다.
또한, 상술한 평면에서 보았을 때의 단자(30)를 갖는 면(31)에 있어서의 면적률을, 간단히, 면적률이라고도 한다.
반도체 소자(12)와 반도체 소자(14)에서는, 복수의 단자(30) 중, 반도체 소자(12)의 단자(30)가 다른 반도체 소자(14)의 단자(30)와 전기적으로 접속되어 있는 단자(30a)의 면적의 비율이 50% 미만이다. 이로써, 적층 디바이스(10)는 접합 강도가 확보되고, 또한 방열성이 우수한 것이 된다. 나아가서는, 방열성이 우수함으로써, 반도체 소자(12, 14) 등의 반도체의 온도 상승이 억제되어, 적층 디바이스(10)의 신뢰성도 향상된다.
접합 강도란, 반도체 소자(12)와 반도체 소자(14)와의 접합 계면에 있어서의 박리 강도이며, 시어 강도에 의하여 평가된다.
방열성이란, 광의(廣義)에 있어서는, 적층한 반도체 소자가 구동한 경우의 발열이 얼마나 적층 소자 표면으로부터 방산되는가를 의미한다. 단 본 발명에 있어서는 협의(狹義)의 방열성을 주로 전제로 하여, 적층 부분에서의 반도체 소자 간의 열전달성을 주로 의미하고, 일방향 열류 정상법을 이용하여 측정되며, 평가된다.
반도체 소자(12, 14)는, 복수의 단자가 마련된 면에 있어서의 복수의 단자의 면적률이 40% 이상이고, 복수의 단자 중, 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자의 면적률이 50% 미만이다. 반도체 소자(12, 14)에 있어서 평면에서 보았을 때의 단자(30)를 갖는 면(31)에 있어서의 단자(30)의 면적률이 40% 미만에서는, 반도체 소자(12, 14)끼리의 접합 강도를 확보하는 것이 어렵다. 한편 반도체 소자(12, 14)끼리를 전기적으로 접속하는 단자(30a)의 면적의 비율이 50%를 초과하면, 방열성이 저하된다.
또한, 반도체 소자(12)와 반도체 소자(14)는, 상술한 단자(30a)의 면적률을 충족시키면 단자(30)의 배치는 동일해도 된다.
반도체의 복수의 단자가 마련된 면에 있어서의 복수의 단자의 면적률이란, 반도체 소자(12, 14)의 단자(30)를 갖는 면(31)의 면적 S에 대한 단자(30)의 평면에서 보았을 때의 합계 면적 Sm의 비율이다. 면적률을 Sr로 하면, Sr=Sm/S이다. 면적률 Sr의 상한값은, 특별히 한정되는 것은 아니지만, 반도체 소자(12, 14)의 사양 등에 의하여 적절히 결정되는 것이다.
반도체 소자(12, 14)의 복수의 단자가 마련된 면(전극을 갖는 면)의 면적 S는, 도 2에 나타내는 바와 같이, 반도체 소자(12, 14)의 평면에서 보았을 때의 형상이 사각이면, 평행한 1세트의 변의 길이를 W1로 하고, 남은 평행한 1세트의 변의 길이를 W2로 할 때, S=W1×W2로 나타난다.
또, 상술한 단자(30a)의 면적의 비율이란, 단자(30)의 평면에서 보았을 때의 합계 면적 Sm에 대한 단자(30a)의 평면에서 보았을 때의 합계 면적 Sa의 비율이다. 단자(30a)의 면적의 비율을 Sd로 하면, Sd=Sa/Sm이다. 단자(30a)의 면적의 비율 Sd의 하한값은, 반도체 소자(12, 14)의 사양 등에 의하여 적절히 결정되는 것이며, 특별히 한정되는 것은 아니지만, 단자(30a)의 면적의 비율 Sd의 하한값은 1%인 것이 바람직하다.
단자(30a)의 면적과 단자(30b)의 면적은, 단자(30a)와 단자(30b)의 화상을 취득하고, 화상 해석에 의하여 단자(30a)의 윤곽 및 단자(30b)의 윤곽을 취득하며, 윤곽으로 둘러싸인 범위의 면적을 구함으로써 얻을 수 있다.
상술한 면적률 Sr 및 단자(30a)의 면적의 비율 Sd는, 반도체 소자(12)와 반도체 소자(14)와의 접합 계면에 있어서 규정되는 것이다. 이로 인하여, 반도체 소자(12)와 반도체 소자(14)와의 크기가 다른 경우, 작은 쪽의 반도체 소자의 평면에서 보았을 때의 면적을 기준으로 하여, 상술한 면적률 Sr 및 단자(30a)의 면적의 비율 Sd가 결정된다.
상술한 단자(30a)와 상술한 단자(30b)는, 형상 및 크기가 동일한 것에 한정되지 않는다. 단자(30a)의 면적의 비율 Sd를 만족하면, 단자(30b)는 도 3에 나타내는 바와 같이 단자(30a)보다 커도 된다. 또한, 도 3에 있어서, 도 2에 나타내는 반도체 소자(12, 14)와 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
단자(30)는, 예를 들면 도 4에 나타내는 구성이다. 도 4에 나타내는 바와 같이 반도체 소자(12, 14)는, 반도체층(32)과, 재배선층(34)과, 패시베이션층(36)을 갖는다. 재배선층(34)과 패시베이션층(36)은 전기적으로 절연된 절연층이다. 반도체층(32)의 표면(32a)에는, 특정의 기능을 발휘하는 회로 등이 형성된 소자 영역(도시하지 않음)이 마련되어 있다. 소자 영역에 대해서는 이후에 설명한다. 또한, 반도체층(32)의 표면(32a)이, 반도체의 단자(30)가 마련되어 있는 면에 상당한다.
반도체층(32)의 표면(32a) 상에 재배선층(34)이 마련되어 있다. 재배선층(34)에서는, 반도체층(32)의 소자 영역에 전기적으로 접속되는 배선(37)이 마련되어 있다. 배선(37)에 패드(38)가 마련되어 있고, 배선(37)과 패드(38)는 도통한다. 배선(37)과 패드(38)에 의하여, 소자 영역과의 신호의 수수(授受)가 가능해지고, 또한 소자 영역에 대한 전압 등의 공급을 할 수 있다.
재배선층(34)의 표면(34a)에 패시베이션층(36)이 마련되어 있다. 패시베이션층(36)에는, 배선(37)에 마련된 패드(38)에 단자(30a)가 마련되어 있다. 단자(30a)는 반도체층(32)과 전기적으로 접속되어 있다.
또, 재배선층(34)에는, 배선(37)이 마련되어 있지 않지만, 패드(38)만 마련되어 있다. 배선(37)이 마련되어 있지 않은 패드(38)에 단자(30b)가 마련되어 있다. 단자(30b)는 반도체층(32)과 전기적으로 접속되어 있지 않다.
단자(30a)의 단면(30c)과 단자(30b)의 단면(30c)은, 모두 패시베이션층(36)의 표면(36a)과 일치하고 있고, 이른바 단차가 없는 상태이며, 단자(30a)와 단자(30b)는 패시베이션층(36)의 표면(36a)으로부터 돌출되어 있지 않다. 도 4에 나타내는 단자(30a)와 단자(30b)는, 예를 들면 연마함으로써 패시베이션층(36)의 표면(36a)과 단차가 없게 된다.
예를 들면, 도 4에 나타내는 구성의 반도체 소자(12)와 반도체 소자(14)를 접합한 경우, 복수의 단자끼리가 직접 접합되어 있어도 되고, 도 5에 나타내는 바와 같이, 서로 대응하는 단자(30a)끼리가 직접 접속되며, 서로 대응하는 단자(30b)끼리가 직접 접속된다. 이와 같이 반도체 소자(12)와 반도체 소자(14)는, 단자(30a)에 의하여 서로 전기적으로 접속되고, 단자(30b)에 의하여 전기적으로 접속되지 않고 물리적으로 접속된다.
단자(30a)와 단자(30b)는, 패시베이션층(36)의 표면(36a)과 단차가 없는 것에 한정되는 것은 아니고, 도 6에 나타내는 바와 같이, 패시베이션층(36)의 표면(36a)에 대하여 돌출되어도 된다. 이 경우, 패시베이션층(36)의 표면(36a)에 대한 단자(30a)와 단자(30b)의 돌출량인 리세스양(δ)은, 예를 들면 200nm 이상 1μm 이하이다.
리세스양(δ)이 200nm 미만에서는, 도 4에 나타내는 단자(30a)와 단자(30b)가 돌출되어 있지 않은 구성과 대략 동일하며, 높은 정밀도로 연마할 필요가 있다. 한편, 리세스양(δ)이 1μm를 초과하면, 패드 전극을 마련하는 일반적인 구성과 동일하며, 땜납 볼 등을 이용하여 접합할 필요가 있다.
도 6에 나타내는 구성에서는, 단자(30a)와 단자(30b)가 패시베이션층(36)의 표면(36a)에 대하여 돌출되어 있기 때문에, 패시베이션층(36)의 표면(36a)에, 단자(30a)와 단자(30b)를 보호하기 위한 수지층(39)을 마련해도 된다.
상술한 리세스양(δ)은, 반도체 소자(12, 14)에 있어서 단자(30a)와 단자(30b)를 포함하는 단면의 화상을 취득하고, 화상 해석에 의하여 단자(30a)의 윤곽 및 단자(30b)의 윤곽을 취득하며, 단자(30a)의 단면(30c)과 단자(30b)의 단면(30c)을 검출하고, 패시베이션층(36)의 표면(36a)으로부터 단자(30a)의 단면(30c)과의 거리, 및 단자(30b)의 단면(30c)과의 거리를 구함으로써 얻을 수 있다.
단자(30a)의 단면(30c)과 단자(30b)의 단면(30c)은, 모두 패시베이션층(36)의 표면(36a)으로부터 가장 떨어진 위치에 있는 면이며, 일반적으로 상면이라고 불리는 면이다.
반도체층(32)은, 반도체이면, 특별히 한정되는 것은 아니고, 실리콘 등으로 구성되지만, 이에 한정되는 것은 아니며, 탄화 규소, 저마늄, 갈륨 비소 또는 질화 갈륨 등이어도 된다.
재배선층(34)은, 전기적으로 절연성을 갖는 것으로 구성되고, 예를 들면 폴리이미드로 구성된다.
또, 패시베이션층(36)도, 전기적으로 절연성을 갖는 것으로 구성되고, 예를 들면 질화 규소(SiN) 또는 폴리이미드로 구성된다.
배선(37) 및 패드(38)는, 도전성을 갖는 것으로 구성되고, 예를 들면 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금 등으로 구성된다.
단자(30a) 및 단자(30b)는, 배선(37) 및 패드(38)와 동일하게 도전성을 갖는 것으로 구성되고, 예를 들면 금속 또는 합금으로 구성된다. 구체적으로는, 단자(30a) 및 단자(30b)는, 예를 들면 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금 등으로 구성된다.
또한, 단자(30a) 및 단자(30b)는, 도전성을 갖는 것이면 되고, 금속 또는 합금으로 구성되는 것에 한정되는 것은 아니며, 반도체 소자 분야에 있어서 단자, 또는 전극 패드라고 불리는 것에 이용되는 재료를 적절히 이용 가능하다.
또, 도 1의 적층 디바이스(10)는, 반도체 소자(12)와 반도체 소자(14)를 적층한 것이지만, 이에 한정되는 것은 아니고, 도 7에 나타내는 적층 디바이스(10)와 같이, 3개의 반도체 소자(12, 14, 16)를 적층 방향 Ds로 적층하여 접합한 구성이어도 된다. 3개의 반도체 소자(12, 14, 16)에 의하여 적층체(17)가 구성된다.
또, 도 8에 나타내는 적층 디바이스(10)와 같이, 3개의 반도체 소자(12, 14, 16)에, 1개의 인터포저(18)를 더 갖는 구성이어도 된다. 3개의 반도체 소자(12, 14, 16)와 1개의 인터포저(18)에 의하여 적층체(19)가 구성된다. 도 8에 나타내는 적층 디바이스(10)에서는, 적층 방향 Ds에 있어서의 반도체 소자(12)와 반도체 소자(14)의 사이에 인터포저(18)가 마련되어 있다. 반도체 소자(14)와 반도체 소자(16)가 직접 접합되어 있다.
또한, 3개의 반도체 소자(12, 14, 16)의 단자(30)는, 단자(30a) 및 단자(30b)에 대해서는 상술한 요건을 충족시킨다. 도 7에 나타내는 적층 디바이스(10)에서도 도 8에 나타내는 적층 디바이스(10)에서도, 도 1에 나타내는 적층 디바이스(10)와 동일하게, 접합 강도가 확보되고, 또한 방열성이 우수하다.
인터포저(18)는, 반도체 소자 간의 전기적인 접속을 담당하는 것이다. 또, 반도체 소자와 배선 기판 등과의 전기적인 접속을 담당하는 것이기도 하다. 인터포저(18)를 이용함으로써, 배선 길이 및 배선 폭을 작게 할 수 있어, 기생 용량의 저감, 및 배선 길이의 불균일 등을 줄일 수 있다.
인터포저(18)의 구성은, 상술한 기능을 실현할 수 있으면, 그 구성은 특별히 한정되는 것은 아니고, 공지의 것을 포함하여 적절히 이용 가능하다. 인터포저(18)는, 예를 들면 폴리이미드 등의 유기 재료, 유리, 세라믹스, 금속, 실리콘, 및 다결정 실리콘 등을 이용하여 구성할 수 있다.
또, 복수의 단자는, 적층 방향으로 도통하는 도통로를 갖는 이방 도전성 부재를 통하여 접합되어 있어도 되고, 도 9에 나타내는 적층 디바이스(10)와 같이, 이방 도전성을 나타내는 이방 도전성 부재(20)를 통하여 반도체 소자(12)와 반도체 소자(14)를 적층 방향 Ds로 접합하여, 반도체 소자(12)와 반도체 소자(14)를 전기적으로 접속해도 된다. 이방 도전성 부재(20)는, 적층 방향 Ds로 도통하는 도통로를 갖는 것이며, TSV(Through Silicon Via)의 기능을 하는 것이다. 반도체 소자(12)와 반도체 소자(14)와 이방 도전성 부재(20)에 의하여 적층체(15)가 구성된다. 도 9에 나타내는 적층 디바이스(10)에서도, 도 1에 나타내는 적층 디바이스(10)와 동일하게, 접합 강도가 확보되고, 또한 방열성이 우수하다. 또한, 이방 도전성 부재(20)는 인터포저로서도 이용할 수 있다.
이하, 이방 도전성 부재(20)에 대하여 설명한다.
도 10은 본 발명의 실시형태의 적층 디바이스에 이용되는 이방 도전성 부재의 구성의 일례를 나타내는 평면도이며, 도 11은 본 발명의 실시형태의 적층 디바이스에 이용되는 이방 도전성 부재의 구성의 일례를 나타내는 모식적 단면도이다. 도 11은 도 10의 절단면선 IB-IB 단면도이다. 또, 도 12는 이방 도전재의 구성의 일례를 나타내는 모식적 단면도이다.
도 10 및 도 11에 나타내는 바와 같이 이방 도전성 부재(20)는, 무기 재료로 이루어지는 절연성 기재(40)와, 절연성 기재(40)의 두께 방향 Z(도 11 참조)로 관통하고, 서로 전기적으로 절연된 상태로 마련된, 도전재로 이루어지는 복수의 도통로(42)를 구비하는 부재이다. 이방 도전성 부재(20)는, 절연성 기재(40)의 표면(40a 및 40b)에 마련된 수지층(44)을 더 구비한다.
여기에서, "서로 전기적으로 절연된 상태"란, 절연성 기재의 내부에 존재하고 있는 각 도통로가 절연성 기재의 내부에 있어서 서로 각 도통로 간의 도통성이 충분히 낮은 상태인 것을 의미한다.
이방 도전성 부재(20)는, 도통로(42)가 서로 전기적으로 절연되어 있고, 절연성 기재(40)의 두께 방향 Z(도 11 참조)와 직교하는 방향 x로는 도전성이 충분히 낮아, 두께 방향 Z로 도전성을 갖는다. 이와 같이 이방 도전성 부재(20)는 이방 도전성을 나타내는 부재이다. 이방 도전성 부재(20)는 두께 방향 Z를, 적층 디바이스(10)의 적층 방향 Ds에 일치시켜 배치된다.
도통로(42)는, 도 10 및 도 11에 나타내는 바와 같이, 서로 전기적으로 절연된 상태로 절연성 기재(40)를 두께 방향 Z로 관통하여 마련되어 있다. 또한, 부호 Z1은 도 10의 이면으로부터 정면의 방향을 나타내고, 부호 Z2는 도 10의 정면으로부터 이면의 방향을 나타낸다.
또한, 도통로(42)는, 도 11에 나타내는 바와 같이, 절연성 기재(40)의 표면(40a 및 40b)으로부터 돌출된 돌출 부분(42a) 및 돌출 부분(42b)을 가져도 된다. 이방 도전성 부재(20)는, 절연성 기재(40)의 표면(40a) 및 이면(40b)에 마련된 수지층(44)을 더 구비해도 된다. 수지층(44)은, 점착성을 구비하고, 접합성을 부여하는 것이기도 하다. 돌출 부분(42a) 및 돌출 부분(42b)의 길이는, 6nm 이상인 것이 바람직하고, 보다 바람직하게는 30nm~500nm이다.
또, 도 12 및 도 11에 있어서는, 절연성 기재(40)의 표면(40a 및 40b)에 수지층(44)을 갖는 것을 나타내고 있지만, 이에 한정되는 것은 아니고, 절연성 기재(40) 중 적어도 한쪽의 표면에, 수지층(44)을 갖는 구성이어도 된다.
마찬가지로, 도 12 및 도 11의 도통로(42)는 양단에 돌출 부분(42a) 및 돌출 부분(42b)이 있지만, 이에 한정되는 것은 아니고, 절연성 기재(40)의 적어도 수지층(44)을 갖는 측의 표면에 돌출 부분을 갖는 구성이어도 된다.
도 12에 나타내는 이방 도전성 부재(20)의 두께(h)는, 예를 들면 30μm 이하이다. 또, 이방 도전성 부재(20)는, TTV(Total Thickness Variation)가 10μm 이하인 것이 바람직하다.
여기에서, 이방 도전성 부재(20)의 두께(h)는, 이방 도전성 부재(20)를, 전해 방출형 주사형 전자 현미경에 의하여 20만배의 배율로 관찰하고, 이방 도전성 부재(20)의 윤곽 형상을 취득하여, 두께(h)에 상당하는 영역에 대하여 10점 측정한 평균값이다.
또, 이방 도전성 부재(20)의 TTV(Total Thickness Variation)는, 이방 도전성 부재(20)를 다이싱으로 지지체(46)째 절단하여, 이방 도전성 부재(20)의 단면 형상을 관찰하여 구한 값이다.
이방 도전성 부재(20)는, 이송, 반송 및 운반과 보관 등을 위하여 도 12에 나타내는 바와 같이 지지체(46) 상에 마련된다. 지지체(46)와 이방 도전성 부재(20)의 사이에 박리층(47)이 마련되어 있다. 지지체(46)와 이방 도전성 부재(20)는 박리층(47)에 의하여, 분리 가능하게 접착되어 있다. 상술과 같이 이방 도전성 부재(20)가 지지체(46) 상에 박리층(47)을 통하여 마련된 것을 이방 도전재(50)라고 한다.
지지체(46)는, 이방 도전성 부재(20)를 지지하는 것이며, 예를 들면 실리콘 기판으로 구성되어 있다. 지지체(46)로서는, 실리콘 기판 이외에, 예를 들면 SiC, SiN, GaN 및 알루미나(Al2O3) 등의 세라믹스 기판, 유리 기판, 섬유 강화 플라스틱 기판과, 금속 기판을 이용할 수 있다. 섬유 강화 플라스틱 기판에는, 프린트 배선 기판인 FR-4(Flame Retardant Type 4) 기판 등도 포함된다.
또, 지지체(46)로서는, 가요성을 갖고, 또한 투명한 것을 이용할 수 있다. 가요성을 갖고, 또한 투명한 지지체(46)로서는, 예를 들면 PET(폴리에틸렌테레프탈레이트), 폴리사이클로올레핀, 폴리카보네이트, 아크릴 수지, PEN(폴리에틸렌나프탈레이트), PE(폴리에틸렌), PP(폴리프로필렌), 폴리스타이렌, 폴리 염화 바이닐, 폴리 염화 바이닐리덴 및 TAC(트라이아세틸셀룰로스) 등의 플라스틱 필름을 들 수 있다.
여기에서, 투명이란, 위치 맞춤에 사용하는 파장의 광으로 투과율이 80% 이상인 것을 말한다. 이로 인하여, 파장 400~800nm의 가시광 전역에서 투과율이 낮아도 되지만, 파장 400~800nm의 가시광 전역에서 투과율이 80% 이상인 것이 바람직하다. 투과율은, 분광 광도계에 의하여 측정된다.
박리층(47)은, 지지층(48)과 박리제(49)가 적층된 것이 바람직하다. 박리제(49)가 이방 도전성 부재(20)에 접하고 있고, 박리층(47)을 기점으로 하여, 지지체(46)와 이방 도전성 부재(20)가 분리된다. 이방 도전재(50)에서는, 예를 들면 미리 정해진 온도로 가열함으로써, 박리제(49)의 접착력이 약해져, 이방 도전성 부재(20)로부터 지지체(46)가 제거된다.
박리제(49)에는, 예를 들면 닛토 덴코사제 리발파(등록 상표), 및 소마르 주식회사제 소마택(등록 상표) 등을 이용할 수 있다.
또한, 도 9에 나타내는 구성 이외에, 예를 들면 도 13에 나타내는 적층 디바이스(10)와 같이, 이방 도전성 부재(20)를 통하여 반도체 소자(12)와 반도체 소자(14)와 반도체 소자(16)를 적층 방향 Ds로 적층하여 접합하고, 또한 전기적으로 접속한 구성으로 해도 된다. 3개의 반도체 소자(12, 14, 16)와 2개의 이방 도전성 부재(20)에 의하여 적층체(19)가 구성된다.
또, 도 14에 나타내는 적층 디바이스(10)와 같이, 인터포저(18)와 이방 도전성 부재(20)를 이용하여, 반도체 소자(12)와 반도체 소자(14)와 반도체 소자(16)를 적층 방향 Ds로 적층하여 접합하고, 또한 전기적으로 접속한 구성으로 해도 된다. 3개의 반도체 소자(12, 14, 16)와 1개의 인터포저(18)와 1개의 이방 도전성 부재(20)에 의하여 적층체(19)가 구성된다.
도 13에 나타내는 적층 디바이스(10)에서도, 도 14에 나타내는 적층 디바이스(10)에서도, 도 1에 나타내는 적층 디바이스(10)와 동일하게, 접합 강도가 확보되고, 또한 방열성이 우수하다.
또, 도 15에 나타내는 적층 디바이스(10)와 같이 광학 센서로서 기능하는 것 이어도 된다. 도 15에 나타내는 적층 디바이스(10)는, 반도체 소자(52)와 센서 칩(54)이 이방 도전성 부재(20)를 통하여 적층 방향 Ds로 적층되어 있다. 또, 센서 칩(54)에는 렌즈(56)가 마련되어 있다. 반도체 소자(52)와 센서 칩(54)과 이방 도전성 부재(20)에 의하여 적층체(57)가 구성된다. 도 15에 나타내는 적층 디바이스(10)와 같이 광학 센서로서도, 도 1에 나타내는 적층 디바이스(10)와 동일하게, 접합 강도가 확보되고, 또한 방열성이 우수하다.
반도체 소자(52)는, 로직 회로가 형성된 것이며, 센서 칩(54)에서 얻어지는 신호를 처리할 수 있으면, 그 구성은 특별히 한정되는 것은 아니다.
센서 칩(54)은, 광을 검출하는 광 센서를 갖는 것이다. 광 센서는, 광을 검출할 수 있으면, 특별히 한정되는 것은 아니고, 예를 들면 CCD(Charge Coupled Device) 이미지 센서 또는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 이용된다.
또한, 도 15에 나타내는 적층 디바이스(10)에서는, 반도체 소자(52)와 센서 칩(54)을 이방 도전성 부재(20)를 통하여 접속했지만, 이에 한정되는 것은 아니고, 반도체 소자(52)와 센서 칩(54)을 직접 접합하는 구성이어도 된다.
렌즈(56)는, 센서 칩(54)에 광을 집광할 수 있으면, 그 구성은 특별히 한정되는 것은 아니고, 예를 들면 마이크로 렌즈라고 불리는 것이 이용된다.
또한, 상술한 반도체 소자(12), 반도체 소자(14) 및 반도체 소자(16)는, 상술한 반도체층(32)을 갖는 것이며, 소자 영역(도시하지 않음)을 갖는다.
소자 영역이란, 전자 소자로서 기능하기 위한, 콘덴서, 저항 및 코일 등의 각종 소자 구성 회로 등이 형성된 영역이다. 소자 영역에는, 예를 들면 플래시 메모리 등과 같은 메모리 회로, 마이크로 프로세서 및 FPGA(field-programmable gate array) 등과 같은 논리 회로가 형성된 영역, 무선 태그 등의 통신 모듈과 배선이 형성된 영역이 있다. 소자 영역에는, 이것 이외에, 발신 회로, 또는 MEMS(Micro Electro Mechanical Systems)가 형성되어도 된다. MEMS란, 예를 들면 센서, 액추에이터 및 안테나 등이다. 센서에는, 예를 들면 가속도, 소리 및 광 등의 각종 센서가 포함된다.
상술과 같이, 소자 영역은 소자 구성 회로 등이 형성되어 있고, 반도체 소자에는 상술과 같이 재배선층(34)(도 4 참조)이 마련되어 있다.
적층 디바이스에서는, 예를 들면 논리 회로를 갖는 반도체 소자와, 메모리 회로를 갖는 반도체 소자의 조합으로 할 수 있다. 또, 반도체 소자를 모두 메모리 회로를 갖는 것으로 해도 되고, 또 모두 논리 회로를 갖는 것으로 해도 된다. 또, 적층 디바이스(10)에 있어서의 반도체 소자의 조합으로서는, 센서, 액추에이터 및 안테나 등과, 메모리 회로와 논리 회로와의 조합이어도 되고, 적층 디바이스(10)의 용도 등에 따라 적절히 결정되는 것이다.
이하, 적층 디바이스의 제조 방법에 대하여 설명한다.
[적층 디바이스의 제조 방법]
적층 디바이스의 제조 방법의 제1 예에 대하여 설명한다.
도 16~도 18은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제1 예를 공정순으로 나타내는 모식도이다.
도 16~도 18에 나타내는 적층 디바이스의 제조 방법의 제1 예에 있어서, 도 1에 나타내는 적층 디바이스(10)와, 도 2 및 도 4에 나타내는 반도체 소자(12, 14)와 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
적층 디바이스의 제조 방법의 제1 예는, 칩 온 웨이퍼에 관한 것이며, 도 1에 나타내는 적층 디바이스(10)의 제조 방법을 나타낸다.
먼저, 복수의 소자 영역(도시하지 않음)을 구비하는 제1 반도체 웨이퍼(60)를 준비한다. 복수의 소자 영역은 제1 반도체 웨이퍼(60)의 표면(60a)에 마련되어 있다. 소자 영역에는 위치 맞춤을 위한 얼라인먼트 마크(도시하지 않음)와, 도 2에 나타내는 단자(30a) 및 단자(30b)가 마련되어 있다. 제1 반도체 웨이퍼(60)는, 1개의 소자 영역을 포함하는 단위로 절단되어, 반도체 소자(12)가 되는 것이다. 소자 영역에 반도체 소자(14)가 접합되어 적층 디바이스(10)가 된다.
복수의 반도체 소자(14)를 준비한다. 각 반도체 소자(14)도, 표면(14a)에 소자 영역이 마련되고, 소자 영역에는 위치 맞춤을 위한 얼라인먼트 마크(도시하지 않음)와, 도 2에 나타내는 단자(30a) 및 단자(30b)가 마련되어 있다.
각 반도체 소자(14)를, 단자(30a) 및 단자(30b)가 마련된 표면(14a)을 제1 반도체 웨이퍼(60)를 향하게 하여 배치한다.
다음으로, 제1 반도체 웨이퍼(60)의 얼라인먼트 마크와, 반도체 소자(14)의 얼라인먼트 마크를 이용하여 제1 반도체 웨이퍼(60)와 반도체 소자(14)와의 위치 맞춤을 행한다.
얼라인먼트 마크를 이용한 위치 맞춤은, 예를 들면 제1 반도체 웨이퍼(60)의 얼라인먼트 마크와, 반도체 소자(14)의 얼라인먼트 마크를 동시에 촬상하고, 제1 반도체 웨이퍼(60)의 얼라인먼트 마크의 화상과, 반도체 소자(14)의 얼라인먼트 마크의 화상을 근거로 하여, 제1 반도체 웨이퍼의 얼라인먼트 마크의 위치 정보와, 반도체 소자(14)의 얼라인먼트 마크의 위치 정보를 구하여 위치 맞춤을 행한다.
또한, 위치 맞춤에 대해서는, 제1 반도체 웨이퍼(60)의 얼라인먼트 마크의 화상 또는 반사상과, 반도체 소자(14)의 얼라인먼트 마크의 화상 또는 반사상에 대하여, 디지털 화상 데이터를 얻을 수 있으면, 그 구성은 특별히 한정되는 것은 아니고, 공지의 촬상 장치를 적절히 이용 가능하다.
제1 반도체 웨이퍼(60)와 반도체 소자(14)를 위치 맞춤한 후, 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 재치하고, 가접합한다. 이를 모든 반도체 소자(14)에 대하여 행하여, 도 17에 나타내는 바와 같이, 모든 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 가접합한다.
가접합이란, 반도체 소자 또는 반도체 웨이퍼를, 접합하는 대상물에 대하여 위치 맞춤한 상태에서, 접합하는 대상물 상에 고정하는 것을 말한다.
다음으로, 모든 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 가접합한 상태에서, 미리 정한 조건으로 접합을 행하여, 모든 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 접합한다. 이로써, 반도체 소자(14)와 제1 반도체 웨이퍼(60)와의 단자(30a)끼리 및 단자(30b)끼리가 접합된다. 반도체 소자(14)를 제1 반도체 웨이퍼(60)에 접합하도록, 대상물끼리를 접합하는 것을 본접합이라고 한다.
본접합은, 상술과 같이 일괄하여 행함으로써, 택트 타임을 저감시킬 수 있어, 생산성을 높일 수 있다.
접합 방법은, 상술한 방법에 특별히 한정되는 것은 아니고, DBI(Direct Bond Interconnect) 및 SAB(Surface Activated Bond)를 이용할 수 있다.
상술한 DBI는, 반도체 소자(14) 및 제1 반도체 웨이퍼(60)에, 실리콘 산화막을 적층하고, 화학적 기계 연마를 실시한다. 그 후, 플라즈마 처리에 의하여 실리콘 산화막 계면을 활성화시켜, 반도체 소자(14) 및 제1 반도체 웨이퍼(60)를 접촉시킴으로써 양자를 접합한다.
상술한 SAB는, 반도체 소자(14) 및 제1 반도체 웨이퍼(60)의 각 접합면을 진공 중에서 표면 처리하여 활성화한다. 이 상태에서, 반도체 소자(14) 및 제1 반도체 웨이퍼(60)를, 상온 환경에서 접촉시킴으로써 양자를 접합한다. 표면 처리에는, 아르곤 등의 불활성 가스의 이온 조사, 또는 중성 원자 빔 조사가 이용된다.
가접합 시, 제1 반도체 웨이퍼(60)와 반도체 소자(14)를 검사하여 양품과 불량품을 미리 알 수 있도록 하고, 반도체 소자(14)의 양품만을, 제1 반도체 웨이퍼(60) 내의 양품 부분에 접합함으로써, 제조 로스를 저감시킬 수 있다. 품질 보증된 양품의 반도체 소자를 KGD(Known Good Die)라고 한다.
다음으로, 도 18에 나타내는 바와 같이, 반도체 소자(14)가 접합된 제1 반도체 웨이퍼(60)를, 소자 영역마다, 예를 들면 다이싱 또는 레이저 스크라이빙 등에 의하여 개편화한다. 이로써, 반도체 소자(12)와 반도체 소자(14)가 접합된 적층 디바이스(10)를 얻을 수 있다.
또한, 개편화에 대해서는, 다이싱에 한정되는 것은 아니고, 레이저 스크라이빙을 이용해도 된다.
또, 반도체 소자(12)를 소자 영역에 접합하는 공정에서는, 복수의 반도체 소자(14)를 가접합한 후, 모두 일괄하여 접합했지만, 이에 한정되는 것은 아니다. 접합 방법에 따라서는, 가접합을 할 수 없는 것도 있다. 이 경우, 반도체 소자(12)의 가접합을 생략해도 된다. 나아가서는, 반도체 소자(14)를, 제1 반도체 웨이퍼(60)의 소자 영역에 1개씩 접합해도 된다.
반도체 소자(14) 및 제1 반도체 웨이퍼(60)의 반송 및 피킹 등과, 가접합 및 본접합에 대해서는, 공지의 반도체 제조장치를 이용함으로써 실현될 수 있다.
상술한 반도체 소자(14) 및 제1 반도체 웨이퍼(60)를 포함하여, 개개의 반도체 소자끼리를 접합하는 가접합의 경우에는, 도레이 엔지니어링, 시부야 고교 주식회사, 주식회사 신카와, 및 야마하 하쓰도키 주식회사 등의 각 사의 장치를 이용할 수 있다.
상술한 본접합에 이용하는 장치로서는, 예를 들면 미쓰비시 주코 고사쿠키카이, 본드텍, 주식회사 PMT, 아유미 고교, 도쿄 일렉트론(TEL), EVG, 수스 마이크로텍 주식회사(SUSS), 무사시노 엔지니어링 등 각 사의 웨이퍼 접합 장치를 이용할 수 있다.
가접합 및 본접합의 각각의 접합 시에는, 접합 시의 분위기, 가열 온도, 가압력(하중), 및 처리 시간을 제어 인자로서 들 수 있지만 이용하는 반도체 소자 등의 디바이스에 적합한 조건을 선택할 수 있다.
접합 시의 분위기로서는, 대기하를 비롯하여, 질소 분위기 등의 불활성 분위기, 및 진공 상태로부터 선택할 수 있다.
가열 온도는, 온도 100℃~400℃까지 다양하게 선택 가능하고, 또한 승온 속도에 관해서도 10℃/분~10℃/초까지 가열 스테이지의 성능, 또는 가열 방식에 따라 선택할 수 있다. 냉각에 관해서도 동일하다. 또 스텝상으로 가열하는 것도 가능하고, 수단으로 나누어, 순차적으로 가열 온도를 높여 접합하는 것도 가능하다.
압력(하중)에 관해서도 수지 밀봉제의 특성 등에 따라 급속히 가압하거나, 스텝상으로 가압하는 것을 선택할 수 있다.
접합 시의 분위기, 가열 및 가압 각각의 유지 시간, 및 변경 시간은 적절히 설정할 수 있다. 또, 그 순서에 대해서도 적절히 변경할 수 있다. 예를 들면, 진공 상태가 된 후 제1 단의 가압을 행하고, 그 후 가열하여 승온하면 제2 단의 가압을 행하여 일정 시간 유지하며, 제하(除荷)함과 동시에 냉각을 행하여 일정 온도 이하가 된 단계에서 대기하로 되돌린다는 수순으로 할 수 있다.
이와 같은 수순은, 다양하게 재조합할 수 있어, 대기하에서 가압 후, 진공 상태로 하여 가열해도 되고, 진공화, 가압, 가열을 단번에 행해도 된다. 이들 조합의 예를 도 19~도 25에 나타낸다.
또, 면내의 가압 분포, 가열 분포를 접합 시에 개별적으로 제어하는 기구를 이용하면 접합의 수율 향상으로 연결된다.
가접합에 관해서도 동일하게 변경 가능하고, 예를 들면 불활성 분위기 하에서 행함으로써, 반도체 소자의 전극 표면의 산화를 억제할 수 있다. 또한 초음파를 부가하면서 접합을 행하는 것도 가능하다.
도 19~도 25는 본접합 조건의 제1 예~제7 예를 나타내는 그래프이다. 도 19~도 25는, 접합 시의 분위기, 가열 온도, 가압력(하중), 및 처리 시간을 나타내고 있고, 부호 V는 진공도를 나타낸다. 부호 L은 하중을 나타내고, 부호 T는 온도를 나타낸다. 도 19~도 25에 있어서 진공도가 높다는 것은, 압력이 낮아지는 것을 나타낸다.
접합 시의 분위기, 가열 온도, 및 하중에 대해서는, 예를 들면 도 19~도 21에 나타내는 바와 같이, 압력을 감압한 상태에서 하중을 가한 후에, 온도를 상승시켜도 된다. 또, 도 22, 도 24 및 도 25에 나타내는 바와 같이, 하중을 가하는 타이밍과 온도를 높이는 타이밍을 맞추어도 된다. 도 23에 나타내는 바와 같이 온도를 상승시킨 후, 하중을 가하도록 해도 된다. 또, 도 22 및 도 23에 나타내는 바와 같이, 압력의 감압의 타이밍과 온도를 높이는 타이밍을 맞추어도 된다.
온도의 상승도, 도 19, 도 20 및 도 24에 나타내는 바와 같이, 스텝상으로 상승시켜도 되고, 도 25에 나타내는 바와 같이 2단계로 가열해도 된다. 하중도 도 21 및 도 24에 나타내는 바와 같이 스텝상으로 가해도 된다.
또, 압력을 감압하는 타이밍은, 도 19, 도 21, 도 23, 도 24 및 도 25에 나타내는 바와 같이 감압하고 나서 하중을 가해도 되고, 도 20 및 도 22에 나타내는 바와 같이 감압의 타이밍과 하중을 가하는 타이밍을 맞추어도 된다. 이 경우, 감압과 접합을 동시 병행한다.
적층 디바이스의 제조 방법의 제2 예에 대하여 설명한다.
도 26~도 28은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제2 예를 공정순으로 나타내는 모식도이다.
적층 디바이스의 제조 방법의 제2 예는, 칩 온 웨이퍼에 관한 것이며, 도 7에 나타내는 적층 디바이스(10)의 제조 방법을 나타낸다.
적층 디바이스의 제조 방법의 제2 예는, 적층 디바이스의 제조 방법의 제1 예에 비하여, 3개의 반도체 소자(12, 14, 16)가 적층되는 점 이외에는, 적층 디바이스의 제조 방법의 제1 예와 동일하다. 이로 인하여, 적층 디바이스의 제조 방법의 제1 예와 공통되는 제조 방법에 대한 상세한 설명은 생략한다.
반도체 소자(14)에는, 이면(14b)에 얼라인먼트 마크(도시하지 않음)가 마련되어 있고, 또한 단자(30a) 및 단자(30b)가 마련되어 있다. 이면(14b)의 단자(30a)는, 표면(14a)의 소자 영역과 전기적으로 접속되어 있다.
또, 반도체 소자(16)는, 표면(16a)에 소자 영역(도시하지 않음)이 마련되고, 또한 소자 영역에 얼라인먼트 마크(도시하지 않음)가 마련되어 있다.
도 26에 나타내는 바와 같이, 모든 반도체 소자(14)가 제1 반도체 웨이퍼(60)의 소자 영역에 가접합된 상태에서, 반도체 소자(14)의 이면(14b)의 얼라인먼트 마크와, 반도체 소자(16)의 얼라인먼트 마크를 이용하여, 반도체 소자(14)에 대하여 반도체 소자(16)의 위치 맞춤을 행한다.
다음으로, 도 27에 나타내는 바와 같이, 반도체 소자(14)의 이면(14b)에 반도체 소자(16)를 가접합한다. 다음으로, 모든 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 가접합하고, 모든 반도체 소자(14)에 반도체 소자(16)를 가접합한 상태에서, 미리 정한 조건으로 본접합을 행하여, 반도체 소자(14)와 반도체 소자(16)를 접합하며, 또한 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 접합한다. 이로써, 반도체 소자(14)와 반도체 소자(16)와 제1 반도체 웨이퍼(60)에 있어서, 단자(30a)끼리 및 단자(30b)끼리가 접합된다.
다음으로, 도 28에 나타내는 바와 같이, 반도체 소자(14) 및 반도체 소자(16)가 접합된 제1 반도체 웨이퍼(60)를, 소자 영역마다, 예를 들면 다이싱 또는 레이저 스크라이빙 등에 의하여 개편화한다. 이로써, 반도체 소자(12)와 반도체 소자(14)와 반도체 소자(16)가 접합된 적층 디바이스(10)를 얻을 수 있다.
적층 디바이스의 제조 방법의 제2 예에서는, 모든 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 접합한 상태에서, 반도체 소자(16)를 접합해도 된다.
적층 디바이스의 제조 방법의 제3 예에 대하여 설명한다.
도 29~도 30은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제3 예를 공정순으로 나타내는 모식도이다.
적층 디바이스의 제조 방법의 제3 예는, 웨이퍼 온 웨이퍼에 관한 것이며, 도 1에 나타내는 적층 디바이스(10)의 제조 방법을 나타낸다.
적층 디바이스의 제조 방법의 제3 예는, 적층 디바이스의 제조 방법의 제1 예에 비하여, 반도체 소자(14) 대신에 제2 반도체 웨이퍼(62)를 이용하는 점 이외에는, 적층 디바이스의 제조 방법의 제1 예와 동일하다. 이로 인하여, 적층 디바이스의 제조 방법의 제1 예와 공통되는 제조 방법에 대한 상세한 설명은 생략한다.
먼저, 제1 반도체 웨이퍼(60)와, 복수의 소자 영역(도시하지 않음)을 구비하는 제2 반도체 웨이퍼(62)를 준비한다. 소자 영역은 제2 반도체 웨이퍼(62)의 표면(62a)에 마련되어 있다.
다음으로, 제1 반도체 웨이퍼(60)의 표면(60a)과 제2 반도체 웨이퍼(62)의 표면(62a)을 대향시킨다. 그리고, 제1 반도체 웨이퍼(60)의 얼라인먼트 마크와, 제2 반도체 웨이퍼(62)의 얼라인먼트 마크를 이용하여, 제1 반도체 웨이퍼(60)에 대하여, 제2 반도체 웨이퍼(62)의 위치 맞춤을 행한다.
다음으로, 도 29에 나타내는 바와 같이, 제1 반도체 웨이퍼(60)의 표면(60a)과 제2 반도체 웨이퍼(62)의 표면(62a)을 대향시키고, 상술한 방법을 이용하여 제1 반도체 웨이퍼(60)와 제2 반도체 웨이퍼(62)를 접합한다. 이 경우, 가접합한 후에, 본접합을 해도 되고, 본접합만으로도 된다.
다음으로, 도 30에 나타내는 바와 같이, 제1 반도체 웨이퍼(60)와 제2 반도체 웨이퍼(62)가 접합된 상태에서, 소자 영역마다, 예를 들면 다이싱 또는 레이저 스크라이빙 등에 의하여 개편화한다. 이로써, 반도체 소자(12)와 반도체 소자(14)가 접합된 적층 디바이스(10)를 얻을 수 있다. 이와 같이, 웨이퍼 온 웨이퍼를 이용해도 적층 디바이스(10)를 얻을 수 있다.
또한, 개편화에 대해서는, 상술과 같기 때문에, 상세한 설명은 생략한다.
또, 도 30에 나타내는 바와 같이, 제1 반도체 웨이퍼(60)와 제2 반도체 웨이퍼(62)가 접합된 상태에서, 제1 반도체 웨이퍼(60) 및 제2 반도체 웨이퍼(62) 중, 얇게 할 필요가 있는 반도체 웨이퍼가 있으면, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 등에 의하여, 얇게 할 수 있다.
적층 디바이스의 제조 방법의 제3 예에서는, 반도체 소자(12)와 반도체 소자(14)를 적층한 2층 구조를 예로 하여 설명했지만, 이에 한정되는 것은 아니고, 3층 이상이어도 되는 것은 물론이다. 이 경우, 제2 반도체 웨이퍼(62)의 이면(62b)에, 얼라인먼트 마크(도시하지 않음)와, 단자(30a) 및 단자(30b)를 마련한다. 이면(62b)의 단자(30a) 및 단자(30b)는, 표면(62a)의 소자 영역에 전기적으로 접속되어 있다. 제2 반도체 웨이퍼(62)를 상술한 구성으로 함으로써, 제3 반도체 웨이퍼(도시하지 않음)를 위치 맞춤하여 접합할 수 있고, 3층 이상의 적층 디바이스(10)를 얻을 수 있다.
적층 디바이스의 제조 방법의 제4 예에 대하여 설명한다.
도 31~도 33은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제4 예를 공정순으로 나타내는 모식도이다.
적층 디바이스의 제조 방법의 제4 예는, 칩 온 웨이퍼에 관한 것이며, 도 9에 나타내는 적층 디바이스(10)의 제조 방법을 나타낸다.
적층 디바이스의 제조 방법의 제4 예는, 적층 디바이스의 제조 방법의 제1 예에 비하여, 반도체 소자(12)와 반도체 소자(14)가 이방 도전성 부재(20)를 통하여 적층되어 접합되어 있는 점 이외에는, 적층 디바이스의 제조 방법의 제1 예와 동일하다. 이로 인하여, 적층 디바이스의 제조 방법의 제1 예와 공통되는 제조 방법에 대한 상세한 설명은 생략한다.
먼저, 이방 도전성 부재(20)가 표면(14a)에 마련된 반도체 소자(14)를 준비한다.
다음으로, 이방 도전성 부재(20)를, 제1 반도체 웨이퍼(60)를 향하게 하여 반도체 소자(14)를 배치한다. 다음으로, 반도체 소자(14)의 얼라인먼트 마크와, 제1 반도체 웨이퍼(60)의 얼라인먼트 마크를 이용하여, 제1 반도체 웨이퍼(60)에 대하여, 반도체 소자(14)의 위치 맞춤을 행한다.
다음으로, 반도체 소자(14)를 이방 도전성 부재(20)를 통하여 제1 반도체 웨이퍼(60)의 소자 영역에 재치하고, 예를 들면 미리 정해진 압력을 가하며, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 수지층(44)(도 11 참조)을 이용하여 가접합한다. 이를 모든 반도체 소자(14)에 대하여 행하여, 도 32에 나타내는 바와 같이, 모든 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 가접합한다.
가접합에 수지층(44)을 사용하는 것은 방법의 하나이며, 이하에 나타내는 방법이어도 된다. 예를 들면, 밀봉 수지 등을 디스펜서 등으로 제1 반도체 웨이퍼(60) 상에 공급하여, 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 가접합해도 되고, 제1 반도체 웨이퍼(60) 상에, 사전에 공급한 절연성 수지 필름(NCF(Non-conductive Film))을 사용하여 반도체 소자(14)를 소자 영역에 가접합해도 된다.
다음으로, 모든 반도체 소자(14)를 제1 반도체 웨이퍼(60)의 소자 영역에 가접합한 상태에서, 반도체 소자(14)에 대하여, 미리 정해진 압력을 가하며, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 복수의 반도체 소자(14)를 모두 일괄하여, 제1 반도체 웨이퍼(60)의 소자 영역에 접합한다. 이 접합은, 상술과 같이 본접합이라고 불리는 것이다. 이로써, 반도체 소자(14)의 단자(30a) 및 단자(30b)가 이방 도전성 부재(20)에 접합되고, 제1 반도체 웨이퍼(60)의 단자(30a) 및 단자(30b)가 이방 도전성 부재(20)에 접합된다.
다음으로, 도 33에 나타내는 바와 같이, 이방 도전성 부재(20)를 통하여 반도체 소자(14)가 접합된 제1 반도체 웨이퍼(60)를, 소자 영역마다, 다이싱 또는 레이저 스크라이빙 등에 의하여 개편화한다. 이로써, 반도체 소자(12)와 이방 도전성 부재(20)와 반도체 소자(14)가 접합된 적층 디바이스(10)를 얻을 수 있다.
또한, 가접합할 때에, 가접합 강도가 약하면, 반송 공정 등 및 접합할 때까지의 공정에서 위치 어긋남이 발생되기 때문에, 가접합 강도는 중요해진다.
또, 가접합 프로세스에 있어서의 온도 조건은 특별히 한정되지 않지만, 0℃~300℃인 것이 바람직하고, 10℃~200℃인 것이 보다 바람직하며, 상온(23℃)~100℃인 것이 특히 바람직하다.
마찬가지로, 가접합 프로세스에 있어서의 가압 조건은 특별히 한정되지 않지만, 10MPa 이하인 것이 바람직하고, 5MPa 이하인 것이 보다 바람직하며, 1MPa 이하인 것이 특히 바람직하다.
본접합에 있어서의 온도 조건은 특별히 한정되지 않지만, 가접합의 온도보다 높은 온도인 것이 바람직하고, 구체적으로는, 150℃~350℃인 것이 보다 바람직하며, 200℃~300℃인 것이 특히 바람직하다.
또, 본접합에 있어서의 가압 조건은 특별히 한정되지 않지만, 30MPa 이하인 것이 바람직하고, 0.1MPa~20MPa인 것이 보다 바람직하다.
또, 본접합의 시간은 특별히 한정되지 않지만, 1초~60분인 것이 바람직하고, 5초~10분인 것이 보다 바람직하다.
상술한 조건에서 본접합을 행함으로써, 수지층이, 반도체 소자(14)의 전극 간에 유동하여, 접합부에 잔존하기 어려워진다.
상술과 같이 본접합에서는, 복수의 반도체 소자(14)의 접합을 일괄하여 행함으로써, 택트 타임을 저감시킬 수 있어, 생산성을 높게 할 수 있다.
적층 디바이스의 제조 방법의 제4 예에서는, 이방 도전성 부재(20)가 표면(14a)에 마련된 반도체 소자(14)를 이용했지만, 이에 한정되는 것은 아니다. 표면(60a)에 이방 도전성 부재(20)가 마련된 제1 반도체 웨이퍼(60)에, 이방 도전성 부재(20)가 마련되지 않은 반도체 소자(14)를 접합하도록 해도 된다.
적층 디바이스의 제조 방법의 제5 예에 대하여 설명한다.
도 34~도 36은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제5 예를 공정순으로 나타내는 모식도이다.
적층 디바이스의 제조 방법의 제5 예는, 적층 디바이스의 제조 방법의 제2 예에 비하여, 3개의 반도체 소자(12, 14, 16)가 이방 도전성 부재(20)를 통하여 적층되어 접합되는 점 이외에는, 적층 디바이스의 제조 방법의 제2 예와 동일하다. 이로 인하여, 적층 디바이스의 제조 방법의 제2 예와 공통되는 제조 방법에 대한 상세한 설명은 생략한다.
상술과 같이, 반도체 소자(14)에는, 이면(14b)에 얼라인먼트 마크(도시하지 않음)가 마련되어 있고, 또한 단자(30a) 및 단자(30b)가 마련되어 있다. 또한 반도체 소자(14)에는 표면(14a)에 이방 도전성 부재(20)가 마련되어 있다. 또, 반도체 소자(16)에서도 표면(16a)에 이방 도전성 부재(20)가 마련되어 있다.
도 34에 나타내는 바와 같이, 모든 반도체 소자(14)가 이방 도전성 부재(20)를 통하여 제1 반도체 웨이퍼(60)의 소자 영역에 가접합된 상태에서, 반도체 소자(14)의 이면(14b)의 얼라인먼트 마크와, 반도체 소자(16)의 얼라인먼트 마크를 이용하여, 반도체 소자(14)에 대하여 반도체 소자(16)의 위치 맞춤을 행한다.
다음으로, 도 35에 나타내는 바와 같이, 반도체 소자(14)의 이면(14b)에, 이방 도전성 부재(20)를 통하여 반도체 소자(16)를 가접합한다. 다음으로, 모든 반도체 소자(14)를 이방 도전성 부재(20)를 통하여 제1 반도체 웨이퍼(60)의 소자 영역에 가접합하고, 모든 반도체 소자(14)에, 이방 도전성 부재(20)를 통하여 반도체 소자(16)를 가접합한 상태에서, 미리 정한 조건으로 본접합을 행한다. 이로써, 반도체 소자(14)와 반도체 소자(16)가 이방 도전성 부재(20)를 통하여 접합되고, 반도체 소자(14)와 제1 반도체 웨이퍼(60)가 이방 도전성 부재(20)를 통하여 접합된다. 반도체 소자(14), 반도체 소자(16) 및 제1 반도체 웨이퍼(60)의 단자(30a) 및 단자(30b)는 이방 도전성 부재(20)에 접합된다.
다음으로, 도 36에 나타내는 바와 같이, 반도체 소자(14) 및 반도체 소자(16)가 이방 도전성 부재(20)를 통하여 접합된 제1 반도체 웨이퍼(60)를, 소자 영역마다, 예를 들면 다이싱 또는 레이저 스크라이빙 등에 의하여 개편화한다. 이로써, 반도체 소자(12)와 반도체 소자(14)와 반도체 소자(16)가 이방 도전성 부재(20)를 통하여 접합된 적층 디바이스(10)를 얻을 수 있다.
적층 디바이스의 제조 방법의 제6 예에 대하여 설명한다.
도 37~도 38은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제6 예를 공정순으로 나타내는 모식도이다.
적층 디바이스의 제조 방법의 제6 예는, 웨이퍼 온 웨이퍼에 관한 것이며, 도 9에 나타내는 적층 디바이스(10)의 제조 방법을 나타낸다.
적층 디바이스의 제조 방법의 제6 예는, 적층 디바이스의 제조 방법의 제3 예에 비하여, 이방 도전성 부재(20)를 통하여 제1 반도체 웨이퍼(60)와 제2 반도체 웨이퍼(62)를 접합하는 점 이외에는, 적층 디바이스의 제조 방법의 제3 예와 동일하다. 이로 인하여, 적층 디바이스의 제조 방법의 제3 예와 공통되는 제조 방법에 대한 상세한 설명은 생략한다. 또, 이방 도전성 부재(20)에 대해서도, 상술한 설명과 같기 때문에, 그 상세한 설명은 생략한다.
먼저, 제1 반도체 웨이퍼(60)와, 제2 반도체 웨이퍼(62)를 준비한다. 제1 반도체 웨이퍼(60)의 표면(60a), 또는 제2 반도체 웨이퍼(62)의 표면(62a) 중 어느 하나에 이방 도전성 부재(20)를 마련한다.
다음으로, 제1 반도체 웨이퍼(60)의 표면(60a)과 제2 반도체 웨이퍼(62)의 표면(62a)을 대향시킨다. 그리고, 제1 반도체 웨이퍼(60)의 얼라인먼트 마크와, 제2 반도체 웨이퍼(62)의 얼라인먼트 마크를 이용하여, 제1 반도체 웨이퍼(60)에 대하여, 제2 반도체 웨이퍼(62)의 위치 맞춤을 행한다.
다음으로, 제1 반도체 웨이퍼(60)의 표면(60a)과 제2 반도체 웨이퍼(62)의 표면(62a)을 대향시키고, 상술한 방법을 이용하여, 도 37에 나타내는 바와 같이 제1 반도체 웨이퍼(60)와 제2 반도체 웨이퍼(62)를 이방 도전성 부재(20)를 통하여 접합한다. 이 경우, 가접합한 후에, 본접합을 해도 되고, 본접합만으로도 된다.
다음으로, 도 38에 나타내는 바와 같이, 제1 반도체 웨이퍼(60)와 제2 반도체 웨이퍼(62)가 이방 도전성 부재(20)를 통하여 접합된 상태에서, 소자 영역마다, 예를 들면 다이싱 또는 레이저 스크라이빙 등에 의하여 개편화한다. 이로써, 이방 도전성 부재(20)를 통하여 반도체 소자(12)와 반도체 소자(14)가 접합된 적층 디바이스(10)를 얻을 수 있다. 이와 같이, 웨이퍼 온 웨이퍼를 이용해도 적층 디바이스(10)를 얻을 수 있다.
또한, 개편화에 대해서는, 상술과 같기 때문에, 상세한 설명은 생략한다.
또, 도 38에 나타내는 바와 같이, 제1 반도체 웨이퍼(60)와 제2 반도체 웨이퍼(62)가 접합된 상태에서, 제1 반도체 웨이퍼(60) 및 제2 반도체 웨이퍼(62) 중, 얇게 할 필요가 있는 반도체 웨이퍼가 있으면, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 등에 의하여, 얇게 할 수 있다.
적층 디바이스의 제조 방법의 제6 예에서는, 반도체 소자(12)와 반도체 소자(14)를 적층한 2층 구조를 예로 하여 설명했지만, 이에 한정되는 것은 아니고, 상술과 같이 3층 이상이어도 되는 것은 물론이다. 이 경우, 상술한 적층 디바이스(10)의 제조 방법의 제3 예와 동일하게, 제2 반도체 웨이퍼(62)의 이면(62b)에, 얼라인먼트 마크(도시하지 않음)와, 단자(30a) 및 단자(30b)를 마련함으로써 3층 이상의 적층 디바이스(10)를 얻을 수 있다.
상술과 같이, 적층 디바이스(10)에 있어서 이방 도전성 부재(20)를 마련하는 구성으로 함으로써, 반도체 소자에 요철이 있어도, 요철을 돌출 부분(42a) 및 돌출 부분(42b)을 완충층으로서 이용함으로써 흡수할 수 있다. 돌출 부분(42a) 및 돌출 부분(42b)이 완충층으로서 기능하기 때문에, 반도체 소자에 있어서 소자 영역이 있는 면에 대해서는, 높은 표면 품질을 불필요하게 할 수 있다. 이로 인하여, 연마 등의 평활화 처리가 불필요하고, 생산 비용을 억제할 수 있으며, 또 생산 시간도 짧게 할 수 있다.
또, 칩 온 웨이퍼를 이용하여 적층 디바이스(10)를 제조할 수 있기 때문에, 반도체 칩의 양품만을, 반도체 웨이퍼 내의 양품 부분에 접합함으로써, 득률을 유지하여, 제조 로스를 저감시킬 수 있다.
나아가서는, 상술과 같이 수지층(44)은 점착성을 구비하고, 가접합 시에 가접합제로서 이용할 수 있어, 일괄하여 본접합할 수 있다.
상술한 이방 도전성 부재(20)가 마련된 반도체 소자(14)는, 도 12에 나타내는 이방 도전재(50)의 이방 도전성 부재(20)와, 복수의 소자 영역(도시하지 않음)을 구비하는 반도체 웨이퍼를 이용하여 형성할 수 있다. 소자 영역에는, 상술과 같이 위치 맞춤을 위한 얼라인먼트 마크(도시하지 않음)와, 도 2에 나타내는 단자(30a) 및 단자(30b)가 마련되어 있다. 이방 도전재(50)에서는, 이방 도전성 부재(20)가, 소자 영역에 맞춘 패턴으로 형성되어 있다.
먼저, 미리 정해진 압력을 가하고, 미리 정해진 온도로 가열하며, 미리 정해진 시간 유지하여, 이방 도전재(50)의 이방 도전성 부재(20)를, 반도체 웨이퍼의 소자 영역에 접합한다.
다음으로, 이방 도전재(50)의 지지체(46)를 제거하여, 이방 도전성 부재(20)만을 반도체 웨이퍼에 접합시킨다. 이 경우, 이방 도전재(50)에, 미리 정해진 온도로 가열하고, 박리층(47)의 박리제(49)의 접착력을 저하시켜, 이방 도전재(50)의 박리층(47)을 기점으로 하여 지지체(46)를 제거한다. 다음으로, 반도체 웨이퍼에 대하여, 소자 영역마다 개편화하여, 복수의 반도체 소자(14)를 얻는다.
또한, 이방 도전성 부재(20)가 마련된 반도체 소자(14)를 예로 하여 설명했지만, 이방 도전성 부재(20)가 마련된 반도체 소자(16)도, 이방 도전성 부재(20)가 마련된 제2 반도체 웨이퍼(62)에 대해서도, 이방 도전성 부재(20)가 마련된 반도체 소자(14)와 동일하게 하여, 이방 도전성 부재(20)를 마련할 수 있다.
반도체 디바이스의 접합에 관해서는, 반도체 소자에 대하여, 다른 반도체 소자를 접합하는 형태로 설명했지만, 이에 한정되는 것은 아니고, 1개의 반도체 소자에 복수의 반도체 소자를 접합하는 형태인 1 대 복수의 형태여도 된다. 또, 복수의 반도체 소자와 복수의 반도체 소자를 접합하는 형태인 복수 대 복수의 형태여도 된다.
도 39는 본 발명의 실시형태의 적층 디바이스의 제8 예를 나타내는 모식도이고, 도 40은 본 발명의 실시형태의 적층 디바이스의 제9 예를 나타내는 모식도이며, 도 41은 본 발명의 실시형태의 적층 디바이스의 제10 예를 나타내는 모식도이고, 도 42는 본 발명의 실시형태의 적층 디바이스의 제11 예를 나타내는 모식도이며, 도 43은 본 발명의 실시형태의 적층 디바이스의 제12 예를 나타내는 모식도이다.
1 대 복수의 형태로서는, 예를 들면 도 39에 나타내는 바와 같이, 반도체 소자(12)와 반도체 소자(14)와 반도체 소자(16)가, 각각 이방 도전성 부재(20)를 이용하여 접합되고, 또한 전기적으로 접속된 형태의 적층 디바이스(63)가 예시된다. 또한, 반도체 소자(12)는, 인터포저 기능을 갖는 것이어도 된다. 적층 디바이스(63)에서는, 반도체 소자(12), 반도체 소자(14) 및 반도체 소자(16) 대신에, 반도체 소자 웨이퍼여도 된다.
또, 복수 대 복수의 형태로서는, 예를 들면 도 40에 나타내는 바와 같이, 1개의 반도체 소자(12)에 대하여, 이방 도전성 부재(20)를 이용하여 반도체 소자(14)와 반도체 소자(16)가 접합되고, 또한 전기적으로 접속된 형태의 적층 디바이스(64)가 예시된다. 반도체 소자(12)는, 인터포저 기능을 갖는 것이어도 된다.
또, 예를 들면 인터포저 기능을 갖는 디바이스 상에, 논리 회로를 갖는 논리 칩, 및 메모리 칩 등의 복수의 디바이스를 적층하는 것도 가능하다. 또, 이 경우, 각각의 디바이스마다 전극 사이즈가 달라도 접합할 수 있다.
도 41에 나타내는 적층 디바이스(65)에서는, 전극(68)의 크기는 동일하지 않고, 크기가 다른 것이 혼재하고 있지만, 1개의 반도체 소자(12)에 대하여, 이방 도전성 부재(20)를 이용하여 반도체 소자(14)와 반도체 소자(16)가 접합되고, 또한 전기적으로 접속되어 있다. 또한 반도체 소자(14)에 반도체 소자(66)가 이방 도전성 부재(20)를 이용하여 접합되고, 또한 전기적으로 접속되어 있다. 반도체 소자(14)와 반도체 소자(16)에 걸쳐 반도체 소자(67)가 이방 도전성 부재(20)를 이용하여 접합되고, 또한 전기적으로 접속되어 있다.
또, 도 42에 나타내는 적층 디바이스(69)와 같이, 1개의 반도체 소자(12)에 대하여, 이방 도전성 부재(20)를 이용하여 반도체 소자(14)와 반도체 소자(16)가 접합되고, 또한 전기적으로 접속되어 있다. 또한 반도체 소자(14)에 반도체 소자(66)와 반도체 소자(67)가 이방 도전성 부재(20)를 이용하여 접합되고, 반도체 소자(16)에 반도체 소자(71)가 이방 도전성 부재(20)를 이용하여 접합되며, 또한 전기적으로 접속되어 있는 구성으로 할 수도 있다.
상술과 같은 구성의 경우에, 광도파로를 포함하는 디바이스 표면에 VCSEL(Vertical Cavity Surface Emitting Laser)과 같은 발광 소자, 및 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서와 같은 수광 소자를 적층함으로써 고주파를 상정한 실리콘 포토닉스에 대한 대응도 가능해진다.
예를 들면, 도 43에 나타내는 적층 디바이스(69a)와 같이, 1개의 반도체 소자(12)에 대하여, 이방 도전성 부재(20)를 이용하여 반도체 소자(14)와 반도체 소자(16)가 접합되고, 또한 전기적으로 접속되어 있다. 또한 반도체 소자(14)에 반도체 소자(66)와 반도체 소자(67)가 이방 도전성 부재(20)를 이용하여 접합되고, 반도체 소자(16)에 반도체 소자(71)가 이방 도전성 부재(20)를 이용하여 접합되며, 또한 전기적으로 접속되어 있다. 반도체 소자(12)에는 광도파로(61)가 마련되어 있다. 반도체 소자(16)에는 발광 소자(75)가 마련되고, 반도체 소자(14)에는 수광 소자(76)가 마련되어 있다. 반도체 소자(16)의 발광 소자(75)로부터 출력된 광(Lo)은, 반도체 소자(12)의 광도파로(61)를 통과하여, 반도체 소자(14)의 수광 소자(76)에 출사광(Ld)으로서 출사된다. 이로써, 상술한 실리콘 포토닉스에 대응할 수 있다.
또한, 이방 도전성 부재(20)에는, 광(Lo) 및 출사광(Ld)의 광로에 상당하는 개소에 구멍(21)이 형성되어 있다.
적층체를 이용한 3차원 적층에 있어서의 구체적인 어셈블리 공정에 대하여 설명한다.
3차원 적층을 실현하기 위해서는 적층하는 디바이스에 있어서 적층 방향의 전기적인 접속을 담당하는 배선이 형성되어 있는 것이 필요하고, 이 적층 방향의 접속을 담당하는 배선은 TSV(Through Silicon Via)라고 불린다. TSV를 갖는 디바이스는, TSV를 어느 단계에서 형성하는지에 따라 바이어 퍼스트, 바이어 미들, 및 바이어 라스트의 3종류로 분류된다. 디바이스의 트랜지스터를 형성하기 전에 TSV를 형성하는 것이 바이어 퍼스트라고 불린다. 트랜지스터의 형성 후, 또한 재배선층의 형성 전에 형성하는 것이 바이어 미들이라고 불린다. 재배선층 형성 후에 형성하는 것이 바이어 라스트라고 불린다. 어느 방법에 의한 TSV 형성도 관통 처리를 행하기 때문에 실리콘 기판의 박화를 필요로 한다.
TSV를 적용한 반도체 칩 또는 웨이퍼의 접합 방법을, 적층체의 사용 형태의 예와 함께 설명한다.
바이어 퍼스트 또는 바이어 미들의 대표적인 예로서, HBM(High Bandwidth Memory), 또는 HMC(Hybrid Memory Cube)라고 불리는 적층형의 메모리 칩을 들 수 있다. 이들 예에서는, 동일 다이상으로 메모리 영역의 형성과 함께 TSV 영역을 형성하여, 기재 웨이퍼를 박화하고, TSV를 형성하여, 바이어의 표면에 마이크로 범프라고 불리는 전극을 형성하며, 적층하여 접합을 행하고 있다.
바이어 라스트의 예로서는, 메탈 범프를 갖지 않는 반도체 칩 또는 웨이퍼를 절연성 접착제 또는 절연성 산화물에 의하여 접합하고, 그 후에 TSV를 형성하는 공정을 들 수 있다.
종래는, 층간의 접합을 형성한 후에, 봇슈(BOSCH)법 또는 레이저 드릴법 등의 방법으로 구멍을 형성하고, 스퍼터 등에 의하여 벽면에 도금핵을 형성하며, 도금에 의하여 금속을 충전하여 각층의 배선 부분과 전기적으로 접합하는 것이다.
그러나, 금속 충전이 도금핵의 성장에 의하여 형성된 것이기 때문에, 충전 금속과 배선 부분과의 접합은 반드시 담보되어 있지 않다. 이에 대하여, 이방 도전성 부재를 이용하여 범프끼리를 접속하는 경우에는, 이방 도전성 부재의 도통로가 범프와의 결합을 직접 형성하기 때문에 전기적 접속이 강화되고, 신호 접속이 한층 양호해진다. 이때, 반도체 칩 표면 또는 웨이퍼 표면에 신호 전송에 기여하지 않는 전극을 마련해 둠으로써 접합부의 면적이 증가하여, 전단 응력당 내성을 향상시킬 수 있다. 또, 층간에서의 열전도가 양호해지기 때문에, 열이 적층체 전체로 확산되기 쉬워진다. 이들 기구에 의하여 접속 강도와 방열성이 보다 향상된다.
바이어 퍼스트, 바이어 미들, 및 바이어 라스트 중 어느 것에 있어서도 적용 가능한 접합 방법의 예로서는, 금속 확산 접합, 산화막 다이렉트 접합, 금속 범프 접합 및 공정(共晶) 접합을 들 수 있다.
금속 확산 접합 또는 산화막 다이렉트 접합은 저압 저온 조건에서의 접합성이 양호하다. 한편, 접합면에 대하여 높은 청정도로서, 예를 들면 Ar 에칭에 의한 표면 청정화 직후와 동등의 레벨이 요구된다. 또, 평탄성으로서, 예를 들면 산술 평균 조도(Ra)가 1nm 이하가 요구되기 때문에, 접합 시에는 엄밀한 분위기 제어, 및 평행도 제어가 필요하다. 또, 다른 회사, 또는 회사가 동일해도 다른 공장에서 제조된 반도체 디바이스의 제품군은, 반도체 디바이스의 종류 또는 배선 룰이 다른 경우가 있고, 그와 같은 반도체 디바이스의 제품군을 3차원 적층하는 경우, 그 중에서 가장 엄격한 정밀도 또는 제어가 요구된다.
한편, 금속 범프 접합 또는 공정 접합은 다소의 결함이 있는 경우 또는 프로세스가 장황한 경우에서도 접합성이 양호하다. 또, 범프 또는 땜납의 변형 또는 유동에 의하여, 금속 확산 접합 또는 산화막 다이렉트 접합에 비하여 이종 디바이스를 접합할 때의 디바이스 표면의 청정도 또는 평탄도가 낮아도 되는 경우가 있다.
이들 접합 방식에 있어서는, 접합 강도가 금속 확산 접합 및 산화막 다이렉트 접합에 비하여 낮은 점, 적층을 반복할 때마다 이미 접합한 부분이 재가열되어 디바이스 불량을 일으킬 가능성이 있는 점을 과제로서 들 수 있다. 문헌(산소켄 연구 성과 보고 2013년 3월 8일: "다기능 고밀도 삼차원 집적화 기술 (2) 차세대 삼차원 집적화의 평가 해석 기술의 연구 개발 <(2)-B 열·적층 접합 기술의 연구개발>")에는, 유기 수지에 의하여 적층 시의 일시 고정을 행하고, 전체층 적층 후에 일괄하여 가열하여 접합함으로써 온도 이력의 영향을 회피할 방법이 제안되어 있다. 신호 전송에 기여하지 않는 전극을 형성함으로써 방열성을 향상시키기 때문에, 열전도성이 낮은 유기 수지층을 이용하는 양태에 대하여, 적층체를 적용하는 것은 특히 유용하다.
다음으로, 적층체를 구성하는 이방 도전성 부재를 상술한 접합에 이용하는 경우에 대하여 설명한다.
적층체에 이용되는 이방 도전성 부재는, 적어도 하나의 표면에 수지층이 형성되어 있는 것이 바람직하고, 양면에 형성되어 있는 것이 보다 바람직하다.
또, 상술한 이방 도전성 부재의 수지층(44)은 열경화성 수지를 포함하는 것이 바람직하다. 형성된 상술한 수지층은, 가접합층으로서 적층 후의 위치 어긋남을 억제한다. 가접합은 저온 또한 단시간으로 행하는 것이 가능하기 때문에, 디바이스에 대한 악영향을 저감시킬 수 있다. 프로세스 중의 열에 의한 위치 어긋남을 억제하는 관점에서, 상술한 수지층의 두께는 100nm~1000nm인 것이 바람직하고, 이방 도전성 부재의 열전도율은 두께 방향으로 20~100W/(m·K)인 것이 바람직하며, 이방 도전성 부재의 열팽창 계수(CTE)는 5ppm~10ppm인 것이 바람직하다.
이방 도전성 부재는, 박리 가능한 접착층을 통하여 지지체에 유지된 형태로 공급되는 것이 바람직하다. 지지체의 재질로서는, 특별히 한정되는 것은 아니지만, 구부러지기 어렵고, 일정의 평탄도를 확보할 수 있는 점에서 실리콘 또는 유리 등의 재질이 바람직하다.
박리 가능한 접착층으로서는, 접착성이 낮은 접착층이어도 되지만, 가열 또는 광조사에 의하여 접착성이 저하되는 접착층이 바람직하다. 가열에 의하여 접착성이 저하되는 접착층의 예로서는, 닛토 덴코사제 리발파(등록 상표) 또는 소마르 주식회사제 소마택(등록 상표)을 들 수 있다. 광조사에 의하여 접착성이 저하되는 접착층으로서는 일반적인 다이싱 테이프로서 이용되고 있는 재료를 사용할 수 있는 것 외에, 3M사제의 광박리층도 예로서 들 수 있다.
이방 도전성 부재에는, 지지체로 유지되어 있는 단계에서 패턴이 형성되어 있어도 된다. 패턴 형성의 예로서는, 예를 들면 요철 패턴 형성, 개편화, 및 친소수성 패턴 형성을 들 수 있고, 친소수성 패턴이 형성되어 있는 것이 바람직하며, 친소수성 패턴이 개편화되어 있는 것이 보다 바람직하다.
이방 도전성 부재는 도전재를 포함하고 있기 때문에, 접합을 행하기 위해서는 접합 대상의 표면에 전극이 형성되어 있으면 되고, 미세 원뿔 금범프 등의 특수한 금속 범프 또는, 커넥테크 재팬 주식회사, 도호쿠 마이크로테크사 및 산소켄 아오야기 마사히로 연구 그룹에 의한 몬스터팩 코어 기술 등의 특수한 기술을 필요로 하지 않는다. 특히, 접합 대상의 표면 평탄성이 낮은 경우에 있어서도 접합을 가능하게 하기 위하여, 이방 도전성 부재는 돌기를 표면에 갖는 것이 바람직하고, 상술과 같이, 돌출 부분(42a), 즉 돌기가 도전재로 이루어지는 돌기를 포함하는 것이 보다 바람직하다.
또, 본 발명의 면적률을 갖는 단자를 갖는 적층체는 층간의 열전도가 양호한 점에서 열이 적층체 전체로 확산되기 쉬워지기 때문에, 방열성이 특히 양호하다.
다음으로, 적층체의 적층 방법에 대하여 설명한다.
다른 반도체 칩을 적층하는 양태에는, COC(Chip on Chip)법, COW(Chip on Wafer)법, WOW(Wafer on Wafer)법을 들 수 있다. COC법은 기판에 고정한 반도체 칩 위에 반도체 칩을 적층해 가는 방법이며, 다른 사이즈의 반도체 칩의 적층이 가능하고, 접합 전에 양품 반도체 칩을 선별하는 것이 가능한 등의 메리트를 갖지만, 다수의 반도체 칩을 적층하는 경우는 매번 얼라인먼트를 필요로 하기 때문에 고비용이다. COW법은 기판 웨이퍼 상에 반도체 칩을 적층하는 방법이며, 다수의 반도체 칩을 적층하는 경우는 COC법과 동일하게 매번 얼라인먼트를 필요로 하기 때문에 고비용이다. WOW법은 웨이퍼끼리를 접합하는 방법이며, 접합 시간의 단축이 가능하고, 얼라인먼트가 용이한 등의 메리트를 갖지만, 양품 반도체 칩의 선별을 할 수 없기 때문에 다층 적층체의 득률이 저하되기 쉽다.
얼라인먼트의 시간 단축을 목적으로 하여, 웨이퍼 상에서 일괄 얼라인먼트를 행하는 셀프 얼라인먼트라고 불리는 방법이 검토되어 있고, 예를 들면 일본 공개특허공보 2005-150385호 또는 일본 공개특허공보 2014-057019호에 기술이 개시되어 있다. 그러나, 이들 문헌에는 고정된 반도체 칩끼리의 위치를 맞추는 기술이 개시되어 있는 것에 지나지 않고, 층끼리를 전기적으로 접합하기 위해서는 상술한 접합 방법 중 어느 하나를 더 행할 필요가 있었다. 금속 확산 접합 또는 산화막 다이렉트 접합을 적용하기 위해서는 배열한 반도체 칩 전부의 높이를 정밀하게 제어할 필요가 있어, 고비용이었다. 한편 금속 범프 접합 또는 공정 접합을 적용하는 경우, 매번 가열하여 접합하는 방식으로는 기접합 부분의 재가열에 대한 대책이 필요하고, 전체층 적층 후에 일괄하여 가열하여 접합하는 방식으로는 적층 시에 반도체 칩이 어긋나지 않는 고안 및 방열 대책이 필요했다.
상술한 과제에 대하여, 이방 도전성 부재를 이용한 3차원 적층이 유용하다.
따라서, 적층체의 각 접합에는 이방 도전성 부재를 이용하는 것이 바람직하지만, 적층체는 종래법에 의한 접합을 포함해도 된다. 종래법에 의한 접합을 포함하는 예로서, 이방 도전성 부재에 의한 접합을 갖는 적층체가 광반도체와 ASIC(Application Specific Integrated Circuit)의 사이에 하이브리드 본딩을 갖는 양태, 및 메모리와 ASIC의 사이에 표면 활성화 접합을 갖는 양태를 들 수 있다. 종래법에 의한 접합은, 다른 룰로 제조된 디바이스끼리의 적층이 용이하게 된다는 이점을 갖는다.
이방 도전성 부재를 이용한 3차원 적층의 예로서, 이하의 양태를 들 수 있다.
먼저, 제1 반도체 칩군을 검사, 개편화하여, 제1 양품 반도체 칩군을 선별한다.
제1 이방 도전성 부재를 통하여 제1 기체에 제1 양품 반도체 칩군을 배열하고, 가접합을 행한다. 가접합은, 플립 칩 본더 등의 장치에 의하여 행할 수 있다. 제1 기체로서는, 특별히 한정되는 것은 아니지만, 트랜지스터를 갖는 디바이스 또는, 배선층과 관통 전극을 갖는 기체를 예로서 들 수 있다.
피적층 반도체 칩군을 검사한 후, 개편화하여, 피적층 양품 반도체 칩군을 선별한다. 피적층 반도체 칩군으로서는, 특별히 한정되는 것은 아니지만, 관통 전극을 갖는 양태 또는 매설된 바이어를 갖는 반도체 칩의 이면을 제거하는 양태를 예로서 들 수 있다. 이면의 제거 방법은, 백그라인드, CMP, 및 케미컬 에칭 등의 방법을 들 수 있다. 특히, 가로 방향의 응력이 적은 케미컬 에칭 등의 제거 방법이 바람직하다.
제2 기체의, 제1 기체 상에 있어서의 제1 양품 반도체 칩군의 배열에 대응하는 위치에, 피적층 양품 반도체 칩군을 배열한다.
제1 기체와 제2 기체와의 위치 맞춤을 행한 후, 제1 기체와 제2 기체의 사이에 제2 이방 도전성 부재를 끼우고, 이 제2 이방 도전성 부재를 통하여 제1 양품 반도체 칩군과 피적층 양품 반도체 칩군과의 가접합을 행한다. 다음으로, 피적층 양품 반도체 칩군으로부터 제2 기체를 박리하여 제거한다.
제1 양품 반도체 칩군, 제2 이방 도전성 부재, 및 피적층 양품 반도체 칩군으로 이루어지는 구조를 새로운 제1 양품 반도체 칩군으로 하고, 미리 정해진 계층의 구조가 형성될 때까지 제2 이방 도전성 부재와 피적층 반도체 칩군의 적층을 반복한다.
미리 정해진 계층의 구조가 형성된 후, 일괄하여 가열 및 가압을 행함으로써 계층 간을 본접합하여, 3차원 접합 구조를 얻는다.
얻어진 3차원 접합 구조를 컴프레션 본딩 등의 수법으로 밀봉하고, 개편화를 행함으로써 목적으로 하는 소자를 얻는다. 또한, 개편화를 행하기 전에, 박화, 재배선, 전극 형성 등의 처리를 행해도 된다.
다른 예로서는, 제2 이방 도전성 부재를 통하여 제1 양품 반도체 칩군과 접합한 후에 피적층 반도체 칩군의 개편화를 행하는 양태, 패턴이 형성된 이방 도전성 부재를 제1 또는 제2 이방 도전성 부재로서 이용하는 양태, 및 패턴이 형성된 이방 도전성 부재를 제2 기체 상에 피적층 반도체 칩군을 배열하기 위한 접착제로서 이용하여, 제2 기체와 이방 도전성 부재와의 계면에서 박리를 행하는 양태 등을 들 수 있다.
또, 다른 예로서 이하의 양태도 들 수 있다.
먼저, 제1 기체의 표면에 제1 이방 도전성 부재를 마련한다. 제1 기체로서는, MOS(Metal Oxide Semiconductor)가 존재하는 양태여도 되고, MOS가 존재하지 않는 양태여도 된다.
제1 반도체 칩군을 검사하고, 개편화하여, 제1 양품 반도체 칩군을 선별한다.
처리에 의하여 접착성이 저하되는 가접합층을 통하여 지지체의 표면에 제2 이방 도전성 부재를 마련한다. 지지체의 재질로서는, 특별히 한정되는 것은 아니지만, 실리콘 또는 유리가 바람직하다. 처리에 의하여 접착성이 저하되는 가접합층으로서는, 가열에 의하여 접착성이 저하되는 가접합층 또는 광조사에 의하여 접착성이 저하되는 가접합층이 바람직하다.
제2 이방 도전성 부재에 패턴을 마련한다. 패턴으로서는 개편화된 친소수성 패턴이 보다 바람직하다. 친소수성 패턴이 개편화되어 있는 경우, 이후의 공정에 있어서 이방 도전성 부재를 제1 양품 반도체 칩군으로 전사하는 것이 용이하게 된다. 개편화의 방법으로서는, 특별히 한정되는 것은 아니지만, 다이싱법, 레이저 조사법, 스텔스 다이싱법, 웨트 에칭법, 및 드라이 에칭법 등을 들 수 있다.
패턴을 이용한 셀프 어셈블리 기술에 의하여, 제2 이방 도전성 부재를 통하여 지지체에 제1 양품 반도체 칩군을 배열하고, 가접합을 행한다. 셀프 어셈블리 기술로서는, 예를 들면 기판의 실장 영역 상에 활성제를 포함하는 액적을 형성하고, 액적 상에 반도체 칩군을 재치하여, 소자를 실장 영역에 위치 결정하며, 액적을 건조시켜, 소자와 실장 기판을 경화성 수지층을 통하여 접합하고, 활성제를 씻어내는 방법을 들 수 있다. 이들 기술은 일본 공개특허공보 2005-150385호 또는 일본 공개특허공보 2014-057019호에 개시되어 있다. 셀프 어셈블리 시에, 전극을 얼라인먼트 마크로서 이용해도 된다.
제1 이방 도전성 부재를 통하여 제1 기체와 제1 양품 반도체 칩군을 가접합한다. 다음으로, 가접합층의 접착성을 저하시키는 처리를 행하고, 제2 이방 도전성 부재와 지지체와의 계면에서 박리를 행한다.
제1 기체, 제1 이방 도전성 부재, 및 제1 양품 반도체 칩군으로 이루어지는 구조를 새로운 제1 기체로 하고, 제2 이방 도전성 부재를 새로운 제1 이방 도전성 부재로 하여, 미리 정해진 계층의 구조가 형성될 때까지 제1 양품 반도체 칩군과 제2 이방 도전성 부재의 적층을 반복한다.
미리 정해진 계층의 구조가 형성된 후, 가접합에서 이용한 조건보다 고압, 또한 고온의 조건에서 일괄 처리를 행함으로써 계층 간을 본접합하여, 3차원 접합 구조를 얻는다. 가접합층이 적층체에 잔존하기 때문에, 가접합층으로서는 본접합 조건에 있어서 경화 반응이 진행되는 재료를 이용하는 것이 바람직하다.
얻어진 3차원 접합 구조를 컴프레션 본딩 등의 수법으로 밀봉하고, 개편화를 행함으로써 목적으로 하는 적층 디바이스를 얻는다. 또한, 개편화를 행하기 전에, 박화, 재배선 및 전극 형성 등의 처리를 행해도 된다.
상술과 같이, 이방 도전성 부재를 이용함으로써 가접합과 본접합을 분리할 수 있기 때문에, 땜납 리플로 등의 고온 프로세스를 복수 회 가할 필요가 없고, 디바이스 불량 발생 리스크를 저감시킬 수 있다. 또, 상술과 같이, 수지층을 표면에 갖는 이방 도전성 부재를 이용하는 양태에서는, 프로세스 조건에 의한 접합부에 대한 영향을 수지층이 완화할 수 있다. 또, 돌기를 표면에 갖는 이방 도전성 부재를 이용하는 양태에서는, 접합 대상의 표면 평탄성이 낮은 경우에 있어서도 접합이 가능해지기 때문에, 평탄화 프로세스를 간략화할 수 있다.
이하, 적층체를 이용한 3차원 적층에 대하여, 도 44~도 59를 이용하여, 보다 구체적으로 설명한다.
도 44~도 54는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예를 공정순으로 나타내는 모식도이다.
도 55~도 57은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예에 이용되는 적층체의 제조 방법을 공정순으로 나타내는 모식도이다.
도 58 및 도 59는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제7 예에 이용되는 적층체의 제조 방법을 공정순으로 나타내는 모식도이다.
적층 디바이스의 제조 방법의 제7 예는, 3차원 적층에 관한 것이며, 적층 디바이스의 제조 방법의 제5 예와 동일하게 이방 도전성 부재를 이용하는 것이다. 이로 인하여, 적층 디바이스의 제조 방법의 제5 예와 공통되는 제조 방법에 대한 상세한 설명은 생략한다.
먼저, 도 44에 나타내는 바와 같이, 반도체 웨이퍼(72)의 표면(72a) 전체면에 이방 도전성 부재(20)가 마련된 제1 적층 기체(70)를 준비한다. 반도체 웨이퍼(72)는, 예를 들면 복수의 소자 영역(도시하지 않음)을 구비하는 제1 반도체 웨이퍼(60)와 동일한 구성으로 할 수 있다. 또한, 반도체 웨이퍼(72)는, 상술한 인터포저(18)로 할 수도 있다.
또, 도 45에 나타내는 바와 같이, 복수의 반도체 소자(14)가 마련된 제2 적층 기체(80)를 준비한다. 제2 적층 기체(80)는, 제2 기체(82)의 표면(82a) 상에 박리 기능층(84)과 이방 도전성 부재(20)가 적층되어 있다. 이방 도전성 부재(20) 상에, 복수의 반도체 소자(14)가 마련되어 있다. 이방 도전성 부재(20) 상에는, 반도체 소자(14)가 마련되지 않은 영역에 친소수성막(85)이 마련되어 있다.
제2 적층 기체(80)에 있어서, 반도체 소자(14)의 이면(14b)은 제2 기체(82) 측의 면이며, 표면(14a)은 그 반대 측의 면이다. 반도체 소자(14)는, 예를 들면 검사하여 선별된 양품 반도체 소자가 이용된다.
박리 기능층(84)은, 예를 들면 가열 또는 광조사에 의하여 접착성이 저하되는 접착층으로 구성된다. 가열에 의하여 접착성이 저하되는 접착층의 예로서는, 닛토 덴코사제 리발파(등록 상표) 또는 소마르 주식회사제 소마택(등록 상표)을 들 수 있다. 광조사에 의하여 접착성이 저하되는 접착층으로서는 일반적인 다이싱 테이프로서 이용되고 있는 재료를 사용할 수 있는 것 외에, 3M사제의 광박리층도 예로서 들 수 있다.
다음으로, 도 46에 나타내는 바와 같이, 제1 적층 기체(70)와 제2 적층 기체(80)를 가접합한다. 또한, 가접합의 방법은, 상술과 같다. 또, 가접합에는, 플립 칩 본더 등의 장치를 이용할 수 있다.
다음으로, 도 47에 나타내는 바와 같이, 제2 적층 기체(80)의 제2 기체(82)를 제거한다. 이 경우, 반도체 소자(14)는 반도체 웨이퍼(72)의 이방 도전성 부재(20)와 가접합된 상태이고, 또한 반도체 소자(14)의 표면(14a)에 이방 도전성 부재(20)가 전재(轉載)된 상태가 된다.
제2 기체(82)는, 예를 들면 가열 또는 광조사에 의하여 박리 기능층(84)의 접착성을 저하시켜 제거한다.
다음으로, 도 48에 나타내는 바와 같이, 반도체 소자(14)의 표면(14a) 측의 이방 도전성 부재(20)에, 다른 제2 적층 기체(80)를, 반도체 소자(14)끼리의 위치를 맞추어 가접합한다. 이 경우, 다른 제2 적층 기체(80)의 반도체 소자(14)의 이면(14b)과, 반도체 웨이퍼(72)에 가접합된 반도체 소자(14)의 표면(14a) 측의 이방 도전성 부재(20)가 가접합된다. 가접합의 방법은, 상술과 같다.
다음으로, 도 49에 나타내는 바와 같이, 다른 제2 적층 기체(80)의 제2 기체(82)를 제거한다. 제2 기체(82)의 제거 방법은, 상술과 같다.
도 49에 나타내는 바와 같이 반도체 소자(14)는, 반도체 웨이퍼(72) 측의 반도체 소자(14)의 이방 도전성 부재(20)와 가접합된 상태이며, 또한 반도체 소자(14)의 표면(14a)에 이방 도전성 부재(20)가 전재된 상태가 된다. 도 49는, 반도체 소자(14)가 2층 마련된 구성을 나타낸다. 이와 같이, 제2 적층 기체(80)의 가접합을 반복함으로써, 반도체 소자(14)의 적층 수를 제어할 수 있다.
여기에서, 도 50에 나타내는 제3 복합 적층체(86)를 준비한다. 제3 복합 적층체(86)는, 제3 기체(88)를 갖고, 그 표면(88a)에 친소수성막(89)이 특정의 패턴으로 형성되어 있다. 또, 반도체 소자(14)가, 제3 기체(88)의 표면(88a), 즉 친소수성막(89)이 마련되어 있지 않은 영역에 마련되어 있다. 이 경우도, 반도체 소자(14)는, 예를 들면 검사하여 선별된 양품 반도체 소자가 이용된다.
친소수성막(89)은, 예를 들면 발수성의 재료를 마스크를 통과시켜 도포하고, 원하는 패턴으로 하여, 특정의 패턴을 얻는다. 발수성 재료로서는, 알킬실레인, 또는 플루오로알킬실레인과 같은 화합물을 이용할 수 있다. 발수성 재료로서는, 형상에 의한 발수 효과를 발현하는 재료, 예를 들면 아이소택틱 폴리프로필렌(i-PP)의 상분리 구조 등을 이용할 수 있다.
다음으로, 도 51에 나타내는 바와 같이, 반도체 소자(14)가 2층 마련된 제1 적층 기체(70)에 대하여, 반도체 소자(14)의 표면(14a) 측의 이방 도전성 부재(20)에, 제3 복합 적층체(86)를, 반도체 소자(14)끼리의 위치를 맞추어 가접합한다. 이로써, 반도체 소자(14)가 3층 마련된 구성이 된다.
다음으로, 도 52에 나타내는 바와 같이, 제3 복합 적층체(86)의 제3 기체(88)를 제거한다. 제3 기체(88)의 제거 방법은, 상술한 제2 기체(82)의 제거 방법과 동일하다.
다음으로, 가접합에서 이용한 조건보다 고압, 또한 고온의 조건에서 일괄 처리를 행함으로써, 반도체 소자(14)와 이방 도전성 부재(20)와 반도체 웨이퍼(72)를 본접합하여, 도 53에 나타내는 3차원 접합 구조체(74)를 얻는다. 또한, 3차원 접합 구조체(74)에 대하여, 박화, 재배선 및 전극 형성 등의 처리를 행해도 된다.
다음으로, 3차원 접합 구조체(74)의 반도체 웨이퍼(72)와 이방 도전성 부재(20)를 절단하여, 도 54에 나타내는 바와 같이 개편화한다. 이로써, 이방 도전성 부재(20)를 통하여 3개의 반도체 소자(14)가 접합된 적층 디바이스(10)를 얻을 수 있다. 개편화의 방법은, 상술한 방법을 적절히 이용할 수 있다.
도 45에 나타내는 제2 적층 기체(80)는, 도 55에 나타내는 바와 같이, 제2 기체(82)의 표면(82a)에 박리 기능층(84)과 이방 도전성 부재(20)를 적층하여 형성한다.
다음으로, 도 56에 나타내는 바와 같이, 이방 도전성 부재(20) 상에 특정의 패턴으로 친소수성막(85)을 형성한다.
친소수성막(85)은, 예를 들면 리소그래피법 또는 자기 조직화법 등의 방법으로 패턴이 이방 도전성 부재(20) 상에 형성된다. 친소수성막(85) 중, 친수 패턴을 형성하는 친수성 재료의 예로서는, 폴리바이닐알코올 등의 친수성 고분자를 들 수 있다.
또, 상술한 친소수성막(89)에 이용한 재료로, 친소수성막(85)을 형성할 수도 있다. 친소수성막(85)은, 예를 들면 불소계 화합물을 포함하는 레지스트 재료를 사용하여, 노광 현상에 의하여 특정의 패턴을 형성할 수도 있다.
다음으로, 도 57에 나타내는 바와 같이, 친소수성막(85)이 마련되지 않은 영역에 반도체 소자(14)를 마련한다. 이로써, 도 45에 나타내는 제2 적층 기체(80)를 얻는다.
반도체 소자(14)를 마련하는 방법으로서는, 예를 들면 친소수성막(85)이 마련되지 않은 영역에 활성제를 포함하는 액적을 형성하고, 액적 상에 반도체 소자(14)를 재치하여, 위치 결정하며, 액적을 건조시켜, 반도체 소자(14)와 제2 기체(82)를 경화성 수지층을 통하여 접합하고, 활성제를 씻어내는 방법이 이용된다.
도 50에 나타내는 제3 복합 적층체(86)는, 도 58에 나타내는 바와 같이, 제3 기체(88)를 준비한다. 다음으로, 도 59에 나타내는 바와 같이, 제3 기체(88)의 표면(88a)에, 친소수성막(89)을 특정의 패턴으로 형성한다. 친소수성막(89)은, 상술한 친소수성막(85)과 동일한 구성이며, 동일한 방법으로 형성할 수 있다.
다음으로, 친소수성막(89)이 마련되지 않은 영역에 반도체 소자(14)를 마련한다. 반도체 소자(14)를 마련하는 방법으로서는, 예를 들면 친소수성막(89)이 마련되지 않은 영역에 활성제를 포함하는 액적을 형성하고, 액적 상에 반도체 소자(14)를 재치하여, 위치 결정하며, 액적을 건조시켜, 반도체 소자(14)와 제3 기체(88)를 경화성 수지층을 통하여 접합하고, 활성제를 씻어 흘릴 방법이 이용된다. 이로써, 도 50에 나타내는 제3 복합 적층체(86)를 얻는다.
또, TSV를 이용하지 않는 새로운 수법에도 대응 가능하다. 3차원 실장에 있어서는, 상술과 같이 1 대 복수의 형태, 또는 복수 대 복수의 형태의 접합이 요구되는 케이스가 있다. 그때에는 통상 어느 하나의 디바이스에 미리 인터포저 기능을 부여할 필요가 있다. 그러나, 헤테로지니어스인 접합 환경을 생각한 경우 개개의 디바이스를 집합시키기 위하여 미리 설계하는 것은 바람직하지 않다.
이와 같은 문제를 해결하는 방법으로서, 재배선층(RDL: Re-Distribution Layer)을 단독으로 이용하는 방법이 제안되어 있다. 다양한 디바이스를 연결하는 인터포저 기능을 갖는 재배선층을 이방 도전막에 접합하여, 내포시킴으로써 개개의 디바이스 설계에 집착하지 않고 저배화, 및 TSV 프리를 실현시킬 수 있다.
동일한 구조로 유기 기판 내에 복수의 디바이스를 적층한 스택을 설치하는 것도 가능해진다.
이들 어셈블리의 예를 도 60~도 77에 나타낸다. 또한, 물론 구체적인 어셈블리의 수법으로서는, 도 60~도 77에 나타내는 것에 한정되는 것은 아니다.
도 60~도 72는 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제8 예를 공정순으로 나타내는 모식도이며, 도 73~도 77은 본 발명의 실시형태의 적층 디바이스의 제조 방법의 제9 예를 공정순으로 나타내는 모식도이다. 또한, 도 60~도 77에 있어서, 도 12에 나타내는 이방 도전재(50) 및 도 13에 나타내는 적층 디바이스(10)와 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
먼저, 지지체(46)와 이방 도전성 부재(20)를 갖는 이방 도전재(50)와, 재배선층(110)이 마련된 웨이퍼(112)를 준비한다. 또한, 재배선층(110)은, 상술한 인터포저 기능을 갖는다. 또, 재배선층(110)은, 예를 들면 상술한 재배선층(34)의 구성으로 할 수도 있다.
도 60에 나타내는 바와 같이, 이방 도전성 부재(20)에 대향하여 재배선층(110)을 배치하고, 도 61에 나타내는 바와 같이 이방 도전성 부재(20)와 재배선층(110)을 접합하여, 전기적으로 접속한다.
다음으로, 도 62에 나타내는 바와 같이 웨이퍼(112)를 재배선층(110)으로부터 분리한다.
다음으로, 도 63에 나타내는 바와 같이 재배선층(110)에, 이방 도전성 부재(20)를 대향시켜 이방 도전재(50)를 배치한다.
다음으로, 도 64에 나타내는 바와 같이 재배선층(110)과 이방 도전성 부재(20)를 접합하고, 도 65에 나타내는 바와 같이, 한쪽의 지지체(46)를 분리한다.
다음으로, 도 66에 나타내는 바와 같이, 한쪽의 지지체(46)가 분리된 이방 도전성 부재(20)에 대향시켜, 반도체 소자(12)를 배치한다. 다음으로, 도 67에 나타내는 바와 같이, 이방 도전성 부재(20)와 반도체 소자(12)를 접합하고, 전기적으로 접속한다. 다음으로, 도 68에 나타내는 바와 같이, 나머지의 지지체(46)를 분리한다.
다음으로, 도 69에 나타내는 바와 같이 반도체 소자(12)가 마련되어 있지 않은 측의, 남은 지지체(46)가 분리된 이방 도전성 부재(20)에 대향시켜, 반도체 소자(14)를 배치한다.
다음으로, 도 70에 나타내는 바와 같이 이방 도전성 부재(20)와 반도체 소자(14)를 접합하고, 전기적으로 접속한다. 이로써, TSV를 이용하지 않고, 반도체 소자(12)와 반도체 소자(14)를 적층할 수 있다.
또한, 도 69에서는 반도체 소자(14)를 배치했지만, 이에 한정되는 것은 아니고, 도 71에 나타내는 바와 같이, 1개의 반도체 소자(12)에 대하여, 반도체 소자(14)와 반도체 소자(16)를 배치해도 된다. 이 경우, 도 72에 나타나는 바와 같이 1개의 반도체 소자(12)에, 복수의 반도체 소자(14), 반도체 소자(16)가 배치되는 구성이 된다. 이 경우도, TSV를 이용하는 일 없이, 반도체 소자(12)에, 반도체 소자(14)와 반도체 소자(16)를 적층할 수 있다.
또, 재배선층(110)은 단독으로 사용하는 것에 한정되는 것은 아니고, 유기 기판에 매립하여 사용할 수도 있다.
이 경우, 도 73에 나타내는 바와 같이 재배선층(110)이 마련된 이방 도전재(50)에 대하여, 재배선층(110)에 대향시켜, 유기 기판(120)을 배치한다. 유기 기판(120)은, 예를 들면 인터포저로서 기능하는 것이다.
다음으로, 도 74에 나타내는 바와 같이 재배선층(110)에 유기 기판(120)을, 예를 들면 땜납을 이용하여 전기적으로 접속한다. 이 경우, 재배선층(110)을 유기 기판(120)에 매립해도 된다.
다음으로, 도 75에 나타내는 바와 같이 지지체(46)를 분리한다. 다음으로, 도 76에 나타내는 바와 같이 반도체 소자(12)를, 이방 도전성 부재(20)에 대향시켜 배치한다.
다음으로, 도 77에 나타내는 바와 같이 반도체 소자(12)를 이방 도전성 부재(20)에 접합하고, 전기적으로 접속한다. 이로써, 재배선층(110)과 반도체 소자(12)가 적층된 것을 얻을 수 있다.
또한, 상술에서는, 반도체 소자를 예로 하여 설명했지만, 이에 한정되는 것은 아니고, 반도체 소자 대신에 반도체 웨이퍼여도 된다.
또, 반도체 소자의 구성은, 특별히 한정되는 것은 아니고, 상술한 예시의 것을 적절히 이용 가능하다.
이하, 이방 도전성 부재(20)에 대하여 보다 구체적으로 설명한다.
〔절연성 기재〕
절연성 기재는, 무기 재료로 이루어지고, 종래 공지의 이방 도전성 필름 등을 구성하는 절연성 기재와 동일한 정도의 전기 저항률(1014Ω·cm 정도)을 갖는 것이면 특별히 한정되지 않는다.
또한, "무기 재료로 이루어지고"란, 후술하는 수지층을 구성하는 고분자 재료와 구별하기 위한 규정이며, 무기 재료만으로 구성된 절연성 기재에 한정하는 규정은 아니고, 무기 재료를 주성분(50질량% 이상)으로 하는 규정이다.
절연성 기재로서는, 예를 들면 금속 산화물 기재, 금속 질화물 기재, 유리 기재, 실리콘 카바이드, 실리콘 나이트라이드 등의 세라믹스 기재, 다이아몬드 라이크 카본 등의 카본 기재, 폴리이미드 기재, 이들의 복합 재료 등을 들 수 있다. 절연성 기재로서는, 이것 이외에, 예를 들면 관통 구멍을 갖는 유기 소재 상에, 세라믹스 재료 또는 카본 재료를 50질량% 이상 포함하는 무기 재료로 성막한 것이어도 된다.
절연성 기재로서는, 원하는 평균 개구 직경을 갖는 마이크로포어가 관통 구멍으로서 형성되고, 후술하는 도통로를 형성하기 쉽다는 이유에서, 금속 산화물 기재인 것이 바람직하며, 밸브 금속의 양극 산화막인 것이 보다 바람직하다.
여기에서, 밸브 금속으로서는, 구체적으로는, 예를 들면 알루미늄, 탄탈럼, 나이오븀, 타이타늄, 하프늄, 지르코늄, 아연, 텅스텐, 비스무트, 안티모니 등을 들 수 있다. 이들 중, 치수 안정성이 좋고, 비교적 저가인 점에서 알루미늄의 양극 산화막(기재)인 것이 바람직하다.
절연성 기재에 있어서의 각 도통로의 간격은, 5nm~800nm인 것이 바람직하고, 10nm~200nm인 것이 보다 바람직하며, 50nm~140nm인 것이 더 바람직하다. 절연성 기재에 있어서의 각 도통로의 간격이 이 범위이면, 절연성 기재가 절연성의 격벽으로서 충분히 기능한다.
여기에서, 각 도통로의 간격이란, 인접하는 도통로 간의 폭 w를 말하며, 이방 도전성 부재의 단면을 전해 방출형 주사형 전자 현미경에 의하여 20만배의 배율로 관찰하고, 인접하는 도통로 간의 폭을 10점으로 측정한 평균값을 말한다.
〔도통로〕
복수의 도통로는, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태로 마련된, 도전재로 이루어진다.
도통로는, 절연성 기재의 표면으로부터 돌출된 돌출 부분을 갖고 있고, 또한 각 도통로의 돌출 부분의 단부가 후술하는 수지층에 매설되어 있어도 된다.
<도전재>
도통로를 구성하는 도전재는, 전기 저항률이 103Ω·cm 이하의 재료이면 특별히 한정되지 않고, 그 구체예로서는, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 니켈(Ni), 인듐이 도프된 주석 산화물(ITO) 등이 적합하게 예시된다.
그 중에서도, 전기 전도성의 관점에서, 구리, 금, 알루미늄, 및 니켈이 바람직하고, 구리 및 금이 보다 바람직하다.
<돌출 부분>
도통로의 돌출 부분은, 도통로가 절연성 기재의 표면으로부터 돌출된 부분이며, 또 돌출 부분의 단부는, 수지층에 매설되어 있다.
이방 도전성 부재와 전극을 압착 등의 수법에 의하여 전기적 접속, 또는 물리적으로 접합할 때에, 돌출 부분이 찌그러진 경우의 면 방향의 절연성을 충분히 확보할 수 있는 이유에서, 도통로의 돌출 부분의 애스펙트비(돌출 부분의 높이/돌출 부분의 직경)가 0.5 이상 50 미만인 것이 바람직하고, 0.8~20인 것이 보다 바람직하며, 1~10인 것이 더 바람직하다.
또, 접속 대상의 반도체 칩 또는 반도체 웨이퍼의 표면 형상에 추종하는 관점에서, 도통로의 돌출 부분의 높이는, 상술과 같이 20nm 이상인 것이 바람직하고, 보다 바람직하게는 100nm~500nm이다.
도통로의 돌출 부분의 높이는, 이방 도전성 부재의 단면을 전해 방출형 주사형 전자 현미경에 의하여 2만배의 배율로 관찰하고, 도통로의 돌출 부분의 높이를 10점으로 측정한 평균값을 말한다.
도통로의 돌출 부분의 직경은, 이방 도전성 부재의 단면을 전해 방출형 주사형 전자 현미경에 의하여 관찰하고, 도통로의 돌출 부분의 직경을 10점으로 측정한 평균값을 말한다.
<다른 형상>
도통로는 기둥상이며, 도통로의 직경 d는, 돌출 부분의 직경과 동일하게, 5nm 초과 10μm 이하인 것이 바람직하고, 20nm~1000nm인 것이 보다 바람직하며, 100nm 이하인 것이 더 바람직하다.
또, 도통로는 절연성 기재에 의하여 서로 전기적으로 절연된 상태로 존재하는 것이지만, 그 밀도는, 2만개/mm2 이상인 것이 바람직하고, 200만개/mm2 이상인 것이 보다 바람직하며, 1000만개/mm2 이상인 것이 더 바람직하고, 5000만개/mm2 이상인 것이 특히 바람직하며, 1억개/mm2 이상인 것이 가장 바람직하다.
또한, 인접하는 각 도통로의 중심간 거리 p는, 20nm~500nm인 것이 바람직하고, 40nm~200nm인 것이 보다 바람직하며, 50nm~140nm인 것이 더 바람직하다.
〔수지층〕
수지층은, 절연성 기재의 표면에 마련되어, 상술한 도통로를 매설하는 것이다. 즉, 수지층은, 절연성 기재의 표면, 및 절연성 기재로부터 돌출된 도통로의 단부를 피복하는 것이다.
수지층은, 접속 대상에 대하여 접합성을 부여하는 것이다. 수지층은, 예를 들면 50℃~200℃의 온도 범위에서 유동성을 나타내고, 200℃ 이상에서 경화하는 것이 바람직하다.
이하, 수지층의 조성에 대하여 설명한다. 수지층은, 고분자 재료를 함유하는 것이다. 수지층은 산화 방지 재료를 함유해도 된다.
<고분자 재료>
수지층에 포함되는 고분자 재료로서는 특별히 한정되지 않지만, 반도체 칩 또는 반도체 웨이퍼와 이방 도전성 부재와의 간극을 효율적으로 메울 수 있어, 반도체 칩 또는 반도체 웨이퍼와의 밀착성이 보다 높아지는 이유에서, 열경화성 수지인 것이 바람직하다.
열경화성 수지로서는, 구체적으로는, 예를 들면 에폭시 수지, 페놀 수지, 폴리이미드 수지, 폴리에스터 수지, 폴리유레테인 수지, 비스말레이미드 수지, 멜라민 수지, 아이소사이아네이트계 수지 등을 들 수 있다.
그 중에서도, 절연 신뢰성이 보다 향상되고, 내약품성이 우수하다는 이유에서, 폴리이미드 수지 및/또는 에폭시 수지를 이용하는 것이 바람직하다.
<산화 방지 재료>
수지층에 포함되는 산화 방지 재료로서는, 구체적으로는, 예를 들면 1,2,3,4-테트라졸, 5-아미노-1,2,3,4-테트라졸, 5-메틸-1,2,3,4-테트라졸, 1H-테트라졸-5-아세트산, 1H-테트라졸-5-석신산, 1,2,3-트라이아졸, 4-아미노-1,2,3-트라이아졸, 4,5-다이아미노-1,2,3-트라이아졸, 4-카복시-1H-1,2,3-트라이아졸, 4,5-다이카복시-1H-1,2,3-트라이아졸, 1H-1,2,3-트라이아졸-4-아세트산, 4-카복시-5-카복시메틸-1H-1,2,3-트라이아졸, 1,2,4-트라이아졸, 3-아미노-1,2,4-트라이아졸, 3,5-다이아미노-1,2,4-트라이아졸, 3-카복시-1,2,4-트라이아졸, 3,5-다이카복시-1,2, 4-트라이아졸, 1,2,4-트라이아졸-3-아세트산, 1H-벤조트라이아졸, 1H-벤조트라이아졸-5-카복실산, 벤조퓨록산, 2,1,3-벤조싸이아졸, o-페닐렌다이아민, m-페닐렌다이아민, 카테콜, o-아미노페놀, 2-머캅토벤조싸이아졸, 2-머캅토벤즈이미다졸, 2-머캅토벤즈옥사졸, 멜라민, 및 이들의 유도체를 들 수 있다.
이들 중, 벤조트라이아졸 및 그 유도체가 바람직하다.
벤조트라이아졸 유도체로서는, 벤조트라이아졸의 벤젠환에, 하이드록실기, 알콕시기(예를 들면, 메톡시기, 에톡시기 등), 아미노기, 나이트로기, 알킬기(예를 들면, 메틸기, 에틸기, 뷰틸기 등), 할로젠 원자(예를 들면, 불소, 염소, 브로민, 아이오딘 등) 등을 갖는 치환 벤조트라이아졸을 들 수 있다. 또, 나프탈렌트라이아졸, 나프탈렌비스트라이아졸과 동일하게 치환된 치환 나프탈렌트라이아졸, 치환 나프탈렌비스트라이아졸 등도 들 수 있다.
또, 수지층에 포함되는 산화 방지 재료의 다른 예로서는, 일반적인 산화 방지제인, 고급 지방산, 고급 지방산 구리, 페놀 화합물, 알칸올아민, 하이드로퀴논류, 구리 킬레이트제, 유기 아민, 유기 암모늄염 등을 들 수 있다.
수지층에 포함되는 산화 방지 재료의 함유량은 특별히 한정되지 않지만, 방식(防食) 효과의 관점에서, 수지층의 전체 질량에 대하여 0.0001질량% 이상이 바람직하고, 0.001질량% 이상이 보다 바람직하다. 또, 본접합 프로세스에 있어서 적절한 전기 저항을 얻는 이유에서, 5.0질량% 이하가 바람직하고, 2.5질량% 이하가 보다 바람직하다.
<마이그레이션 방지 재료>
수지층은, 수지층에 함유할 수 있는 금속 이온, 할로젠 이온과, 반도체 칩 및 반도체 웨이퍼에서 유래하는 금속 이온을 트랩함으로써 절연 신뢰성이 보다 향상되는 이유에서, 마이그레이션 방지 재료를 함유하고 있는 것이 바람직하다.
마이그레이션 방지 재료로서는, 예를 들면 이온 교환체, 구체적으로는, 양이온 교환체와 음이온 교환체와의 혼합물, 또는 양이온 교환체만을 사용할 수 있다.
여기에서, 양이온 교환체 및 음이온 교환체는, 각각 예를 들면 후술하는 무기 이온 교환체 및 유기 이온 교환체 중에서 적절히 선택할 수 있다.
(무기 이온 교환체)
무기 이온 교환체로서는, 예를 들면 함수 산화 지르코늄으로 대표되는 금속의 함수 산화물을 들 수 있다.
금속의 종류로서는, 예를 들면 지르코늄 외에, 철, 알루미늄, 주석, 타이타늄, 안티모니, 마그네슘, 베릴륨, 인듐, 크로뮴, 비스무트 등이 알려져 있다.
이들 중에서 지르코늄계의 것은, 양이온의 Cu2+, Al3+에 대하여 교환능을 갖고 있다. 또, 철계의 것에 대해서도, Ag+, Cu2+에 대하여 교환능을 갖고 있다.
마찬가지로, 주석계, 타이타늄계, 안티모니계의 것은, 양이온 교환체이다.
한편, 비스무트계의 것은, 음이온의 Cl-에 대하여 교환능을 갖고 있다.
또, 지르코늄계의 것은 조건에 따라서는 음이온의 교환능을 나타낸다. 알루미늄계, 주석계의 것도 동일하다.
이들 이외의 무기 이온 교환체로서는, 인산 지르코늄으로 대표되는 다가 금속의 산성염, 몰리브도인산 암모늄으로 대표되는 헤테로폴리산염, 불용성 페로사이안화물 등의 합성물이 알려져 있다.
이들 무기 이온 교환체의 일부는 이미 시판되고 있고, 예를 들면 도아 고세이 주식회사의 상품명 이그제 "IXE"에 있어서의 각종 그레이드가 알려져 있다.
또한, 합성품 외에, 천연물의 제올라이트, 또는 몬모릴로석과 같은 무기 이온 교환체의 분말도 사용 가능하다.
(유기 이온 교환체)
유기 이온 교환체에는, 양이온 교환체로서 설폰산기를 갖는 가교 폴리스타이렌을 들 수 있고, 그 외에 카복실산기, 포스폰산기 또는 포스핀산기를 갖는 것도 들 수 있다.
또, 음이온 교환체로서 4급 암모늄기, 4급 포스포늄기 또는 3급 설포늄기를 갖는 가교 폴리스타이렌을 들 수 있다.
이들 무기 이온 교환체 및 유기 이온 교환체는, 포착하고 싶은 양이온, 음이온의 종류, 그 이온에 대한 교환 용량을 고려하여 적절히 선택하면 된다. 물론, 무기 이온 교환체와 유기 이온 교환체를 혼합하여 사용해도 되는 것은 말할 필요도 없다.
전자 소자의 제조 공정에서는 가열하는 프로세스를 포함하기 때문에, 무기 이온 교환체가 바람직하다.
또, 마이그레이션 방지 재료와 상술한 고분자 재료와의 혼합비는, 예를 들면 기계적 강도의 관점에서, 마이그레이션 방지 재료를 10질량% 이하로 하는 것이 바람직하고, 마이그레이션 방지 재료를 5질량% 이하로 하는 것이 보다 바람직하며, 또한 마이그레이션 방지 재료를 2.5질량% 이하로 하는 것이 더 바람직하다. 또, 반도체 칩 또는 반도체 웨이퍼와 이방 도전성 부재를 접합했을 때의 마이그레이션을 억제하는 관점에서, 마이그레이션 방지 재료를 0.01질량% 이상으로 하는 것이 바람직하다.
<무기 충전제>
수지층은, 무기 충전제를 함유하고 있는 것이 바람직하다.
무기 충전제로서는 특별히 제한은 없고, 공지의 것 중에서 적절히 선택할 수 있으며, 예를 들면 카올린, 황산 바륨, 타이타늄산 바륨, 산화 규소 분말, 미분상 산화 규소, 기상법 실리카, 무정형 실리카, 결정성 실리카, 용융 실리카, 구상 실리카, 탤크, 클레이, 탄산 마그네슘, 탄산 칼슘, 산화 알루미늄, 수산화 알루미늄, 마이카, 질화 알루미늄, 산화 지르코늄, 산화 이트륨, 탄화 규소, 질화 규소 등을 들 수 있다.
도통로 간에 무기 충전제가 들어가는 것을 방지하여, 도통 신뢰성이 보다 향상되는 이유에서, 무기 충전제의 평균 입자경이, 각 도통로의 간격보다 큰 것이 바람직하다.
무기 충전제의 평균 입자경은, 30nm~10μm인 것이 바람직하고, 80nm~1μm인 것이 보다 바람직하다.
여기에서, 평균 입자경은, 레이저 회절 산란식 입자경 측정 장치(닛키소(주)제 마이크로 트랙 MT3300)에서 측정되는, 1차 입자경을 평균 입자경으로 한다.
<경화제>
수지층은, 경화제를 함유하고 있어도 된다.
경화제를 함유하는 경우, 접속 대상의 반도체 칩 또는 반도체 웨이퍼의 표면 형상과의 접합 불량을 억제하는 관점에서, 상온에서 고체의 경화제를 이용하지 않고, 상온에서 액체의 경화제를 함유하고 있는 것이 보다 바람직하다.
여기에서, "상온에서 고체"란, 25℃에서 고체인 것을 말하고, 예를 들면 융점이 25℃보다 높은 온도인 물질을 말한다.
경화제로서는, 구체적으로는, 예를 들면 다이아미노다이페닐메테인, 다이아미노다이페닐설폰과 같은 방향족 아민, 지방족 아민, 4-메틸이미다졸 등의 이미다졸 유도체, 다이사이안다이아마이드, 테트라메틸구아니딘, 싸이오요소 부가 아민, 메틸헥사하이드로프탈산 무수물 등의 카복실산 무수물, 카복실산 하이드라자이드, 카복실산 아마이드, 폴리페놀 화합물, 노볼락 수지, 폴리머캅탄 등을 들 수 있고, 이들 경화제로부터, 25℃에서 액체인 것을 적절히 선택하여 이용할 수 있다. 또한, 경화제는 1종 단독으로 이용해도 되고, 2종 이상을 병용해도 된다.
수지층에는, 그 특성을 저해하지 않는 범위 내에서, 널리 일반적으로 반도체 패키지의 수지 절연막에 첨가되고 있는 분산제, 완충제, 점도 조정제 등의 다양한 첨가제를 함유시켜도 된다.
<형상>
이방 도전성 부재의 도통로를 보호하는 이유에서, 수지층의 두께는, 도통로의 돌출 부분의 높이보다 두껍고, 1μm~5μm인 것이 바람직하다.
<투명 절연체>
투명 절연체는, 상술한 〔수지층〕에서 들고 있는 재료로 구성되는 것 중, 가시광 투과율이 80% 이상인 것으로 구성된다. 이로 인하여, 각 재료에 관하여, 상세한 설명은 생략한다.
투명 절연체에 있어서, 주성분(고분자 재료)이 상술한 〔수지층〕과 동일한 경우, 투명 절연체와 수지층의 사이의 밀착성이 양호해지기 때문에 바람직하다.
투명 절연체는, 전극 등이 없는 부분에 형성되기 때문에, 상술한 〔수지층〕의 <산화 방지 재료> 및 상술한 〔수지층〕의 <마이그레이션 방지 재료>를 포함하지 않는 것이 바람직하다.
투명 절연체는 CTE(선팽창 계수)가 실리콘 등의 지지체에 가까운 쪽이, 이방 도전재의 휨이 감소하기 때문에, 상술한 〔수지층〕의 <무기 충전제>를 포함하는 것이 바람직하다.
투명 절연체에 있어서, 고분자 재료와 경화제가, 상술한 〔수지층〕과 동일한 경우, 온도 및 시간 등의 경화 조건이 동일하게 되기 때문에 바람직하다.
또한, 가시광 투과율이 80% 이상이란, 광투과율이 파장 400~800nm의 가시광 파장역에 있어서, 80% 이상을 말한다. 광투과율은, JIS(일본공업규격) K 7375: 2008에 규정되는 "플라스틱--전체 광선 투과율 및 전체 광선 반사율을 구하는 법"을 이용하여 측정되는 것이다.
[이방 도전성 부재의 제조 방법]
이방 도전성 부재의 제조 방법은 특별히 한정되지 않지만, 예를 들면 절연성 기재에 마련된 관통 구멍에 도전성 재료를 존재시켜 도통로를 형성하는 도통로 형성 공정과, 도통로 형성 공정 후에 절연성 기재의 표면만을 일부 제거하고, 도통로를 돌출시키는 트리밍 공정과, 트리밍 공정 후에 절연성 기재의 표면 및 도통로의 돌출 부분에 수지층을 형성하는 수지층 형성 공정을 갖는 제조 방법 등을 들 수 있다.
〔절연성 기재의 제작〕
절연성 기재는, 예를 들면 관통 구멍을 갖는 유리 기판(Through Glass Via: TGV)을 그대로 이용할 수 있지만, 도통로의 개구 직경, 및 돌출 부분의 애스펙트비를 상술한 범위로 하는 관점에서, 밸브 금속에 대하여 양극 산화 처리를 실시하여 형성한 기판이 바람직하다.
양극 산화 처리로서는, 예를 들면 절연성 기재가 알루미늄의 양극 산화 피막인 경우는, 알루미늄 기판을 양극 산화하는 양극 산화 처리, 및 양극 산화 처리 후에, 양극 산화에 의하여 발생한 마이크로포어에 의한 구멍을 관통화하는 관통화 처리를 이 순서로 실시함으로써 제작할 수 있다.
절연성 기재의 제작에 이용되는 알루미늄 기판 및 알루미늄 기판에 실시하는 각 처리 공정에 대해서는, 일본 공개특허공보 2008-270158호의 <0041>~<0121> 단락에 기재한 것과 동일한 것을 채용할 수 있다.
〔도통로 형성 공정〕
도통로 형성 공정은, 절연성 기재에 마련된 관통 구멍에 도전성 재료를 존재시키는 공정이다.
여기에서, 관통 구멍에 금속을 존재시키는 방법으로서는, 예를 들면 일본 공개특허공보 2008-270158호의 <0123>~<0126> 단락 및 [도 4]에 기재된 각 방법(전해 도금법 또는 무전해 도금법)과 동일한 방법을 들 수 있다.
또, 전해 도금법 또는 무전해 도금법에 있어서는, 금, 니켈, 구리 등에 의한 전극층을 미리 마련하는 것이 바람직하다. 이 전극층의 형성 방법으로서는, 예를 들면 스퍼터 등의 기상 처리, 무전해 도금 등의 액상 처리, 및 이들을 조합한 처리 등을 들 수 있다.
금속 충전 공정에 의하여, 도통로의 돌출 부분이 형성되기 전의 이방 도전성 부재가 얻어진다.
한편, 도통로 형성 공정은, 일본 공개특허공보 2008-270158호에 기재된 방법 대신에, 예를 들면 알루미늄 기판의 편측의 표면(이하, "편면"이라고도 함)에 양극 산화 처리를 실시하고, 알루미늄 기판의 편면에, 두께 방향으로 존재하는 마이크로포어와 마이크로포어의 바닥부에 존재하는 배리어층을 갖는 양극 산화막을 형성하는 양극 산화 처리 공정과, 양극 산화 처리 공정 후에 양극 산화막의 배리어층을 제거하는 배리어층 제거 공정과, 배리어층 제거 공정 후에 전해 도금 처리를 실시하여 마이크로포어의 내부에 금속을 충전하는 금속 충전 공정과, 금속 충전 공정 후에 알루미늄 기판을 제거하여, 금속 충전 미세 구조체를 얻는 기판 제거 공정을 갖는 방법이어도 된다.
<양극 산화 처리 공정>
양극 산화 공정은, 알루미늄 기판의 편면에 양극 산화 처리를 실시함으로써, 알루미늄 기판의 편면에, 두께 방향으로 존재하는 마이크로포어와 마이크로포어의 바닥부에 존재하는 배리어층을 갖는 양극 산화막을 형성하는 공정이다.
양극 산화 처리는, 종래 공지의 방법을 이용할 수 있지만, 마이크로포어 배열의 규칙성을 높게 하고, 이방 도전성을 담보하는 관점에서, 자기 규칙화법 또는 정전압 처리를 이용하는 것이 바람직하다.
여기에서, 양극 산화 처리의 자기 규칙화법 또는 정전압 처리에 대해서는, 일본 공개특허공보 2008-270158호의 <0056>~<0108> 단락 및 [도 3]에 기재된 각 처리와 동일한 처리를 실시할 수 있다.
<배리어층 제거 공정>
배리어층 제거 공정은, 양극 산화 처리 공정 후에, 양극 산화막의 배리어층을 제거하는 공정이다. 배리어층을 제거함으로써, 마이크로포어를 통하여 알루미늄 기판의 일부가 노출되게 된다.
배리어층을 제거하는 방법은 특별히 한정되지 않고, 예를 들면 양극 산화 처리 공정의 양극 산화 처리에 있어서의 전위보다 낮은 전위에서 배리어층을 전기 화학적으로 용해하는 방법(이하, "전해 제거 처리"라고도 함); 에칭에 의하여 배리어층을 제거하는 방법(이하, "에칭 제거 처리"라고도 함); 이들을 조합한 방법(특히, 전해 제거 처리를 실시한 후에, 잔존하는 배리어층을 에칭 제거 처리로 제거하는 방법) 등을 들 수 있다.
<전해 제거 처리>
전해 제거 처리는, 양극 산화 처리 공정의 양극 산화 처리에 있어서의 전위(전해 전위)보다 낮은 전위에서 실시하는 전해 처리이면 특별히 한정되지 않는다.
전해 용해 처리는, 예를 들면 양극 산화 처리 공정의 종료 시에 전해 전위를 강하시킴으로써, 양극 산화 처리와 연속하여 실시할 수 있다.
전해 제거 처리는, 전해 전위 이외의 조건에 대해서는, 상술한 종래 공지의 양극 산화 처리와 동일한 전해액 및 처리 조건을 채용할 수 있다.
특히, 상술한 바와 같이 전해 제거 처리와 양극 산화 처리를 연속하여 실시하는 경우는, 동일한 전해액을 이용하여 처리하는 것이 바람직하다.
(전해 전위)
전해 제거 처리에 있어서의 전해 전위는, 양극 산화 처리에 있어서의 전해 전위보다 낮은 전위로, 연속적 또는 단계적(스텝상)으로 강하시키는 것이 바람직하다.
여기에서, 전해 전위를 단계적으로 강하시킬 때의 하락폭(스텝폭)은, 배리어층의 내전압의 관점에서, 10V 이하인 것이 바람직하고, 5V 이하인 것이 보다 바람직하며, 2V 이하인 것이 더 바람직하다.
또, 전해 전위를 연속적 또는 단계적으로 강하시킬 때의 전압 강하 속도는, 생산성 등의 관점에서, 모두 1V/초 이하가 바람직하고, 0.5V/초 이하가 보다 바람직하며, 0.2V/초 이하가 더 바람직하다.
<에칭 제거 처리>
에칭 제거 처리는 특별히 한정되지 않지만, 산수용액 또는 알칼리 수용액을 이용하여 용해하는 화학적 에칭 처리여도 되고, 드라이 에칭 처리여도 된다.
(화학 에칭 처리)
화학 에칭 처리에 의한 배리어층의 제거는, 예를 들면 양극 산화 처리 공정 후의 구조물을 산수용액 또는 알칼리 수용액에 침지시키고, 마이크로포어의 내부에 산수용액 또는 알칼리 수용액을 충전시킨 후에, 양극 산화막의 마이크로포어의 개구부 측의 표면을 pH(수소이온지수) 완충액에 접촉시키는 방법 등이며, 배리어층만을 선택적으로 용해시킬 수 있다.
여기에서, 산수용액을 이용하는 경우는, 황산, 인산, 질산, 염산 등의 무기산 또는 이들의 혼합물의 수용액을 이용하는 것이 바람직하다. 또, 산수용액의 농도는 1질량%~10질량%인 것이 바람직하다. 산수용액의 온도는, 15℃~80℃가 바람직하고, 20℃~60℃가 더 바람직하며, 30℃~50℃가 보다 더 바람직하다.
한편, 알칼리 수용액을 이용하는 경우는, 수산화 나트륨, 수산화 칼륨 및 수산화 리튬으로 이루어지는 군으로부터 선택되는 적어도 하나의 알칼리의 수용액을 이용하는 것이 바람직하다. 또, 알칼리 수용액의 농도는 0.1질량%~5질량%인 것이 바람직하다. 알칼리 수용액의 온도는, 10℃~60℃가 바람직하고, 15℃~45℃가 더 바람직하며, 20℃~35℃인 것이 보다 더 바람직하다. 또한, 알칼리 수용액에는, 아연 및 다른 금속을 함유하고 있어도 된다.
구체적으로는, 예를 들면 50g/L, 40℃의 인산 수용액, 0.5g/L, 30℃의 수산화 나트륨 수용액, 0.5g/L, 30℃의 수산화 칼륨 수용액 등이 적합하게 이용된다.
또한, pH 완충액으로서는, 상술한 산수용액 또는 알칼리 수용액에 대응한 완충액을 적절히 사용할 수 있다.
또, 산수용액 또는 알칼리 수용액에 대한 침지 시간은, 8분~120분인 것이 바람직하고, 10분~90분인 것이 보다 바람직하며, 15분~60분인 것이 더 바람직하다.
(드라이 에칭 처리)
드라이 에칭 처리는, 예를 들면 Cl2/Ar 혼합 가스 등의 가스종을 이용하는 것이 바람직하다.
<금속 충전 공정>
금속 충전 공정은, 배리어층 제거 공정 후에, 전해 도금 처리를 실시하여 양극 산화막에 있어서의 마이크로포어의 내부에 금속을 충전하는 공정이며, 예를 들면 일본 공개특허공보 2008-270158호의 <0123>~<0126> 단락 및 [도 4]에 기재된 각 방법과 동일한 방법(전해 도금법 또는 무전해 도금법)을 들 수 있다.
또한, 전해 도금법 또는 무전해 도금법에 있어서는, 상술한 배리어층 제거 공정 후에 마이크로포어를 통하여 노출되는 알루미늄 기판을 전극으로서 이용할 수 있다.
<기판 제거 공정>
기판 제거 공정은, 금속 충전 공정 후에 알루미늄 기판을 제거하고, 금속 충전 미세 구조체를 얻는 공정이다.
알루미늄 기판을 제거하는 방법으로서는, 예를 들면 처리액을 이용하여, 금속 충전 공정에 있어서 마이크로포어의 내부에 충전한 금속 및 절연성 기재로서의 양극 산화막을 용해하지 않고, 알루미늄 기판만을 용해시키는 방법 등을 들 수 있다.
처리액으로서는, 예를 들면 염화 수은, 브로민/메탄올 혼합물, 브로민/에탄올 혼합물, 왕수, 염산/염화 구리 혼합물 등의 수용액 등을 들 수 있고, 그 중에서도, 염산/염화 구리 혼합물인 것이 바람직하다.
또, 처리액의 농도로서는, 0.01mol/L~10mol/L이 바람직하고, 0.05mol/L~5mol/L이 보다 바람직하다.
또, 처리 온도로서는, -10℃~80℃가 바람직하고, 0℃~60℃가 보다 바람직하다.
〔트리밍 공정〕
트리밍 공정은, 도통로 형성 공정 후의 이방 도전성 부재 표면의 절연성 기재만을 일부 제거하여, 도통로를 돌출시키는 공정이다.
여기에서, 트리밍 처리는, 도통로를 구성하는 금속을 용해하지 않는 조건이면 특별히 한정되지 않고, 예를 들면 산수용액을 이용하는 경우는, 황산, 인산, 질산, 염산 등의 무기산 또는 이들의 혼합물의 수용액을 이용하는 것이 바람직하다. 그 중에서도, 크로뮴산을 함유하지 않는 수용액이 안전성이 우수한 점에서 바람직하다. 산수용액의 농도는 1질량%~10질량%인 것이 바람직하다. 산수용액의 온도는, 25℃~60℃인 것이 바람직하다.
한편, 알칼리 수용액을 이용하는 경우는, 수산화 나트륨, 수산화 칼륨 및 수산화 리튬으로 이루어지는 군으로부터 선택되는 적어도 하나의 알칼리의 수용액을 이용하는 것이 바람직하다. 알칼리 수용액의 농도는 0.1질량%~5질량%인 것이 바람직하다. 알칼리 수용액의 온도는, 20℃~50℃인 것이 바람직하다.
구체적으로는, 예를 들면 50g/L, 40℃의 인산 수용액, 0.5g/L, 30℃의 수산화 나트륨 수용액 또는 0.5g/L, 30℃의 수산화 칼륨 수용액이 적합하게 이용된다.
산수용액 또는 알칼리 수용액에 대한 침지 시간은, 8분~120분인 것이 바람직하고, 10분~90분인 것이 보다 바람직하며, 15분~60분인 것이 더 바람직하다. 여기에서, 침지 시간은, 단시간의 침지 처리(트리밍 처리)를 반복한 경우에는, 각 침지 시간의 합계를 말한다. 또한, 각 침지 처리의 사이에는, 세정 처리를 실시해도 된다.
트리밍 공정에 있어서 도통로의 돌출 부분의 높이를 엄밀하게 제어하는 경우는, 도통로 형성 공정 후에 절연성 기재와 도통로의 단부를 동일 평면상이 되도록 가공한 후, 절연성 기재를 선택적으로 제거(트리밍)하는 것이 바람직하다.
여기에서, 동일 평면상으로 가공하는 방법으로서는, 예를 들면 물리적 연마(예를 들면, 유리 지립(遊離砥粒) 연마, 백그라인드, 서피스 플레이너 등), 전기 화학적 연마, 이들을 조합한 연마 등을 들 수 있다.
또, 상술한 도통로 형성 공정 또는 트리밍 공정 후에, 금속의 충전에 따라 발생한 도통로 내의 왜곡을 경감할 목적으로, 가열 처리를 실시할 수 있다.
가열 처리는, 금속의 산화를 억제하는 관점에서 환원성 분위기에서 실시하는 것이 바람직하고, 구체적으로는, 산소 농도가 20Pa 이하에서 행하는 것이 바람직하며, 진공하에서 행하는 것이 보다 바람직하다. 여기에서, 진공이란, 대기보다 기체 밀도 또는 기압이 낮은 공간 상태를 말한다.
또, 가열 처리는, 교정의 목적에서, 재료를 가압하면서 행하는 것이 바람직하다.
〔수지층 형성 공정〕
수지층 형성 공정은, 트리밍 공정 후에 절연성 기재의 표면 및 도통로의 돌출 부분에 수지층을 형성하는 공정이다.
여기에서, 수지층을 형성하는 방법으로서는, 예를 들면 상술한 산화 방지 재료, 고분자 재료, 용매(예를 들면, 메틸에틸케톤 등) 등을 함유하는 수지 조성물을 절연성 기재의 표면 및 도통로의 돌출 부분에 도포하고, 건조시켜, 필요에 따라 소성하는 방법 등을 들 수 있다.
수지 조성물의 도포 방법은 특별히 한정되지 않고, 예를 들면 그라비어 코트법, 리버스 코트법, 다이 코트법, 블레이드 코트, 롤 코트, 에어 나이프 코트, 스크린 코트, 바 코트, 커텐 코트 등, 종래 공지의 코팅 방법을 사용할 수 있다.
또, 도포 후의 건조 방법은 특별히 한정되지 않고, 예를 들면 대기하에 있어서 0℃~100℃의 온도에서, 수 초~수십 분간, 가열하는 처리, 감압하에 있어서 0℃~80℃의 온도에서, 수십 분~수 시간, 가열하는 처리 등을 들 수 있다.
또, 건조 후의 소성 방법은, 사용하는 고분자 재료에 따라 다르기 때문에 특별히 한정되지 않지만, 폴리이미드 수지를 이용하는 경우에는, 예를 들면 160℃~240℃의 온도에서 2분간~60분간 가열하는 처리 등을 들 수 있고, 에폭시 수지를 이용하는 경우에는, 예를 들면 30℃~80℃의 온도에서 2분간~60분간 가열하는 처리 등을 들 수 있다.
제조 방법에 있어서는, 상술한 각 공정은, 각 공정을 매엽(枚葉)으로 행하는 것도 가능하고, 알루미늄의 코일을 원단(原反)으로 하여 웨브로 연속 처리할 수도 있다. 또, 연속 처리하는 경우에는 각 공정 간에 적절한 세정 공정, 건조 공정을 설치하는 것이 바람직하다.
본 발명은, 기본적으로 이상과 같이 구성되는 것이다. 이상, 본 발명의 적층 디바이스 및 적층 디바이스의 제조 방법에 대하여 상세히 설명했지만, 본 발명은 상술한 실시형태에 한정되지 않고, 본 발명의 주지를 벗어나지 않는 범위에 있어서, 다양한 개량 또는 변경을 해도 되는 것은 물론이다.
실시예
이하에 실시예를 들어 본 발명을 더 구체적으로 설명한다. 이하의 실시예에 나타내는 재료, 시약, 사용량, 물질량, 비율, 처리 내용, 처리 수순 등은, 본 발명의 취지를 벗어나지 않는 한 적절히 변경할 수 있다. 따라서, 본 발명의 범위는 이하에 나타내는 구체예에 의하여 한정적으로 해석되어야 하는 것은 아니다.
본 실시예에서는, 실시예 1~실시예 7 및 비교예 1~비교예 8에 대하여 접합 강도, 방열성 및 신뢰성을 평가했다. 접합 강도, 방열성 및 신뢰성의 평가 결과를 하기 표 1에 나타낸다.
다음으로, 접합 강도, 방열성 및 신뢰성에 대하여 설명한다.
접합 강도는, 만능형 본드 테스터 Dage-4000(노드슨 어드밴스드 테크놀로지 주식회사제)을 이용하여 시어 강도를 측정하여 평가했다.
접합 강도는, 얻어진 파괴 하중으로부터 반도체 소자의 면적당 접합 강도값을 구했다. 접합 강도는, 이하에 나타내는 평가 기준에 의하여 평가했다.
"A": 20MPa≤접합 강도
"B": 10MPa≤접합 강도<20MPa
"D": 접합 강도<10MPa
방열성은, 일방향 열류 정상법에 의한 측정을 레스카사제 열전도 측정 장치 TCM1001(제품명)을 이용하고, 또 레이저 플래시법에 의한 측정을 어드밴스 리코사제 레이저 플래시법 열상수 측정 장치 TC-9000H(형식)를 이용하여 평가했다.
방열성의 평가에서는, 일방향 열류 정상법과 레이저 플래시법과의 양자에서 측정한 접합 부분의 열전도율의 평균값을 이용했다. 방열성은, 열전도율의 평균값을 이하에 나타내는 평가 기준에 의하여 평가했다.
"A": 100W/(m·K)<열전도율
"B": 10W/(m·K)<열전도율≤100W/(m·K)
"D": 2W/(m·K)<열전도율≤10W/(m·K)
"F": 열전도율≤2W/(m·K)
신뢰성은, 온도 사이클 시험을 TCT(Temperature Cycle Test according to JESD22-A104 standard)에 따라 실시했다. 온도 범위는 -40℃에서 125℃의 조건으로 하고, Soak Mode 3(각 온도 유지 시간 10분)으로 했다. 사이클 시간은 1시간(1사이클/시간)으로 했다. 또한, 신뢰성은 1시간 이상인 것이 바람직하다.
1000사이클의 시험 후, 시어 강도의 시험 및 방열성의 시험을 상술한 조건에서 실시했다. 신뢰성은, 이하에 나타내는 평가 기준에 의하여 평가했다.
"A": 시어 강도의 시험의 평가 및 방열성의 시험의 평가 중, 어느 것도 변화 없음
"B": 시어 강도의 시험의 평가 및 방열성의 시험의 평가 중, 어느 한쪽의 평가가 저하
"C": 시어 강도의 시험의 평가 및 방열성의 시험의 평가의 양쪽 모두의 평가가 저하
이하, 실시예 1~실시예 7 및 비교예 1~비교예 8에 대하여 설명한다.
(실시예 1)
도 78에 나타내는 테스트 기판(90)은, 실리콘 기판의 표면에 산화 실리콘 절연층이 형성되어 있고, 산화 실리콘 절연층에 단자(92)가, 도 78에 나타내는 바와 같이 단자(92)의 평면에서 보았을 때의 단자(92)를 갖는 면(91)에 있어서의 면적률 45%로 형성된 것이다. 단자(92)는, 구리로 구성된 것이다.
테스트 기판(90)은, 이하의 (i)~(vi)의 프로세스로 제작했다.
(i) 포토리소그래피법을 이용하여, 실리콘 기판의 표면에 도 78에 나타내는 바와 같이, 평면에서 보았을 때의 단자(92)를 갖는 면(91)에 있어서의 면적률이 45%가 되는 단자(92)의 레지스트 패턴을 형성했다.
(ii) 레지스트 패턴의 레지스트 개구부(오목부)에 도금의 기점이 되는 시드층을 마련했다.
(iii) 레지스트 개구부에 금속을 도금했다.
(iv) 레지스트를 박리하여, 단자가 실리콘 기판 표면에 나열된 상태로 했다.
(v) 실리콘 기판 전체면에 산화 실리콘 절연층을 화학 기상 증착법(CVD)에 의하여 형성했다.
(vi) CMP 연마에 의하여 단자의 노출 및 표면 평활화를 행했다.
실시예 1은, 도 78에 나타내는 2개의 테스트 기판(90)을 DBI(Direct Bond Interconnect)를 이용하여 접합했다. 실시예 1은, 단자(92) 중, 전기적으로 접속되어 있는 단자의 면적의 비율을 40%로 했다.
접합 시에는 상술한 테스트 기판(90)의 접합하는 측의 표면에 대하여 CMP에 의한 연마를 실시하여 표면을 평활화했다. 도시는 하고 있지 않지만 테스트 기판(90)의 주위에 마련한 얼라인먼트 마크에 의하여, 상하의 테스트 기판(90)을 위치 맞춤한 다음, 접합면에 압력 200MPa를 가압한 상태에서, 300℃의 온도로 2시간 유지했다.
또한, 하기 표 1의 "리세스양"의 란에 나타내는 "리세스양이 0"이란, 단자를 포함하고, 산화 실리콘 절연층을 연마하여, 단자와 산화 실리콘 절연층을 단차가 없게 한 상태를 말한다. 구체적으로는, 도 4에 나타내는 바와 같이 단자(30a)의 단면(30c) 및 단자(30b)의 단면(30c)이, 패시베이션층(36)의 표면(36a)과 일치하고 있는 상태에 있는 것을 말한다.
리세스 처리는 드라이 에칭에 의하여 불소계의 가스를 이용하여 산화 실리콘 절연층만을 제거하여 단자를 돌출시키는 것이다. 리세스 처리의 드라이 에칭 처리 시간을 변경함으로써, 리세스양을 제어했다.
(실시예 2)
실시예 2는, 접합 형태가 SAB(Surface Activated Bond)인 점 이외에는, 실시예 1과 동일하게 했다.
(실시예 3)
실시예 3은, 리세스양이 80nm이고, 접합 형태가 SAB이며, 테스트 기판(90)의 접합 시, 밀봉 수지를 이용한 점 이외에는, 실시예 1과 동일하게 했다. 또한, 리세스양은, 상술과 같이 드라이 에칭의 처리 시간을 변경하여 조정했다. 밀봉 수지는 이후에 상세히 설명한다.
(실시예 4)
실시예 4는, 리세스양이 200nm이고, 접합 형태가 SAB이며, 테스트 기판(90)의 접합 시, 밀봉 수지를 이용한 점 이외에는, 실시예 1과 동일하게 했다. 또한, 리세스양은, 상술과 같이 드라이 에칭의 처리 시간을 변경하여 조정했다.
(실시예 5)
실시예 5는, 리세스양이 200nm이고, 이방 도전성 부재를 통하여 테스트 기판(90)을 접합하고 있으며, 테스트 기판(90)의 접합 시, 밀봉 수지를 이용한 점 이외에는, 실시예 1과 동일하게 했다. 또한, 리세스양은, 상술과 같이 드라이 에칭의 처리 시간을 변경하여 조정했다.
(실시예 6)
실시예 6은, 리세스양이 200nm이고, 이방 도전성 부재를 통하여 테스트 기판(90)을 접합하고 있으며, 적층 수가 5층이고, 테스트 기판(90)의 접합 시, 밀봉 수지를 이용한 점 이외에는, 실시예 1과 동일하게 했다. 또한, 리세스양은, 상술과 같이 드라이 에칭의 처리 시간을 변경하여 조정했다.
(실시예 7)
실시예 7은, 리세스양이 800nm이고, 이방 도전성 부재를 통하여 테스트 기판(90)을 접합하고 있으며, 테스트 기판(90)의 접합 시, 밀봉 수지를 이용한 점 이외에는, 실시예 1과 동일하게 했다. 또한, 리세스양은, 상술과 같이 드라이 에칭의 처리 시간을 변경하여 조정했다.
(비교예 1)
비교예 1은, 도 79에 나타내는 테스트 기판(100)을 2개, 땜납을 이용하여 접합했다. 도 79에 나타내는 테스트 기판(100)은, 도 78에 나타내는 테스트 기판(90)에 비하여, 단자(92)의 평면에서 보았을 때의 단자(92)를 갖는 면(101)에 있어서의 면적률이 23%인 점 이외에는 동일한 구성으로 했다. 또한, 비교예 1에서는, 리세스양을 5μm로 했다. 또한, 리세스양은, 상술과 같이 드라이 에칭의 처리 시간을 변경하여 조정했다. 비교예 1은, 단자(92) 중, 전기적으로 접속되어 있는 단자의 면적의 비율을 80%로 했다.
테스트 기판(100)은, 상술한 테스트 기판(90)의 제작 프로세스 (i)에 있어서, 단자(92)의 평면에서 보았을 때의 단자(92)를 갖는 면(101)에 있어서의 면적률을 23%로 한 것 이외에는, 상술한 테스트 기판(90)의 제작 프로세스 (i)~(vi)와 동일하게 하여 제작했다.
(비교예 2)
비교예 2는, 테스트 기판(100)의 접합 시, 밀봉 수지를 이용한 점 이외에는, 비교예 1과 동일하게 했다.
(비교예 3)
비교예 3은, 테스트 기판(100)을 이용한 점, 및 상술한 단자의 면적의 비율을 80%로 한 점 이외에는, 실시예 2와 동일하게 했다.
(비교예 4)
비교예 4는, 테스트 기판(100)을 이용한 점, 및 상술한 단자의 면적의 비율을 80%로 한 점 이외에는, 실시예 1과 동일하게 했다.
(비교예 5)
비교예 5는, 테스트 기판(100)을 이용한 점, 및 상술한 단자의 면적의 비율을 80%로 한 점 이외에는, 실시예 5와 동일하게 했다.
(비교예 6)
비교예 6은, 단자(92)의 평면에서 보았을 때의 단자(92)를 갖는 면(101)에 있어서의 면적률이 35%인 테스트 기판을 이용한 점, 및 상술한 단자의 면적의 비율을 52%로 한 점 이외에는, 실시예 5와 동일하게 했다.
상술한 단자(92)의 면적률이 35%인 테스트 기판은, 상술한 테스트 기판(90)의 제작 프로세스 (i)에 있어서, 상술한 단자(92)의 면적률을 35%로 한 것 이외에는, 상술한 테스트 기판(90)의 제작 프로세스 (i)~(vi)와 동일하게 하여 제작했다.
(비교예 7)
비교예 7은, 단자(92)의 평면에서 보았을 때의 단자(92)를 갖는 면(101)에 있어서의 면적률이 45%인 테스트 기판을 이용한 점, 및 상술한 단자(92)의 면적의 비율을 52%로 한 점 이외에는, 실시예 5와 동일하게 했다.
상술한 단자(92)의 면적률이 45%인 테스트 기판은, 상술한 테스트 기판(90)의 제작 프로세스 (i)에 있어서, 상술한 단자(92)의 면적률을 45%로 한 것 이외에는, 상술한 테스트 기판(90)의 제작 프로세스 (i)~(vi)와 동일하게 하여 제작했다.
(비교예 8)
비교예 8은, 테스트 기판(100)을 이용한 점 이외에는, 실시예 5와 동일하게 했다.
이하, 이방 도전성 부재에 대하여 설명한다.
[이방 도전성 부재]
<알루미늄 기판의 제작>
Si: 0.06질량%, Fe: 0.30질량%, Cu: 0.005질량%, Mn: 0.001질량%, Mg: 0.001질량%, Zn: 0.001질량%, Ti: 0.03질량%를 함유하고, 잔부는 Al과 불가피 불순물의 알루미늄 합금을 이용하여 용탕을 조제하여, 용탕 처리 및 여과를 행한 다음, 두께 500mm, 폭 1200mm의 주괴를 DC주조법으로 제작했다.
이어서, 표면을 평균 10mm의 두께로 면삭기(面削機)에 의하여 연삭한 후, 550℃에서, 약 5시간 균열(均熱) 유지하고, 온도 400℃로 낮아지면, 열간 압연기를 이용하여 두께 2.7mm의 압연판으로 했다.
또한, 연속 소둔기를 이용하여 열처리를 500℃에서 행한 후, 냉간 압연으로, 두께 1.0mm로 마무리하여, JIS 1050재의 알루미늄 기판을 얻었다.
알루미늄 기판을, 직경 200mm(8인치)의 웨이퍼상으로 형성한 후, 이하에 나타내는 각 처리를 실시했다.
<전해 연마 처리>
상술한 알루미늄 기판에 대하여, 이하 조성의 전해 연마액을 이용하여, 전압 25V, 액온도 65℃, 액유속 3.0m/분의 조건으로 전해 연마 처리를 실시했다.
음극은 카본 전극으로 하고, 전원은, GP0110-30R(주식회사 다카사고 세이사쿠쇼사제)을 이용했다. 또, 전해액의 유속은 와류식 플로 모니터 FLM22-10PCW(애즈원 주식회사제)를 이용하여 계측했다.
(전해 연마액 조성)
·85질량% 인산(와코 준야쿠사제 시약) 660mL
·순수 160mL
·황산 150mL
·에틸렌글라이콜 30mL
<양극 산화 처리 공정>
이어서, 전해 연마 처리 후의 알루미늄 기판에, 일본 공개특허공보 2007-204802호에 기재된 수순에 따라 자기 규칙화법에 의한 양극 산화 처리를 실시했다.
전해 연마 처리 후의 알루미늄 기판에, 0.50mol/L 옥살산의 전해액으로, 전압 40V, 액온도 16℃, 액유속 3.0m/분의 조건으로, 5시간의 예비 양극 산화 처리를 실시했다.
그 후, 예비 양극 산화 처리 후의 알루미늄 기판을, 0.2mol/L 무수 크로뮴산, 0.6mol/L 인산의 혼합 수용액(액온: 50℃)에 12시간 침지시키는 탈막 처리를 실시했다.
그 후, 0.50mol/L 옥살산의 전해액으로, 전압 40V, 액온도 16℃, 액유속 3.0m/분의 조건으로, 3시간 45분의 재양극 산화 처리를 실시하여, 막두께 30μm의 양극 산화막을 얻었다.
또한, 예비 양극 산화 처리 및 재양극 산화 처리는, 모두 음극은 스테인리스 전극으로 하고, 전원은 GP0110-30R(주식회사 다카사고 세이사쿠쇼제)을 이용했다. 또, 냉각 장치에는 NeoCool BD36(야마토 가가쿠 주식회사제), 교반 가온 장치에는 페어스터러 PS-100(EYELA 도쿄 리카키카이 주식회사제)을 이용했다. 또한, 전해액의 유속은 와류식 플로 모니터 FLM22-10PCW(애즈원 주식회사제)를 이용하여 계측했다.
<배리어층 제거 공정>
이어서, 상술한 양극 산화 처리와 동일한 처리액 및 처리 조건으로, 전압을 40V에서 0V까지 연속적으로 전압 강하 속도 0.2V/sec로 강하시키면서 전해 처리(전해 제거 처리)를 실시했다.
그 후, 5질량% 인산에 30℃, 30분간 침지시키는 에칭 처리(에칭 제거 처리)를 실시하고, 양극 산화막의 마이크로포어의 바닥부에 있는 배리어층을 제거하여, 마이크로포어를 통하여 알루미늄을 노출시켰다.
여기에서, 배리어층 제거 공정 후의 양극 산화막에 존재하는 마이크로포어의 평균 개구 직경은 60nm였다. 또한, 평균 개구 직경은, FE-SEM(Field emission-Scanning Electron Microscope)에 의하여 표면 사진(배율 50000배)을 촬영하여, 50점 측정한 평균값으로서 산출했다.
또, 배리어층 제거 공정 후의 양극 산화막의 평균 두께는 80μm였다. 또한, 평균 두께는, 양극 산화막을 두께 방향에 대하여 FIB(Focused Ion Beam)로 절삭 가공하고, 그 단면을 FE-SEM에 의하여 표면 사진(배율 50000배)을 촬영하여, 10점 측정한 평균값으로서 산출했다.
또, 양극 산화막에 존재하는 마이크로포어의 밀도는, 약 1억개/mm2였다. 또한, 마이크로포어의 밀도는, 일본 공개특허공보 2008-270158호의 <0168> 및 <0169> 단락에 기재된 방법으로 측정하고, 산출했다.
또, 양극 산화막에 존재하는 마이크로포어의 규칙화도는, 92%였다. 또한, 규칙화도는, FE-SEM에 의하여 표면 사진(배율 20000배)을 촬영하여, 일본 공개특허공보 2008-270158호의 <0024>~<0027> 단락에 기재된 방법으로 측정하고, 산출했다.
<금속 충전 공정>
이어서, 알루미늄 기판을 음극으로 하고, 백금을 정극으로 하여 전해 도금 처리를 실시했다.
구체적으로는, 이하에 나타내는 조성의 구리 도금액을 사용하여, 정전류 전해를 실시함으로써, 마이크로포어의 내부에 구리가 충전된 금속 충전 미세 구조체를 제작했다.
여기에서, 정전류 전해는, 주식회사 야마모토 멧키 시켄키사제의 도금 장치를 이용하고, 호쿠토 덴코 주식회사제의 전원(HZ-3000)을 이용하여 도금액 중에서 사이클릭 볼탐메트리를 행하여 석출 전위를 확인한 후에, 이하에 나타내는 조건으로 처리를 실시했다.
(구리 도금액 조성 및 조건)
·황산 구리 100g/L
·황산 50g/L
·염산 15g/L
·온도 25℃
·전류 밀도 10A/dm2
마이크로포어에 금속을 충전한 후의 양극 산화막의 표면을 FE-SEM으로 관찰하고, 1000개의 마이크로포어에 있어서의 금속에 의한 봉공(封孔)의 유무를 관찰하여 봉공률(봉공 마이크로포어의 개수/1000개)을 산출한바, 96%였다.
또, 마이크로포어에 금속을 충전한 후의 양극 산화막을 두께 방향에 대하여 FIB로 절삭 가공하고, 그 단면을 FE-SEM에 의하여 표면 사진(배율 50000배)을 촬영하여, 마이크로포어의 내부를 확인한바, 봉공된 마이크로포어에 있어서는, 그 내부가 금속으로 완전히 충전되어 있는 것을 알 수 있었다.
<기판 제거 공정>
이어서, 20질량% 염화 수은 수용액(승홍(昇汞))에 20℃, 3시간 침지시킴으로써 알루미늄 기판을 용해하여 제거함으로써, 금속 충전 미세 구조체를 제작했다.
<트리밍 공정>
기판 제거 공정 후의 금속 충전 미세 구조체를, 수산화 나트륨 수용액(농도: 5질량%, 액온도: 20℃)에 침지시키고, 돌출 부분의 높이가 500nm가 되도록 침지 시간을 조정하여 알루미늄의 양극 산화막의 표면을 선택적으로 용해하며, 이어서 수세하고, 건조하여, 도통로인 구리의 원기둥을 돌출시킨 구조체를 제작했다.
<점착층 형성 공정>
트리밍 공정 후의 구조체에, 이하에 나타내는 방법으로 점착층을 형성하여 이방 도전성 부재를 제작했다.
<점착층>
감마 뷰티로락톤을 용매로 한 폴리아마이드산 에스터 용액(다이메틸설폭사이드, 트라이알콕시아마이드카복시실레인, 옥심 유도체를 포함함)의 시판품으로서, LTC9320(후지필름 일렉트로닉 머티리얼즈 주식회사제)을 이용했다.
이 용액을 도통로가 돌출되어 있는 절연성 기재의 표면에 도포하고, 건조시켜 성막한 후에, 질소 치환한 반응로(反應爐) 중(산소 농도 10ppm 이하)에서 200℃ 3시간 이미드화 반응을 진행시킴으로써, 폴리이미드 수지층으로 이루어지는 점착층을, 500nm의 두께로 형성했다. 또한, 점착층의 두께는 용매(메틸에틸케톤)를 추첨(追添)함으로써 조정했다. 또한, 수지층을 제외하는 금속 충전 미세 구조체의 평균 두께는 30μm였다.
다음으로, 밀봉 수지에 대하여 설명한다.
<밀봉 수지>
이하에 나타내는 성분을 이하에 나타내는 비율로 메틸에틸케톤에 용해하고, 먼저 고형분 농도가 60.6중량%가 되는 수지층 도포액을 제작했다. 밀봉 수지의 형성 시에는, 수지층 도포액을 엷게 하여 이용했다.
수지층 도포액을, 점착층의 표면에 도포하고, 건조시켜 성막하여, 밀봉 수지를 형성했다.
또한, 밀봉 수지의 두께는, 1μm가 되도록 하기 처방의 도포액에 용매(메틸에틸케톤)를 더 추첨함으로써 조정했다.
또, 도포 후의 건조는, 400mmHg(53.3kPa)의 감압하에서 온도를 50℃로 설정하여 행했다.
<도포액 조성>
·엘라스토머: 아크릴산 뷰틸-아크릴로나이트릴 공중합체를 주성분으로 하는 아크릴산 에스터계 폴리머(상품명: SG-28GM, 나가세 켐텍스 주식회사제) 5질량부
·에폭시 수지 1: jER(등록 상표) 828(미쓰비시 가가쿠 주식회사제) 33질량부
·에폭시 수지 2: jER(등록 상표) 1004(미쓰비시 가가쿠 주식회사제) 11질량부
·페놀 수지: 밀렉스 XLC-4L(미쓰이 가가쿠 주식회사제) 44질량부
·유기산: o-아니스산(오쏘아니스산, 도쿄 가세이 고교 주식회사제) 0.5질량부
·산화 방지 재료: 하기 참조
·마이그레이션 방지 재료: 하기 참조
·무기 충전제: 하기 참조
·경화제: 하기 참조
(산화 방지 재료)
산화 방지 재료는, 2-머캅토벤조싸이아졸을 0.01질량% 배합했다.
(마이그레이션 방지 재료)
마이그레이션 방지 재료는, 도아 고세이 주식회사, 상품명 이그제 "IXE-100"(메디안 직경 1μm, 양이온 교환, 내열 온도 550℃)을 2.5질량% 배합했다.
(무기 충전제)
무기 충전제는, 질화 알루미늄 나노 입자(평균 입자경 100nm, 씨그마 알드리치사제)를 55질량% 배합했다.
(경화제)
경화제는, 1-사이아노에틸-2-에틸-4-메틸이미다졸(2E4MZ-CN, 시코쿠 가세이 고교 주식회사제)을 0.5질량% 배합했다.
[표 1]
Figure 112019086189983-pct00001
표 1에 나타내는 바와 같이, 실시예 1~실시예 7은 비교예 1~비교예 8에 비하여 접합 강도, 방열성 및 신뢰성에 대하여 양호한 결과를 얻을 수 있었다.
10 적층 디바이스
12 반도체 소자
14 반도체 소자
14a 표면
14b 이면
15, 17, 19, 57 적층체
16 반도체 소자
16a 표면
18 인터포저
20 이방 도전성 부재
30 단자
30a 단자
30b 단자
30c 단면
31, 91, 101 면
32 반도체층
32a 표면
34 재배선층
34a 표면
36 패시베이션층
36a 표면
37 배선
38 패드
39 수지층
40 절연성 기재
40a 표면
42 도통로
42a 돌출 부분
42b 돌출 부분
44 수지층
46 지지체
47 박리층
48 지지층
49 박리제
50 이방 도전재
52 반도체 소자
54 센서 칩
56 렌즈
60 제1 반도체 웨이퍼
60a 표면
61 광도파로
62 제2 반도체 웨이퍼
62a 표면
62b 이면
63, 64, 65, 69, 69a 적층 디바이스
66, 67, 71 반도체 소자
68 전극
70 제1 적층 기체
72 반도체 웨이퍼
72a 표면
74 3차원 접합 구조체
75 발광 소자
76 수광 소자
80 제2 적층 기체
82 제2 기체
82a, 88a 표면
84 박리 기능층
85, 89 친소수성막
86 제3 복합 적층체
88 제3 기체
89 친소수성막
90 테스트 기판
92 단자
100 테스트 기판
110 재배선층
112 웨이퍼
120 유기 기판
Ds 적층 방향
Ld 출사광
Lo 광
h 두께
x 방향
Z 두께 방향
δ 리세스양

Claims (13)

  1. 복수의 반도체가 전기적으로 접속된 적층체를 포함하는 적층 디바이스로서,
    상기 반도체는, 복수의 단자가 마련된 면을 갖고,
    상기 복수의 단자는, 상기 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자와, 상기 반도체끼리를 접합시키고 또한 전기적으로 접속시키지 않는 단자를 포함하며,
    상기 반도체의 상기 면에 있어서의, 상기 복수의 단자의 면적률이 40% 이상이고,
    상기 복수의 단자 중, 상기 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자의 면적률이 50% 미만이며,
    상기 반도체는 상기 면에 절연층을 갖고,
    상기 반도체의 상기 면으로부터 상기 단자의 표면까지의 높이는, 상기 반도체의 상기 면으로부터 상기 절연층의 표면까지의 높이에 대하여 200nm 이상 1μm 이하 높고,
    상기 절연층의 표면에 수지층이 마련되어 있는, 적층 디바이스.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 복수의 단자끼리가 직접 접합되어 있는 적층 디바이스.
  4. 청구항 1에 있어서,
    상기 복수의 단자는, 적층 방향으로 도통하는 도통로를 갖는 이방 도전성 부재를 통하여 접합되어 있고,
    상기 도통로는, 직경이 100nm 이하인 적층 디바이스.
  5. 청구항 4에 있어서,
    상기 이방 도전성 부재는, 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태로 마련된, 복수의 상기 도통로를 갖는 적층 디바이스.
  6. 청구항 1 및 청구항 3 내지 청구항 5 중 어느 한 항에 있어서,
    인터포저를 갖는 적층 디바이스.
  7. 복수의 반도체가 전기적으로 접속된 적층체로서,
    상기 반도체는, 복수의 단자가 마련된 면을 갖고,
    상기 복수의 단자는, 상기 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자와, 상기 반도체끼리를 접합시키고 또한 전기적으로 접속시키지 않는 단자를 포함하며,
    상기 반도체의 상기 면에 있어서의, 상기 복수의 단자의 면적률이 40% 이상이고,
    상기 복수의 단자 중, 상기 반도체끼리를 접합시키며 또한 전기적으로 접속시키는 단자의 면적률이 50% 미만이며,
    상기 반도체는 상기 면에 절연층을 갖고,
    상기 반도체의 상기 면으로부터 상기 단자의 표면까지의 높이는, 상기 반도체의 상기 면으로부터 상기 절연층의 표면까지의 높이에 대하여 200nm 이상 1μm 이하 높고,
    상기 절연층의 표면에 수지층이 마련되어 있는, 적층체.
  8. 삭제
  9. 청구항 7에 있어서,
    상기 복수의 단자끼리가 직접 접합되어 있는 적층체.
  10. 청구항 7에 있어서,
    상기 복수의 단자는, 적층 방향으로 도통하는 도통로를 갖는 이방 도전성 부재를 통하여 접합되어 있고,
    상기 도통로는, 직경이 100nm 이하인 적층체.
  11. 청구항 10에 있어서,
    상기 이방 도전성 부재는, 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태로 마련된, 복수의 상기 도통로를 갖는 적층체.
  12. 청구항 7 및 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    인터포저를 갖는 적층체.
  13. 청구항 1 및 청구항 3 내지 청구항 5 중 어느 한 항에 기재된 적층 디바이스의 제조 방법으로서,
    각 반도체를 가접합하고, 상기 복수의 반도체 중, 모든 반도체를 일괄하여 접합하는 적층 디바이스의 제조 방법.
KR1020197024581A 2017-03-21 2018-03-08 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법 KR102214176B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2017-054444 2017-03-21
JP2017054444 2017-03-21
JP2017170074 2017-09-05
JPJP-P-2017-170074 2017-09-05
PCT/JP2018/008902 WO2018173764A1 (ja) 2017-03-21 2018-03-08 積層デバイス、積層体および積層デバイスの製造方法

Publications (2)

Publication Number Publication Date
KR20190104620A KR20190104620A (ko) 2019-09-10
KR102214176B1 true KR102214176B1 (ko) 2021-02-09

Family

ID=63584247

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197024581A KR102214176B1 (ko) 2017-03-21 2018-03-08 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법

Country Status (5)

Country Link
US (1) US11011499B2 (ko)
JP (1) JP6808815B2 (ko)
KR (1) KR102214176B1 (ko)
TW (1) TWI745567B (ko)
WO (1) WO2018173764A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118737997A (zh) * 2017-03-02 2024-10-01 Ev 集团 E·索尔纳有限责任公司 用于键合芯片的方法和装置
US10937755B2 (en) * 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
WO2020084928A1 (ja) * 2018-10-24 2020-04-30 ソニーセミコンダクタソリューションズ株式会社 インダクタ素子及び半導体装置
KR102596758B1 (ko) * 2018-10-24 2023-11-03 삼성전자주식회사 반도체 패키지
JP7208847B2 (ja) * 2019-02-14 2023-01-19 東レエンジニアリング株式会社 チップ転写板ならびに半導体チップ積層方法および半導体装置の製造方法
JP7321009B2 (ja) 2019-07-01 2023-08-04 新光電気工業株式会社 配線基板、接合型配線基板及び配線基板の製造方法
WO2021033467A1 (ja) * 2019-08-16 2021-02-25 富士フイルム株式会社 構造体の製造方法
KR102713395B1 (ko) * 2019-10-07 2024-10-04 삼성전자주식회사 다이 대 웨이퍼 접합 구조 및 이를 이용한 반도체 패키지
US20210382967A1 (en) * 2020-06-04 2021-12-09 Cisco Technology, Inc. Using glass weave marker structure to authenticate printed circuit boards
CN111863648B (zh) * 2020-06-04 2022-03-04 中国电子科技集团公司第五十五研究所 一种集成后偏移量的测量方法
JP7558058B2 (ja) * 2020-12-28 2024-09-30 日機装株式会社 剥離機構及びこれを用いた積層装置
KR20220127671A (ko) 2021-03-11 2022-09-20 삼성전자주식회사 반도체 패키지
US11728301B2 (en) * 2021-08-30 2023-08-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package including test pad and bonding pad structure for die connection and methods for forming the same
JP7354479B1 (ja) * 2021-12-23 2023-10-02 富士フイルム株式会社 接合体の製造方法、接合体、積層体の製造方法、積層体、デバイスの製造方法、及び、デバイス、並びに、ポリイミド含有前駆体部形成用組成物
WO2024038757A1 (ja) * 2022-08-17 2024-02-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器
WO2024122643A1 (ja) * 2022-12-09 2024-06-13 国立大学法人東京大学 半導体装置、その製造方法、放熱膜形成方法及び配線構造体
KR102655387B1 (ko) * 2023-03-07 2024-04-04 재단법인차세대융합기술연구원 웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003109691A (ja) * 2001-09-28 2003-04-11 Hitachi Chem Co Ltd 異方導電性フィルム
JP2013243263A (ja) * 2012-05-21 2013-12-05 Internatl Business Mach Corp <Ibm> ３次元積層パッケージにおける電力供給と放熱（冷却）との両立
JP2015106617A (ja) * 2013-11-29 2015-06-08 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 基板接合方法、バンプ形成方法及び半導体装置
JP2015135875A (ja) * 2014-01-16 2015-07-27 株式会社東芝 半導体パッケージおよび電子機器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4521984B2 (ja) 2000-11-29 2010-08-11 京セラ株式会社 積層型半導体装置および実装基板
US7781883B2 (en) * 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
TWI405361B (zh) * 2008-12-31 2013-08-11 Ind Tech Res Inst 熱電元件及其製程、晶片堆疊結構及晶片封裝結構
KR101619473B1 (ko) * 2009-07-21 2016-05-11 삼성전자주식회사 히트 슬러그를 갖는 반도체 패키지
JP5295932B2 (ja) * 2009-11-02 2013-09-18 新光電気工業株式会社 半導体パッケージ及びその評価方法、並びにその製造方法
US10181454B2 (en) 2010-03-03 2019-01-15 Ati Technologies Ulc Dummy TSV to improve process uniformity and heat dissipation
US8466543B2 (en) * 2010-05-27 2013-06-18 International Business Machines Corporation Three dimensional stacked package structure
KR101394205B1 (ko) * 2010-06-09 2014-05-14 에스케이하이닉스 주식회사 반도체 패키지
US8541887B2 (en) * 2010-09-03 2013-09-24 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8653639B2 (en) * 2011-06-09 2014-02-18 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8426979B2 (en) * 2011-07-18 2013-04-23 Headway Technologies, Inc. Composite layered chip package
JP6221221B2 (ja) 2012-03-27 2017-11-01 Tdk株式会社 電子部品内蔵基板及びその製造方法
TWI498975B (zh) * 2012-04-26 2015-09-01 Asian Pacific Microsystems Inc 封裝結構與基材的接合方法
US9184121B2 (en) * 2014-02-05 2015-11-10 Texas Instruments Incorporated Stacked synchronous buck converter having chip embedded in outside recess of leadframe
JP6415365B2 (ja) * 2014-03-28 2018-10-31 株式会社ジェイデバイス 半導体パッケージ
JP6438225B2 (ja) * 2014-07-24 2018-12-12 株式会社ジェイデバイス 半導体パッケージ
KR102237978B1 (ko) * 2014-09-11 2021-04-09 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
KR102358343B1 (ko) * 2017-08-09 2022-02-07 삼성전자주식회사 반도체 패키지
US10886245B2 (en) * 2019-05-30 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure, 3DIC structure and method of fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003109691A (ja) * 2001-09-28 2003-04-11 Hitachi Chem Co Ltd 異方導電性フィルム
JP2013243263A (ja) * 2012-05-21 2013-12-05 Internatl Business Mach Corp <Ibm> ３次元積層パッケージにおける電力供給と放熱（冷却）との両立
JP2015106617A (ja) * 2013-11-29 2015-06-08 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 基板接合方法、バンプ形成方法及び半導体装置
JP2015135875A (ja) * 2014-01-16 2015-07-27 株式会社東芝 半導体パッケージおよび電子機器

Also Published As

Publication number Publication date
US11011499B2 (en) 2021-05-18
US20190363068A1 (en) 2019-11-28
JPWO2018173764A1 (ja) 2019-11-07
TWI745567B (zh) 2021-11-11
TW201836094A (zh) 2018-10-01
WO2018173764A1 (ja) 2018-09-27
KR20190104620A (ko) 2019-09-10
JP6808815B2 (ja) 2021-01-06

Similar Documents

Publication Publication Date Title
KR102214176B1 (ko) 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법
CN113423872B (zh) 阳极氧化处理方法及各向异性导电性部件的制造方法
US12002713B2 (en) Method for manufacturing structure
EP4152367A2 (en) Glass core with cavity structure for heterogeneous packaging architecture
KR20180105205A (ko) 이방 도전성 접합 부재, 반도체 디바이스, 반도체 패키지 및 반도체 디바이스의 제조 방법
TWI729267B (zh) 半導體器件、積層體及半導體器件的製造方法以及積層體的製造方法
KR102134135B1 (ko) 전자 소자, 및 반도체 소자를 포함하는 구조체
CN115003864B (zh) 金属填充微细结构体的制造方法
TWI765092B (zh) 金屬填充微細結構體的製造方法及絕緣性基材
JP7305770B2 (ja) 構造体の製造方法および接合体の製造方法
WO2019163575A1 (ja) 接合体の製造方法、仮固定部材、および積層体
TWI774841B (zh) 半導體元件的製造方法及接合構件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant