WO2024122643A1 - 半導体装置、その製造方法、放熱膜形成方法及び配線構造体 - Google Patents

半導体装置、その製造方法、放熱膜形成方法及び配線構造体 Download PDF

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WO2024122643A1
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剛 高木
健生 二宮
正昭 丹羽
政宏 野村
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国立大学法人東京大学
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Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, a heat dissipation film forming method, and a wiring structure.
  • the semiconductor device described in Patent Document 1 has through electrodes and thermal vias, and both have a structure in which an electrode material, for example Cu (copper), is embedded in a through hole provided in each semiconductor chip so as to penetrate the laminated structure, and an insulating film made of SiO 2 is interposed between the electrode material and the semiconductor chip.
  • an electrode material for example Cu (copper)
  • Cu copper
  • the above-mentioned through electrodes and thermal vias have high thermal conductivity in the stacking direction of the semiconductor chip.
  • sufficient heat dissipation has not been achieved because the thermal conduction from the silicon layer containing the transistors, which are the heat sources of each semiconductor chip, to the through electrodes and thermal vias is insufficient.
  • the present invention aims to provide a semiconductor device that can further improve heat dissipation, a manufacturing method thereof, a method for forming a heat dissipation film, and a wiring structure.
  • the semiconductor device of the present invention has a semiconductor chip including a semiconductor substrate having a silicon layer, an insulating film formed of AlN or BN as a film material on the inner wall surface of the silicon layer of a hole that penetrates the semiconductor substrate in the thickness direction or has a bottom, and a thermal conductor made of a thermally conductive material that is provided in the hole with the insulating film sandwiched between the silicon layer and the insulating film.
  • the method for manufacturing a semiconductor device of the present invention includes a hole forming step of forming a hole that penetrates in the thickness direction or has a bottom in a semiconductor substrate having a silicon layer of a semiconductor chip, an insulating film forming step of forming an insulating film of AlN or BN on the inner wall surface of the hole in the silicon layer, and a thermal conductor forming step of forming a thermal conductor made of a thermally conductive material in the hole by sandwiching the insulating film between the silicon layer and the insulating film.
  • the semiconductor device of the present invention has a semiconductor chip that includes a semiconductor substrate having a silicon layer and a heat dissipation film formed on the sidewall surface of the semiconductor substrate, the film material being AlN or BN.
  • the semiconductor device of the present invention has a semiconductor chip including a semiconductor substrate having a silicon layer, and a heat dissipation film formed on a sidewall surface of the semiconductor substrate using a film material selected from the group consisting of Al2O3 , Si3N4 , and a composite material made of a mixture of AlN and Si3N4 .
  • the method for manufacturing a semiconductor device of the present invention includes a chip body process in which a chip body consisting of one layer of semiconductor chips or a chip body consisting of two or more layers of stacked semiconductor chips is provided on a base semiconductor chip, and a heat dissipation film formation process in which a heat dissipation film is formed on the surfaces of the base semiconductor chip and the chip body using an aerosol deposition method, a cold spray method, or a supersonic free jet PVD method, using an AlN or BN film material.
  • the method for manufacturing a semiconductor device of the present invention includes a chip body process of providing a chip body consisting of one layer of semiconductor chips or a chip body having two or more layers of stacked semiconductor chips on a base semiconductor chip, and a heat dissipation film formation process of forming a heat dissipation film on the surfaces of the base semiconductor chip and the chip body using an aerosol deposition method with any film material selected from Al2O3 , Si3N4 , and a composite material made of a mixture of AlN and Si3N4 .
  • the method for manufacturing a semiconductor device of the present invention includes a heat dissipation film forming step of forming a heat dissipation film of AlN in which a chip body consisting of one layer of semiconductor chips or a chip body having two or more layers of stacked semiconductor chips is embedded on a base semiconductor chip, and planarizing the surface of the heat dissipation film, a bonding layer forming step of forming a Si bonding layer on the surface of the heat dissipation film and planarizing the surface of the bonding layer, and an activation bonding step of activating and bonding the surface of a Si heat spreader and the surface of the bonding layer, respectively.
  • the manufacturing method of the semiconductor device of the present invention is a method for forming a heat dissipation film on a base semiconductor chip in which one or more chip bodies consisting of one layer of semiconductor chips or two or more stacked layers of semiconductor chips are provided on a substrate surface, and the relative movement of the nozzle and the base semiconductor chip is controlled based on the layout of the chip bodies on the substrate surface so that the aerosol is sprayed mainly onto one or both of the area around the semiconductor chip and the area between adjacent chip bodies, forming a heat dissipation film in which the raw material particles are deposited around the chip body.
  • the wiring structure of the present invention has one or more wiring layers that are provided on a base substrate and arranged between the base substrate and a semiconductor chip, or are formed on the semiconductor chip, and the wiring in the wiring layer is electrically connected to the elements of the semiconductor chip.
  • the wiring structure has one or more wiring layers in which a wiring portion including wiring is formed within a wiring layer insulating film formed of AlN or BN.
  • the semiconductor device of the present invention comprises a first semiconductor substrate having a multilayer wiring layer, a first junction insulating film formed of AlN on the top layer of the multilayer wiring layer, and a first electrode pad formed on the surface of the first insulating film, and a second semiconductor substrate having a second junction insulating film formed of AlN and a second electrode pad formed on the surface of the second junction insulating film, with the first junction insulating film directly bonded to the second junction insulating film and the first electrode pad directly bonded to the second electrode pad.
  • the semiconductor device of the present invention comprises a silicon substrate having an element layer on its surface, a multilayer wiring layer formed on the element layer and having wiring provided within a wiring layer insulating film formed of AlN, a power wiring layer formed on the back surface of the silicon substrate and having power wiring provided within the wiring layer insulating film, a bonding layer formed on the multilayer wiring layer, and a Si carrier directly bonded to the bonding layer, and either or both of the wiring layer insulating film and the bonding layer are formed of AlN.
  • the method for manufacturing a semiconductor device of the present invention involves forming a bonding layer of AlN on the surface of the wiring layer insulating film of a multilayer wiring layer provided on a semiconductor chip, activating the surface of the bonding layer and the surface of the Si carrier, and then directly bonding them.
  • the semiconductor device of the present invention has an insulating film made of AlN or BN provided on the inner wall surface of the silicon layer of the hole that penetrates the semiconductor substrate in the thickness direction or has a bottom, improving the heat dissipation of the semiconductor device.
  • the method for manufacturing a semiconductor device of the present invention forms an insulating film of AlN or BN on the inner wall surface of the silicon layer of a hole that penetrates the thickness direction or is bottomed in a semiconductor substrate having a silicon layer of a semiconductor chip, and forms a thermal conductor made of a thermally conductive material in the hole by sandwiching the insulating film between the silicon layer and the insulating film, thereby obtaining a semiconductor device with improved heat dissipation.
  • a heat dissipation film made of AlN or BN, or Al2O3 , Si3N4 , or a composite material of a mixture of AlN and Si3N4 is provided on the sidewall surface of the semiconductor substrate having a silicon layer, so that the heat dissipation performance of the semiconductor device is improved.
  • a heat dissipation film is formed on the surface of a chip body consisting of one layer of semiconductor chip or two or more layers of stacked semiconductor chips and on the surface of a base semiconductor chip on which the chip body is provided, using any film material of AlN or BN , or Al2O3 , Si3N4 , or a composite material mixed with AlN and Si3N4 . Therefore, heat from the silicon layer is transferred to the insulating film, improving the heat dissipation of the semiconductor device.
  • the semiconductor device manufacturing method of the present invention directly bonds the heat dissipation film made of AlN to the Si heat spreader via a Si bonding layer, so heat from the semiconductor chip can be efficiently transferred to the heat spreader, resulting in a semiconductor device with high heat dissipation properties.
  • the relative movement between the nozzle and the base semiconductor chip is controlled based on the layout of the chip body so that the aerosol containing dispersed fine particles of raw material is sprayed primarily onto the area around the semiconductor chip and the area between adjacent chip bodies, thereby allowing the heat dissipation film to be formed efficiently.
  • the wiring layer insulating film in the wiring layer is made of AlN or BN, so heat is transferred to the wiring layer insulating film, further improving heat dissipation.
  • the semiconductor device of the present invention has a structure in which a first junction insulating film formed of AlN with high thermal conductivity on the top layer of a multilayer wiring layer and a first electrode pad formed on the surface of the first insulating film are directly bonded to a second junction insulating film formed of AlN on a second semiconductor substrate and a second electrode pad, both of which are made of AlN, improving heat dissipation.
  • the bonding layer formed on the multilayer wiring layer provided on the silicon substrate and to which the Si carrier is directly bonded, and the wiring layer insulating film of the power wiring layer formed on the back surface of the silicon substrate, or both of these layers are made of AlN, thereby improving heat dissipation.
  • a bonding layer is formed from AlN on a multilayer wiring layer provided on a semiconductor chip, and the bonding layer is directly bonded to the Si carrier, resulting in a semiconductor device with high heat dissipation properties.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment.
  • 1 is a cross-sectional view showing an insulating film in a silicon layer and a wiring layer.
  • 11 is an explanatory diagram showing bonding of a chip stack having a heat transfer portion formed thereon to a base substrate.
  • FIG. 1A to 1C are explanatory diagrams showing an example of manufacturing a chip stack by stacking semiconductor chips on which chip heat transfer parts are formed.
  • 11 is a cross-sectional view showing an example in which a thermal conductor is electrically connected to a wiring in a wiring layer to form a through electrode.
  • FIG. FIG. 11 is a cross-sectional view showing an example in which an intermediate film is provided between a thermal conductor and an insulating film.
  • FIG. 10 is an explanatory diagram showing a temperature distribution by simulation of a semiconductor device in which a semiconductor chip and a heat transfer insulating film of a base substrate are made of AlN;
  • FIG. 11 is an explanatory diagram showing a temperature distribution by a simulation of a semiconductor device in which the insulating film of the heat transfer part of the semiconductor chip and the base substrate is made of SiO 2 .
  • 11 is an explanatory diagram showing a temperature distribution by simulation of a semiconductor device in which the insulating film of the heat transfer portion of the semiconductor chip is made of SiO 2 and the insulating film of the heat transfer portion of the base substrate is made of AlN.
  • FIG. FIG. 13 is an explanatory diagram showing a semiconductor device according to a second embodiment.
  • 1A to 1C are explanatory diagrams showing an example of manufacturing a semiconductor device by forming a heat dissipation film in a state where a plurality of chip stacks are bonded to the surface of a wafer.
  • 10 is an explanatory diagram showing a temperature distribution by simulation of a semiconductor device provided with an AlN heat dissipation film.
  • FIG. 11 is an explanatory diagram showing a temperature distribution by simulation of a semiconductor device provided with a heat dissipation film made of SiO 2 .
  • 1 is a perspective view showing an example in which a heat dissipation film in which a semiconductor chip is embedded and which is provided on a base substrate is formed from AlN or BN.
  • FIG. 13 is an explanatory diagram showing an example in which reconstruction layers are stacked.
  • 1A and 1B are explanatory diagrams showing an example of a semiconductor device in which a heat dissipation film is provided on the side surface of a semiconductor chip as an inclined surface;
  • 1 is an explanatory diagram showing an example of a semiconductor device in which a heat dissipation film having a two-layer structure is provided with the side surface of a semiconductor chip being an inclined surface;
  • 1 is an explanatory diagram showing an example of a semiconductor device in which the side surfaces of a semiconductor chip are inclined and the top surface of the semiconductor chip is covered with a heat dissipation film having a two-layer structure.
  • FIG. 1 is an explanatory diagram showing an example in which a silicon heat spreader is attached to a heat dissipation film formed of AlN.
  • FIG. FIG. 1 is a perspective view showing an example of a film forming apparatus in which a nozzle for spraying an aerosol and a base substrate to which a semiconductor chip is fixed are moved relatively in accordance with the layout of the semiconductor chip.
  • FIG. 2 is an explanatory diagram showing an example of a film forming procedure using a film forming apparatus. This shows an example in which the interlayer insulating film in the upper layer portion of the multilayer wiring layer of the semiconductor chip in the third embodiment is made of AlN.
  • FIG. 13 is an explanatory diagram showing an example in which a low dielectric insulating film is provided between an interlayer insulating film and a wiring portion.
  • FIG. 13 is an explanatory diagram showing an example of hybrid bonding in which an interlayer insulating film is formed from AlN.
  • 1 is a cross-sectional view showing an example in which an interlayer insulating film of a multilayer wiring layer of a silicon interposer is made of AlN.
  • 1 is a cross-sectional view showing an example in which an interlayer insulating film of a multilayer wiring layer of a silicon bridge is made of AlN; 1 is a cross-sectional view showing an example in which an interlayer insulating film of a multilayer wiring layer on a build-up substrate is made of AlN; 1 is a cross-sectional view showing an example in which a wiring layer insulating film in a power supply wiring layer provided on the back surface of a semiconductor chip is made of AlN.
  • 11 is a cross-sectional view showing an example in which a power supply wiring layer is provided on the back surface of a semiconductor chip provided on an interposer.
  • 11 is a cross-sectional view showing an example in which a dielectric layer of a MIN capacitor in a power supply layer is formed from AlN.
  • 1 is an explanatory diagram showing a layer structure of a semiconductor device in which a heat dissipation effect is improved by forming a wiring layer insulating film of a bonding layer and a power supply wiring layer from AlN;
  • 11 is a graph showing peak temperatures of a semiconductor device in a simulation in which the thermal conductivity of a bonding layer and a wiring layer insulating film is changed.
  • 13 is a graph showing the distribution of peak temperatures in the vertical and horizontal directions for each thermal conductivity in a simulation in which the thermal conductivity of the bonding layer is changed.
  • 11 is a graph showing the distribution of peak temperatures in the vertical and horizontal directions for each thermal conductivity in a simulation in which the thermal conductivity of a wiring layer insulating film is changed.
  • 11 is a graph showing the distribution of peak temperatures in the vertical and horizontal directions in a simulation in which the thermal conductivity of a bonding layer and a wiring layer insulating film is changed.
  • FIG. 1 shows a semiconductor device 10 according to an embodiment.
  • the semiconductor device 10 includes a base substrate 11 and a chip stack 12.
  • the base substrate 11 is a semiconductor substrate and includes a silicon layer 14 and a multilayer wiring layer 15 on the silicon layer 14.
  • the silicon layer 14 has an element layer 14a formed in its upper layer, which is made up of active regions that become drains, sources, and channel regions of transistors.
  • the element layer 14a and the multilayer wiring layer 15 form a device layer.
  • the multilayer wiring layer 15 is made up of a plurality of stacked wiring layers.
  • the wiring layer of the multilayer wiring layer 15 includes an interlayer insulating film that electrically insulates the wiring of each layer and the wiring within the same layer, wiring formed in the interlayer insulating film, and vias or contacts that electrically connect wiring of different layers.
  • the wiring includes signal wiring such as gate wiring that transmits signals from the element layer 14a, power supply wiring that supplies power, and the like.
  • the interlayer insulating film is made of, for example, silicon oxide.
  • the chip stack 12 is a stack of multiple semiconductor chips 21 in their thickness direction.
  • Each semiconductor chip 21, like the base substrate 11, is configured with a multilayer wiring layer 23 provided on a silicon layer 22 of the semiconductor substrate, and an element layer 22a is formed on the upper layer of the silicon layer 22.
  • Each semiconductor chip 21 is thinned by polishing the silicon layer 22.
  • the element layer 22a and the multilayer wiring layer 23 form a device layer.
  • This chip stack 12 is fixed to one substrate surface of the base substrate 11, in this example, the surface on the multilayer wiring layer 15 side.
  • the number of semiconductor chips 21 stacked in the chip stack 12 is not limited.
  • FIG. 1 the cross-sections of the base substrate 11 and the semiconductor chips 21 are not hatched to avoid cluttering the drawing. The same applies to other drawings.
  • the top and bottom are described based on the top and bottom direction shown in FIG. 1, but the orientation and posture of the semiconductor device 10 are not limited to this.
  • the circuit on the base substrate 11 is a GPU or MPU
  • each semiconductor chip 21 of the chip stack 12 is a memory element in which data is read and written by the circuit of the base substrate 11.
  • a logic operation circuit is formed in the device layer of the base substrate 11, and a large number of memory cells are formed in the device layer of each semiconductor chip 21.
  • the wiring of the multilayer wiring layer 15 of the base substrate 11 and the wiring of the multilayer wiring layer 23 of each semiconductor chip 21 are electrically connected by a plurality of through-silicon electrodes (TSV: Through-Silicon Via) (not shown) that penetrate the chip stack 12 in the stacking direction of the semiconductor chips 21.
  • TSV Through-Silicon Via
  • the multilayer wiring layer 23 has the same configuration as the multilayer wiring layer 15. Note that in this example, a base semiconductor substrate on which a semiconductor circuit is formed as described above is used as the base substrate 11, but the base substrate 11 is not limited to this and may be, for example, an interposer including a silicon interposer.
  • the semiconductor device 10 is provided with multiple heat transfer sections 31. Note that the size of the heat transfer sections 31 is exaggerated in FIG. 1. Also, while two heat transfer sections 31 are depicted in FIG. 1, the number of heat transfer sections 31 is not limited and may be one or three or more. From the viewpoint of improving heat dissipation, it is preferable to provide more heat transfer sections 31.
  • the heat transfer section 31 has a hole 32a, a through hole 32b, insulating films 33 and 34, and a thermal conductor 35.
  • Hole 32a is formed in base substrate 11 as a bottomed hole. This hole 32a is formed from the multilayer wiring layer 15 side to a depth equal to or greater than the thickness of the device layer. In other words, hole 32a is provided in base substrate 11 so as to penetrate into element layer 14a of silicon layer 14, which serves as a heat source. Through hole 32b is provided in chip stack 12, penetrating chip stack 12 in the stacking direction of semiconductor chips 21. Through hole 32b is connected to hole 32a at its lower end.
  • An insulating film 33 is formed on the inner wall surface of hole 32a, and an insulating film 34 is formed on the inner wall surface of through hole 32b.
  • Hole 32a has a bottom, so insulating film 33 is formed on the bottom as well as the inner peripheral surface of hole 32a.
  • Through hole 32b does not have a bottom, so insulating film 33 is formed on the inner peripheral surface. In this way, insulating films 33 and 34 electrically insulate conductive silicon layers 14 and 22 from thermal conductors 35 provided in hole 32a and through hole 32b.
  • the insulating film 34 is formed continuously on the inner wall surface of the through hole 32b in the stacking direction of each semiconductor chip 21. Therefore, the insulating film 34 is formed on the inner surface of the through hole 32b where it passes through the silicon layer 22 as well as the inner surface of the multi-layer wiring layer 23.
  • the insulating film 33 is formed on the inner surface of the hole 32a where it passes through the silicon layer 14 as well as the inner surface of the hole 32a where it passes through the multi-layer wiring layer 15.
  • the thermal conductor 35 is composed of a base-side thermal conductor 35a provided in the hole 32a and a stack-side thermal conductor 35b provided in the through-hole 32b as a through thermal conductor.
  • the base-side thermal conductor 35a and the stack-side thermal conductor 35b are integrated into the thermal conductor 35 by joining the joining pads formed on their ends.
  • the base-side thermal conductor 35a is embedded in the space surrounded by the insulating film 33 in the hole 32a, and the stack-side thermal conductor 35b is embedded in the space surrounded by the insulating film 34 in the through-hole 32b. That is, the base-side thermal conductor 35a is provided in the hole 32a with the insulating film 33 sandwiched between it and the silicon layer 14, and the base-side thermal conductor 35a is electrically insulated from the silicon layer 14 by the insulating film 33.
  • the stack-side thermal conductor 35b is provided in the through-hole 32b with the insulating film 34 sandwiched between it and the silicon layer 22, and the stack-side thermal conductor 35b is electrically insulated from the silicon layer 22 by the insulating film 34.
  • the base-side thermal conductor 35a and the laminate-side thermal conductor 35b are both made of a thermally conductive material with high thermal conductivity, in this example, Cu (copper).
  • Cu copper
  • other preferred materials for the base-side thermal conductor 35a and the laminate-side thermal conductor 35b include W (tungsten), Ru (ruthenium), Co (cobalt), etc.
  • the holes 32a, through holes 32b, base-side thermal conductor 35a, and laminate-side thermal conductor 35b can be formed using well-known semiconductor processes.
  • the insulating films 33, 34 are made of AlN (aluminum nitride), which has electrical insulation and high thermal conductivity. This allows heat from the element layers 14a, 22a to be effectively transferred to the thermal conductor 35.
  • the insulating films 33, 34 are formed, for example, by depositing them inside the holes 32a and through-holes 32b using the atomic layer deposition (ALD) method, and then etching the center portions. Note that the insulating films 33, 34 may be made of BN (boron nitride) instead of AlN.
  • a heat sink 37 is provided on the upper surface of the chip stack 12.
  • the lower surface of the heat sink 37 is joined to the upper end of the thermal conductor 35, and dissipates heat transmitted from the thermal conductor 35 to the outside.
  • the heat sink 37 is in the form of a plate that spreads over the entire upper surface of the chip stack 12, thereby increasing the surface area and reducing thermal resistance, thereby dissipating heat effectively.
  • the heat sink 37 is electrically insulated from the chip stack 12 by a protective layer (not shown) provided on the upper layer of the multilayer wiring layer 23 of the uppermost semiconductor chip 21.
  • thermal interface material such as thermally conductive grease, thermally conductive adhesive, or thermally conductive sheet may be provided on the upper surface of the chip stack 12, and the heat from the thermal conductor 35 may be transferred to the heat sink 37 via this thermal interface material.
  • the base substrate 11 is one of the semiconductor chips, and a structure in which the base substrate 11 and multiple semiconductor chips 21 are stacked can also be considered as a chip stack. Therefore, when the entire semiconductor device 10 is considered as a chip stack, the base substrate 11 is the first-layer semiconductor chip, and the multiple semiconductor chips 21 that make up the chip stack 12 are the second-layer or higher semiconductor chips. In this way, when the semiconductor device 10 is considered as a chip stack, the base-side thermal conductor 35a of the base substrate 11, which is the first-layer semiconductor chip in this example, is configured to transfer heat only toward the stack-side thermal conductor 35b on the chip stack 12 side, so the hole 32a is bottomed and does not penetrate the base substrate 11. For example, as in the case where the base substrate 11 is an interposer, a through hole may be provided in the first-layer semiconductor chip (base substrate 11) and the base-side thermal conductor 35a may penetrate the base substrate 11.
  • the base side heat transfer part 31a of the heat transfer part 31 on the base substrate 11 side and the stack side heat transfer part 31b on the chip stack 12 side of the heat transfer part 31 are formed, and then the base substrate 11 and the chip stack 12 are bonded. That is, a chip stack 12 is formed by stacking a plurality of semiconductor chips 21, and a through hole 32b is formed through the chip stack 12. Then, an insulating film 34 is formed on the inner wall surface (inner peripheral surface) of the through hole 32b, and further a stack side heat conductor 35b is formed to provide the stack side heat transfer part 31b on the chip stack 12. Then, the chip stack 12 with the stack side heat transfer part 31b provided thereon is bonded to the base substrate 11 with the base side heat transfer part 31a provided thereon.
  • the bonding between the base substrate 11 and the chip stack 12 and the bonding between the semiconductor chips 21 in the chip stack 12 can be performed using well-known bonding techniques.
  • the bonding is a fusion bonding that directly bonds insulating films together, or a hybrid bonding that combines direct bonding between insulating films, between conductive through electrodes, and between thermal conductors.
  • heat is generated in the element layer 14a of the base substrate 11 and the element layer 22a of each semiconductor chip 21.
  • the element layer 14a of the base substrate 11 generates much more heat than the element layer 22a of the semiconductor chip 21.
  • the thermal conduction of the silicon layers 14, 22 on which the element layers 14a, 22a serving as heat sources are formed is relatively good, but the thermal conduction between the base substrate 11 and the chip stack 12 and between the semiconductor chips 21 in the chip stack 12 is small.
  • an insulating film made of silicon oxide (SiO 2 ) with low thermal conductivity is interposed between the base substrate 11 and the chip stack 12 and between the stacked semiconductor chips 21 of the chip stack 12.
  • Such an insulating film is an interlayer insulating film of the multilayer wiring layers 15, 23, a protective film, an insulating film formed on a substrate for bonding, etc.
  • an insulating film made of silicon oxide is interposed between the silicon layer and the through electrode, so that the heat generated in the element layer is difficult to transfer from the silicon layer to the through electrode, and sufficient heat dissipation effect cannot be obtained.
  • the insulating films 33, 34 arranged between the thermal conductor 35 and the silicon layers 14, 22 are made of AlN, which has a high thermal conductivity. Therefore, the heat generated in the element layers 14a, 22a is effectively conducted from the silicon layers 14, 22 to the thermal conductor 35 via the insulating films 33, 34. In other words, the heat from the silicon layers 14, 22 is well conducted to the thermal conductor 35 without the insulating films 33, 34 acting as a significant hindrance. The heat from the thermal conductor 35 is then conducted to the heat sink 37 and dissipated. In this way, the heat dissipation properties of the semiconductor device 10 are further improved, and the temperature rise of the semiconductor device 10 is effectively suppressed.
  • each semiconductor chip 21 that forms the chip stack 12 shows that the chip heat transfer portion 31c that becomes the heat transfer portion 31 is formed in each semiconductor chip 21 of the chip stack 12, and after formation, the semiconductor chips 21 are stacked to form the chip stack 12.
  • a chip through hole 41 that penetrates the semiconductor chip 21 is formed, an insulating film 42 is formed on the inner wall surface of the chip through hole 41, and a chip thermal conductor 43 is embedded in the space surrounded by the insulating film 42 in the chip through hole 41.
  • the chip through hole 41 is provided at the same position between each semiconductor chip 21, the insulating film 42 is formed from the material of the insulating film 34, and the chip thermal conductor 43 is formed from the material of the stack-side thermal conductor 35b.
  • the semiconductor chips 21 are stacked and bonded to form the chip stack 12.
  • the chip through holes 41 of each semiconductor chip 21 are connected and integrated to form the through hole 32b, and the chip thermal conductors 43 of each semiconductor chip 21 are connected and integrated to form the stack-side thermal conductor 35b.
  • the insulating film on the inner wall surface of the chip through hole 41 in the multi-layer wiring layer 23 may be omitted.
  • the thermal conductor 35 can also be a through electrode electrically connected to the wiring in the wiring layer.
  • the part of the multilayer wiring layer 23 of the stack-side thermal conductor 35b is formed as a via (e.g., a stacked via) 44 in the multilayer wiring layer 23 in the process of forming the multilayer wiring layer 23, and is electrically connected to the wiring 45 of the multilayer wiring layer 23.
  • the via hole through which the via 44 in the multilayer wiring layer 23 passes becomes part of the through hole 32b.
  • the base substrate 11 is configured in the same way.
  • an intermediate film 46 may be provided between the laminate-side thermal conductor 35b and the insulating film 34.
  • the intermediate film 46 may function as either an adhesion layer that enhances adhesion between the laminate-side thermal conductor 35b and the insulating film 34, or as a diffusion barrier layer that prevents atoms of the laminate-side thermal conductor 35b from diffusing into the silicon layer 22, or both.
  • the intermediate film 46 is preferably made of TaN, TiN, or Ni.
  • An intermediate film may also be provided between the base-side thermal conductor 35a and the insulating film 33 of the base substrate 11.
  • Figure 7A shows the temperature distribution when simulating the heat dissipation effect in a semiconductor device 10 with a similar configuration to that described above.
  • a structure is assumed in which eight layers of memory elements are stacked as semiconductor chips 21 on a base substrate 11 on which a logic operation circuit that generates a lot of heat is provided. Note that in Figure 7A, the lower side corresponds to the base substrate 11. In Figures 7B and 7C, the lower side corresponds to the base substrate 11.
  • the base substrate 11 was configured to have a 20 ⁇ m thick silicon layer 14 and a 10 ⁇ m thick multi-layer wiring layer 15 provided on a 20 ⁇ m thick silicon substrate.
  • the chip stack 12 was configured to have eight semiconductor chips 21 each composed of a 20 ⁇ m thick silicon layer 22 and a 10 ⁇ m thick multi-layer wiring layer 23.
  • the heat sink 37 was omitted.
  • the simulation was performed assuming that the silicon layers 14 and 22 were made of Si, and that the multi-layer wiring layers 15 and 23 were made of SiO2 .
  • the width of the base substrate 11 and the chip stack 12 was 30 ⁇ m, and a heat transfer section 31 was provided at one end in the width direction.
  • the area within 5 ⁇ m of the thermal conductor 35 was designated as a device placement prohibited area (KOZ: Keep-out Zone).
  • the thermal conductor 35 was made of Cu with a width of 5 ⁇ m, and the insulating films 33 and 34 were 200 nm thick and made of AlN with a thermal conductivity of 180 W/mK.
  • the insulating films 33 and 34 were also formed on the inner wall surfaces of the holes 32 in the multilayer wiring layers 15 and 23.
  • the heat generating regions were the interfaces between the silicon layers 14, 22 and the multilayer wiring layers 15, 23.
  • the base substrate 11 was assumed to have a logic operation circuit formed therein, and the heat density in the heat generating region was set to 10 (W/ m2 ).
  • Each semiconductor chip 21 was assumed to be a memory element, and the heat density in the heat generating region was set to 10 (W/ m2 ).
  • the heat transfer section 31 was provided with insulating films 33, 34 only in the portions in contact with the silicon layers 14, 22 and the multilayer wiring layers 15, 23, and no heat flowed in or out from the ends in the width direction.
  • the temperature of the top surface of the semiconductor device 10 was set to 293.15 (K).
  • a simulation was performed in which the material of the insulating film in the heat transfer section was SiO2 (thermal conductivity: 1.4 W/mK). The temperature distribution obtained by the simulation is shown in Figure 7B.
  • the temperature of the silicon layer 14 of the base substrate 11 was 369 (K) when the insulating film was SiO2 , but was reduced to 355 (K) with the AlN insulating films 33, 34. From this result, it is found that by using AlN for the insulating films 33, 34, heat generated in the element layers 14a, 22a is more effectively transferred from the silicon layers 14, 22 to the thermal conductor 35 via the insulating films 33, 34, and dissipated.
  • FIG. 7C shows the temperature distribution when simulating the heat dissipation effect in the same configuration as above, where the insulating film of the heat transfer part of the semiconductor chip is made of SiO2 , and only the insulating film of the heat transfer part 31 of the base substrate 11 is made of AlN.
  • the temperature of the silicon layer 14 of the base substrate 11 was 367 (K). From this result and the above results, it can be seen that it is preferable to use AlN (or BN) for the insulating film not only of the semiconductor chip, which is the main heat source, but also of the semiconductor chip stacked on top of it.
  • a heat dissipation film made of AlN, BN, or the like is provided on the surface of a semiconductor chip or a chip stack in order to enhance heat dissipation (heat exhaust) from the semiconductor chip or the chip stack.
  • the semiconductor device is the same as the semiconductor device of the first embodiment.
  • the semiconductor device 47 has a heat dissipation film 48 provided to cover the periphery of the chip stack 12 as a chip body, i.e., each side surface (side wall surface) and the top surface, and the area of the substrate surface of the base substrate 11 as a base semiconductor chip having a chip size larger than the semiconductor chip 21 that is not covered by the chip stack 12. Therefore, the chip stack 12 is embedded in the heat dissipation film 48.
  • the heat dissipation film 48 is formed of AlN, which has electrical insulation properties as a film material and high thermal conductivity. In other words, the heat dissipation film 48 is an insulating film.
  • FIG. 8 is basically the same as the semiconductor device of the first embodiment, except that the heat dissipation film 48 is provided and the heat sink is omitted. Also, in order to avoid cluttering the drawing, hatching of the cross sections of each part is omitted in FIG. 8. The same applies to the other drawings.
  • the heat dissipation film 48 in this example has a two-layer structure consisting of an inner layer 48a formed in direct contact with each side and top surface of the chip stack 12 and the substrate surface of the base substrate 11, and an outer layer 48b formed on the outer surface of the inner layer 48a.
  • the inner layer 48a is formed by, for example, using a sputtering method performed at a low temperature (for example, 300°C or less) that does not affect the base substrate 11 and the chip stack 12, while suppressing damage to the base substrate 11 and the chip stack 12.
  • the outer layer 48b is formed by using an aerosol deposition method, cold spray method, or supersonic free jet PVD method, which has a high deposition rate.
  • the aerosol deposition method, cold spray method, or supersonic free jet PVD method may damage the object to be deposited, but by applying the chip stack 12 and the base substrate 11 while being protected by the inner layer 48a in this way, the heat dissipation film 48 can be efficiently formed without causing damage.
  • the inner layer 48a may be formed to a thickness of, for example, several hundred nm. When the formation methods are different in this way, the inner layer 48a and the outer layer 48b can be distinguished by the difference in grain size and density.
  • the outer layer 48b is the first insulating film (first heat dissipation film)
  • the inner layer 48a is the second insulating film (second heat dissipation film).
  • the semiconductor device 47 can be fabricated as a CoW (Chip on Wafer) by bonding multiple chip stacks 12 to the surface of a wafer 49, forming a heat dissipation film 48 to cover each chip stack 12 on the wafer 49, and then dicing each chip stack 12. That is, a chip stack 12 is provided on each base substrate 11 of a wafer 49 having multiple base substrates 11 arranged in sections. After this, a heat dissipation film 48 is formed to cover each chip stack 12 along with the exposed surface of the wafer 49, and then dicing is performed to cut the wafer 49 together with the heat dissipation film 48 into each base substrate 11.
  • CoW Chip on Wafer
  • the heat of the silicon layers 14 and 22 is transferred through the heat dissipation film 48 and dissipated from the heat dissipation film 48.
  • the semiconductor device 47 has improved heat dissipation from the periphery of the silicon layers 14 and 22.
  • the chip stack 12 is the chip body, but the chip body may be a single layer of semiconductor chip 21. That is, only one layer of semiconductor chip 21 may be provided on the base substrate 11, and a heat dissipation film 48 may be formed on each side and top surface of the semiconductor chip 21 and on the substrate surface of the base substrate 11. Also, in this example, heat transfer parts are provided on the base substrate 11 and the chip stack 12, but the heat transfer parts may be omitted.
  • 10A shows the temperature distribution when simulating the heat dissipation effect of the semiconductor device 47 configured as described above.
  • a structure is assumed in which a semiconductor chip 21 as a memory element is stacked on a base substrate 11 provided with a logic operation circuit that generates a large amount of heat.
  • the base substrate 11 is configured to have a silicon layer 14 with a thickness of 10 ⁇ m and a multi-layer wiring layer 15 with a thickness of 10 ⁇ m provided on a silicon substrate with a thickness of 100 ⁇ m.
  • the chip stack 12 is configured to have 50 layers of semiconductor chips 21 each consisting of a silicon layer 22 with a thickness of 10 ⁇ m and a multi-layer wiring layer 23 with a thickness of 10 ⁇ m.
  • the simulation was performed assuming that the silicon layers 14 and 22 are made of Si, and that the multi-layer wiring layers 15 and 23 are made of SiO 2. In addition, it is assumed that a protective film made of SiO 2 is formed on the upper surface of the heat dissipation film 48.
  • the thermal conductor 35 had a diameter of 10 ⁇ m and was made of Cu, and the insulating films 33 and 34 had a thickness of 200 nm and were made of AlN.
  • the interfaces between the silicon layers 14 and 22 and the multilayer wiring layers 15 and 23 were set as heat generating regions.
  • the base substrate 11 was assumed to have a logic operation circuit formed therein, and the heat density in the heat generating region was set to 10 6 (W/m 2 ).
  • Each semiconductor chip 21 was assumed to be a memory element, and the heat density in the heat generating region was set to 10 5 (W/m 2 ).
  • the temperature of the top surface of the semiconductor device 10 was set to 293.15 (K).
  • the heat dissipation film 48 may be made of BN instead of AlN.
  • the inner layer 48a and the outer layer 48b may be made of different film materials. That is, one of the inner layer 48a and the outer layer 48b may be made of AlN and the other of BN.
  • the inner layer 48a may be made of SiO2
  • the outer layer 48b may be made of AlN or BN.
  • the semiconductor device 50 shown in FIG. 11 includes, for example, a base substrate 51 and a reconfiguration layer 52 provided on the base substrate 51.
  • the reconfiguration layer 52 includes a plurality of semiconductor chips 53a to 53d arranged on the base substrate 51, and a heat dissipation film 54 formed on the base substrate 51 as an insulating film in which the semiconductor chips 53a to 53d are embedded.
  • the base substrate 51 includes, for example, a single or multiple wiring layer and terminals for connecting to the semiconductor chips 53a to 53d.
  • the semiconductor chips 53a to 53d are dies called chiplets divided according to function, and are connected to each other via the wiring of the base substrate 51 or via wiring formed in the heat dissipation film 54 (both not shown), and function as a single system.
  • the semiconductor chips 53a to 53d are embedded in the heat dissipation film 54. That is, the semiconductor chips 53a to 53d are disposed in the heat dissipation film 54, and each side and top surface of the semiconductor chips 53a to 53d are covered by the heat dissipation film 54.
  • the heat dissipation film 54 also fills the grooves between the semiconductor chips 53a to 53d, and the top surface is flattened.
  • the heat dissipation film 54 is made of AlN or BN. This allows the heat of the semiconductor chips 53a to 53d to be transferred to the heat dissipation film 54 and dissipated from the heat dissipation film 54, improving heat dissipation.
  • each of the semiconductor chips 53a to 53d is a chip body.
  • the chip body embedded in the heat dissipation film 54 may be a chip stack.
  • the semiconductor device 55 shown in FIG. 12 has multiple reconfiguration layers 52A-52C stacked on a base substrate 51.
  • the reconfiguration layers 52A-52C have the same configuration as the reconfiguration layer 52 in the example of FIG. 11, and have multiple semiconductor chips 56 as chip bodies and a heat dissipation film 54 in which the semiconductor chips 56 are embedded. Note that a configuration in which one semiconductor chip 56 is provided in the reconfiguration layer may also be used.
  • the semiconductor chips 56 and their combinations included in the reconfiguration layers 52A-52C may be the same or different.
  • the reconfiguration layers 52A-52C and the base substrate 51 are connected to each other by wiring (not shown) that extends in the stacking direction. In this example, the reconfiguration layers are three layers, but they may be two layers or four or more layers.
  • FIG. 13 shows an example in which each side surface (sidewall surface) of a semiconductor chip is an inclined surface.
  • the semiconductor device 150 shown in FIG. 13 has a reconfiguration layer 152 provided on a base substrate 151.
  • the reconfiguration layer 152 has a plurality of semiconductor chips 153A, 153B as chip bodies arranged on the base substrate 151, and a heat dissipation film 154 as an insulating film in which the semiconductor chips 153A, 153B are embedded.
  • the semiconductor chips 153A and 153B are arranged with a gap between them.
  • Each side surface 153Aa of the semiconductor chip 153A is an upwardly inclined surface. That is, the side surface 153Aa is an inclined surface whose surface position approaches the center of the semiconductor chip 153A as it moves from the bottom surface (the surface facing the base substrate 151) of the semiconductor chip 153A to the top surface (the surface opposite the base substrate 151). Therefore, the semiconductor chip 153A as a whole has a tapered shape in which the cross-sectional size gradually decreases as it approaches the top surface (the further away from the base substrate 151). The same is true for the side surface 153Ba of the semiconductor chip 153B, and each side surface 153Ba is an upwardly inclined surface.
  • the side surfaces 153Aa and 153Ba are inclined by, for example, inclining the cut surfaces that will become the side surfaces 153Aa and 153Ba during dicing to cut out the semiconductor chips 153A and 153B from the wafer.
  • dry etching such as plasma dicing can be preferably used.
  • the heat dissipation film 154 is formed using AlN or BN as the film material.
  • the sputtering method, aerosol deposition method, cold spray method, supersonic free jet PVD method, etc. can be preferably used as described above.
  • a groove 156 is formed, with a part of the substrate surface of the base substrate 151 as the bottom surface and the side surfaces 153Aa and 153Ba as the inner wall surfaces.
  • a heat dissipation film 154 is also formed in the groove 156. Since the side surfaces 153Aa and 153Ba are inclined upward as described above, the groove 156 has a wider opening at the top than at the bottom surface. This allows the film material to be deposited without voids in the groove 156 even when the heat dissipation film 154 is formed by a highly anisotropic formation method such as sputtering, aerosol deposition, cold spray, or supersonic free jet PVD. This allows the semiconductor device 150 to have excellent heat dissipation properties. This is particularly useful when the distance between the semiconductor chip 153A and the semiconductor chip 153B is narrow.
  • the heat dissipation film 154 may have a two-layer structure of an inner layer 154a and an outer layer 154b.
  • the inner layer 154a is formed in direct contact with each side surface 153Aa, 153Ba of the semiconductor chips 153A, 153B and the substrate surface of the base substrate 151.
  • the outer layer 154b is formed on the outer surface of the inner layer 154a.
  • the details of the two-layer structure of the inner layer 154a and the outer layer 154b, as well as the film material and formation method, are the same as those in the example shown in FIG. 8.
  • a heat dissipation film 154 may be formed on the top surface as well as on the side surfaces 153Aa, 153Ba of the semiconductor chips 153A, 153B, and the semiconductor chips 153A, 153B may be embedded in the heat dissipation film 154.
  • the heat dissipation film 154 in the example in FIG. 15 has a two-layer structure consisting of an inner layer 154a and an outer layer 154b, but may also have a single-layer structure.
  • FIG 16 shows an example in which a silicon heat spreader is attached to a heat dissipation film formed from AlN.
  • chip bodies 162A and 162B are provided on the substrate surface of a base substrate 161, and the chip bodies 162A and 162B are embedded in a heat dissipation film 163 so that their upper surfaces are covered.
  • the chip bodies 162A and 162B are a single layer semiconductor chip or a chip stack.
  • the heat dissipation film 163 is formed from AlN.
  • a silicon heat spreader 165 is fixed to the upper surface of this heat dissipation film 163 via a bonding layer 164 formed from thin Si, and a heat sink 166 is further fixed to the heat spreader 165.
  • the heat spreader 165 is formed by successively planarizing the heat dissipation film 163, forming the bonding layer 164, and activating the bonding surfaces 164a, 165a of the bonding layer 164 and the heat spreader 165, and then bonding the heat spreader 165 to the bonding layer 164 by closely contacting the bonding surface 164a and the bonding surface 165a.
  • the heat dissipation film 163 is planarized by, for example, CMP (Chemical Mechanical Polishing).
  • the bonding layer 164 is formed on the surface of the planarized heat dissipation film 163 by sputtering, and the surface (bonding surface 164a) is planarized by CMP.
  • the bonding surfaces 164a, 165a can be activated by, for example, plasma activation.
  • the film forming apparatus 170 forms a heat dissipation film 171 (see FIG. 18) by an aerosol deposition method.
  • This film forming apparatus 170 is equipped with a stage 172, a moving mechanism 173, a nozzle 174, and an aerosol supply unit 175.
  • the stage 172 has a semiconductor device 176 placed on its stage surface.
  • the semiconductor device 176 has a plurality of chip bodies, which are a layer of semiconductor chips or chip stacks, five chip bodies 178a to 178e in this example, arranged in a predetermined layout on the substrate surface of a base substrate 177.
  • Nozzle 174 is disposed above stage 172 and sprays aerosol supplied from aerosol supply unit 175 at high speed toward semiconductor device 176 (substrate surface of base substrate 177) on stage 172.
  • the aerosol sprayed from nozzle 174 is made of fine raw material particles of film material, for example AlN fine particles, dispersed in a carrier gas.
  • a film is formed on semiconductor device 176 by the kinetic energy of the fine raw material particles in the aerosol, forming heat dissipation film 171.
  • chip bodies 178a to 178e are semiconductor chips, it is also preferable that the side surfaces are inclined upward, as in the example shown in FIG. 13 etc.
  • the moving mechanism 173 moves the stage 172 in a plane parallel to the substrate surface of the base substrate 177 in accordance with the layout of the chip bodies 178a-178e on the base substrate 177.
  • This movement moves the base substrate 177 on the stage 172 so that the aerosol is sprayed mainly to the areas around the chip bodies 178a-178e, including the areas between adjacent chip bodies.
  • the stage 172 is moved relatively quickly in the areas around the top surfaces of the chip bodies 178a-178e, and moved slowly in areas other than the top surfaces of the chip bodies 178a-178e (the areas around the chip bodies 178a-178e or the areas between adjacent chip bodies).
  • stage 172 it is also possible to move the stage 172 so that the number of times the top surface regions of the chip bodies 178a to 178e are scanned with the aerosol is greater than the number of times the top surface regions of the chip bodies 178a to 178e are scanned while keeping the movement speed of the stage 172 constant, or to move the stage 172 so that the aerosol is sprayed while avoiding the top surface regions of the chip bodies 178a to 178e.
  • Figure 18 shows an example of a procedure for completely burying and planarizing the chip bodies 178a to 178e in the heat dissipation film 171 using the above-mentioned film formation device 170. Note that Figure 18 shows the film formation state on a cut surface along a cutting line in the direction in which the chip bodies 178a to 178c are aligned.
  • the semiconductor device 176 is moved relative to the nozzle 174 by moving the stage 172 so that the aerosol is sprayed mainly onto the areas between adjacent chip bodies and onto the other areas around the chip bodies 178a to 178e. During this movement, the aerosol is sprayed from the nozzle 174.
  • Heat dissipation film 171a is formed, for example, so that its height from the surface of base substrate 177 is the same as or higher than the height of each of chip bodies 178a to 178e. Note that the purpose of this process is to form heat dissipation film 171a in the areas between the chip bodies and in the other areas around chip bodies 178a to 178e, but during this process, aerosol may be sprayed onto the top surface of each chip body 178a to 178e, or heat dissipation film 171a may be formed on those top surfaces.
  • the semiconductor device 176 is moved together with the stage 172 so that the nozzle 174 scans the entire surface of the substrate side of the base substrate 177 of the semiconductor device 176, including the upper surfaces of the chip bodies 178a-178e.
  • the aerosol is sprayed onto the entire surface of the semiconductor device 176, and an upper heat dissipation film 171b is formed that covers the chip bodies 178a-178e and the heat dissipation film 171a (step ST2).
  • the upper part of the semiconductor device 178 is polished to form a flattened heat dissipation film 171 consisting of the heat dissipation film 171a and the upper heat dissipation film 171b (step ST3).
  • the upper heat dissipation film 171b can be small in thickness, for example, and can be formed in a relatively short time even if it is formed over the entire surface.
  • the film material is efficiently deposited in the areas between the chip bodies and in the other areas around the chip bodies 178a to 178e to form the heat dissipation film 171. This makes it possible to shorten the time required to form the heat dissipation film 171 and reduce the amount of raw material fine particles (film material) used.
  • the upper heat dissipation film 171b may be formed by other formation methods.
  • the film material of the upper heat dissipation film 171b may be the same as or different from that of the heat dissipation film 171a.
  • the inner layer of the heat dissipation film may be formed by CVD or the like, and then the heat dissipation film 171 may be formed as the outer layer as described above.
  • the heat dissipation film in each of the above examples is preferably formed of Al 2 O 3 or Si 3 N 4 , which has good insulation and thermal conductivity.
  • the heat dissipation film can be preferably formed, for example, by the aerosol deposition method, with any film material of Al 2 O 3 , Si 3 N 4 , or a composite material of AlN and Si 3 N 4.
  • the inner layer and the outer layer can be formed respectively with AlN, BN, Al 2 O 3 , Si 3 N 4 , or a composite material of AlN and Si 3 N 4 as the film material.
  • the inner layer and the outer layer may be formed with different materials selected from these film materials.
  • the inner layer may be formed with SiO 2
  • the outer layer may be formed with a material selected from the above film materials.
  • raw material fine particles which are a mixture of AlN and Si3N4 fine particles, are dispersed in a carrier gas to form an aerosol, which is then sprayed at high speed onto a chip stack, a semiconductor chip, a base substrate, etc.
  • the raw material fine particles each contain 50% AlN and 50 % Si3N4 fine particles.
  • the wiring layer insulating film is made of AlN or BN.
  • the semiconductor device is the same as the first embodiment except for the details described below.
  • the film material of the interlayer insulating film having electrical insulation and thermal conductivity is AlN, but BN may be used as the film material instead of AlN.
  • the wiring portion is made of Cu, the material of the wiring portion is not limited to this.
  • the multilayer wiring layer 23 as a wiring structure formed on the semiconductor chip 21 of the chip stack 12 in this example has a five-layer structure having wiring layers 61 to 65 from the element layer 22a side.
  • This multilayer wiring layer 23 is roughly divided into a lower wiring area 67 consisting of the wiring layers 61 to 63 on the element layer 22a side, and an upper wiring area 68 consisting of the upper wiring layers 64 and 65.
  • the multilayer wiring layer 23 having a five-layer structure is shown, but the number of wiring layers is not limited to this.
  • the multilayer wiring layer 23 formed on the semiconductor chip 21 of the chip stack 12 is described, but a multilayer wiring layer formed on a single semiconductor chip 21 may be used. Also, in order to avoid complicating the drawing, hatching of the cross sections of each part is omitted in FIG. 19. The same applies to the other drawings.
  • the lower wiring region 67 is responsible for relatively short-distance electrical connections, such as local wiring (Metal 1) that connects local transistors and intermediate wiring that connects cells, and is a wiring region with small wiring width and wiring spacing.
  • the bottom wiring layer 61 is responsible for local wiring.
  • This wiring layer 61 comprises wiring 61a as a wiring portion, contacts 61b that connect the transistors to wiring 61a, and an interlayer insulating film 61c, and has a structure in which the wiring 61a and contacts 61b are embedded in the interlayer insulating film 61c. In other words, the wiring 61a and contacts 61b are formed in the interlayer insulating film 61c.
  • the wiring layers 62 and 63 above the wiring layer 61 are wiring regions that handle, for example, intermediate wiring.
  • the wiring 62a constituting the wiring section and the via 62b connecting the wiring 62a to the wiring 61a in the lower layer are formed in the interlayer insulating film 62c.
  • the wiring layer 63 where the wiring 63a and via 63b constituting the wiring section are formed in the interlayer insulating film 63c.
  • the upper wiring region 68 is a wiring region that is responsible for long-distance electrical connections that supply signals and power to the entire chip, called global wiring.
  • a power delivery network (PDN) is formed to supply power to the second wiring layer 64 from the top.
  • This wiring layer 64 as a power supply wiring layer has wirings 64a and 64b as power supply wiring, a via 64c that connects the wirings 64a and 64b to the wiring in the lower layer, and an interlayer insulating film 64d.
  • the wirings 64a, 64b, via 64c, and via 66a of the through electrode 66 that constitute the wiring section are formed in the interlayer insulating film 64d.
  • the wiring 64a is a supply wiring that supplies a power supply voltage
  • the wiring 64b is a ground wiring.
  • the width of the wiring in the multilayer wiring layer 23 is wider in the upper wiring layer, as in the conventional multilayer wiring layer. Therefore, the wirings 64a and 64b in the wiring layer 64 are wider than those in the wiring layers 61 to 63.
  • the top wiring layer 65 has a pad 65a that connects to the upper semiconductor chip 21 and an interlayer insulating film 65b, and the pad 65a is formed in the interlayer insulating film 65b so that its upper surface is exposed to the upper surface of the interlayer insulating film 65b.
  • the through electrode 66 is formed in a stacked via structure in the multilayer wiring layer 23, and each of the wiring layers 61 to 65 has a part of the stacked via structure formed in the interlayer insulating film.
  • the pad 65a is provided at the upper end of the stacked via structure.
  • the pad 65a and the via 66b of the through electrode 66 provided in the interlayer insulating film 65b constitute the wiring section.
  • the interlayer insulating films 61c to 63c, 64d, and 65b serving as wiring layer insulating films are made of SiO2
  • the interlayer insulating films 64d and 65b in the upper wiring region 68 are made of AlN. That is, the wiring layer 64 including the wirings 64a and 64b constituting the power supply wiring network and the interlayer insulating films 64d and 65b of the wiring layer 65 above the wiring layer 64 are made of AlN, which has electrical insulation properties and high thermal conductivity.
  • the interlayer insulating films 64d and 65b can be formed by, for example, sputtering.
  • the above-described configuration effectively diffuses and dissipates heat generated in the element layer 22a and Joule heat generated in the multilayer wiring layer 23 through the interlayer insulating films 64d, 65b.
  • the heat transferred to the interlayer insulating films 64d, 65b is dissipated to the outside from the periphery of the interlayer insulating films 64d, 65b, transferred to the silicon layer 22 of the upper semiconductor chip 21 and dissipated from the silicon layer 22, or transferred to the through electrode 66 and dissipated. This improves the heat dissipation of the semiconductor chip 21 and thus the chip stack 12.
  • a thin-film protective layer made of SiO2 with low thermal conductivity may be formed on the upper surface of the interlayer insulating film 65b. Even in such a case, the interlayer insulating film 65b with high thermal conductivity is bonded over a relatively large area to the silicon layer 22 of the upper semiconductor chip 21 via the thin protective layer, so that heat can be effectively transferred to the silicon layer 22. Therefore, the heat dissipation is improved even in the chip stack 12 with such a configuration.
  • the top interlayer insulating film 65b may be made of AlN, and the interlayer insulating film 64d may be made of SiO 2.
  • the interlayer insulating film 64d may be made of SiO 2.
  • All of the interlayer insulating films 61c to 63c, 64d, and 65b of the multilayer wiring layer 23 can be formed of AlN, which has high thermal conductivity.
  • AlN has a higher dielectric constant than SiO2 , it is preferable to use AlN for the interlayer insulating film of the upper wiring layers of the multilayer wiring layer 23, which has a large wiring width and is less likely to cause wiring delay, as in the above example.
  • a low dielectric insulating film 69 made of, for example, SiO 2 having a lower dielectric constant than the interlayer insulating films 64d and 65b is provided between the interlayer insulating films 64d and 65b made of AlN and the wiring parts (wirings 64a, 64b, vias 64c, pads 65a, and vias 66a and 66b) in the wiring layers 64 and 65.
  • the low dielectric insulating film 69 is provided between the wiring 63a and the interlayer insulating film 64d.
  • the low dielectric insulating film 69 is uniformly formed with a thickness of, for example, about 200 nm on the surfaces of the wirings 63a, 64a, and 64b, the vias 64c, 66a, and 66b, and the pads 65a that are the boundaries with the interlayer insulating film. This reduces the parasitic capacitance of the wiring parts, and reduces the effects of signal delay and the like.
  • the low dielectric insulating film 69 is made of a low dielectric constant material having a lower dielectric constant than BN. As in the first embodiment, it is also preferable to form the insulating film in the through hole of the silicon layer 22 through which the through electrode 66 passes from AlN or BN.
  • Figure 21 shows an example of hybrid bonding of a pair of semiconductor chips 21 configured as described above.
  • the surfaces of the uppermost wiring layer 65 of the multilayer wiring layer 23 of the pair of semiconductor chips 21 are bonded together.
  • This bonding is a hybrid bonding in which the interlayer insulating films 65b of the pair of semiconductor chips 21 are directly bonded together and the pads 65a of the pair of semiconductor chips 21 are directly bonded together.
  • the upper surfaces of the interlayer insulating films 65b made of AlN and the pads 65a made of Cu of each semiconductor chip 21 are flattened to be flush with each other, and the upper surfaces of the interlayer insulating films 65b and pads 65a are activated by, for example, Ar (argon) plasma treatment under vacuum. After this, the interlayer insulating films 65b and the pads 65a are bonded together.
  • Ar argon
  • one of the pair of semiconductor chips 21 is a first semiconductor substrate and the other is a second semiconductor substrate.
  • the interlayer insulating film 65b of one of the pair of semiconductor chips 21 is a first junction insulating film, and the interlayer insulating film 65b of the other is a second junction insulating film.
  • the pad 65a of one of the pair of semiconductor chips 21 is a first electrode pad, and the pad 65a of the other is a second electrode pad.
  • the insulating film used for bonding is generally a TEOS oxide film or a SiC film, but insulating films made of such materials have low thermal conductivity and poor heat dissipation.
  • hybrid bonding is performed using an interlayer insulating film 65b made of AlN, so chips can be bonded together with a configuration that improves heat dissipation.
  • the above bonding is chip bonding between semiconductor chips 21, it may also be wafer bonding between wafers.
  • the interlayer insulating film 65b and pad 65a of the multilayer wiring layer 23 are bonded, it can be used to bond interlayer insulating films and pads of various wiring layers.
  • the interlayer insulating film of the multilayer wiring layer formed on the semiconductor chip was made of AlN, but as shown in FIG. 22, the interlayer insulating film of the interposer 73 configured as a multilayer wiring layer connecting multiple semiconductor chips 71a to 71c may also be made of AlN.
  • the interposer 73 is formed as a wiring structure on the top surface of a package substrate 74 serving as a base substrate.
  • the interposer 73 in this example has a three-layer structure consisting of wiring layers 75 to 77.
  • wiring 75a and vias 75b are formed in the interlayer insulating film 75c.
  • wiring 76a and vias 76b are formed in the interlayer insulating film 76c.
  • pads 77a and vias 77b are formed in the interlayer insulating film 77c, and the upper surface of the pad 77a is exposed on the upper surface of the interposer 73.
  • the bumps on the lower surfaces of the semiconductor chips 71a to 71c are connected to the pads 77a, some of which are connected to each other through the wiring 75a and wiring 76a, and the other parts are connected to the bumps 79 on the lower surface of the package substrate 74 through the through electrodes 78 that penetrate the package substrate 74.
  • the wiring layers 75-77 have their interlayer insulating films 75c-77c made of AlN.
  • each wiring section is provided as a signal wiring used to transmit and receive signals between the semiconductor chips 71a-71c.
  • the above configuration effectively dissipates Joule heat generated in the wiring layers 75-77 by diffusing it through the interlayer insulating films 75c-77c.
  • the interposer 73 may be an organic interposer that uses an interposer substrate made of an organic material such as polyimide.
  • the interlayer insulating film of the multilayer wiring layer of the silicon bridge which forms fine and high-density wiring and interconnects semiconductor chips, can be made of AlN.
  • the silicon bridge SB has a multilayer wiring layer SBb formed on the surface of the silicon die SBa as a wiring structure, and electrically connects the semiconductor chip 79A and the semiconductor chip 79B through the multilayer wiring layer SBb.
  • the semiconductor chip 79A and the semiconductor chip 79B are electrically connected to the multilayer wiring layer SBb via, for example, ⁇ C4 bumps.
  • the basic configuration of the multilayer wiring layer SBb is the same as that of the multilayer wiring layer provided on the interposer or semiconductor chip, so illustrations and detailed description thereof are omitted.
  • the interlayer insulating film 82a of the thin film layer 82 which is a wiring structure formed as an interposer on the build-up substrate 81, from AlN, it is possible to improve the heat dissipation effect of the Joule heat generated within the thin film layer 82 and the heat generated by the semiconductor chips 83A and 83B electrically connected to the thin film layer 82.
  • a power supply wiring layer 94 is provided on the surface of a silicon substrate (semiconductor substrate) 92 opposite to the element layer 93.
  • the power supply wiring layer 94 has wiring 94a and vias 94b as wiring parts, and a wiring layer insulating film 94c, and has a structure in which wiring 94a and vias 94b as power supply wiring are formed in the wiring layer insulating film 94c.
  • the wiring 94a is electrically connected to the all-around gate transistor 97 in the element layer 93 by a nano-TSV 95 that penetrates the silicon substrate 92 and a BPR (Buried Power Rail) 96.
  • a multilayer wiring layer 98 is formed on the upper layer of the element layer 93.
  • the multilayer wiring layer 98 does not include a power supply wiring layer because the power supply wiring layer 94 is provided separately from the multilayer wiring layer 98 as described above.
  • the power supply wiring layer 94 is the wiring structure and is itself the power supply wiring layer.
  • the wiring layer insulating film 94c is made of AlN. This allows heat generated in the element layer 93 of the semiconductor chip 91 to be transferred to the wiring layer insulating film 94c via the BPR 96 and the micro through electrodes 95, and is effectively dissipated.
  • the wiring 94a of the power supply wiring layer 94 is part of the power supply wiring network, and since it is wide, there is almost no effect from the high dielectric constant of the wiring layer insulating film 94c.
  • a power supply wiring layer 94 is provided on the interposer 101 side in a stacked structure in which a semiconductor chip 91 is bonded onto an interposer 101 by, for example, direct bonding.
  • the interposer 101 has a multilayer wiring layer 107 formed on an interposer substrate 106, and a power supply wiring layer 94 further formed on this multilayer wiring layer 107. Even in this case, heat generated in the element layer 93 of the semiconductor chip 91 is effectively dissipated by the wiring layer insulating film 94c made of AlN of the power supply wiring layer 94.
  • the power supply wiring layer 94, or the power supply wiring layer 94 and the multilayer wiring layer 107 form the wiring structure.
  • the interposer 101 is an organic interposer, i.e., if the interposer substrate 106 is made of an organic material
  • the AlN wiring layer insulating film 94c can be formed at low temperatures, for example, by using an aerosol deposition method.
  • a capacitor (MIM capacitor) 180 having an MIM (Metal-Insulator-Metal) structure is provided in the power supply wiring layer 94, it is also preferable to form the dielectric layer (insulating layer) 180a of the MIM (Metal-Insulator-Metal) structure together with the wiring layer insulating film 94c of the power supply wiring layer 94 from AlN. Since AlN has a large dielectric constant, it is possible to realize a large capacitance in a small area. In the example of FIG.
  • a dielectric layer 180a formed of AlN is provided between a VDD wiring (supply wiring) 182 connected to a p-type field effect transistor 181 in the element layer 93 by a minute through electrode 95 and a BPR 96, and a ground wiring 184 connected to an n-type field effect transistor 183.
  • a pair of power supply wiring, the VDD wiring 182 and the ground wiring 184 are arranged as electrodes facing each other with the dielectric layer 180a sandwiched therebetween to form a capacitor 180.
  • the capacitor 180 compensates for voltage drops with the charge stored in it, and prevents voltage fluctuations due to loads.
  • FIG. 27 only the cross sections of the VDD wiring 182, the ground wiring 184, and the dielectric layer 180a are hatched, and hatching of other cross sections is omitted.
  • the semiconductor device 190 shown in FIG. 28 is a laminated body in which a power supply wiring layer 94, a silicon substrate (semiconductor substrate) 92 including an element layer and a silicon layer, a multilayer wiring layer 98 in which an interlayer insulating film is formed of SiO 2 , a bonding layer 194, and a Si carrier 195 are laminated in order, which are provided on a package substrate 197 via a C4 bump/UF (underfill) layer 196 provided on the lower surface of the power supply wiring layer 94.
  • the silicon Si carrier 195 supports the silicon substrate 92, which is thin (for example, about 300 nm) due to its rigidity, and functions as a heat spreader, and is directly bonded to the bonding layer 194 made of AlN and provided on the multilayer wiring layer 98.
  • the bonding layer 194 from AlN, it is possible to improve the heat dissipation effect of the heat source, which is the silicon substrate 92 on which the element layer is formed.
  • forming the wiring layer insulating film of the power supply wiring layer 94 provided on the back side of the semiconductor substrate (semiconductor chip) from AlN as a backside PDN is also useful in terms of enhancing the heat dissipation effect.
  • the bonding layer 194 made of AlN and the Si Carrier 195 made of silicon are bonded, for example, by a method similar to that shown in the example of FIG. 16 above. Therefore, the Si Carrier 195 is provided on the upper surface of the bonding layer 194 via the silicon bonding layer.
  • the thicknesses (lengths in the vertical direction (up and down direction in Figure 28)) of the power supply wiring layer 94, silicon substrate 92, multilayer wiring layer 98, bonding layer 194, Si carrier 195, C4 bump/UF layer 196, and package substrate 197 were 4 ⁇ m, 0.3 ⁇ m, 2.5 ⁇ m, 1.5 ⁇ m, 300 ⁇ m, 30 ⁇ m, and 700 ⁇ m, respectively.
  • the width (lengths in the horizontal direction (left and right direction in Figure 28)) of the semiconductor device 190 was set to 55 ⁇ m.
  • a heat generating region with a width of 20 ⁇ m was assumed to generate heat in the center in the width direction.
  • the heat generating region was assumed to generate heat at 1 MW/ m2 .
  • the thermal conductivity of the silicon substrate 92 and the Si Carrier 195 was that of silicon, and the thermal conductivity of the multi-layer wiring layer 98 was assumed to be 4 W/m ⁇ K.
  • the thermal conductivity of the C4 bump/UF layer 196 was 4.023 W/m ⁇ K in the vertical direction and 0.28 W/m ⁇ K in the horizontal direction, and the thermal conductivity of the package substrate 197 was 0.3 W/m ⁇ K.
  • the power supply wiring layer 94 and the bonding layer 194 were made of AlN, and the thermal conductivity ⁇ of either or both of the power supply wiring layer 94 and the bonding layer 194 was set to 1.5 W/m ⁇ K, 10 W/m ⁇ K, 20 W/m ⁇ K, 40 W/m ⁇ K, and 100 W/m ⁇ K, and the peak temperature (Tjmax) in the semiconductor device 190 for each thermal conductivity ⁇ was examined.
  • the results of this simulation are shown in Fig. 29.
  • the peak temperature of a semiconductor device using a conventional front-side PDN (FSPDN) silicon substrate in which a power supply wiring network is provided on the element layer side (hereinafter referred to as an FSPDN type semiconductor device) is shown as "FSPDN" in FIG. 29.
  • the front-side PDN semiconductor device has an insulating film of a multilayer wiring layer including a power supply wiring network formed of SiO 2 , but is shown as an example in which the silicon substrate is considerably thicker than that of a back-side PDN semiconductor device and has high heat dissipation.
  • the FSPDN type semiconductor device was simulated as a structure in which a silicon substrate in which a multilayer wiring layer including a power supply wiring network is provided on the element layer side is provided on a package substrate 197 via a C4 bump/UF layer 196. Note that the FSPDN type semiconductor device does not have a bonding layer 194 and a Si carrier 195.
  • the graphs are arranged in order of the peak temperature from the highest to the lowest, with the thermal conductivity ⁇ being 1.5, 10, 20, 40, and 100 W/m ⁇ K.
  • the vertical temperature distribution is shown starting from the interface between the package substrate 197 and the C4 bump/UF layer 196 (0 ⁇ m), and the horizontal temperature distribution is shown starting from the end of the region used in the simulation.
  • the bonding layer 194 has a large thermal resistance and the thin silicon substrate 92 reduces the thermal diffusion.
  • the high thermal conductivity of the bonding layer 194 has the effect of reducing the interface thermal resistance and the peak temperature.
  • the high thermal conductivity of the power supply wiring layer 191 can improve the horizontal thermal diffusion in the silicon layer 192 and prevent localized high temperatures.
  • the film formed of the film material AlN, BN , Al2O3 , Si3N4 , or a composite material of AlN and Si3N4 may contain some substances other than the film material as long as they can ensure electrical insulation and higher thermal conductivity than SiO2 .

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Abstract

放熱性をより向上することができる半導体装置、その製造方法、放熱膜形成方法及び配線構造体を提供する。半導体装置１０は、ベース基板１１とチップ積層体１２とを備える。半導体装置１０には、チップ積層体１２を貫通し、ベース基板１１の内部に達する複数本の伝熱部３１が設けられている。伝熱部３１は、ベース基板１１側の穴３２ａ、絶縁膜３３、ベース側熱伝導体３５ａと、チップ積層体１２側の貫通穴３２ｂ、絶縁膜３４、積層体側熱伝導体３５ｂとを有している。絶縁膜３３、３４は、シリコン層１４、２２とベース側熱伝導体３５ａ、積層体側熱伝導体３５ｂとの間に設けられ、熱伝導性の高いＡｌＮで形成されている。

Description

半導体装置、その製造方法、放熱膜形成方法及び配線構造体
　本発明は、半導体装置、その製造方法、放熱膜形成方法及び配線構造体に関する。
　近年、複数の半導体チップをその厚み方向に積層した積層構造体とすることで集積密度の向上が図られている。半導体チップの配線層中の配線と電気的に接続された貫通電極（TSV : Though Si Via）を用いて、上記のような積層構造体の放熱性を改善する半導体装置や、配線層中の配線と電気的に接続されないが貫通電極と同様に積層構造体を貫通する貫通構造を有するサーマルビア（熱伝導用ビア）、サーマルＴＳＶ等と称される構造を用いて積層構造体の放熱性を改善する半導体装置が知られている（特許文献１、２を参照）。例えば、特許文献１に記載の半導体装置では、貫通電極とサーマルビアとが設けられており、いずれも積層構造体を貫通するように各々の半導体チップに設けた貫通穴内に電極材、例えばＣｕ（銅）を埋め込むとともに、電極材と半導体チップとの間にＳｉＯ２からなる絶縁膜を介在させた構造である。
国際公開第２０１０／１１９５７０号 特開２０１６－７２６２６号公報
　上記のような貫通電極やサーマルビアは、半導体チップの積層方向に高い熱伝導を有する。しかしながら、各々の半導体チップの発熱源であるトランジスタ等が存在するシリコン層から貫通電極やサーマルビアへの熱伝導が不十分であるため、十分な放熱性が得られていなかった。
　本発明は、放熱性をより向上することができる半導体装置、その製造方法、放熱膜形成方法及び配線構造体を提供することを目的とする。
　本発明の半導体装置は、シリコン層を有する半導体基板と、半導体基板を厚み方向に貫通したまたは有底の穴のシリコン層における内壁面に設けられた膜材料がＡｌＮまたはＢＮで形成されている絶縁膜と、シリコン層との間に絶縁膜を挟んで穴内に設けられた熱伝導材からなる熱伝導体とを備える半導体チップを有するものである。
　本発明の半導体装置の製造方法は、半導体チップのシリコン層を有する半導体基板に厚み方向に貫通したまたは有底の穴を形成する穴形成工程と、シリコン層における穴の内壁面にＡｌＮまたはＢＮで絶縁膜を形成する絶縁膜形成工程と、シリコン層との間に絶縁膜を挟んで穴内に熱伝導材からなる熱伝導体を形成する熱伝導体形成工程とを有するものである。
　本発明の半導体装置は、シリコン層を有する半導体基板と、半導体基板の側壁面に設けられた膜材料がＡｌＮまたはＢＮで形成されている放熱膜とを備える半導体チップを有するものである。
　本発明の半導体装置は、シリコン層を有する半導体基板と、半導体基板の側壁面に設けられた膜材料がＡｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４とを混合した複合材料のいずれかで形成されている放熱膜とを備える半導体チップを有するものである。
　本発明の半導体装置の製造方法は、ベース半導体チップの上に１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体を設けるチップ体工程と、ベース半導体チップ及びチップ体の表面に、エアロゾルデポジション法、コールドスプレイ法または超音速フリージェットＰＶＤ法を用いてＡｌＮまたはＢＮの膜材料で放熱膜を形成する放熱膜形成工程とを有するものである。
　本発明の半導体装置の製造方法は、ベース半導体チップの上に１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体を設けるチップ体工程と、ベース半導体チップ及びチップ体の表面に、エアロゾルデポジション法を用いてＡｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４とを混合した複合材料のいずれかの膜材料で放熱膜を形成する放熱膜形成工程とを有するものである。
　本発明の半導体装置の製造方法は、１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体が設けられたベース半導体チップ上に、チップ体を埋設する放熱膜をＡｌＮで形成し、放熱膜の表面を平坦化する放熱膜形成工程と、放熱膜の表面にＳｉのボンディング層を形成し、ボンディング層の表面を平坦化するボンディング層形成工程と、Ｓｉのヒートスプレッダの表面とボンディング層の表面とをそれぞれ活性化して接合する活性化接合工程とを有するものである。
　本発明の半導体装置の製造方法は、１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体が基板面上に１または複数設けられたベース半導体チップに放熱膜を形成する放熱膜形成方法であって、放熱膜となる原料微粒子をキャリアガス中に分散させたエアロゾルを基板面に向けて噴射するノズルとベース半導体チップとを、主として半導体チップの周囲の領域及び隣接するチップ体間の領域の一方または両方にエアロゾルを吹き付けるように、基板面上のチップ体のレイアウトに基づいて、ノズルとベース半導体チップとの相対的な移動を制御し、チップ体の周囲に原料微粒子を堆積させた放熱膜を形成するものである。
　本発明の配線構造体は、ベース基板上に設けられベース基板と半導体チップとの間に配される、または半導体チップ上に形成される一層以上の配線層を備え、配線層中の配線が半導体チップの素子に電気的に接続される配線構造体において、ＡｌＮまたはＢＮで形成された配線層絶縁膜内に配線を含む配線部が形成された一層または複数層の配線層を有するものである。
　本発明の半導体装置は、多層配線層と、多層配線層の最上層にＡｌＮで形成された第１接合絶縁膜と、第１絶縁膜の表面に形成された第１電極パッドとを有する第１の半導体基板と、ＡｌＮで形成された第２接合絶縁膜と第２接合絶縁膜の表面に形成された第２電極パッドとを有し、第２接合絶縁膜に第１接合絶縁膜が、第２電極パッドに第１電極パッドがそれぞれ直接接合された第２の半導体基板とを備えるものである。
　本発明の半導体装置は、表面に素子層を有するシリコン基板と、素子層上に形成され、ＡｌＮで形成された配線層絶縁膜内に配線が設けられた多層配線層と、シリコン基板の裏面に形成され、配線層絶縁膜内に電源配線が設けられた電源配線層と、多層配線層上に形成されたボンディング層と、ボンディング層に直接接合されたSi Carrierとを備え、配線層絶縁膜及びボンディング層のいずれか一方または両方がＡｌＮで形成されているものである。
　本発明の半導体装置の製造方法は、半導体チップに設けた多層配線層の配線層絶縁膜の表面にＡｌＮでボンディング層を形成し、ボンディング層の表面とSi Carrierの表面とを活性化した後に直接接合するものである。
　本発明の半導体装置によれば、半導体基板を厚み方向に貫通したまたは有底の穴のシリコン層における内壁面にＡｌＮまたはＢＮからなる絶縁膜を半導体チップに設けたので、半導体装置の放熱性が向上する。
　本発明の半導体装置の製造方法によれば、半導体チップのシリコン層を有する半導体基板に厚み方向に貫通したまたは有底に形成した穴のシリコン層における内壁面にＡｌＮまたはＢＮで絶縁膜を形成し、シリコン層との間に絶縁膜を挟んで穴内に熱伝導材からなる熱伝導体を形成するので、放熱性が向上した半導体装置が得られる。
　本発明の半導体装置によれば、シリコン層を有する半導体基の側壁面に、ＡｌＮまたはＢＮ、あるいはＡｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４とを混合した複合材料で形成された放熱膜を半導体チップに設けたので半導体装置の放熱性が向上する。
　本発明の半導体装置の製造方法によれば、１層の半導体チップからなるまたは２層以上の半導体チップを積層したチップ体の表面及びチップ体を設けたベース半導体チップの表面にＡｌＮまたはＢＮ、あるいはＡｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４とを混合した複合材料のいずれかの膜材料で放熱膜を形成したので、シリコン層の熱が絶縁膜に伝わり、半導体装置の放熱性が向上する。
　本発明の半導体装置の製造方法によれば、ＡｌＮで形成した放熱膜とＳｉのヒートスプレッダとをＳｉのボンディング層を介して直接に接合するので、半導体チップの熱をヒートスプレッダに効率的に伝えて放熱性の高い半導体装置とすることができる。
本発明の放熱膜形成方法によれば、主として半導体チップの周囲の領域及び隣接するチップ体間の領域に、原料微粒子を分散させたエアロゾルを吹き付けるように、チップ体のレイアウトに基づいてノズルとベース半導体チップとの相対的な移動を制御するので、効率的に放熱膜を形成することができる。
　本発明の配線構造体によれば、配線層における配線層絶縁膜をＡｌＮまたはＢＮとしているので、熱が配線層絶縁膜に伝わり放熱性をより向上することができる。
　本発明の半導体装置によれば、多層配線層の最上層に熱伝導性が高いＡｌＮで形成した第１接合絶縁膜と第１絶縁膜の表面に形成された第１電極パッドとが、第２半導体基板のＡｌＮで形成した第２接合絶縁膜と第２電極パッドと直接接合した構造であるため、放熱性が向上する。
　本発明の半導体装置によれば、シリコン基板に設けた多層配線層上に形成されてSi Carrierが直接接合されるボンディング層と、シリコン基板の裏面に形成した電源配線層の配線層絶縁膜とのいずれか一方または両方がＡｌＮで形成することで放熱性を高くすることができる。
　本発明の半導体装置の製造方法によれば、半導体チップに設けた多層配線層上にＡｌＮでボンディング層を形成し、ボンディング層とSi Carrierとを直接接合するので、放熱性が高い半導体装置とすることができる。
第１実施形態に係る半導体装置の構成を示す断面図である。 シリコン層及び配線層における絶縁膜を示す断面図である。 伝熱部が形成されたチップ積層体のベース基板への接合を示す説明図である。 チップ伝熱部を形成した半導体チップを積層することでチップ積層体を作製する例を示す説明図である。 熱伝導体を配線層中の配線に電気的に接続して貫通電極とした例を示す断面図である。 熱伝導体と絶縁膜との間に中間膜を設けた例を示す断面図である。 半導体チップ及びベース基板の伝熱部絶縁膜をＡｌＮとした半導体装置のシミュレーションによる温度分布を示す説明図である。 半導体チップ及びベース基板の伝熱部の絶縁膜をＳｉＯ２とした導体装置のシミュレーションによる温度分布を示す説明図である。 半導体チップの伝熱部の絶縁膜をＳｉＯ２、ベース基板の伝熱部の絶縁膜をＡｌＮとした半導体装置のシミュレーションによる温度分布を示す説明図である。 第２実施形態の半導体装置を示す説明図である。 複数のチップ積層体をウエハの表面に接合した状態で放熱膜を形成して半導体装置を作製する例を示す説明図である。 ＡｌＮの放熱膜を設けた半導体装置のシミュレーションによる温度分布を示す説明図である。 ＳｉＯ２の放熱膜を設けた半導体装置のシミュレーションによる温度分布を示す説明図である。 ベース基板上に設けた半導体チップを埋設した放熱膜をＡｌＮまたはＢＮで形成した例を示す斜視図である。 再構成層を積層した例を示す説明図である。 半導体チップの側面を傾斜面として放熱膜を設けた半導体装置の例を示す説明図である。 半導体チップの側面を傾斜面として二層構造の放熱膜を設けた半導体装置の例を示す説明図である。 半導体チップの側面を傾斜面として半導体チップの上面までを二層構造の放熱膜で覆った半導体装置の例を示す説明図である。 ＡｌＮで形成された放熱膜にシリコン製のヒートスプレッダを取り付けた例を示す説明図である。 半導体チップのレイアウトに応じてエアロゾルを噴射するノズルと半導体チップが固定されたベース基板とを相対的に移動する成膜装置の例を示す斜視図である。 成膜装置による成膜手順の一例を示す説明図である。 第３実施形態における半導体チップの多層配線層の上層部分の層間絶縁膜をＡｌＮとした例を示すものである。 層間絶縁膜と配線部との間に低誘電性絶縁膜を設けた例を示す説明図である。 層間絶縁膜をＡｌＮで形成してハイブリッド接合した例を示す説明図である。 シリコンインターポーザの多層配線層の層間絶縁膜をＡｌＮとした例を示す断面図である。 シリコンブリッジの多層配線層の層間絶縁膜をＡｌＮとした例を示す断面図である。 ビルドアップ基板上の多層配線層の層間絶縁膜をＡｌＮとした例を示す断面図である。 半導体チップの裏面に設けた電源供給配線層における配線層絶縁膜をＡｌＮとした例を示す断面図である。 インターポーザ上に設けた半導体チップの裏面に電源供給配線層を設けた例を示す断面図である。 電源供給層内のＭＩＮキャパシタの誘電層をＡｌＮで形成した例を示す断面図である。 ボンディング層及び電源供給配線層の配線層絶縁膜をＡｌＮで形成することで放熱効果を高めた例の半導体装置の層構造を示す説明図である。 ボンディング層及び配線層絶縁膜の熱伝導率を変化させたシミュレーションにおける半導体装置のピーク温度を示すグラフである。 ボンディング層の熱伝導率を変化させたシミュレーションにおける熱伝導率ごとの垂直方向及び水平方向におけるピーク温度の分布を示すグラフである。 配線層絶縁膜の熱伝導率を変化させたシミュレーションにおける熱伝導率ごとの垂直方向及び水平方向におけるピーク温度の分布を示すグラフである。 ボンディング層及び配線層絶縁膜の熱伝導率を変化させたシミュレーションにおける垂直方向及び水平方向におけるピーク温度の分布を示すグラフである。
［第１実施形態］
　図１に実施形態に係る半導体装置１０を示す。半導体装置１０は、ベース基板１１、チップ積層体１２を備えている。ベース基板１１は、半導体基板であって、シリコン層１４と、このシリコン層１４上の多層配線層１５とを有する。シリコン層１４は、その上層部にトランジスタのドレイン、ソース及びチャネル領域となる活性領域等からなる素子層１４ａが形成されている。素子層１４ａは、多層配線層１５とともにデバイス層を構成する。多層配線層１５は、複数の積層された配線層により構成されている。多層配線層１５の配線層は、各層の配線および同層内の配線を電気的に絶縁する層間絶縁膜と、層間絶縁膜内に形成された配線、異なる層の配線を電気的に接続するビアあるいはコンタクト等を含む。配線としては、素子層１４ａの信号を伝達するゲート配線等の信号配線、電源を供給する電源配線等がある。層間絶縁膜は、例えば酸化シリコンからなる。
　チップ積層体１２は、複数の半導体チップ２１をそれらの厚み方向に積層したものである。各半導体チップ２１は、ベース基板１１と同様に、半導体基板のシリコン層２２上に多層配線層２３を設けた構成であり、シリコン層２２の上層部に素子層２２ａが形成されている。個々の半導体チップ２１は、シリコン層２２を研磨することで薄くされている。素子層２２ａは、多層配線層２３とともにデバイス層を構成する。このチップ積層体１２は、ベース基板１１の一方の基板面、この例では多層配線層１５側の面に固定されている。チップ積層体１２における半導体チップ２１の積層数は限定されない。なお、図１では、図面の煩雑化を避けるためにベース基板１１、半導体チップ２１の断面のハッチングを省略している。他の図面でも同様である。また、図１に示される上下方向に基づいて上下を説明するが、半導体装置１０の向きや姿勢等をこれに限定するものではない。
　例えば、ベース基板１１上の回路は、ＧＰＵやＭＰＵ等であり、チップ積層体１２の各半導体チップ２１は、ベース基板１１の回路によってデータの読み出し及び書き込みがなされるメモリ素子である。このような構成では、ベース基板１１のデバイス層にはロジック演算回路が形成され、各半導体チップ２１のデバイス層には、多数のメモリセルがそれぞれ形成されている。ベース基板１１の多層配線層１５の配線と、各半導体チップ２１の多層配線層２３の配線とは、チップ積層体１２を半導体チップ２１の積層方向に貫通した複数のシリコン貫通電極（TSV:Through-Silicon Via）（図示省略）によって電気的に接続されている。多層配線層２３は、多層配線層１５と同様の構成である。なお、この例では、ベース基板１１として、上記のように半導体回路が形成されたベース半導体基板を用いているが、ベース基板１１としては、これに限定されず、例えばシリコンインターポーザを含むインターポーザ等であってもよい。
　半導体装置１０には、複数本の伝熱部３１が設けられている。なお、図１では、伝熱部３１の大きさを誇張して描いてある。また、図１では、２本の伝熱部３１を描いてあるが、伝熱部３１の本数は限定されず、１本でもよく３本以上でもよい。伝熱部３１は、放熱性を高める観点からはより多く設けることが好ましい。伝熱部３１は、穴３２ａ、貫通穴３２ｂ、絶縁膜３３、３４、熱伝導体３５を有している。
　穴３２ａは、ベース基板１１に有底の穴として形成されている。この穴３２ａは、多層配線層１５側からデバイス層の厚み以上の深さで形成されている。すなわち、ベース基板１１において、熱源となるシリコン層１４の素子層１４ａに入り込むように設けられている。貫通穴３２ｂは、チップ積層体１２に設けられ、半導体チップ２１の積層方向にチップ積層体１２を貫通している。貫通穴３２ｂは、下端で穴３２ａに連結している。
　穴３２ａの内壁面に絶縁膜３３が、また貫通穴３２ｂの内壁面に絶縁膜３４がそれぞれ形成されている。穴３２ａは、有底であるため絶縁膜３３は、穴３２ａの内周面とともに底にも形成されている。また、貫通穴３２ｂは、無底であるため内周面に形成されている。これにより、絶縁膜３３、３４は、導電性を有するシリコン層１４、２２と穴３２ａ、貫通穴３２ｂ内に設けた熱伝導体３５とを電気的に絶縁する。
　この例では、図２に示すように、絶縁膜３４は、各半導体チップ２１の積層方向に貫通穴３２ｂの内壁面に連続して形成されている。したがって、貫通穴３２ｂのシリコン層２２を通る部分の内周面とともに多層配線層２３を通る部分の内周面にも絶縁膜３４が形成されている。ベース基板１１についても、穴３２ａのシリコン層１４を通る部分の内周面とともに多層配線層１５を通る部分の内周面に絶縁膜３３が形成されている。
　熱伝導体３５は、穴３２ａ内に設けられたベース側熱伝導体３５ａと、貫通穴３２ｂ内に設けられた貫通熱伝導体としての積層体側熱伝導体３５ｂとから構成されている。例えば、ベース側熱伝導体３５ａと積層体側熱伝導体３５ｂとは、ベース基板１１とチップ積層体１２とを接合する際に、それらの端部に形成された接合パッド同士を接合することで、それらが一体にされて熱伝導体３５とされる。
　ベース側熱伝導体３５ａは、穴３２ａ内の絶縁膜３３で囲まれる空間に埋め込まれ、また積層体側熱伝導体３５ｂは、貫通穴３２ｂ内の絶縁膜３４で囲まれる空間に埋め込まれている。すなわち、シリコン層１４との間に絶縁膜３３を挟んで穴３２ａ内にベース側熱伝導体３５ａが設けられ、ベース側熱伝導体３５ａが絶縁膜３３によってシリコン層１４から電気的に絶縁される。また、シリコン層２２との間に絶縁膜３４を挟んで貫通穴３２ｂ内に積層体側熱伝導体３５ｂが設けられ、積層体側熱伝導体３５ｂが絶縁膜３４によってシリコン層２２から電気的に絶縁される。
　ベース側熱伝導体３５ａと積層体側熱伝導体３５ｂとは、いずれも熱伝導性の高い熱伝導材、この例ではＣｕ（銅）で形成されている。ベース側熱伝導体３５ａ、積層体側熱伝導体３５ｂの好ましい材料としては、Ｃｕの他に、Ｗ（タングステン）、Ｒｕ（ルテニウム）、Ｃｏ（コバルト）等が挙げられる。
　なお、穴３２ａ、貫通穴３２ｂ、ベース側熱伝導体３５ａ、積層体側熱伝導体３５ｂは、周知の半導体プロセスを用いて形成することができる。
　上記のように構成される伝熱部３１では、電気的な絶縁性を有しかつ熱伝導性が高いＡｌＮ（窒化アルミニウム）で絶縁膜３３、３４を形成している。これにより、素子層１４ａ、２２ａからの熱を効果的に熱伝導体３５に伝える。絶縁膜３３、３４は、例えば原子層堆積（ALD：Atomic Layer Deposition）法を用いて、穴３２ａ、貫通穴３２ｂの内部に堆積した後、中央部をエッチングすることで形成される。なお、ＡｌＮに代えてＢＮ（窒化ホウ素）で絶縁膜３３、３４を形成してもよい。
　図１に示されるように、チップ積層体１２の上面に、ヒートシンク３７が設けられている。ヒートシンク３７は、その下面が熱伝導体３５の上端に接合されており、熱伝導体３５から伝わってくる熱を外部に放熱する。ヒートシンク３７は、この例では、チップ積層体１２の上面一杯に広がる板状として表面積を大きくすることによって、熱抵抗を小さくして放熱を効果的に行なう。なお、ヒートシンク３７は、チップ積層体１２とは例えば最上層の半導体チップ２１の多層配線層２３の上層に設けた保護層（図示省略）によってチップ積層体１２とは電気的に絶縁されている。また、チップ積層体１２の上面に熱伝導グリース、熱伝導性接着剤、熱伝導シート等のサーマルインターフェースマテリアル(TIM)を設け、このサーマルインターフェースマテリアルを介して熱伝導体３５からの熱をヒートシンク３７に伝えるように構成してもよい。
　なお、ベース基板１１は、半導体チップの１つであって、ベース基板１１及び複数の半導体チップ２１を積層した構造体もチップ積層体としてみなせる。したがって、半導体装置１０の全体をチップ積層体とした場合、ベース基板１１が１層目の半導体チップであり、チップ積層体１２を構成する複数の半導体チップ２１が２層目以上の半導体チップである。このように、半導体装置１０をチップ積層体として捉えた場合、この例の１層目の半導体チップであるベース基板１１のベース側熱伝導体３５ａは、チップ積層体１２側の積層体側熱伝導体３５ｂに向かってだけ熱を伝達する構成であるので、穴３２ａを有底として、ベース基板１１を貫通したものとしていない。例えば、ベース基板１１がインターポーザである場合のように、１層目の半導体チップ（ベース基板１１）に貫通した穴を設け、ベース側熱伝導体３５ａがベース基板１１を貫通するようにしてもよい。
　この例では、図３に示すように、ベース基板１１とチップ積層体１２との接合前に伝熱部３１のベース基板１１側のベース側伝熱部３１ａと、チップ積層体１２側の積層体側伝熱部３１ｂとをそれぞれ形成し、その後ベース基板１１とチップ積層体１２とを接合している。すなわち、複数の半導体チップ２１を積層したチップ積層体１２を形成し、このチップ積層体１２にそれを貫通した貫通穴３２ｂを形成する。そして、この貫通穴３２ｂの内壁面（内周面）に絶縁膜３４を形成し、さらに積層体側熱伝導体３５ｂを形成して、チップ積層体１２に積層体側伝熱部３１ｂを設ける。そして、積層体側伝熱部３１ｂを設けたチップ積層体１２と、ベース側伝熱部３１ａを設けたベース基板１１とを接合する。
　ベース基板１１とチップ積層体１２との接合及びチップ積層体１２の各半導体チップ２１同士の接合は、周知の接合技術を用いることができる。好ましくは、絶縁膜同士を直接接合するフュージョン接合、絶縁膜同士、導電性を有する貫通電極同士や熱伝導体同士の各直接接合が共存したハイブリッド接合である。
　上記のように構成される半導体装置１０では、ベース基板１１の素子層１４ａ、及び各半導体チップ２１の素子層２２ａで発熱する。この例のように、ベース基板１１のロジック演算回路が形成され、半導体チップ２１がメモリ素子である場合には、半導体チップ２１の素子層２２ａに比べてベース基板１１の素子層１４ａの発熱が非常に大きい。
　熱源となる素子層１４ａ、２２ａが形成されたシリコン層１４、２２の熱伝導は比較的良好であるが、ベース基板１１とチップ積層体１２との間、チップ積層体１２内の半導体チップ２１間での熱伝導は小さい。これは、ベース基板１１とチップ積層体１２との間、チップ積層体１２の積層された半導体チップ２１同士の間に熱伝導率が低い酸化シリコン（ＳｉＯ２）からなる絶縁膜が介在するからである。このような絶縁膜は、多層配線層１５、２３の層間絶縁膜や、保護膜、接合のための基板に形成される絶縁膜等である。また、従来のサーマルビア等ではシリコン層と貫通電極との間に酸化シリコンからなる絶縁膜が介在するため、素子層で発生した熱がシリコン層から貫通電極に伝わりがたく、十分な放熱効果が得られない。
　これに対して、上記構成の半導体装置１０では、熱伝導体３５とシリコン層１４、２２との間に配された絶縁膜３３、３４は、熱伝導率が高いＡｌＮで形成されている。したがって、素子層１４ａ、２２ａで発生した熱は、シリコン層１４、２２から絶縁膜３３、３４を介して効果的に熱伝導体３５に伝導する。すなわち、絶縁膜３３、３４が大きな妨げとなることなく熱伝導体３５にシリコン層１４、２２からの熱が良好に伝わる。そして、熱伝導体３５の熱は、ヒートシンク３７に伝導して放熱される。このようにして、半導体装置１０の放熱性がより向上し、半導体装置１０の温度上昇が効果的に抑制される。
　図４は、チップ積層体１２の各半導体チップ２１にそれぞれ伝熱部３１となるチップ伝熱部３１ｃを形成し、形成後に各半導体チップ２１を積層してチップ積層体１２とするものである。チップ積層体１２とする各半導体チップ２１には、半導体チップ２１を貫通するチップ貫通穴４１が形成され、そのチップ貫通穴４１の内壁面に絶縁膜４２が形成されるとともに、チップ貫通穴４１内の絶縁膜４２で囲まれる空間にチップ熱伝導体４３が埋め込まれる。チップ貫通穴４１は、各半導体チップ２１間で同じ位置に設けられ、絶縁膜４２は絶縁膜３４の材料で、チップ熱伝導体４３は、積層体側熱伝導体３５ｂの材料で形成される。この後に各半導体チップ２１を積層、接合してチップ積層体１２とする。これにより、各半導体チップ２１のチップ貫通穴４１が連なって一体化された貫通穴３２ｂとし、また各半導体チップ２１のチップ熱伝導体４３が連なって一体化された積層体側熱伝導体３５ｂとする。なお、多層配線層２３におけるチップ貫通穴４１の内壁面の絶縁膜は省略してもよい。
　熱伝導体３５を配線層中の配線に電気的に接続された貫通電極とすることもできる。この場合には、チップ積層体１２においては、例えば、図５に示すように、積層体側熱伝導体３５ｂの多層配線層２３の部分を、多層配線層２３を形成するプロセスにおいて多層配線層２３中のビア（例えばスタック・ビア）４４として形成し、多層配線層２３の配線４５と電気的に接続する。この場合、多層配線層２３中のビア４４が通るビアホールが貫通穴３２ｂの一部となる。ベース基板１１についても同様に構成する。
　図６に示すように、積層体側熱伝導体３５ｂと絶縁膜３４との間に中間膜４６を設けてもよい。中間膜４６は、積層体側熱伝導体３５ｂと絶縁膜３４との密着性を高める密着層または積層体側熱伝導体３５ｂの原子がシリコン層２２に拡散することを防止する拡散バリア層の一方または両方の機能を有するものとすることができる。中間膜４６は、ＴａＮ、ＴｉＮまたはＮｉとすることが好ましい。なお、ベース基板１１についてもベース側熱伝導体３５ａと絶縁膜３３との間に中間膜を設けてもよい。
　図７Ａは、上記と同様な構成の半導体装置１０における放熱効果をシミュレーションした際の温度分布を示している。シミュレーションでは、発熱の大きいロジック演算回路を設けたベース基板１１の上に半導体チップ２１としてメモリ素子を８層に積層した構造を想定している。なお、図７Ａにおいて、下側がベース基板１１に相当する部分である。図７Ｂ、図７Ｃについても、下側がベース基板１１に相当する部分である。
　このシミュレーションでは、厚さ２０μｍのシリコン製の基板上に厚さ２０μｍのシリコン層１４と、厚さ１０μｍの多層配線層１５とを設けた構成をベース基板１１とした。また、チップ積層体１２についは、厚さ２０μｍのシリコン層２２と、厚さ１０μｍの多層配線層２３からなる半導体チップ２１を８層に積層した構成とした。なお、ヒートシンク３７は、省略した構成とした。シリコン層１４、２２は、Ｓｉで形成されているものとして、また多層配線層１５、２３は、ＳｉＯ２で形成されているものとしてシミュレーションした。
　ベース基板１１及びチップ積層体１２の幅は３０μｍとし、その幅方向の一端に伝熱部３１が設けられているものとした。シリコン層１４、２２については、熱伝導体３５から５μｍ以内の領域をデバイス配置禁止領域（KOZ:Keep-out Zone）とした。熱伝導体３５は、幅５μｍのＣｕ製とし、絶縁膜３３、３４は、厚み２００ｎｍ、材料をＡｌＮとして熱伝導率を１８０Ｗ／ｍＫとした。絶縁膜３３、３４は、多層配線層１５、２３における穴部３２の内壁面にも形成したものとした。
　シリコン層１４、２２と多層配線層１５、２３の界面を発熱領域とした。ベース基板１１については、ロジック演算回路が形成されているものとして、その発熱領域における発熱密度を１０７（Ｗ／ｍ２）とした。各半導体チップ２１については、メモリ素子として、その発熱領域における発熱密度を１０６（Ｗ／ｍ２）とした。
　シミュレーションでは、伝熱部３１は、シリコン層１４、２２、多層配線層１５、２３に接している部分のみに絶縁膜３３、３４を設け、幅方向の端部からの熱の流出入はないものとした。また、半導体装置１０の最上面の温度は、２９３．１５（Ｋ）とした。比較のため伝熱部における絶縁膜の材料をＳｉＯ２（熱伝導率：１.４Ｗ／ｍＫ）とした場合をシミュレーションした。シミュレーションで得られた温度分布を図７Ｂに示す。
　ベース基板１１のシリコン層１４の温度は、絶縁膜がＳｉＯ２の場合には３６９（Ｋ）であったが、ＡｌＮの絶縁膜３３、３４では３５５（Ｋ）に低減していた。この結果より、絶縁膜３３、３４をＡｌＮとすることで、素子層１４ａ、２２ａで発生する熱がシリコン層１４、２２からより効果的に絶縁膜３３、３４を介して熱伝導体３５に伝達されて放熱が行なわれていることが分かる。
　また、図７Ｃに、上記同様の構成で、半導体チップの伝熱部の絶縁膜をＳｉＯ２とし、ベース基板１１の伝熱部３１の絶縁膜をのみをＡｌＮとした場合の放熱効果をシミュレーションした際の温度分布を示す。このような構成では、ベース基板１１のシリコン層１４の温度は、３６７（Ｋ）であった。この結果及び上記の結果から、主たる発熱源の半導体チップだけでなく、その上層に積層されている半導体チップにおける絶縁膜をＡｌＮ（あるいはＢＮ）とするのが好ましいことがわかる。
［第２実施形態］
　第２実施形態は、半導体チップないしチップ積層体からの放熱（排熱）を強化するために半導体チップないしチップ積層体の表面にＡｌＮまたはＢＮ等で形成された放熱膜を設けたものである。なお、以下に詳細を説明する他は、第１実施形態の半導体装置と同様である。
　図８に示すように、半導体装置４７は、チップ体としてのチップ積層体１２の周囲すなわち各側面（側壁面）及び上面と、半導体チップ２１よりもチップサイズが大きいベース半導体チップとしてのベース基板１１の基板面のうちチップ積層体１２が覆っていない領域とをそれぞれ覆うように放熱膜４８が設けられている。したがって、チップ積層体１２は、放熱膜４８に埋設されている。放熱膜４８は、膜材料として電気的な絶縁性を有しかつ熱伝導性が高いＡｌＮで形成されている。すなわち、放熱膜４８は、絶縁膜である。なお、図８に示される半導体装置４７は、放熱膜４８を設けた点、ヒートシンクを省略した点以外は、基本的に第１実施形態の半導体装置と同じである。また、図面の煩雑化を避けるために、図８では各部の断面のハッチングを省略している。他の図面についても同様である。
　この例の放熱膜４８は、チップ積層体１２の各側面及び上面、ベース基板１１の基板面に直接に接して形成された内層４８ａと、この内層４８ａの外面に形成された外層４８ｂとからなる二層構造になっている。内層４８ａは、例えばベース基板１１及びチップ積層体１２に影響を与えない程度の低温（例えば３００℃以下）で実施されるスパッタリング法を用いて、ベース基板１１及びチップ積層体１２のダメージを抑制して作製する。外層４８ｂは、堆積速度が大きいエアロゾルデポジション法、コールドスプレイ法または超音速フリージェットＰＶＤ法を用いて作製する。エアロゾルデポジション法、コールドスプレイ法または超音速フリージェットＰＶＤ法は、堆積される対象物へのダメージが懸念されるが、このようにチップ積層体１２及びベース基板１１を内層４８ａで保護した状態で適用することで、ダメージを与えることなく放熱膜４８を効率的に形成することができる。内層４８ａは、例えば数百ｎｍの厚さで形成すればよい。このように形成手法が異なる場合には、内層４８ａ、外層４８ｂは、粒径の違い、緻密さの違いとして識別できる。この例では、外層４８ｂが第１絶縁膜（第１放熱膜）であり、内層４８ａが第２絶縁膜（第２放熱膜）である。
　なお、エアロゾルデポジション法については、例えば、文献「Byung-Dong Hahn et al., " Fabrication and characterization of aluminum nitride thick film coated on aluminum substrate for heat dissipation," Ceramics International Volume 42, Issue 16, December 2016, Pages 18141-18147」に、またコールドスプレイ法については、文献「F. Eid, A. Uppal and J. Swan, "Cold Spray: A Disruptive Technology for Enabling Novel Packaging Thermomechanical Solutions," 2021 IEEE 71st Electronic Components and Technology Conference (ECTC), 2021, pp. 1109-1114」、超音速フリージェットＰＶＤ法については、国際公開第２０１７／１５４７７４号等にそれぞれ詳細が記載されている。
　半導体装置４７は、例えば、図９に示すように、ＣｏＷ（Chip on Wafer）として、複数のチップ積層体１２をウエハ４９の表面に接合した状態で、ウエハ４９上の各々のチップ積層体１２を覆うように放熱膜４８を形成してから、チップ積層体１２ごとにダイシングすることで作製することができる。すなわち、複数のベース基板１１が区分して設けられたウエハ４９の各々のベース基板１１の上にチップ積層体１２をそれぞれ設ける。この後に、露呈しているウエハ４９の表面とともに各チップ積層体１２を覆うように放熱膜４８を形成してから、ウエハ４９をベース基板１１ごとに放熱膜４８とともに切り分けるようにダイシングを行う。
　上記のように放熱膜４８が形成された半導体装置４７では、シリコン層１４、２２の熱がそれ自体を通って放熱膜４８に伝わり放熱膜４８から放熱される。すなわち、半導体装置４７は、シリコン層１４、２２の周縁からの放熱性が向上する。
　なお、上記の例では、チップ積層体１２がチップ体であるが、チップ体は、１層の半導体チップ２１であってもよい。すなわち、ベース基板１１に半導体チップ２１を一層のみ設け、半導体チップ２１の各側面及び上面、ベース基板１１の基板面に放熱膜４８を形成した構成としてもよい。また、この例では、ベース基板１１及びチップ積層体１２に伝熱部を設けているが、伝熱部を省略した構成としてもよい。
　図１０Ａは、上記のように構成された半導体装置４７の放熱効果をシミュレーションした際の温度分布を示している。このシミュレーションでは、発熱の大きいロジック演算回路を設けたベース基板１１の上にメモリ素子としての半導体チップ２１を積層した構造を想定している。シミュレーションでは、ベース基板１１は、厚さ１００μｍのシリコン製の基板上に厚さ１０μｍのシリコン層１４と、厚さ１０μｍの多層配線層１５を設けた構成とした。また、チップ積層体１２については、厚さ１０μｍのシリコン層２２と、厚さ１０μｍの多層配線層２３からなる半導体チップ２１を５０層に積層した構成とした。シリコン層１４、２２は、Ｓｉで形成されているものとして、また多層配線層１５、２３は、ＳｉＯ２で形成されているものとしてシミュレーションした。なお、放熱膜４８の上面には、ＳｉＯ２製の保護膜が形成されているものとした。
　熱伝導体３５は、直径１０μｍ、Ｃｕ製とし、絶縁膜３３、３４は、厚み２００ｎｍ、膜材料をＡｌＮとした。シリコン層１４、２２と多層配線層１５、２３の界面を発熱領域とした。ベース基板１１については、ロジック演算回路が形成されているものとして、その発熱領域における発熱密度を１０６（Ｗ／ｍ２）とした。各半導体チップ２１については、メモリ素子として、その発熱領域における発熱密度を１０５（Ｗ／ｍ２）とした。半導体装置１０の最上面の温度は、２９３．１５（Ｋ）とした。
　比較のため、同様の構成において、チップ積層体１２の周囲に設けた放熱膜の材料をＳｉＯ２とした場合をシミュレーションした。その結果を図１０Ｂに示す。放熱膜をＳｉＯ２で形成した半導体装置では、最高温度が６５４（Ｋ）に達したが、半導体装置４７では４１８（Ｋ）となり大きな温度低減効果があった。
　なお、放熱膜４８をＡｌＮに代えてＢＮで形成してもよい。また、内層４８ａと外層４８ｂとを異なる膜材料で形成してもよい。すなわち、内層４８ａと外層４８ｂとのうちの一方をＡｌＮで、他方をＢＮで形成した構成としてもよい。また、内層４８ａをＳｉＯ２で形成し、外層４８ｂをＡｌＮまたはＢＮで形成してもよい。
　図１１に示す半導体装置５０は、例えばベース基板５１と、このベース基板５１上に設けられた再構成層５２とを備えている。再構成層５２は、ベース基板５１上に配された複数の半導体チップ５３ａ～５３ｄと、ベース基板５１上に形成され半導体チップ５３ａ～５３ｄを埋設した絶縁膜としての放熱膜５４とを有している。ベース基板５１は、例えば、単層または多層の配線層や半導体チップ５３ａ～５３ｄと接続する端子等を有する。半導体チップ５３ａ～５３ｄは、機能ごとに分割されたチップレットと称されるダイであって、ベース基板５１の配線を介してあるいは放熱膜５４中に形成された配線（いずれも図示省略）を介して相互に接続され、１つのシステムとして機能する。
　上記のように半導体チップ５３ａ～５３ｄは、放熱膜５４に埋設されている。すなわち、半導体チップ５３ａ～５３ｄは、放熱膜５４中に配され、それらの各側面及び上面が放熱膜５４に覆われている。放熱膜５４は、半導体チップ５３ａ～５３ｄの相互の間の溝内をも充たしており、上面が平坦化されている。放熱膜５４は、ＡｌＮまたはＢＮで形成されている。これにより、半導体チップ５３ａ～５３ｄの熱が放熱膜５４に伝わり放熱膜５４から放熱されて放熱性が向上する。なお、この例では、半導体チップ５３ａ～５３ｄの各々がチップ体である。もちろん、放熱膜５４に埋設するチップ体は、チップ積層体であってもよい。
　図１２に示す半導体装置５５は、ベース基板５１上に複数の再構成層５２Ａ～５２Ｃを積層して設けている。再構成層５２Ａ～５２Ｃは、図１１の例における再構成層５２と同様な構成であり、チップ体としての複数の半導体チップ５６と、半導体チップ５６を埋設した放熱膜５４とを有している。なお、再構成層中に１つの半導体チップ５６が設けられた構成でもよい。再構成層５２Ａ～５２Ｃに含まれる半導体チップ５６及びその組み合わせは同じであってもよいし、異なっていてもよい。再構成層５２Ａ～５２Ｃ及びベース基板５１は、積層方向に延びる配線（図示省略）によって相互に接続される。この例では、再構成層を３層としているが、２層あるいは４層以上でもよい。
　図１３は、半導体チップの各側面（側壁面）を傾斜面とした例を示している。この図１３に示される半導体装置１５０は、図１１に示される例と同様に、ベース基板１５１上に再構成層１５２が設けられている。再構成層１５２は、ベース基板１５１上に配されたチップ体としての複数の半導体チップ１５３Ａ、１５３Ｂと、半導体チップ１５３Ａ、１５３Ｂを埋設した絶縁膜としての放熱膜１５４とを有している。半導体チップ１５３Ａと半導体チップ１５３Ｂとは、間隔をあけて配されている。
　半導体チップ１５３Ａの各側面１５３Ａａが上向きの傾斜面とされている。すなわち、側面１５３Ａａは、半導体チップ１５３Ａの下面（ベース基板１５１側の面）から上面（ベース基板１５１と反対側の面）に向かうにしたがって、面位置が半導体チップ１５３Ａの中心に近づく傾斜面である。したがって、半導体チップ１５３Ａ全体としては、上面に近づくほど（ベース基板１５１から離れるほど）断面サイズが漸減するテーパ形状となっている。半導体チップ１５３Ｂの側面１５３Ｂａについても同様であり、各側面１５３Ｂａが上向きの傾斜面とされている。
　側面１５３Ａａ、１５３Ｂａは、例えば、ウエハから半導体チップ１５３Ａ、１５３Ｂを切り出すダイシングの際に、側面１５３Ａａ、１５３Ｂａとなる切断面に傾斜を付けることで傾斜面とされる。ダイシングの手法としては、プラズマダイシングのようにドライエッチングを好ましく用いることができる。
　放熱膜１５４は、ＡｌＮまたはＢＮを膜材料として形成される。放熱膜１５４を形成する場合には、上述のようにスパッタリング法、エアロゾルデポジション法、コールドスプレイ法、超音速フリージェットＰＶＤ法等を好ましく用いることができる。
　半導体チップ１５３Ａと半導体チップ１５３Ｂとの間には、ベース基板１５１の基板面の一部を底面とし、また側面１５３Ａａ、１５３Ｂａを内壁面とする溝１５６が形成される。このような溝１５６内にも放熱膜１５４を形成する。上記のように側面１５３Ａａ、１５３Ｂａを上向き傾斜面としているため、溝１５６は、底面よりも上部が広く開口している。これにより、スパッタリング法、エアロゾルデポジション法、コールドスプレイ法、超音速フリージェットＰＶＤ法のように異方性が強い形成手法で放熱膜１５４を形成した場合であっても、溝１５６内にボイドなく膜材料を堆積することができる。このため、放熱性に優れた半導体装置１５０とすることができる。半導体チップ１５３Ａと半導体チップ１５３Ｂとの間隔が狭い場合には、特に有用である。
　また、溝１５６の内壁面を構成する側面１５３Ａａ、１５３Ｂａは、それがベース基板１５１の基板面から垂直に起立したものとした場合よりも、傾斜面とすることによって、それに膜材料を容易に密着させて堆積することができる。したがって、ベース基板上に半導体チップが単独で配置されている場合であっても、また複数の半導体チップの間隔が大きい配置となっている場合であっても、半導体チップの側面を上向きの傾斜面とすることは、放熱性を高める上で有用である。
　図１４に示す例のように、放熱膜１５４を内層１５４ａと外層１５４ｂとの二層構造としてもよい。内層１５４ａは、半導体チップ１５３Ａ、１５３Ｂの各側面１５３Ａａ、１５３Ｂａ及びベース基板１５１の基板面に直接に接して形成されている。外層１５４ｂは、内層１５４ａの外面に形成されている。内層１５４ａと外層１５４ｂとの二層構造の詳細、膜材料や形成手法については、図８に示される例と同様である。
　図１５に示す例のように、半導体チップ１５３Ａ、１５３Ｂの各側面１５３Ａａ、１５３Ｂａの他、上面にも放熱膜１５４を形成して、半導体チップ１５３Ａ、１５３Ｂを放熱膜１５４中に埋設してもよい。図１５の例における放熱膜１５４は、内層１５４ａと外層１５４ｂとからなる二層構造であるが、単層構造としてもよい。
　図１６は、ＡｌＮで形成した放熱膜にシリコン製のヒートスプレッダを取り付けた例を示している。この半導体装置１６０は、ベース基板１６１の基板面にチップ体１６２Ａ、１６２Ｂが設けられ、チップ体１６２Ａ、１６２Ｂはそれらの上面までが覆われるように放熱膜１６３中に埋設されている。チップ体１６２Ａ、１６２Ｂは、一層の半導体チップまたはチップ積層体である。放熱膜１６３は、ＡｌＮで形成されている。この放熱膜１６３の上面には、薄いＳｉで形成されたボンディング層１６４を介してシリコン製のヒートスプレッダ１６５が固定され、さらにヒートスプレッダ１６５にヒートシンク１６６が固定されている。
　ヒートスプレッダ１６５は、放熱膜１６３の形成後に、放熱膜１６３の平坦化、ボンディング層１６４の形成、ボンディング層１６４及びヒートスプレッダ１６５の各接合面１６４ａ、１６５ａの活性化を順次に行ってから、接合面１６４ａと接合面１６５ａとを密着させてヒートスプレッダ１６５をボンディング層１６４に接合する。放熱膜１６３の平坦化は、例えばＣＭＰ（Chemical Mechanical Polishing）によって行う。ボンディング層１６４は、その平坦化された放熱膜１６３の表面に、スパッタリングによって形成され、表面（接合面１６４ａ）がＣＭＰにより平坦化される。接合面１６４ａ、１６５ａの活性化は、例えばプラズマ活性化によって行うことができる。
　エアロゾルデポジション法によって放熱膜を形成する場合、ベース基板上の半導体チップのレイアウトに応じて、エアロゾルを噴射するノズルと、半導体チップが固定されたベース基板とを相対的に移動させることが好ましい。
　図１７に一例を示す成膜装置１７０は、エアロゾルデポジション法によって放熱膜１７１（図１８参照）を形成する。この成膜装置１７０は、ステージ１７２、移動機構１７３、ノズル１７４、エアロゾル供給部１７５を備えている。ステージ１７２は、そのステージ面に、半導体装置１７６が載置される。半導体装置１７６は、ベース基板１７７の基板面に、１層の半導体チップまたはチップ積層体である複数のチップ体、この例では５個のチップ体１７８ａ～１７８ｅが所定のレイアウトで設けられている。
　ノズル１７４は、ステージ１７２の上方に配され、エアロゾル供給部１７５から供給されるエアロゾルをステージ１７２上の半導体装置１７６（ベース基板１７７の基板面）に向けて高速に噴射する。ノズル１７４から噴射されるエアロゾルは、膜材料、例えばＡｌＮの微粒子からなる原料微粒子をキャリアガス中に分散させたものである。これにより、半導体装置１７６にエアロゾル中の原料微粒子が持つ運動エネルギーによって成膜がなされ、放熱膜１７１を形成する。なお、チップ体１７８ａ～１７８ｅは、半導体チップである場合には、図１３等に示される例のように、側面を上向きの傾斜面とすることも好ましい。
　移動機構１７３は、ベース基板１７７上のチップ体１７８ａ～１７８ｅのレイアウトに応じて、ベース基板１７７の基板面に平行な面内でステージ１７２を移動する。この移動は、主として、隣接するチップ体の間の領域を含むチップ体１７８ａ～１７８ｅの周囲の領域に、エアロゾルが吹き付けられるように、ステージ１７２上のベース基板１７７を移動する。例えばチップ体１７８ａ～１７８ｅの上面の領域では、相対的に速くステージ１７２を移動させ、チップ体１７８ａ～１７８ｅの上面以外の領域（チップ体１７８ａ～１７８ｅの周囲の領域ないし隣接するチップ体の間の領域）では遅く移動させる。なお、ステージ１７２の移動速度を一定にしたまま、チップ体１７８ａ～１７８ｅの上面領域をエアロゾルで走査する回数を、チップ体１７８ａ～１７８ｅの上面領域を走査する回数よりも多くするようにステージ１７２を移動したり、チップ体１７８ａ～１７８ｅの上面領域を避けてエアロゾルを吹き付けるようにステージ１７２を移動したりしてもよい。
　図１８は、上記の成膜装置１７０を用いて、チップ体１７８ａ～１７８ｅを放熱膜１７１で完全に埋設して平坦化する場合の手順の一例を示している。なお、図１８では、チップ体１７８ａ～１７８ｃが並ぶ方向の切断線に沿った切断面における成膜状態を示している。
　まず、主として、隣接するチップ体の間の部分と、それ以外のチップ体１７８ａ～１７８ｅの周囲の部分にエアロゾルが吹き付けられるように、ステージ１７２の移動によって半導体装置１７６をノズル１７４に対して移動する。そして、この移動の間に、ノズル１７４からエアロゾルを噴射する。
　これにより、チップ体の間の部分と、それ以外のチップ体１７８ａ～１７８ｅの周囲の部分に放熱膜１７１ａを形成する（ステップＳＴ１）。放熱膜１７１ａは、例えば、ベース基板１７７の基板面からの高さが各チップ体１７８ａ～１７８ｅの高さと同じかそれよりも高くなるように形成する。なお、この工程では、チップ体の間の部分と、それ以外のチップ体１７８ａ～１７８ｅの周囲の部分に放熱膜１７１ａを形成することが目的であるが、その過程において各チップ体１７８ａ～１７８ｅの上面にエアロゾルが吹き付けられたり、それらの上面に放熱膜１７１ａが形成されたりしてもかまわない。
　続いて、各チップ体１７８ａ～１７８ｅの上面を含め、半導体装置１７６のベース基板１７７の基板面側の全面をノズル１７４で走査するように、ステージ１７２とともに半導体装置１７６を移動する。これにより、半導体装置１７６の全面にエアロゾルが吹き付けられ、各チップ体１７８ａ～１７８ｅ及び放熱膜１７１ａを覆う上部放熱膜１７１ｂが形成される（ステップＳＴ２）。上部放熱膜１７１ｂの形成後、半導体装置１７８の上部を研磨することで、放熱膜１７１ａ及び上部放熱膜１７１ｂからなる、平坦化された放熱膜１７１を形成する（ステップＳＴ３）。上部放熱膜１７１ｂは、例えば、その膜厚が小さくてもかまわないので、全面に形成しても比較的に短時間で形成できる。
　上記のように放熱膜１７１を形成することによって、チップ体の間の部分と、それ以外のチップ体１７８ａ～１７８ｅの周囲の部分に効率的に膜材料を堆積させて放熱膜１７１が形成される。したがって、放熱膜１７１の形成に要する時間を短くでき、また原料微粒子（膜材料）の使用量を低減できる。なお、上部放熱膜１７１ｂを他の形成手法により形成してもよい。また、上部放熱膜１７１ｂの膜材料は、放熱膜１７１ａと同じでもよく、異なっていてもよい。さらに、放熱膜の内層をＣＶＤなどで形成してから、外層として放熱膜１７１を上記のように形成してもよい。
　上記各例の放熱膜は、絶縁性及び熱伝導率が良好なＡｌ２０３またはＳｉ３Ｎ４で形成することも好ましい。また、良好な機械的強度と熱伝導率とを両立させることができることから、ＡｌＮとＳｉ３Ｎ４とが混合した複合材料で放熱膜を形成することも好ましい。Ａｌ２０３、Ｓｉ３Ｎ４、ＡｌＮとＳｉ３Ｎ４との複合材料のいずれの膜材料でも、例えばエアロゾルデポジション法により放熱膜を好ましく形成することができる。ＡｌＮ、ＢＮ、Ａｌ２０３、Ｓｉ３Ｎ４、またはＡｌＮとＳｉ３Ｎ４との複合材料等を膜材料として、内層と外層をそれぞれ形成することができる。また、内層と外層とを、これらの膜材料から選択される異なるもので形成してもよい。さらには、内層をＳｉＯ２で形成し、外層を上記膜材料から選択したもので形成してもよい。
　エアロゾルデポジション法により、上記複合材料で放熱膜を形成する場合には、ＡｌＮとＳｉ３Ｎ４との各微粒子を混合した原料微粒子を、キャリアガスで分散させてエアロゾルとし、それを高速でチップ積層体、半導体チップ、ベース基板などに吹き付ければよい。これにより、放熱膜としてのＡｌＮとＳｉ３Ｎ４とがランダムに堆積したコンボジット膜が形成される。原料微粒子は、ＡｌＮとＳｉ３Ｎ４との各微粒子の割合をそれぞれ５０％とすることが好ましい。
［第３実施形態］
　第３実施形態は、配線層絶縁膜をＡｌＮまたはＢＮとしたものである。なお、以下に詳細を説明する他は、第１実施形態の半導体装置と同様である。また、第３実施形態では、電気的な絶縁性を有しかつ熱伝導性を有する層間絶縁膜の膜材料をＡｌＮとした場合について説明するが、ＡｌＮに代えてＢＮを膜材料としてもよい。さらに、配線部をＣｕとしているが、配線部の材料は、これに限定されない。
　図１９において、この例におけるチップ積層体１２の半導体チップ２１に形成された配線構造体としての多層配線層２３は、素子層２２ａ側から配線層６１～６５を有する５層構造である。この多層配線層２３は、素子層２２ａ側の配線層６１～６３からなる下層配線領域６７と、上部の配線層６４、６５からなる上層配線領域６８とに大別される。なお、一例として、５層構造の多層配線層２３を示しているが、配線層の層数は、これに限定されない。なお、この例では、チップ積層体１２の半導体チップ２１に形成された多層配線層２３について説明しているが、一層の半導体チップ２１に形成された多層配線層であってもよい。また、図面の煩雑化を避けるために、図１９では各部の断面のハッチングを省略している。他の図面についても同様である。
　下層配線領域６７は、局所的なトランジスタ間を接続するローカル配線（Metal 1）、セル間を接続するインターミディエート配線等と称される比較的に短距離の電気的接続を担うものであって、配線幅及び配線間隔が小さい配線領域である。最下層の配線層６１は、ローカル配線を担うものである。この配線層６１は、配線部としての配線６１ａ及びトランジスタを配線６１ａに接続するコンタクト６１ｂと、層間絶縁膜６１ｃとを備えており、層間絶縁膜６１ｃが配線６１ａ及びコンタクト６１ｂを包埋した構造である。すなわち層間絶縁膜６１ｃ内に配線６１ａ、コンタクト６１ｂが形成されている。
　配線層６１の上の配線層６２、配線層６３は、例えばインターミディエート配線を担う配線領域である。配線層６２は、配線部を構成する配線６２ａとこの配線６２ａを下層の配線６１ａに接続するビア６２ｂとが層間絶縁膜６２ｃ内に形成されている。配線層６３についても同様であり、配線部を構成する配線６３ａとビア６３ｂとが層間絶縁膜６３ｃ内に形成されている。
　上層配線領域６８は、グローバル配線と称されるチップ全体への信号や電源を供給する長距離の電気的な接続を担う配線領域である。この例では、上から２層目の配線層６４に電源を供給するための電源供給配線網（PDN：Power Delivery Network）が形成されている。この電源配線層としての配線層６４は、電源配線としての配線６４ａ、６４ｂと、配線６４ａ、６４ｂを下層の配線に接続するビア６４ｃと、層間絶縁膜６４ｄとを有し、層間絶縁膜６４ｄ内に、配線部を構成する配線６４ａ、６４ｂ、ビア６４ｃ及び貫通電極６６のビア６６ａが形成されている。例えば、配線６４ａが電源電圧を供給する供給配線、配線６４ｂがグランド配線である。多層配線層２３の配線の幅は、従来の多層配線層と同様に、上層の配線層ほど幅広にされている。したがって、配線層６４における配線６４ａ、６４ｂは、配線層６１～６３のものよりも幅広である。
　最上層の配線層６５は、上層の半導体チップ２１と接続するパッド６５ａと、層間絶縁膜６５ｂとを有しており、パッド６５ａは、その上面が層間絶縁膜６５ｂの上面に露出するように層間絶縁膜６５ｂ内に形成されている。
　なお、貫通電極６６は、多層配線層２３における部分がスタック・ビア構造で形成されており、各配線層６１～６５は、スタック・ビア構造の一部が層間絶縁膜内にそれぞれ形成されている。また、この例では、パッド６５ａは、スタック・ビア構造の上端部に設けられている。配線層６５では、パッド６５ａ及び層間絶縁膜６５ｂ内に設けられた貫通電極６６のビア６６ｂが配線部を構成する。
　配線層絶縁膜としての層間絶縁膜６１ｃ～６３ｃ、６４ｄ、６５ｂのうち下層配線領域６７の各層間絶縁膜６１ｃ～６３ｃは、ＳｉＯ２で形成され、上層配線領域６８の各層間絶縁膜６４ｄ、６５ｂは、ＡｌＮで形成されている。すなわち、電源供給配線網を構成する配線６４ａ、６４ｂを含む配線層６４とこの配線層６４よりも上層の配線層６５の層間絶縁膜６４ｄ、６５ｂを電気的な絶縁性を有しかつ熱伝導性が高いＡｌＮで形成している。層間絶縁膜６４ｄ、６５ｂは、例えばスパッタリングによって形成することができる。
　上記のように構成することによって、素子層２２ａで発生する熱や多層配線層２３において発生するジュール熱を層間絶縁膜６４ｄ、６５ｂを介して効果的に拡散して放熱させている。層間絶縁膜６４ｄ、６５ｂに伝わった熱は、層間絶縁膜６４ｄ、６５ｂの周縁部から外部に放熱されたり、上層の半導体チップ２１のシリコン層２２に伝わりシリコン層２２から放熱されたり、あるいは貫通電極６６に伝わって放熱されたりする。これにより、半導体チップ２１ひいてはチップ積層体１２の放熱性が向上する。
　層間絶縁膜６５ｂの上面には熱伝導性が低いＳｉＯ２からなる薄膜状の保護層が形成される場合がある。このような場合でも、熱伝導性が高い層間絶縁膜６５ｂが広い面積で薄い保護層を介して上層の半導体チップ２１のシリコン層２２に比較的に広い面積で接合しているため、シリコン層２２に効果的に熱を伝えることができる。したがって、このような構成のチップ積層体１２においても放熱性が向上する。
　なお、最上層の層間絶縁膜６５ｂだけをＡｌＮで形成し、層間絶縁膜６４ｄをＳｉＯ２としてもよい。このように少なくとも１層の層間絶縁膜（この例では層間絶縁膜６５ｂ）を熱伝導性のＡｌＮで形成することによって、上述のように放熱性が向上する。
　多層配線層２３の全ての層間絶縁膜６１ｃ～６３ｃ、６４ｄ、６５ｂを熱伝導性が高いＡｌＮで形成することもできる。一方で、ＡｌＮは、誘電率がＳｉＯ２に比べて高いため、上記の例のように、配線幅が大きく配線遅延が生じにくい、多層配線層２３のうち上層の配線層について層間絶縁膜をＡｌＮとすることは好ましい態様である。
　また、ＡｌＮで形成された層間絶縁膜の誘電率が高いことの影響を低減するために、当該層間絶縁膜と配線部との間にＡｌＮより誘電率が低い低誘電率材料、例えばＳｉＯ２からなる低誘電性絶縁膜を設けることも好ましい。
　図２０に示す例では、ＡｌＮからなる層間絶縁膜６４ｄ、６５ｂと配線層６４、６５中の配線部（配線６４ａ、６４ｂ、ビア６４ｃ、パッド６５ａ、ビア６６ａ、６６ｂ）との間に、層間絶縁膜６４ｄ、６５ｂよりも誘電率が低い例えばＳｉＯ２からなる低誘電性絶縁膜６９を設けている。また、層間絶縁膜６４ｄがＡｌＮで形成された配線層６４に接する配線層６３中の配線６３ａについて、その配線６３ａと層間絶縁膜６４ｄとの間に低誘電性絶縁膜６９を設けている。低誘電性絶縁膜６９は、層間絶縁膜との境界となる配線６３ａ、６４ａ、６４ｂ、ビア６４ｃ、６６ａ、６６ｂ、パッド６５ａの表面に例えば２００ｎｍ程度の厚みで均一に形成される。これにより、配線部の寄生容量を低減し、信号遅延等の影響が低減される。
　なお、層間絶縁膜の膜材料をＢＮとした場合には、低誘電性絶縁膜６９は、ＢＮより誘電率が低い低誘電率材料で形成する。また、第１実施形態と同様に、貫通電極６６が通るシリコン層２２の貫通穴内における絶縁膜をＡｌＮまたはＢＮで形成することも好ましい。
　図２１は、上述のように構成される一対の半導体チップ２１同士をハイブリッド接合した例を示している。一対の半導体チップ２１は、多層配線層２３の最上層の配線層６５の表面同士を接合している。この接合は、一対の半導体チップ２１の層間絶縁膜６５ｂ同士及びパッド６５ａ同士をそれぞれ直接接合したハイブリッド接合である。各々の半導体チップ２１のＡｌＮで形成された層間絶縁膜６５ｂの上面及びＣｕで形成されたパッド６５ａを同一平面となるように平坦化し、それらの層間絶縁膜６５ｂ及びパッド６５ａの各上面をそれぞれ真空下で例えばＡｒ（アルゴン）プラズマ処理することでそれぞれ活性化する。この後に、層間絶縁膜６５ｂ同士及びパッド６５ａ同士を接合する。
　なお、この例では、一対の半導体チップ２１の一方が第１半導体基板であり他方が第２の半導体基板である。また、一方の層間絶縁膜６５ｂが第１接合絶縁膜であり、他方の層間絶縁膜６５ｂが第２接合絶縁膜である。さらに、一対の半導体チップ２１の一方のパッド６５ａが第１電極パッドであり、他方のパッド６５ａが第２電極パッドである。なお、ＡｌＮで形成された膜同士の接合については、例えば文献「Shuyu Bao et al., "AlN-AlN Wafer Bonding and Its Thermal Characteristics, " ECS Transactions, 64 (5) 141-148 (2014)」に記載されている。
　接合に用いる絶縁膜は、従来ではＴＥＯＳ酸化膜やＳｉＣ膜とされるのが一般的であるが、このような材料で形成された絶縁膜は、熱伝導率が低く放熱性が低い。しかしながら、この例では、ＡｌＮで形成された層間絶縁膜６５ｂを用いてハイブリッド接合するため、放熱性を向上させた構成で、チップ同士の接合を行うことができる。なお、上記の接合は、半導体チップ２１同士のチップ接合としているが、ウエハ同士のウエハ接合等であってもよい。また、多層配線層２３の層間絶縁膜６５ｂ及びパッド６５ａを接合しているが、各種の配線層の層間絶縁膜及びパッドの接合に用いることができる。
　上記では、半導体チップに形成された多層配線層の層間絶縁膜をＡｌＮとした例について説明しているが、図２２に示すように、複数の半導体チップ７１ａ～７１ｃを接続する多層配線層として構成されるインターポーザ７３の層間絶縁膜をＡｌＮで形成してもよい。インターポーザ７３は、ベース基板としてのパッケージ基板７４の上面に配線構造体として形成されている。
　この例のインターポーザ７３は、配線層７５～７７からなる３層構造である。配線層７５は、配線７５ａ及びビア７５ｂが層間絶縁膜７５ｃ内に形成されている。同様に、配線層７６は、配線７６ａ及びビア７６ｂが層間絶縁膜７６ｃ内に形成されている。配線層７７は、パッド７７ａ、ビア７７ｂが層間絶縁膜７７ｃ内に形成されており、インターポーザ７３の上面にパッド７７ａの上面が露出している。半導体チップ７１ａ～７１ｃは、下面のバンプがパッド７７ａに接続され、それらの一部が配線７５ａ、配線７６ａを通して相互に接続され、また他の一部がパッケージ基板７４を貫通した貫通電極７８を通してパッケージ基板７４の下面のバンプ７９に接続される。
　配線層７５～７７は、それらの層間絶縁膜７５ｃ～７７ｃがＡｌＮで形成されている。インターポーザ７３の場合、各配線部は、半導体チップ７１ａ～７１ｃの相互間での信号の授受に用いられる信号配線として設けられている。このような信号配線の場合は、層間絶縁膜７５ｃ～７７ｃの高い誘電率に起因する信号遅延を改善するために、図２１の例と同様に、ＡｌＮで形成された層間絶縁膜７５ｃ～７７ｃと配線層７５～７７中の配線部との間に低誘電性絶縁膜を設けることが好ましい。
　上記の構成によって、配線層７５～７７で発生したジュール熱を層間絶縁膜７５ｃ～７７ｃを介して効果的に拡散して放熱させる。
　なお、インターポーザ７３は、シリコンインターポーザの他、ポリイミドなどの有機材料からなるインターポーザ基板を用いた有機インターポーザであってもよい。
　また、微細かつ高密度な配線を形成し、半導体チップを相互接続するシリコンブリッジの多層配線層の層間絶縁膜についても同様にＡｌＮとすることができる。図２３に一例を示すように、シリコンブリッジＳＢは、シリコンダイＳＢａの表面に配線構造体としての多層配線層ＳＢｂが形成されており、この多層配線層ＳＢｂを通して半導体チップ７９Ａと半導体チップ７９Ｂとを電気的に接続する。半導体チップ７９Ａと半導体チップ７９Ｂとは、例えばμＣ４バンプ等を介して多層配線層ＳＢｂに電気的に接続される。多層配線層ＳＢｂの基本的な構成は、インターポーザや半導体チップに設けられた多層配線層と同様であるので、図示及びその詳細な説明を省略する。多層配線層ＳＢｂの層間絶縁膜をＡｌＮとすることで、多層配線層ＳＢｂ内で発生するジュール熱を効果的に拡散して放熱させる。
　さらに、図２４に示すように、ビルドアップ基板８１上にインターポーザとして形成された配線構造体としての薄膜層８２の層間絶縁膜８２ａをＡｌＮで形成することにより、薄膜層８２内で発生するジュール熱や薄膜層８２に電気的に接続された半導体チップ８３Ａ、８３Ｂで生じる熱の放熱効果を向上することができる。
　図２５は、半導体チップ９１の裏面側に電源供給配線網を設けたバックサイドＰＤＮ（Power Delivery Network）と称される構造の例を示している。この例では、シリコン基板（半導体基板）９２の素子層９３と反対側の面に電源供給配線層９４が設けられている。電源供給配線層９４は、配線部としての配線９４ａ及びビア９４ｂと、配線層絶縁膜９４ｃとを有し、配線層絶縁膜９４ｃ内に電源配線としての配線９４ａと、ビア９４ｂとが形成された構造である。この例では、配線９４ａは、シリコン基板９２を貫通する微小貫通電極（nano-TSV）９５と、ＢＰＲ（Buried Power Rail）９６とによって素子層９３中の全周ゲート型トランジスタ９７に電気的に接続される。素子層９３の上層には、多層配線層９８が形成されている。多層配線層９８は、上記のように、それとは別に電源供給配線層９４が設けられているので、電源供給配線層を含んでいない。この例では、電源供給配線層９４が配線構造体であり、それ自体が電源配線層である。
　配線層絶縁膜９４ｃは、ＡｌＮで形成されている。これにより、半導体チップ９１の素子層９３で発生する熱が、ＢＰＲ９６、微小貫通電極９５を介して配線層絶縁膜９４ｃに伝わり効果的に放熱される。
　シリコン基板９２が薄くなると、その面内方向での放熱性が低下するが、上記のように配線層絶縁膜９４ｃをＡｌＮで形成することにより、放熱性を改善することができる。また、電源供給配線層９４の配線９４ａは、電源供給配線網のものであって、その幅が広いため配線層絶縁膜９４ｃの誘電率が高いことによる影響はほとんどない。
　図２６に示す例では、インターポーザ１０１上に半導体チップ９１を例えばダイレクトボンディングで接合した積層構造において、インターポーザ１０１側に電源供給配線層９４を設けたものである。インターポーザ１０１は、インターポーザ基板１０６上に多層配線層１０７が形成され、この多層配線層１０７の上にさらに電源供給配線層９４が形成されている。このようにしても、電源供給配線層９４のＡｌＮで形成された配線層絶縁膜９４ｃにより半導体チップ９１の素子層９３で発生する熱が効果的に放熱される。この例では、電源供給配線層９４が、あるいは電源供給配線層９４と多層配線層１０７とが配線構造体である。
　インターポーザ１０１が有機インターポーザである場合、すなわちインターポーザ基板１０６が有機材料で形成されている場合には、例えばエアロゾルデポジション法を用いることにより、低温でＡｌＮの配線層絶縁膜９４ｃを形成できる。
　図２３ないし図２６の各例においても、ＡｌＮあるいはＢＮで形成した層間絶縁膜、配線層絶縁膜と配線部との間に低誘電性絶縁膜を設けることが好ましい。特に信号の授受に用いられる配線部の場合は、信号遅延を低減するうえで低誘電性絶縁膜を設けることが有用である。
　図２７に示す例のように、電源供給配線層９４内にＭＩＭ(Metal-Insulator-Metal)構造のキャパシタ（ＭＩＭキャパシタ）１８０を設ける場合には、その誘電層（絶縁層）１８０ａを電源供給配線層９４の配線層絶縁膜９４ｃとともにＡｌＮで形成することも好ましい。ＡｌＮは、誘電率が大きいため、小面積で大きな静電容量を実現できる。図２７の例では、微小貫通電極９５と、ＢＰＲ９６とによって素子層９３中のｐ型電界効果トランジスタ１８１に接続されたＶＤＤ配線（供給配線）１８２と、ｎ型電界効果トランジスタ１８３に接続されたグランド配線１８４との間にＡｌＮで形成された誘電層１８０ａが設けられている。これにより、一対の電源配線であるＶＤＤ配線１８２とグランド配線１８４とをそれぞれ電極として、それらが誘電層１８０ａを挟むように対向配置されて、キャパシタ１８０が構成される。キャパシタ１８０は、それに蓄積される電荷で電圧降下を補償し、負荷による電圧変動を防止する。なお、図２７では、ＶＤＤ配線１８２、グランド配線１８４、誘電層１８０ａの断面だけにハッチングをしてあり、他の断面のハッチングを省略してある。
　図２８に示す半導体装置１９０は、半導体チップ９１を構成する電源供給配線層９４、素子層、シリコン層を含むシリコン基板（半導体基板）９２及び層間絶縁膜をＳｉＯ２で形成した多層配線層９８と、ボンディング層１９４と、Si Carrier１９５とを順番に積層した積層体を、電源供給配線層９４の下面に設けたＣ４バンプ／ＵＦ（アンダーフィル）層１９６を介してパッケージ基板１９７上に設けたものである。シリコン製のSi Carrier１９５は、その剛性により厚みが薄く（例えば３００ｎｍ程度）されたシリコン基板９２を支持するとともにヒートスプレッダとして機能するものであり、ＡｌＮで形成されたボンディング層１９４に直接接合されて、多層配線層９８上に設けられている。ボンディング層１９４をＡｌＮで形成することにより、素子層が形成されたシリコン基板９２を発熱源とする熱の放熱効果の向上を図ることができる。また、バックサイドＰＤＮとして、半導体基板（半導体チップ）の裏面側に設けた電源供給配線層９４の配線層絶縁膜をＡｌＮで形成することも放熱効果を高める上で有用である。
　なお、ＡｌＮで形成されたボンディング層１９４とシリコン製のSi Carrier１９５との接合は、例えば、上述の図１６の例と同様な手法によって接合されている。したがって、ボンディング層１９４との上面には、シリコン製のボンディング層を介してSi Carrier１９５が設けられている。
　図２８に示す層構造の半導体装置１９０をモデルにしてシミュレーションを行い、放熱効果を検証した。このシミュレーションでは、電源供給配線層９４、シリコン基板９２、多層配線層９８、ボンディング層１９４、Si Carrier１９５、Ｃ４バンプ／ＵＦ層１９６、パッケージ基板１９７の厚み（垂直方向（図２８おける上下方向）の長さ）は、順番に４μｍ、０．３μｍ、２．５μｍ、１．５μｍ、３００μｍ、３０μｍ、７００μｍである。また、半導体装置１９０の幅（水平方向（図２８おける左右方向）の長さ）は、５５μｍとした。
　シリコン基板９２と多層配線層９８との境界において、幅方向の中央で、幅２０μｍの発熱領域が発熱するものとした。発熱領域は、１ＭＷ／ｍ２で発熱するものとした。シリコン基板９２及びSi Carrier１９５の熱伝導率は、シリコンのものを、多層配線層９８の熱伝導率は４Ｗ／ｍ・Ｋとした。また、Ｃ４バンプ／ＵＦ層１９６の熱伝導率は、垂直方向に４．０２３Ｗ／ｍ・Ｋ、水平方向に０．２８Ｗ／ｍ・Ｋ、パッケージ基板１９７の熱伝導率は０．３Ｗ／ｍ・Ｋとした。
　シミュレーションでは、電源供給配線層９４、ボンディング層１９４をＡｌＮで形成することを想定して、電源供給配線層９４とボンディング層１９４とのいずれか一方または両方の熱伝導率κを１．５Ｗ／ｍ・Ｋ、１０Ｗ／ｍ・Ｋ、２０Ｗ／ｍ・Ｋ、４０Ｗ／ｍ・Ｋ、１００Ｗ／ｍ・Ｋとして、各熱伝導率κについての半導体装置１９０におけるピーク温度（Tjmax）を調べた。このシミュレーションの結果を図２９に示す。なお、電源供給配線層９４、ボンディング層１９４は、その熱伝導率を変化させない場合は、ＳｉＯ２の熱伝導率（κ＝１．５Ｗ／ｍ・Ｋ）とした。
　図２９において、「BSPDN(4μm)」は、電源供給配線層９４の熱伝導率κだけを変化させた場合のピーク温度の変化を示している。また、「Bonding」は、ボンディング層１９４の熱伝導率κだけを変化させた場合のピーク温度の変化を示している。さらに、「Bonding+BSPDN(4μm)」は、電源供給配線層９４とボンディング層１９４との両方の熱伝導率κを同じ値として変化させた場合を示している。また、電源供給配線層９４の厚みを１０μｍとして、電源供給配線層９４とボンディング層１９４との両方の熱伝導率κを同じ値として変化させた場合についてもシミュレーションし、その結果を図２９において「Bonding+BSPDN(10μm)」として示す。
　さらに、電源供給配線網を素子層側に設けた従来のフロントサイドＰＤＮ（ＦＳＰＤＮ）のシリコン基板を用いた半導体装置（以下、ＦＳＰＤＮタイプの半導体装置と称する）のピーク温度を図２９に「FSPDN」として示す。フロントサイドＰＤＮの半導体装置は、電源供給配線網を含む多層配線層の絶縁膜をＳｉＯ２で形成したものであるが、バックサイドＰＤＮの半導体装置に比べてシリコン基板がかなり厚く放熱性が高い例として示している。高い放熱性を厚いシリコン基板によって得ているため、ＦＳＰＤＮタイプの半導体装置は、電源供給配線網を含む多層配線層を素子層側に設けたシリコン基板をＣ４バンプ／ＵＦ層１９６を介してパッケージ基板１９７上に設けた構造としてシミュレーションをした。なお、ＦＳＰＤＮタイプの半導体装置では、ボンディング層１９４及びSi Carrier１９５が設けられていない。
　図２９からわかるように、電源供給配線層９４及びボンディング層１９４のいずれか一方または両方をＡｌＮで形成して、熱伝導率を向上させることは、放熱効果を高めてピーク温度を下げることに効果があることがわかる。電源供給配線層９４とボンディング層１９４との両方の熱伝導率κが４０Ｗ／ｍ・Ｋとなるように形成すれば、ピーク温度を約０．８°下げることができることがわかる。また、この場合、ＦＳＰＤＮタイプの半導体装置に対して僅かな温度（０．３°程度）の上昇になっていることがわかる。
　図３０ないし図３２は、図２９の「Bonding」、「BSPDN(4μm)」、「Bonding+BSPDN(4μm)」、「Bonding+BSPDN(10μm)」の場合のそれぞれにおける、各熱伝導率κ（＝１．５，１０，２０，４０，１００Ｗ／ｍ・Ｋ）の違いよる垂直方向と水平方向のピーク温度の温度分布を示している。なお、図３０ないし図３２では、ＦＳＰＤＮタイプの半導体装置の場合を破線で示してある。
　図３０ないし図３２では、ピーク温度が高いものから順番に、熱伝導率κが１．５，１０，２０，４０，１００Ｗ／ｍ・Ｋの各グラフになっている。また、垂直方向については、パッケージ基板１９７とＣ４バンプ／ＵＦ層１９６との界面を起点（０μｍ）とし、水平方向については、シミュレーションに用いた領域の端部を起点として、それぞれ温度分布を示している。ボンディング層１９４がＳｉＯ２（κ＝１．５Ｗ／ｍ・Ｋ）で形成されている場合に、そのボンディング層１９４が大きな熱抵抗となり、また薄いシリコン基板９２が熱拡散を低下させていることがわかる。しかしながら、ボンディング層１９４の高熱伝導率化により、界面熱抵抗の低減とピーク温度の低下との効果があることがわかる。さらに、電源供給配線層１９１を高熱伝導率化により、シリコン層１９２での水平方向の熱拡散を向上させて局所的に高温になることを防止できることがわかる。
　各実施形態において、膜材料であるＡｌＮ、ＢＮ、Ａｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４との複合材料で形成する膜（第１実施形態では絶縁膜、第２実施形態の放熱膜、第３実施形態の層間絶縁膜、配線層絶縁膜）は、電気的な絶縁性とＳｉＯ２よりも高い熱伝導性とを担保できる範囲であれば、膜材料以外の物質が多少含まれていてもよい。
　１０、４７、５０、５５、１５０，１６０，１７６、１７８、１９０　半導体装置
　１１、５１、１５１、１６１、１７７　ベース基板
　１２　チップ積層体
　１４、２２、１９２　シリコン層
　１５、２３、９８、１０７、ＳＢｂ　多層配線層
　２１、５３ａ～５３ｄ、５６、７１ａ～７３ａ、９１、１５３Ａ、１５３Ｂ　半導体チップ
　３２ａ　穴
　３２ｂ　貫通穴
　３３、３４　絶縁膜
　３５　熱伝導体
　３５ａ　ベース側熱伝導体
　３５ｂ　積層体側熱伝導体
　３７　ヒートシンク
　４１　チップ貫通穴
　４３　チップ熱伝導体
　４６　中間膜
　４８、５４、１５４、１６２、１６３、１７１　放熱膜
　４８ａ、１５４ａ　内層
　４８ｂ、１５４ｂ　外層
　５２、５２Ａ～５２Ｃ　再構成層
　６１～６５、７５～７７　配線層
　６１ａ～６３ａ、６４ａ、６４ｂ、７５ａ、７６ａ、９４ａ　配線
　６１ｃ～６３ｃ、６４ｄ、６５ｂ　７５ｃ～７７ｃ　層間絶縁膜
　７３、１０１　インターポーザ
　８１　ビルドアップ基板
　８２　薄膜層
　９４、１９１　電源供給配線層
　９４ｃ　配線層絶縁膜
　１６２Ａ，１６２Ｂ、１７８ａ～１７８ｅ　チップ体
　１６４、１９４　ボンディング層
　ＳＢ　シリコンブリッジ

Claims (42)

  1. 　シリコン層を有する半導体基板と、
    　前記半導体基板を厚み方向に貫通したまたは有底の穴の前記シリコン層における内壁面に設けられた膜材料がＡｌＮまたはＢＮで形成されている絶縁膜と、
    　前記シリコン層との間に前記絶縁膜を挟んで前記穴内に設けられた熱伝導材からなる熱伝導体と
    　を備える半導体チップを有することを特徴とする半導体装置。
  2. 　複数層に前記半導体チップが積層された構造を有するチップ積層体が形成され、
    　前記チップ積層体は、少なくとも２層目以上の各々の前記半導体チップを貫通した前記穴により前記半導体チップの積層方向に貫通した貫通穴が形成され、各々の前記半導体チップの前記穴の内部における前記熱伝導体が一体にされた貫通熱伝導体が形成されている
    　ことを特徴とする請求項１に記載の半導体装置。
  3. 　前記チップ積層体の積層方向の外側に、前記貫通熱伝導体の一端に接続されたヒートシンクを備えることを特徴とする請求項２に記載の半導体装置。
  4. 　前記熱伝導体は、導電性を有し、前記半導体チップのデバイス層中の配線と電気的に接続されていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 　前記熱伝導体は、前記半導体チップに形成されたデバイス層中の配線と電気的に切り離されていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  6. 　前記熱伝導体は、Ｃｕ、Ｗ、ＲｕまたはＣｏであることを特徴とする請求項１に記載の半導体装置。
  7. 　前記熱伝導体と前記絶縁膜との間に密着層または拡散バリア層となる中間膜を備えることを特徴とする請求項１に記載の半導体装置。
  8. 　前記中間膜は、ＴａＮ、ＴｉＮまたはＮｉであることを特徴とする請求項７に記載の半導体装置。
  9. 　１層目の前記半導体チップのデバイス層にロジック演算回路が形成され、
    　２層目以上の前記半導体チップは、メモリ素子である
    　ことを特徴とする請求項２に記載の半導体装置。
  10. 　半導体チップのシリコン層を有する半導体基板に厚み方向に貫通したまたは有底の穴を形成する穴形成工程と、
    　前記シリコン層における前記穴の内壁面にＡｌＮまたはＢＮで絶縁膜を形成する絶縁膜形成工程と、
    　前記シリコン層との間に前記絶縁膜を挟んで前記穴内に熱伝導材からなる熱伝導体を形成する熱伝導体形成工程と
    　を有することを特徴とする半導体装置の製造方法。
  11. 　複数の前記半導体チップを積層したチップ積層体を形成する積層工程を有し、
    　前記穴形成工程は、前記半導体チップの積層方向に貫通した貫通穴を前記チップ積層体に形成し、
    　前記絶縁膜形成工程は、前記貫通穴の内壁面に前記絶縁膜を形成し、
    　前記熱伝導体形成工程は、前記貫通穴内に前記熱伝導体を形成する
    　ことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記穴形成工程、前記絶縁膜形成工程及び前記熱伝導体形成工程をそれぞれ経た複数の前記半導体チップを積層してチップ積層体を形成する積層工程を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 　前記絶縁膜形成工程は、原子層堆積法によって前記絶縁膜を形成することを特徴とする請求項１０ないし１２のいずれか１項に記載の半導体装置の製造方法。
  14. 　前記積層工程は、フュージョン接合またはハイブリッド接合によって前記半導体チップ同士を接合することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
  15. 　シリコン層を有する半導体基板と、
    　前記半導体基板の側壁面に設けられた膜材料がＡｌＮまたはＢＮで形成されている放熱膜と
    　を備える半導体チップを有することを特徴とする半導体装置。
  16. 　シリコン層を有する半導体基板と、
    　前記半導体基板の側壁面に設けられた膜材料がＡｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４とを混合した複合材料のいずれかで形成されている放熱膜と
    　を備える半導体チップを有することを特徴とする半導体装置。
  17. 　前記半導体チップは、前記半導体チップよりもチップサイズの大きいベース半導体チップ上に積層されていることを特徴とする請求項１５または１６に記載の半導体装置。
  18. 　前記放熱膜は、２層以上の前記半導体基板を積層したチップ積層体の側壁面に形成されていることを特徴とする請求項１５または１６に記載の半導体装置。
  19. 　前記放熱膜は、前記側壁面とともに１層の前記半導体チップの上面または２層以上の前記半導体チップを積層したチップ積層体の上面に形成されていることを特徴とする請求項１５または１６に記載の半導体装置。
  20. 　前記半導体チップよりもチップサイズの大きいベース半導体チップ上に１または複数の１層の前記半導体チップが設けられ、
    　前記半導体チップは、前記側壁面が上向きの傾斜面であることを特徴とする請求項１５または１６に記載の半導体装置。
  21. 　前記半導体チップは、ＡｌＮで形成された前記放熱膜中に埋設されており、
    　前記放熱膜の上面に形成されたシリコンで形成されたボンディング層と、
    　前記ボンディング層と直接に接合したシリコン製のヒートスプレッダと
    　を備えることを特徴とする請求項１５または１６に記載の半導体装置。
  22. 　ベース半導体チップの上に１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体を設けるチップ体工程と、
    　前記ベース半導体チップ及び前記チップ体の表面に、エアロゾルデポジション法、コールドスプレイ法または超音速フリージェットＰＶＤ法を用いてＡｌＮまたはＢＮの膜材料で放熱膜を形成する放熱膜形成工程と
    　を有することを特徴とする半導体装置の製造方法。
  23. 　ベース半導体チップの上に１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体を設けるチップ体工程と、
    　前記ベース半導体チップ及び前記チップ体の表面に、エアロゾルデポジション法を用いてＡｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４とを混合した複合材料のいずれかの膜材料で放熱膜を形成する放熱膜形成工程と
    　を有することを特徴とする半導体装置の製造方法。
  24. 　前記放熱膜を外層として、前記ベース半導体チップ及び前記チップ体の表面と前記外層との間に、スパッタリング法を用いて前記膜材料で内層を形成する内層形成工程を有することを特徴とする請求項２２または２３に記載の半導体装置の製造方法。
  25. 　前記１層の半導体チップは、側壁面が上向きの傾斜面とされていることを特徴とする請求項２２または２３に記載の半導体装置の製造方法。
  26. 　前記チップ体工程は、ウエハに区分して設けられた複数の前記ベース半導体チップの上に前記チップ体をそれぞれ設け、
    　前記放熱膜の形成後に、前記ベース半導体チップごとに、前記ウエハを前記放熱膜とともに切り分けるダイシング工程を有することを特徴とする請求項２２または２３に記載の半導体装置の製造方法。
  27. 　１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体が設けられたベース半導体チップ上に、前記チップ体を埋設する放熱膜をＡｌＮで形成し、前記放熱膜の表面を平坦化する放熱膜形成工程と、
    　前記放熱膜の表面にＳｉのボンディング層を形成し、前記ボンディング層の表面を平坦化するボンディング層形成工程と、
    　Ｓｉのヒートスプレッダの表面と前記ボンディング層の表面とをそれぞれ活性化して接合する活性化接合工程と
    　を有することを特徴とする半導体装置の製造方法。
  28. 　１層の半導体チップからなるチップ体または２層以上の半導体チップを積層したチップ体が基板面上に１または複数設けられたベース半導体チップに放熱膜を形成する放熱膜形成方法であって、
    　前記放熱膜となる原料微粒子をキャリアガス中に分散させたエアロゾルを前記基板面に向けて噴射するノズルと前記ベース半導体チップとを、主として前記半導体チップの周囲の領域及び隣接する前記チップ体間の領域の一方または両方に前記エアロゾルを吹き付けるように、前記基板面上の前記チップ体のレイアウトに基づいて、前記ノズルと前記ベース半導体チップとの相対的な移動を制御し、前記チップ体の周囲に前記原料微粒子を堆積させた前記放熱膜を形成することを特徴とする放熱膜形成方法。
  29. 　前記原料微粒子は、ＡｌＮ、ＢＮ、Ａｌ２０３、Ｓｉ３Ｎ４またはＡｌＮとＳｉ３Ｎ４との複合材料のいずれかであることを特徴とする請求項２８に記載の放熱膜形成方法。
  30. 　ベース基板上に設けられ前記ベース基板と半導体チップとの間に配される、または半導体チップ上に形成される一層以上の配線層を備え、前記配線層中の配線が前記半導体チップの素子に電気的に接続される配線構造体において、
    　ＡｌＮまたはＢＮで形成された配線層絶縁膜内に前記配線を含む配線部が形成された一層または複数層の前記配線層を有することを特徴とする配線構造体。
  31. 　前記半導体チップ上に複数の前記配線層が形成された多層配線層であることを特徴とする請求項３０に記載の配線構造体。
  32. 　複数層の前記配線層を有し、
    　前記複数層の配線層は、１つの配線層として電源配線が設けられた電源配線層を含み、
    　前記電源配線層及び前記電源配線層よりも上層の配線層の一方または両方における前記配線層絶縁膜がＡｌＮまたはＢＮで形成されていることを特徴とする請求項３０に記載の配線構造体。
  33. 　複数の半導体チップが実装され、前記複数の半導体チップの間を電気的に接続する信号配線が前記配線部として形成されたインターポーザに設けられていることを特徴とする請求項３０に記載の配線構造体。
  34. 　シリコン基板上に前記配線層が形成され、複数の半導体チップの間を電気的に接続する信号配線が前記配線部として形成されたシリコンブリッジに設けられていることを特徴とする請求項３０に記載の配線構造体。
  35. 　ビルドアップ基板上に前記配線層が形成されていることを特徴とする請求項３０に記載の配線構造体。
  36. 　前記配線層は、電源配線が設けられ、前記半導体チップの裏面側に配される電源配線層であることを特徴とする請求項３０に記載の配線構造体。
  37. 　ＡｌＮまたはＢＮで形成され前記配線層絶縁膜と前記配線部との間に、ＡｌＮまたはＢＮよりも誘電率が低い低誘電率材料からなる低誘電性絶縁膜が設けられていることを特徴とする請求項３０ないし３６のいずれか１項に記載の配線構造体。
  38. 　前記配線層は、一対の電源配線が設けられた電源配線層であり、
    　前記電源配線層内にＭＩＭキャパシタが設けられ、
    　前記ＭＩＭキャパシタは、前記配線層絶縁膜と同じ材料で誘電層が形成されている
    　ことを特徴とする請求項３０に記載の配線構造体。
  39. 　前記ＭＩＭキャパシタは、前記一対の電源配線が前記誘電層を挟んで対向配置されていることを特徴とする請求項３８に記載の配線構造体。
  40. 　多層配線層と、前記多層配線層の最上層にＡｌＮで形成された第１接合絶縁膜と、前記第１接合絶縁膜の表面に形成された第１電極パッドとを有する第１の半導体基板と、
    　ＡｌＮで形成された第２接合絶縁膜と前記第２接合絶縁膜の表面に形成された第２電極パッドとを有し、前記第２接合絶縁膜に前記第１接合絶縁膜が、前記第２電極パッドに前記第１電極パッドがそれぞれ直接接合された第２の半導体基板と
    　を備えることを特徴とする半導体装置。
  41. 　表面に素子層を有するシリコン基板と、
    　前記素子層上に形成され、ＡｌＮで形成された配線層絶縁膜内に配線が設けられた多層配線層と、
    　前記シリコン基板の裏面に形成され、配線層絶縁膜内に電源配線が設けられた電源配線層と、
    　前記多層配線層上に形成されたボンディング層と、
    　前記ボンディング層に直接接合されたSi Carrierと
    　を備え、
    　前記配線層絶縁膜及び前記ボンディング層のいずれか一方または両方がＡｌＮで形成されている
    　ことを特徴とする半導体装置。
  42. 　半導体チップに設けた多層配線層の配線層絶縁膜の表面にＡｌＮでボンディング層を形成し、
    　前記ボンディング層の表面とSi Carrierの表面とを活性化した後に直接接合する
    　ことを特徴とする半導体装置の製造方法。

     
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