KR102655387B1 - 웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체 - Google Patents

웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체 Download PDF

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Abstract

반도체 소자를 포함하는 웨이퍼의 일 면에, 웨이퍼 패드를 형성하는 단계, 재배선을 포함하는 글래스 기판의 일 면에, 범프를 형성하는 단계, 및 웨이퍼 레벨에서, 상기 웨이퍼 패드와 상기 범프를 접합하여 형성된 접합부를 포함하는 웨이퍼 레벨 패키징 구조체를 형성하는 단계를 포함하는, 웨이퍼 레벨 반도체 칩 패키징 방법이 제공이 제공된다.

Description

웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체{Wafer level semiconductor chip packaging method and wafer level semiconductor chip packaging structure using the same}
본 출원은 웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체에 관련된 것으로, 보다 구체적으로 웨이퍼 레벨에서 반도체 칩을 패키징하여 공정 수율이 향상된 웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체에 관련된 것이다.
통상적으로 반도체 칩은 웨이퍼를 준비하는 단계 및 웨이퍼를 개별 칩으로 나누는 다이싱(dicing) 단계를 포함하는 반도체 칩 제조 방법에 의하여 제조될 수 있다. 예를 들어, 대한민국 공개특허공보 10-2021-0064444에는, 기판 상에 박막을 형성하는 단계, 및 상기 기판을 다이싱하여 복수개의 반도체 칩들을 분리시키는 단계를 포함하되, 상기 기판을 다이싱하는 단계는, 레이저 빔을 이용하여 기판 내에 개질 패턴들을 형성하는 단계, 상기 기판의 하부 면을 그라인딩하여 상기 기판을 박형화하는 단계, 및 상기 기판을 팽창시켜 반도체 칩들을 분리하는 단계를 포함하되, 상기 개질 패턴들을 형성하는 단계는, 상기 기판 내에 제 1 개질 패턴을 형성하는 단계, 상기 제 1 개질 패턴의 둘레에 에지 집중 빔을 제공하여 상기 제 1 개질 패턴과 접하는 제 2 개질 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 개시되어 있다.
한편, 상술된 바와 같이 먼저 다이싱된 반도체 칩은 기판에 장착되어 패키징될 수 있다. 예를 들어, 대한민국 공개특허공보 10-2014-0067829에는, 복수의 반도체 칩이 실장된 기판을 몰드 금형의 내부에 배치하는 단계, 상기 기판에 형성된 복수의 비아홀을 통해 수지를 주입하는 단계, 및 상기 몰드 금형의 내부 및 상기 수지에 포함된 공기를 상기 몰드 금형의 외부로 배출하는 단계를 포함하는 패키징 방법이 개시되어 있다.
하지만 이러한 종래의 방법에 의하면, 웨이퍼를 먼저 다이싱하여 나눈 개별 반도체 칩을, 칩 레벨에서 패키징하기 때문에 많은 시간과 비용이 소요될 수 있다.
이에, 보다 효율적인 반도체 칩 패키징 방법이 필요한 실정이다.
본 출원이 해결하고자 하는 일 기술적 과제는, 종래에 웨이퍼를 먼저 다이싱하여 나눈 개별 칩을 패키징하는 칩 레벨의 패키징에 비하여 시간과 비용을 절감할 수 있는 웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체를 제공하는 데 있다.
본 출원이 해결하고자 하는 다른 기술적 과제는, 패키징 수율이 향상된 웨이퍼 레벨 반도체 칩 패키징 방법 및 그를 이용한 웨이퍼 레벨 반도체 칩 패키징 구조체를 제공하는 데 있다.
본 출원이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 출원은 웨이퍼 레벨 반도체 칩 패키징 방법을 제공한다.
일 실시 예에 따르면, 상기 웨이퍼 레벨 반도체 칩 패키징 방법은, 반도체 소자를 포함하는 웨이퍼의 일 면에, 웨이퍼 패드를 형성하는 단계, 재배선을 포함하는 글래스 기판의 일 면에, 범프를 형성하는 단계, 및 웨이퍼 레벨에서, 상기 웨이퍼 패드와 상기 범프를 접합하여 형성된 접합부를 포함하는 웨이퍼 레벨 패키징 구조체를 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 웨이퍼 패드를 형성하는 단계는, 상기 웨이퍼의 일 면에, 제1 금속으로 이루어진 제1 금속층을 형성하는 단계, 및 상기 제1 금속층 상에, 상기 제1 금속과는 상이한 제2 금속으로 이루어진 제2 금속층을 형성하는 단계를 포함할 수 있다.
상기 범프를 형성하는 단계는, 상기 글래스 기판의 일 면에, 상기 제1 금속으로 이루어진 상기 제3 금속층을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 웨이퍼 레벨 패키징 구조체를 형성하는 단계는, 상기 제1 및 제2 금속을 유텍틱 상태에서 접합(eutectic bonding)하는 단계, 및 상기 유텍틱 상태에서 접합된 제1 및 제2 금속을 에이징(aging)하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 유텍틱 상태에서 접합하는 단계는, 제1 온도에서 제1 시간 동안 수행되고, 상기 에이징하는 단계는, 상기 제1 온도 보다 낮은 제2 온도에서 상기 제1 시간 보다 긴 제2 시간 동안 수행되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 금속은, 금(gold, Au)이고, 상기 제2 금속은, 주석(tin, Sn)인 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 범프를 형성하는 단계는, 상기 글래스 기판의 일 면에 절연 물질을 코팅하여 절연층을 형성하는 단계, 상기 절연층을 소정 패턴으로 식각하여, 상기 글래스 기판의 일 면에 식각 영역을 형성하는 단계, 및 상기 식각 영역에 상기 범프를 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 글래스 기판의 타 면에, 상기 접합부를 통하여 상기 반도체 소자에 전기적 경로를 제공하기 위한 글래스 패드를 형성하여, 웨이퍼 레벨 반도체 칩 패키징 구조체를 제조하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 출원은 웨이퍼 레벨 반도체 칩 패키징 구조체를 제공한다.
일 실시 예에 따르면, 웨이퍼 레벨 반도체 칩 패키징 구조체는, 반도체 소자를 포함하는 웨이퍼, 재배선을 포함하는 글래스 기판, 및 상기 웨이퍼의 일 면과 상기 글래스 기판의 일 면 사이에 웨이퍼 레벨로 형성된 접합부를 포함할 수 있다.
일 실시 예에 따르면, 상기 글래스 기판의 타 면에, 상기 접합부를 통하여 상기 반도체 소자에 전기적 경로를 제공하기 위한 글래스 패드를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 웨이퍼의 일 면과 상기 글래스 기판의 일 면 사이에 절연층을 더 포함할 수 있다.
본 출원의 실시 예에 따르면, 반도체 소자를 포함하는 웨이퍼의 일 면에, 웨이퍼 패드를 형성하는 단계, 재배선을 포함하는 글래스 기판의 일 면에, 범프를 형성하는 단계, 및 웨이퍼 레벨에서, 상기 웨이퍼 패드와 상기 범프를 접합하여 형성된 접합부를 포함하는 웨이퍼 레벨 패키징 구조체를 형성하는 단계를 포함하는, 웨이퍼 레벨 반도체 칩 패키징 방법이 제공될 수 있다.
본 출원의 실시 예에 따르면, 상기 웨이퍼 레벨 반도체 칩 패키징 방법에 의하여 웨이퍼 레벨의 패키징을 구현할 수 있다.
따라서, 본 출원에 의하면, 종래에 웨이퍼를 먼저 다이싱하여 나눈 개별 칩을 패키징하는 칩 레벨의 패키징에 비하여 시간과 비용을 절감할 수 있는 기술적 효과가 있다.
한편, 본 출원의 실시 예에 따르면, 상기 웨이퍼 레벨 패키징 구조체를 형성하는 단계는, 상기 웨이퍼 패드에 포함된 제1 및 제2 금속과 상기 범프에 포함된 제1 금속을 유텍틱 상태에서 접합(eutectic bonding)하는 단계, 및 상기 유텍틱 상태에서 접합된 제1 및 제2 금속을 에이징(aging)하는 단계를 포함할 수 있다.
이에 따라, 본 출원에 따른 웨이퍼 레벨 반도체 칩 패키징 방법에 의하면, 패키징 수율이 향상될 수 있다.
도 1은 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 방법을 설명하기 위한 도면이다.
도 2는 본 출원의 실시 예에 따른 단계 S110을 설명하기 위한 도면이다.
도 3은 본 출원의 실시 예에 따른 단계 S120을 설명하기 위한 도면이다.
도 4는 본 출원의 실시 예에 따른 단계 S121을 설명하기 위한 도면이다.
도 5는 본 출원의 실시 예에 따른 단계 S122를 설명하기 위한 도면이다.
도 6 및 도 7은 본 출원의 실시 예에 따른 단계 S130을 설명하기 위한 도면이다.
도 8 및 도 9는 본 출원의 실시 예에 따른 접합부를 설명하기 위한 도면이다.
도 10은 본 출원의 실시 예에 따른 단계 S140을 설명하기 위한 도면이다.
도 11은 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 구조체를 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
종래에는 웨이퍼를 먼저 다이싱하여 나눈 개별 반도체 칩을, 칩 레벨에서 패키징하는 반도체 칩 패키징 방법이 이용되고 있다.
하지만 상술된 바와 같은 칩 레벨에서, 반도체 칩을 패키징 하는 방법은 많은 시간과 비용이 소요될 수 있다.
이에, 본 출원에서는 보다 효율적인 반도체 칩 패키징 방법을 제공한다.
이하, 도면을 참조하여, 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 방법이 설명된다.
도 1은 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 방법을 설명하기 위한 도면이고, 도 2는 본 출원의 실시 예에 따른 단계 S110을 설명하기 위한 도면이고, 도 3은 본 출원의 실시 예에 따른 단계 S120을 설명하기 위한 도면이고, 도 4는 본 출원의 실시 예에 따른 단계 S121을 설명하기 위한 도면이고, 도 5는 본 출원의 실시 예에 따른 단계 S122를 설명하기 위한 도면이고, 도 6 및 도 7은 본 출원의 실시 예에 따른 단계 S130을 설명하기 위한 도면이고, 도 8 및 도 9는 본 출원의 실시 예에 따른 접합부를 설명하기 위한 도면이고, 도 10은 본 출원의 실시 예에 따른 단계 S140을 설명하기 위한 도면이고, 도 11은 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 구조체를 설명하기 위한 도면이다.
도 1을 참조하면, 상기 웨이퍼 레벨 반도체 칩 패키징 방법은, 반도체 소자를 포함하는 웨이퍼의 일 면에, 웨이퍼 패드를 형성하는 단계(S110), 재배선을 포함하는 글래스 기판의 일 면에, 범프를 형성하는 단계(S120), 웨이퍼 레벨에서, 상기 웨이퍼 패드와 상기 범프를 접합하여 형성된 접합부를 포함하는 웨이퍼 레벨 패키징 구조체를 형성하는 단계(S130), 및 상기 글래스 기판의 타 면에, 상기 접합부를 통하여 상기 반도체 소자에 전기적 경로를 제공하기 위한 글래스 패드를 형성하여, 웨이퍼 레벨 반도체 칩 패키징 구조체를 제조하는 단계(S140) 중에서 적어도 어느 하나를 포함할 수 있다.
이하, 각 단계가 설명된다.
단계 S110
도 2를 참조하면, 단계 S110에서, 반도체 소자(sd, 도 11 참조)를 포함하는 웨이퍼(100)의 일 면에, 웨이퍼 패드(130)가 형성될 수 있다.
보다 구체적으로, 상기 웨이퍼 패드(130)는, 상기 웨이퍼(100)의 일 면에, 제1 금속(m1, 도 8 참조)으로 이루어진 제1 금속층을 형성하는 단계, 및 상기 제1 금속층 상에, 상기 제1 금속(m1)과는 상이한 제2 금속(m2, 도 8 참조)으로 이루어진 제2 금속층을 형성하는 단계에 의하여 형성될 수 있다. 여기에서 상기 제1 금속(m1)은, 예를 들어, 금(gold, Au)일 수 있다. 한편, 상기 제2 금속(m2)은, 예를 들어, 주석(tin, Sn)일 수 있다.
일 실시 예에 따르면, 상기 웨이퍼(100)의 일 면에 상기 제1 금속층이 형성되기 전에, 베이스 금속으로 이루어진 제1 베이스 금속층이 먼저 형성될 수 있다. 이때 상기 베이스 금속은, 예를 들어, 티타늄(titanium, Ti)일 수 있다. 하지만, 상기 제1 및 제2 금속(m1, m2)과 상기 베이스 금속은, 상술된 실시 예에 한정되는 것은 아니며, 후술되는 설명에서 유텍틱 상태의 접합(eutectic bonding)을 용이하게 하는 금속이면 제한되지 않는다. 예를 들어, 상기 제1 금속(m1)은 구리(copper, Cu)일 수도 있다.
즉, 일 실시 예에 따르면, 본 단계에서 상기 웨이퍼(100)의 일 면에 상기 제1 베이스 금속층, 상기 제1 베이스 금속층 상에 상기 제1 금속층, 및 상기 제1 금속층 상에 상기 제2 금속층을 순차적으로 포함하는 상기 웨이퍼 패드(130)가 형성될 수 있다.
일 실시 예에 따르면, 상기 웨이퍼 패드(130)는, 증착 공정(evaporation) 또는 도금 공정(전해 도금)으로 형성될 수 있다. 예를 들어, 상기 제1 베이스 금속층은 상기 웨이퍼(100)의 일 면에 300 Å으로 증착 또는 도금되어 형성될 수 있다. 상기 제1 금속층은 상기 제1 베이스 금속층 상에 1,000 Å으로 증착 또는 도금되어 형성될 수 있다. 상기 제2 금속층은 상기 제1 금속층 상에 1 μm 이상으로 증착 또는 도금되어 형성될 수 있다.
단계 S120
도 3을 참조하면, 단계 S120에서, 재배선(미 도시)을 포함하는 글래스 기판(200)의 일 면에, 범프(230)가 형성될 수 있다.
보다 구체적으로, 본 단계 S120은, 도 4에 도시된 바와 같이, 상기 글래스 기판(200)의 일 면에 절연 물질을 코팅하여 절연층(210)을 형성하는 단계(S121), 도 5에 도시된 바와 같이, 상기 절연층(210)을 소정 패턴으로 식각하여, 상기 글래스 기판(200)의 일 면에 식각 영역(sp)을 형성하는 단계(S122), 및 상기 식각 영역(sp)에 상기 범프(230)를 형성하는 단계를 포함할 수 있다.
이에 따라, 본 단계에서 상기 글래스 기판(200)의 일 면에, 도 3에 도시된 바와 같이 상기 범프(230)가 형성될 수 있다.
한편, 여기에서 재배선(미 도시)은, 도 11을 참조하면, 상기 글래스 기판(200)에 비아 홀(vh)을 형성하고, 상기 비아 홀(vh)에 전도성 물질을 충진하고, 배선을 재배치하는 것을 포함할 수 있다. 여기에서 전도성 물질은 예를 들어, 구리(copper, Cu)일 수 있다.
일 실시 예에 따르면, 상기 단계 S121에서, 상기 절연층(210)은, 코팅 공정으로 형성될 수 있다. 예를 들어, 상기 절연층(210)은, 상기 글래스 기판(200)의 일 면에 고분자 물질을 용액 상으로 제공하고 스핀 코팅하여 형성될 수 있다. 이때, 상기 고분자 물질은, 예를 들어, 폴리이미드(PI: polyimide)일 수 있다. 한편, 다른 예를 들어, 상기 절연층(210)은, 포토레지스터(photoresist) 물질 예를 들어, SU8로 형성될 수도 있다.
이에 따라, 상기 글래스 기판(200)의 일 면에 상기 절연층(210)이 형성될 수 있다.
일 실시 예에 따르면, 상기 단계 S122에서, 상기 식각 영역(sp)은, 식각 공정으로 형성될 수 있다. 예를 들어, 상기 식각 영역(sp)은, 상기 절연층(210)에서 상기 식각 영역(sp)을 형성하고자하는 영역이 노출되도록, 상기 절연층(210)에 마스크를 제공하고, 노광하는 포토 공정으로 형성될 수 있다. 또는 다른 예를 들어, 상기 식각 영역(sp)은, 상기 절연층(210)에서 상기 식각 영역(sp)을 형성하고자하는 영역에 식각 용액을 제공하는 습식 공정으로 형성될 수도 있다.
일 실시 예에 따르면, 상기 범프(230)는, 상기 글래스 기판(200)의 일 면의 상기 식각 영역(sp)에, 상기 제1 금속(m1, 도 8 참조)으로 이루어진 상기 제3 금속층을 형성하는 단계에 의하여 형성될 수 있다. 여기에서 상기 제1 금속(m1)은, 앞서 설명된 바와 같이 예를 들어, 금(gold, Au)일 수 있다.
일 실시 예에 따르면, 상기 글래스 기판(200)의 일 면의 상기 식각 영역(sp)에 상기 제3 금속층이 형성되기 전에, 상기 베이스 금속으로 이루어진 제2 베이스 금속층이 먼저 형성될 수 있다. 이때 상기 베이스 금속은, 앞서 설명된 바와 같이 예를 들어, 티타늄(titanium, Ti)일 수 있다. 하지만, 상기 제1 금속(m1)과 상기 베이스 금속은, 상술된 실시 예에 한정되는 것은 아니며, 앞서 설명된 바와 같이 후술되는 설명에서 유텍틱 상태의 접합을 용이하게 하는 금속이면 제한되지 않는다. 예를 들어, 상기 베이스 금속은 크롬(chromium, Cr)일 수도 있다.
즉, 일 실시 예에 따르면, 본 단계에서 상기 글래스 기판(200)의 일 면에 상기 제2 베이스 금속층 및 상기 제2 베이스 금속층 상에 상기 제3 금속층을 순차적으로 포함하는 상기 범프(230)가 형성될 수 있다.
일 실시 예에 따르면, 상기 범프(230)는, 증착 공정(evaporation) 또는 도금 공정(전해 도금)으로 형성될 수 있다. 예를 들어, 상기 제2 베이스 금속층은 상기 글래스 기판(200)의 일 면에 300 Å으로 증착 또는 도금되어 형성될 수 있다. 상기 제3 금속층은 상기 제2 베이스 금속층 상에 3,000 Å으로 증착 또는 도금되어 형성될 수 있다.
한편, 일 실시 예에 따르면, 상기 절연층(210)과 상기 범프(230)는 동일한 두께로 형성될 수 있다.
또는, 일 실시 예에 따르면, 상기 절연층(210)은 후술되는 접합부(300, 도 7 참조)와 동일한 두께로 형성될 수도 있다. 예를 들어, 상기 절연층(210)은, 후술되는 후술되는 접합부(300)의 두께가 4 μm 이상인 경우, 4 μm 이상의 두께로 형성될 수 있다.
단계 S130
도 6을 참조하면, 단계 S130에서, 웨이퍼 레벨에서, 상기 웨이퍼 패드(130)와 상기 범프(230)가 접합될 수 있다.
이를 위해, 본 단계는, 상기 제1 및 제2 금속(m1, m2)을 유텍틱 상태에서 접합(eutectic bonding)하는 단계, 및 상기 유텍틱 상태에서 접합된 제1 및 제2 금속(m1, m2)을 에이징(aging)하는 단계를 포함를 포함할 수 있다.
본 출원의 실시 예에 따르면, 상기 유텍틱 상태에서 접합하는 단계는, 제1 온도에서 제1 시간 동안 수행될 수 있다. 예를 들어, 상기 제1 온도는 300 ℃ 이상 내지 400 ℃ 이하일 수 있다. 한편, 상기 제1 시간은 1분 이하일 수 있다.
이는, 본 출원에 의하면 상기 제1 및 제2 금속(m1, m2)의 중량비가 예를 들어, Au-Sn(80:20 중량%)인 경우, 적합한 상변화에 따른 유텍틱 반응 개시를 위하여 고려된 것이다.
이에 따라, 본 출원에 의하면, Au-Sn 금속간에 순간적인 융점(m3)을 282 ℃ ±5%로 조절할 수 있다.
하지만, 상기 제1 온도 및 상기 제1 시간은 상술된 바에 한정되는 것은 아니며, 접합 시 다양한 온도 Loss를 감안하여 최종 안정된 조건을 확보하기 위해 유동적일 수 있다.
본 출원에 의하면, 상기 제1 및 제2 금속(m1, m2)의 접합을 위하여, ALN, SiC 등과 같은 세라믹 히터를 사용할 수 있다. 또는, 상기 접합을 위하여 레이저 열원을 사용한 열압착 방식이 적용될 수도 있다. 또는, 진공 또는 다른 조건의 환경에 따라, 상기 접합부에 압력 편차를 다르게 인가할 수 있음은 물론이다.
이에 따라, 본 출원에 의하면, 상기 접합부의 대면적에 순간적으로 온도와 시간을 고르게 제공할 수 있다.
이에 따라, 도 8 및 도 9를 참조하면, 상기 제1 및 제2 금속(m1, m2)이 상기 유텍틱 상태(m3)에서 용이하게 접합될 수 있다.
한편, 상기 에이징하는 단계는, 상기 제1 온도 보다 낮은 제2 온도에서 상기 제1 시간 보다 긴 제2 시간 동안 수행될 수 있다. 예를 들어, 상기 제2 온도는 150 ℃ 이상 내지 170 ℃ 이하일 수 있고, 상기 제2 시간은 2 시간 이상 내지 4 시간 이하일 수 있다.
이에 따라, 도 8을 참조하면, 상기 유텍틱 상태에서 접합된 제1 및 제2 금속(m1, m2)의 합금이 안정화될 수 있다.
따라서 본 출원에 의하면, 도 7에 도시된 바와 같이, 상기 접합에 의하여 상기 제1 및 제2 금속(m1, m2)이 상기 유텍틱 상태에서 용이하게 접합되되, 상기 유텍틱 상태에서 접합된 제1 및 제2 금속(m1, m2)의 합금이 안정화되어 형성된 접합부(300)를 포함하는 웨이퍼 레벨 패키징 구조체(5)가 형성될 수 있다.
이에 따라, 본 출원에 따른 웨이퍼 레벨 반도체 칩 패키징 방법에 의하면, 패키징 수율이 향상될 수 있다.
단계 S140
도 10을 참조하면, 단계 S140에서, 상기 글래스 기판(200)의 타 면에, 상기 접합부(300)를 통하여 상기 반도체 소자(sd, 도 11 참조)에 전기적 경로를 제공하기 위한 글래스 패드(400)가 형성될 수 있다.
보다 구체적으로, 상기 글래스 패드(400)는, 상기 글래스 기판(200)의 타 면에, 제1 금속(m1)으로 이루어진 제4 금속층을 형성하는 단계에 의하여 형성될 수 있다. 여기에서 상기 제1 금속(m1)은, 앞서 설명된 바와 같이 예를 들어, 금(gold, Au)일 수 있다.
일 실시 예에 따르면, 상기 글래스 기판(200)의 타 면에 상기 제4 금속층이 형성되기 전에, 상기 베이스 금속으로 이루어진 제3 베이스 금속층이 먼저 형성될 수 있다. 이때 상기 베이스 금속은, 앞서 설명된 바와 같이 예를 들어, 티타늄(titanium, Ti)일 수 있다.
즉, 일 실시 예에 따르면, 본 단계에서 상기 글래스 기판(200)의 타 면에 상기 제3 베이스 금속층 및 상기 제3 베이스 금속층 상에 상기 제4 금속층을 순차적으로 포함하는 상기 글래스 패드(400)가 형성될 수 있다.
일 실시 예에 따르면, 상기 글래스 패드(400)는, 증착 공정(evaporation) 또는 도금 공정(전해 도금)으로 형성될 수 있다. 예를 들어, 상기 제3 베이스 금속층은 상기 글래스 기판(200)의 일 면에 300 Å으로 증착 또는 도금되어 형성될 수 있다. 상기 제4 금속층은 상기 제3 베이스 금속층 상에 1,000 Å으로 증착 또는 도금되어 형성될 수 있다.
이로써, 도 10에 도시된 바와 같이, 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 구조체(10)가 제조될 수 있다.
이상, 설명된 본 출원에 따른 웨이퍼 레벨 반도체 칩 패키징 방법에 의하면, 도 10 및 도 11에 도시된 바와 같이 웨이퍼 레벨에서, 상기 웨이퍼 레벨 반도체 칩 패키징 구조체(10)를 먼저 제조하고 개별 칩으로 다이싱할 수 있기 때문에, 종래에 웨이퍼를 먼저 다이싱하여 나눈 개별 칩을 패키징하는 칩 레벨의 패키징에 비하여 시간과 비용을 절감할 수 있는 기술적 효과가 있다.
또한, 본 출원에 의하면, 상술된 바와 같은 웨이퍼 레벨의 패키징을 통하여, 패키징 수율이 향상될 수 있다.
이상, 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 방법이 설명되었다.
이하, 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 구조체가 설명된다.
도 10 및 도 11을 참조하면, 상술된 본 출원의 실시 예에 따른 웨이퍼 레벨 반도체 칩 패키징 방법에 의하여 제조된 웨이퍼 레벨 반도체 칩 패키징 구조체(10)는, 상기 반도체 소자(sd)를 포함하는 상기 웨이퍼(100), 상기 재배선(미 도시)을 포함하는 상기 글래스 기판(200), 및 상기 웨이퍼(100)의 일 면과 상기 글래스 기판(200)의 일 면 사이에 웨이퍼 레벨로 형성된 상기 접합부(300) 중에서 적어도 어느 하나를 포함할 수 있다.
한편, 도 10을 참조하면, 상기 웨이퍼 레벨 반도체 칩 패키징 구조체(10)는, 상기 웨이퍼(100)의 일 면과 상기 글래스 기판(200)의 일 면 사이에 상기 절연층(210)을 더 포함할 수 있다.
또한, 상기 웨이퍼 레벨 반도체 칩 패키징 구조체(10)는, 도 10에 도시된 바와 같이, 상기 글래스 기판(200)의 타 면에, 상기 글래스 패드(400)를 더 포함할 수 있다.
이에 따라, 본 출원에 의하면, 상기 웨이퍼 레벨 반도체 칩 패키징 구조체(10)는, 상기 글래스 패드(400) 및 상기 접합부(300)를 통하여 상기 반도체 소자(sd)에 전기적 경로를 제공하는 웨이퍼 레벨의 패키징을 구현할 수 있다.
따라서, 본 출원은 종래에 웨이퍼를 먼저 다이싱하여 나눈 개별 칩을 패키징하는 칩 레벨의 패키징에 비하여 시간과 비용을 절감할 수 있는 기술적 효과가 있다.
또한, 본 출원에 의하면, 상술된 바와 같은 웨이퍼 레벨의 패키징을 통하여, 패키징 수율이 향상될 수 있음은 물론이다.
이하, 본 출원의 변형 예가 설명된다.
본 출원의 제1 변형 예에 따르면, 앞서 설명된 단계 S120에서, 상기 절연층(210)은 상기 범프(230) 보다 얇은 두께로 형성될 수 있다.
이는 본 출원에 의하면, 웨이퍼 레벨에서, 상기 웨이퍼 패드(130)와 상기 범프(230)가 접합되는 경우, 용융된 제1 및 제2 금속(m1, m2)을 수용할 수 있는 수용 공간을 확보하기 위함일 수 있다.
이에 따라, 본 출원에 따르면, 웨이퍼 레벨에서, 상기 웨이퍼 패드(130)와 상기 범프(230)가 접합되어 웨이퍼 레벨의 상기 접합부(300)를 형성하는 경우, 인접합 상기 접합부(300) 사이에 접촉이 최소화될 수 있다.
한편, 본 출원의 제2 변형 예에 따르면, 앞서 설명된 단계 S122에서, 상기 식각 영역(sp)이 상기 습식 공정으로 형성되는 경우, 상기 식각 영역(sp)에 식각 용액을 제공하고, 상기 식각 영역(sp)에 제공된 상기 식각 용액의 표면에 진동을 인가할 수 있다. 여기에서 진동 인가는 예를 들어, 초음파에 의할 수 있다.
이에 따라, 상기 진동에 의하여 상기 절연층(210)의 상 측이 하 측 보다 많이 식각될 수 있다.
따라서, 웨이퍼 레벨에서, 상기 웨이퍼 패드(130)와 상기 범프(230)가 접합되는 경우, 용융된 제1 및 제2 금속(m1, m2)이 상기 상 측에 수용될 수 있다.
이에 따라, 본 출원에 따르면, 웨이퍼 레벨에서, 상기 웨이퍼 패드(130)와 상기 범프(230)가 접합되어 웨이퍼 레벨의 상기 접합부(300)를 형성하는 경우, 인접합 상기 접합부(300) 사이에 접촉이 최소화될 수 있음은 물론이다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.

Claims (11)

  1. 반도체 소자를 포함하는 웨이퍼의 일 면에, 제1 금속을 포함하는 제1 금속층을 형성하고, 상기 제1 금속층 상에, 상기 제1 금속과는 상이한 제2 금속을 포함하는 제2 금속층을 형성하여, 웨이퍼 패드를 형성하는 단계;
    재배선을 포함하는 글래스 기판의 일 면에, 상기 제1 금속을 포함하는 제3 금속층을 형성하여, 범프를 형성하는 단계; 및
    웨이퍼 레벨에서, 상기 웨이퍼 패드와 상기 범프를 접합하여, 상기 제2 금속층을 사이에 두고 상기 제1 금속층과 상기 제3 금속층이 적층된 상태에서 유텍틱 접합(eutectic bonding)된 접합부를 포함하는 웨이퍼 레벨 패키징 구조체를 형성하는 단계를 포함하고,
    상기 제1 금속층을 형성하기 전 상기 웨이퍼의 일 면에, 베이스 금속을 포함하는 제1 베이스 금속층을 형성하는 단계; 및
    상기 제3 금속층을 형성하기 전 상기 글래스 기판의 일 면에, 상기 베이스 금속을 포함하는 제2 베이스 금속층을 형성하는 단계를 더 포함하되,
    상기 제1 금속은, 금(gold, Au)이고, 상기 제2 금속은, 주석(tin, Sn)이고, 상기 베이스 금속은, 티타늄(titanium, Ti)이고,
    상기 웨이퍼 레벨 패키징 구조체를 형성하는 단계는,
    상기 유텍틱 접합된 제1 및 제2 금속을 에이징(aging)하는 단계를 더 포함하되,
    상기 유텍틱 접합 단계는, 제1 온도에서 제1 시간 동안 수행되고,
    상기 에이징하는 단계는, 상기 제1 온도 보다 낮은 제2 온도에서 상기 제1 시간 보다 긴 제2 시간 동안 수행되는 것을 포함하고,
    상기 접합부는,
    상기 제1 및 제3 금속층의 제1 금속과, 상기 제2 금속층의 제2 금속을 중량비 80:20으로 포함하고,
    상기 웨이퍼 레벨 패키징 구조체를 형성하는 단계는,
    상기 중량비에 따라 277 ℃ 이상 내지 287 ℃ 이하의 제1 온도로 수행되는 것을 포함하고,
    상기 범프를 형성하는 단계는,
    상기 글래스 기판의 일 면에 절연 물질을 코팅하여 절연층을 형성하는 단계;
    상기 절연층을 소정 패턴으로 식각하여, 상기 글래스 기판의 일 면에 식각 영역을 형성하는 단계; 및
    상기 식각 영역 내에 상기 범프를 형성하는 단계를 포함하되,
    상기 식각 영역을 형성하는 단계는, 상기 식각 영역이 형성될 상기 절연층의 영역에 식각 용액을 제공하고, 제공된 상기 식각 용액의 표면에 진동을 인가하여, 상기 절연층의 상측이 하측보다 많이 식각되어, 상기 식각 영역의 상측 폭이 상기 글래스 기판에 인접한 상기 식각 영역의 하측 폭보다 넓게 형성되는 것을 포함하고,
    상기 절연층 및 상기 식각 영역 내에 형성된 상기 범프의 두께는 동일하되,
    상기 식각 영역 내에 형성된 상기 범프의 상측의 폭은 하측의 폭보다 넓은 것을 포함하는, 웨이퍼 레벨 반도체 칩 패키징 방법.
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  8. 제1 항에 있어서,
    상기 글래스 기판의 타 면에, 상기 접합부를 통하여 상기 반도체 소자에 전기적 경로를 제공하기 위한 글래스 패드를 형성하여, 웨이퍼 레벨 반도체 칩 패키징 구조체를 제조하는 단계를 더 포함하는, 웨이퍼 레벨 반도체 칩 패키징 방법.
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