CN111863648A - 一种集成后偏移量的测量方法 - Google Patents

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Abstract

本发明公开了一种集成后偏移量的测量方法，所述方法包括如下步骤：在第一、第二待集成衬底上分别设置键合偏差测试矩阵，测试矩阵中布置有键合结构和与键合结构一一对应并相连的金属布线；采用直流测试设备分别对测试矩阵里的键合结构进行直流测试，得到键合导通结果；根据测试矩阵中的键合导通结果，得到集成后偏移量的偏离方向和偏离数值。本发明的测量方法能够提高键合偏差的测试准确性和便捷性，减少失效分析时间，增加工艺监控质量，为三维异质异构集成工艺的良率提升和成本降低提供保障。

Description

一种集成后偏移量的测量方法
技术领域
本发明涉及半导体工艺技术领域，具体涉及一种集成后偏移量的测量方法。
背景技术
半导体芯片三维堆叠集成技术是后摩尔时代电子元器件进一步小型化、轻量化、多功能化和智能化的关键途径之一，通过将多层半导体器件或晶圆在垂直方向堆叠集成，有助于突破现有集成电路在物理和材料方面的局限。然而由于材料自身特性、对准方法以及工艺过程中各种因素的引入，将导致集成芯片和晶圆在键合后产生对准偏差。芯片晶圆之间的对准精度，直接决定了后续集成互联的精度以及电路的综合性能。当对准偏差较大时，原本在版图设计中应上下对准键合的键合图形就会偏移错位，导致互联结构中电连接出现断路或者短路等异常，进而影响产品良率。
此外，由于硅、GaAs、InP等化合物半导体材料在可见光下并不透明，同时受限于低阻衬底材料很低的红外透过率，以及红外表征方法自身的精度问题，难以通过光学检测方法直接精确表征键合偏差，无法满足对工艺过程精确监控的需求。现有的分析手段一般是对集成样品进行剖面切割，然后通过高分辨扫描隧道显微镜测量对准偏差，此方法属于破坏性分析，同时使用复杂、耗时较多。因此，急需研究出一种既便捷又精确测量出集成芯片或晶圆在键合后的偏差值的方法。
发明内容
本发明的目的在于提供一种集成后偏移量的测量方法，通过设置偏差测试矩阵和进行直流电学测试，来测算键合后对准偏差的偏离数值和偏离方向。
实现本发明目的的技术解决方案为：一种集成后偏移量的测量方法，包括以下步骤：
(1)在第一、第二待集成衬底上分别设置键合偏差测试矩阵，测试矩阵中布置有键合结构和与键合结构一一对应并相连的金属布线；
(2)采用直流测试设备分别对测试矩阵中的键合结构进行直流测试，得到键合导通结果；
(3)根据测试矩阵中的键合导通结果，得到集成后偏移量的偏离方向和偏离数值。
优选地，所述的第一、第二待集成衬底为Si、GaAs、GaN、InP这些半导体材料芯片或晶圆中任意一种。
优选地，所述的键合偏差测试矩阵在第一待集成衬底上包含一个相互交叉呈中心对称的“十”字条状键合图形，以及与键合图形相连的金属布线，该“十”字条状键合图形的横轴对应为X轴，取向右方向为正方向，纵轴为Y轴，取向上方向为正方向。
优选地，第一待集成衬底上“十”字条状键合图形的宽度w范围在2μm～10μm，长度h范围在10μm～200μm。
优选地，所述的键合偏差测试矩阵在第二待集成衬底上包含一组相互交叉的分立键合图形块，以及与每个分立键合图形块相连的金属布线；
分立键合图形块的布置方法为：在X轴正负半轴上布置垂直间距为a，水平间距为c的N个键合图形块，在Y轴正负半轴上布置垂直间距为c，水平间距为a的N个键合图形块，其中a的数值为0.2μm～2um，c的数值为1μm～5μm，与每个分立键合图形块相连的金属布线作为直流测试输出端；
其中在X轴正半轴部分，键合图形块位于正半轴的上侧，在负半轴部分，键合图形块位于负半轴的下侧；在Y轴正半轴部分，键合图形块位于正半轴的右侧，在负半轴部分，键合图形块位于负半轴的左侧。
优选地，第二待集成衬底上分立键合图形块为边长d在1μm～10μm之间的正方形。
优选地，第一待集成衬底上“十”字条状键合图形的宽度w与第二待集成衬底上分立键合图形块的个数N、定值a和定值d之间的关系符合(a×N-d/2)＝w/2，同时第一待集成衬底上十”字条状键合图形的长度h与第二待集成衬底上分立键合图形块的个数N和定值c及边长d之间的关系符合c×N+d/2<h/2；即在X、Y的正负半轴上，在完全对准情况下，有且只有第N个键合图形块刚好位于条状键合图形外侧，其余第1个到第N-1个键合图形块与条状键合图形均有重合。
优选地，在完全对准情况下，所述的第一、第二待集成衬底上的键合偏差测试矩阵里的键合图形中心点相重合。
优选地，采用直流测试设备对各组测试模块进行电流测试，所述的直流测试方法为：电压-2～2V，电流为0.01mA～1mA。
优选地，当两个衬底完全对准，即X、Y方向偏移量βX＝βY＝0时，第二衬底上只有第N组键合图形块与第一衬底上的十字条状键合图形刚好未接触，其余各个键合图形块与十字条状键合图形均相互接触并导通；此时正X轴、负X轴、正Y轴、负Y轴四个半轴的测试结果为(1、1、1……1、0)，即除第N个键合图形块以外的测试结果均为1；
若两个衬底存在偏差时，首先由键合偏差测试矩阵中不同半轴上的第N组键合图形块的测试结果来判断偏离方向；如果某一半轴上的第N位测试结果由0变为1，则说明该半轴代表的方向发生了偏离；若X轴正半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为Y轴正方向；若X轴负半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为Y轴负方向；若Y轴正半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为X轴正方向；若Y轴负半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为X轴负方向；
然后由测试矩阵中的其余键合图形块的测试结果来判断偏离量，如第M+1组键合图形块的测试结果为0，而第M组键合图形块的测试结果为1时，则该半轴上代表的偏移量的数值大小为a×(N-M-1)<β<a×(N-M)，其中M为0,1,2……N-1间的任意一个整数，且所述偏移量的绝对值大小为β<a×N。
与现有技术相比，本发明的显著优点为：本发明的测试方法通过在待集成衬底上设置键合偏差测试矩阵，通过测试矩阵中的键合图形引出的金属压块作为测试端口，测试每组键合图形的导通结果；根据每组键合图形的导通结果，得到集成后偏移量的偏离方向和偏离量；该方法能够在不对样品进行破坏的前提下，便捷精确的测试除键合后对准偏离方向和偏离量，保证了集成工艺的有效监控。
附图说明
为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例进行详细描述，其中：
图1为本发明实施例提供的测量集成后对准偏差的流程示意图。
图2为键合偏差测试矩阵示意图。
图3为完全对准情况下键合偏差结构示意图。
图4为第一衬底相对于第二衬底向X轴正方向偏离情况示意图。
图5为第一衬底相对于第二衬底向Y轴正方向偏离情况示意图。
图6为第一衬底相对于第二衬底向X轴负方向和Y轴正方向偏离情况下键合对准偏差测试键合结构示意图。
X+ M：X轴正方向第M个键合图形块；
Y- N：Y轴负方向第N个键合图形块；
βx：X方向位置偏移；
βy：Y方向位置偏移；
βxy：对角方向位置偏移。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
本发明一种集成后偏移量的精确表征方法，如图1所示，包括如下步骤：
步骤S01，在第一、第二待集成衬底上分别设置键合偏差测试矩阵，测试矩阵中布置有键合结构和与键合结构一一对应并相连的金属布线；
具体来说，在第一、第二待集成衬底上分别设置如图2所示的键合偏差测试矩阵，待集成衬底可以为包括但不限于Si、GaAs、GaN、InP等的半导体材料芯片或晶圆，如Si CMOS晶圆和GaAs芯片；
进一步地，在第一、第二衬底上根据实际情况，选取合适的测试区域来布置键合偏差测试矩阵，其中如图2所示的键合偏差测试矩阵在第一待集成衬底上包含一个相互交叉呈中心对称，类似于坐标轴的“十”字条状键合图形，该“十”字条状图形的横轴对应为X轴，取向右方向为正方向，纵轴对应为Y轴，取向上方向为正方向；
进一步地，第一待集成衬底上“十”字条状键合图形的宽度w范围在2μm～20μm，长度h范围在10μm～200μm。图6所示的实施例中w为10μm，h为80μm；
进一步地，键合偏差测试矩阵在第二待集成衬底上包含一组相互交叉的分立键合图形块，分立键合图形块的布置方法为，在X轴正负半轴上布置垂直间距为a，水平间距为c的N个键合图形块，在Y轴正负半轴上布置垂直间距为c，水平间距为a的N个键合图形块，和Y轴上均匀分布，其中a的数值为0.2μm～2um，c的数值为1μm～5μm，具体数值取决于拟得到的测试精度，以及与每个分立键合图形块相连的金属布线作为直流测试输出端。其中在X轴正半轴部分，键合图形块位于正半轴的上侧，在X轴负半轴部分，键合图形块位于负半轴的下侧；在Y轴正半轴部分，键合图形块位于正半轴的右侧，在Y轴负半轴部分，键合图形块位于负半轴的左侧。在图6所示的实施例中N的值为6，a的值为1μm，c的值为5μm；
进一步地，如图6所示的第二待集成衬底上分立键合图形块为边长d在1μm～10μm之间的正方形，本实施例中，d的值为2μm；
进一步地，第一待集成衬底上“十”字条状键合图形的宽度w与第二待集成衬底上分立键合图形块的个数N和定值a及边长d之间的关系符合(a×N-d/2)＝w/2，如图6所示的实施例中，(a×N-d/2)＝1×6-2/2＝5＝10/2＝w/2；
进一步地，第一待集成衬底上十”字条状键合图形的长度h与第二待集成衬底上分立键合图形块的个数N和定值c及边长d之间的关系符合c×N+d/2<h/2,如图6所示的实施例中，(c×N-d/2)＝5×6+2/2＝31＜80/2＝h/2；
进一步地，图2、图3所示的实施例在完全对准的情况下，在X、Y的正负半轴上，有且只有第N个键合图形块与条状键合图形刚好未接触，且其余键合图形块与条状键合图形均有接触；
进一步地，如图2、图3所示，在完全对准情况下，第一、第二衬底上的键合偏差测试矩阵里的键合图形中心点相重合；
步骤S02，采用直流测试设备分别对测试矩阵里的键合图形进行直流测试，得到键合导通结果；
具体来说，采用直流电学测试设备分别对X、Y正负半轴上的1～N组键合图形进行直流测试，测试相应输入输出端是否导通。通过在输入端加上电压，输出端如果成功测到电流的话，则说明该输入输出导通；
进一步地，在正负载条件下如果该端口导通，则输出1；未导通则输出0；
进一步地，所采用的电压值范围为-2～2V，输出电流为0.01mA～1mA。
步骤S03，根据测试矩阵中的键合导通结果，得到集成后偏移量的偏离方向和偏离数值。
当两个衬底完全对准，即X、Y方向偏移量βX＝βY＝0时，第二衬底上只有第N组键合图形块与第一衬底上的十字条状键合图形刚好未接触，其余各个键合图形块与十字条状键合图形均相互接触并导通；此时正X轴、负X轴、正Y轴、负Y轴四个半轴的测试结果为(1、1、1……1、0),即除第N个键合图形块以外的测试结果均为1；
若两个衬底存在偏差时，首先由键合偏差测试矩阵中不同半轴上的第N组键合图形块的测试结果来判断偏离方向；如果某一半轴上的第N位测试结果由0变为1，则说明该半轴代表的方向发生了偏离；若X轴正半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为Y轴正方向，如图5所示；若X轴负半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为Y轴负方向；若Y轴正半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为X轴正方向，如图4所示；若Y轴负半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为X轴负方向；
具体来说，首先采集步骤S02中每组偏差测试模块的测试结果，得到X、Y正负半轴上的四组第N位测试结果，由第N位结果判断偏离方向，本方法中测量的偏离方向包括正X方向、负X方向、正Y方向、负Y方向以及几种方向的组合；如图3所示的实施例中，四组第N位测试结果均为0，说明两个芯片或晶圆完全对准；如果某一半轴上的第N位测试结果由0变为1，则说明该半轴代表的方向发生了偏离。在如图6所示的实施例中，在Y轴负半轴和X轴正半轴的第N位测试结果均为1，说明此实施例中，第一衬底相对于第二衬底的偏离方向为X轴负方向和Y轴正方向；
进一步地，再由测试矩阵中的键合图形块的测试结果来判断偏离量，其中偏移量β的绝对值大小为β<a×N；如第M+1组键合图形块的测试结果为0，而第M组键合图形块的测试结果为1时，则该半轴上代表的偏移量的数值大小为a×(N-M-1)<β<a×(N-M)，其中M为0,1,2……N-1间的任意一个整数；在如图6所示的实施例中，在X轴负半轴上，X- 4的测试结果为0，而X- 3的测试结果为1，则说明第一衬底相对于第二衬底在Y轴正方向的偏离量为1×(6-3-1)<βy<1×(6-3)，即2<βy<3；同时在Y轴正半轴上，Y+ 3的测试结果为0，而Y+ 2的测试结果为1，则说明第一衬底相对于第二衬底在X轴负方向的偏离量1×(6-2-1)<βx<1×(6-2)，即3<βx<4。
综上所述，本发明一种集成后偏移量的测量方法，通过设置偏差测试矩阵和进行直流电学测试，根据测试矩阵中的键合结构导通结果，得到集成后偏移量的偏离方向和偏离值。本发明的方法能够提高键合偏差的测试准确性和便捷性，减少失效分析时间，增加工艺监控质量，为三维异质异构集成工艺的良率提升和成本降低提供保障。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种集成后偏移量的测量方法，其特征在于，包括如下步骤：
(1)在第一、第二待集成衬底上分别设置键合偏差测试矩阵，测试矩阵中布置有键合结构和与键合结构一一对应并相连的金属布线；
(2)采用直流测试设备分别对测试矩阵中的键合结构进行直流测试，得到键合导通结果；
(3)根据测试矩阵中的键合导通结果，得到集成后偏移量的偏离方向和偏离数值。
2.根据权利要求1所述的方法，其特征在于，所述的第一、第二待集成衬底为Si、GaAs、GaN、InP这些半导体材料芯片或晶圆中任意一种。
3.根据权利要求1所述的方法，其特征在于，所述的键合偏差测试矩阵在第一待集成衬底上包含一个相互交叉呈中心对称的“十”字条状键合图形，以及与键合图形相连的金属布线，该“十”字条状键合图形的横轴对应为X轴，取向右方向为正方向，纵轴为Y轴，取向上方向为正方向。
4.根据权利要求3所述的方法，其特征在于，第一待集成衬底上“十”字条状键合图形的宽度w范围在2μm～10μm，长度h范围在10μm～200μm。
5.根据权利要求3所述的方法，其特征在于，所述的键合偏差测试矩阵在第二待集成衬底上包含一组相互交叉的分立键合图形块，以及与每个分立键合图形块相连的金属布线；
分立键合图形块的布置方法为，在X轴正负半轴上布置垂直间距为a，水平间距为c的N个键合图形块，在Y轴正负半轴上布置垂直间距为c，水平间距为a的N个键合图形块，其中a的数值为0.2μm～2um，c的数值为1μm～5μm，与每个分立键合图形块相连的金属布线作为直流测试输出端；
其中在X轴正半轴部分，键合图形块位于正半轴的上侧，在负半轴部分，键合图形块位于负半轴的下侧；在Y轴正半轴部分，键合图形块位于正半轴的右侧，在负半轴部分，键合图形块位于负半轴的左侧。
6.根据权利要求5所述的方法，其特征在于，第二待集成衬底上分立键合图形块为边长d在1μm～10μm之间的正方形。
7.根据权利要求6所述的方法，其特征在于，第一待集成衬底上“十”字条状键合图形的宽度w与第二待集成衬底上分立键合图形块的个数N、定值a和定值d之间的关系符合(a×N-d/2)＝w/2，同时第一待集成衬底上十”字条状键合图形的长度h与第二待集成衬底上分立键合图形块的个数N和c及边长d之间的关系符合c×N+d/2<h/2；即在X、Y的正负半轴上，在完全对准情况下，有且只有第N个键合图形块刚好位于条状键合图形外侧，其余第1个到第N-1个键合图形块与条状键合图形均有重合。
8.根据权利要求1-7任意一项所述的方法，其特征在于，在完全对准情况下，所述的第一、第二待集成衬底上的键合偏差测试矩阵里的键合图形中心点相重合。
9.根据权利要求1-7任意一项所述的方法，其特征在于，采用直流测试设备对各组测试模块进行电流测试，所述的直流测试方法为：电压-2～2V,电流为0.01mA～1mA。
10.根据权利要求7所述的方法，其特征在于，当两个衬底完全对准，即X、Y方向偏移量βX＝βY＝0时，第二衬底上只有第N组键合图形块与第一衬底上的十字条状键合图形刚好未接触，其余各个键合图形块与十字条状键合图形均相互接触并导通；此时正X轴、负X轴、正Y轴、负Y轴四个半轴的测试结果为(1、1、1……1、0)，即除第N个键合图形块以外的测试结果均为1；
若两个衬底存在偏差时，首先由键合偏差测试矩阵中不同半轴上的第N组键合图形块的测试结果来判断偏离方向；如果某一半轴上的第N位测试结果由0变为1，则说明该半轴代表的方向发生了偏离；若X轴正半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为Y轴正方向；若X轴负半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为Y轴负方向；若Y轴正半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为X轴正方向；若Y轴负半轴上的第N组图形测试结果为1，则说明第一衬底相对于第二衬底的偏离方向为X轴负方向；
然后由测试矩阵中的其余键合图形块的测试结果来判断偏离量，如第M+1组键合图形块的测试结果为0，而第M组键合图形块的测试结果为1时，则该半轴上代表的偏移量的数值大小为a×(N-M-1)<β<a×(N-M)，其中M为0,1,2……N-1间的任意一个整数，且偏移量的绝对值大小为β<a×N。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117116914A (zh) * 2023-10-24 2023-11-24 苏州芯慧联半导体科技有限公司 一种用于晶圆对位的测量标记及测量方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157407A1 (en) * 2005-07-06 2008-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional ic device and alignment methods of ic device substrates
CN102867796A (zh) * 2011-07-05 2013-01-09 中国科学院微电子研究所 3d集成电路结构以及检测芯片结构是否对齐的方法
CN203824509U (zh) * 2014-05-05 2014-09-10 中芯国际集成电路制造(北京)有限公司 一种检测键合准确性的测试结构
CN206992074U (zh) * 2017-07-06 2018-02-09 武汉新芯集成电路制造有限公司 一种用于测试键合晶圆对准误差的结构
CN108511419A (zh) * 2018-03-13 2018-09-07 长江存储科技有限责任公司 半导体器件
TW201836094A (zh) * 2017-03-21 2018-10-01 日商富士軟片股份有限公司 積層裝置、積層體及積層裝置的製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157407A1 (en) * 2005-07-06 2008-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional ic device and alignment methods of ic device substrates
CN102867796A (zh) * 2011-07-05 2013-01-09 中国科学院微电子研究所 3d集成电路结构以及检测芯片结构是否对齐的方法
CN203824509U (zh) * 2014-05-05 2014-09-10 中芯国际集成电路制造(北京)有限公司 一种检测键合准确性的测试结构
TW201836094A (zh) * 2017-03-21 2018-10-01 日商富士軟片股份有限公司 積層裝置、積層體及積層裝置的製造方法
CN206992074U (zh) * 2017-07-06 2018-02-09 武汉新芯集成电路制造有限公司 一种用于测试键合晶圆对准误差的结构
CN108511419A (zh) * 2018-03-13 2018-09-07 长江存储科技有限责任公司 半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117116914A (zh) * 2023-10-24 2023-11-24 苏州芯慧联半导体科技有限公司 一种用于晶圆对位的测量标记及测量方法
CN117116914B (zh) * 2023-10-24 2023-12-22 苏州芯慧联半导体科技有限公司 一种用于晶圆对位的测量标记及测量方法

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