JP2008053289A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】小型化したチップが作り込まれたウエハに対してプローブ検査を実施できる技術を提供する。
【解決手段】ウエハプローバの動作を制御する上で、１個のチップ領域１Ｃのサイズとして検査システムに登録できる値の下限が０．２５ｍｍであり、実際のチップ領域１ＣのＸ方向およびＹ方向の少なくとも一方での寸法が０．２５ｍｍ未満である場合において、Ｘ方向で２個かつＹ方向で２個のチップ領域群を仮想チップ領域１ＣＶとし、この仮想チップ領域１ＣＶのサイズを１個のチップ領域のサイズとして検査システムに登録する。
【選択図】図６

Description

本発明は、半導体装置の製造技術に関し、特に、プローブ針を検査用電極に接触させて半導体素子または回路を検査する検査工程に適用して有効な技術に関するものである。

特開２００３−２９７８８７号公報（特許文献１）には、テストパッドが狭ピッチ化し、スクライブ領域が狭小化した状況下においてもプローブ検査を実施する方法が記載されており、半導体ウエハ内において１回当たりのコンタクトによって検査する半導体チップを１列おきに選択してプローブ検査を行う方法が開示されている。

特開平６−３７１５７号公報（特許文献２）には、プローブピンの最小間隔よりも短いピッチで配列されたボンディングパッドに対して検査する方法が記載されており、スクライブラインを挟んでパッド同士をつなげておき、１つおきにプローブを当てる方法が開示されている。

特開平７−２３５５７２号公報（特許文献３）には、プローブカードとして縦に８個かつ横に２個連続する８×２個のチップに対応する複数の垂直プローブ針を有するプローブカードを用い、このプローブカードで検査する複数のチップ領域を一つのインデックス区域として設定する方法が記載されている。このインデックス区域を縦横に敷き詰めて半導体ウエハ上の全チップを被った場合に形成される最小面積となる領域をコンタクト領域として半導体ウエハ上に設定した後、このコンタクト領域内を左端の上端のインデックス区域から左端の下端のインデックス区域まで半導体ウエハをインデックス送りするようにして、インデックス送りの回数を軽減し、検査効率を向上させる技術が開示されている。

特開２０００−３５７７１８号公報（特許文献４）、特開平１１−８７４４０号公報（特許文献５）および特開平１１−１６９６３号公報（特許文献６）には、被検査ウエハに配列されたチップのうち少なくとも複数のチップを同時にプローブ検査する技術が開示されている。特開２０００−３５７７１８号公報では、プローブカードは、シリコン基板と、そのシリコン基板の一方の主面に実装された複数の半導体チップに対応する複数の検査用チップとを有し、シリコン基板の他方の主面に形成されたＳｉウィスカーからなる複数の垂直プローブ針を検査用チップに電気的に接続させ、被検査ウエハに配列されたチップのうち少なくとも複数のチップを同時にプローブ試験する技術が開示されている。特開平１１−８７４４０号公報では、同一のプローブ針支持体に設けた２列のプローブ針群を、ＩＣチップの境界線を挟んだ２列の電極群に同時に接触させることで、隣り合うＩＣチップを同時に検査可能にする技術が開示されている。

特開平５−７４８８２号公報（特許文献７）には、微小電極の配列された電極列に対し、電極の配置間隔の２倍の間隔で並んだプローブ針を備えたプローブ針列を押圧して特性試験を行うことにより、配置間隔の狭い微小電極の列に対しても先端径の太いプローブ針を用いて試験をする技術が開示されている。

特開平２−２３４０７５号公報（特許文献８）には、微小電極の配列された電極列に対し、電極の配置間隔の２倍の間隔で並んだプローブ針を備えたプローブ針列を押圧して、初めに奇数番目の電極列の特性試験を行い、次に偶数番目に電極列の特性試験を行うことにより、配置間隔の狭い微小電極の列に対しても先端径の太いプローブ針を用いて試験をする技術が開示されている。

特開平７−２０１９３５号公報（特許文献９）には、ウエハに５行×１１列のチップが形成されており、これに対応して、プローブカードは１１個のプローブユニットを５行分並列に設置して、プローブカード全体としては、ウエハ上のすべてのメモリチップの電極に同時に接触できるだけのプローブ針を備えた構成が記載されている。各プローブユニットの配線板は、ウエハの表面に対して垂直方向に延びており、ウエハをプローブカードに押し付けると、すべてのチップの電極がプローブ針に接触して、テスタを用いて全チップの検査を並列に実行することにより、１回の検査時間でウエハ上の全チップの検査が完了する技術が開示されている。

特開平４−３５５９４２号公報（特許文献１０）には、プローブカードの交換作業を容易にするための機構および構造が開示されている。
特開２００３−２９７８８７号公報 特開平６−３７１５７号公報 特開平７−２３５５７２号公報 特開２０００−３５７７１８号公報 特開平１１−８７４４０号公報 特開平１１−１６９６３号公報 特開平５−７４８８２号公報 特開平２−２３４０７５号公報 特開平７−２０１９３５号公報 特開平４−３５５９４２号公報

ダイオード素子が形成された半導体チップ（以下、単にチップと記す）は、そのチップが搭載されるデバイスに対する高集積化および高密度化の要求に伴って小型化が進んでおり、平面サイズで一辺が０．１８ｍｍ〜０．１７５ｍｍ程度へと小さくなっている。

本発明者は、上記のように小型化したチップ（チップ領域）が作り込まれた半導体ウエハ（以下、単にウエハと記す）に対して、プローブ検査を行う技術について検討している。その中で、本発明者は、以下の課題を見出した。

すなわち、本発明者らが用いたプローバにおいては、チップサイズとして０．２５０ｍｍ未満は入力することができないようにシステムソフト上で制約がかけられている。これは、ウエハに作り込まれたチップが、平面サイズで一辺が０．２５０ｍｍ未満となった場合には、プローバが対応できないことを意味している。このような不具合を改善するために、システムソフトを改良しようとすると、多額の費用が生じてしまうことになる。また、既にメーカー側でのサポートが終了しているような旧型のプローバを用いている場合には、システムソフトの改良すらできず、小型化したチップが作り込まれたウエハに対しては、プローブ検査が行えなくなってしまう不具合が生じてしまう。

また、１枚のウエハからのチップの取得数を増やすために、隣接するチップ間のスクライブ領域幅が縮小されつつある。ここで、たとえばスクライブ領域幅が４０μｍから３５μｍに縮小されたとする。しかしながら、プローバに入力できるチップサイズの最小単位が１０μｍであるとすると、１０μｍ未満である５μｍ単位でスクライブ領域が縮小されたウエハにプローバが対応できなくなってしまう課題が生じる。

プローブ検査を行う際には、プローブカードをチップの配列に合わせて動作させるのではなく、チップの配列に合わせて被測定チップがプローブ針と対向するようにウエハが載置されたウエハステージを移動させる。このウエハステージの最小移動量が上記チップサイズに対応していることから、ウエハに形成された複数（全てではない）のチップに対して同時にプローブ針を接触させてプローブ検査を行う場合には、プローブカードに取り付けられたプローブ針の最小ピッチではなく、ウエハステージの最小移動ピッチに制約を受けてしまう課題がある。

本発明の目的は、小型化したチップが作り込まれたウエハに対してプローブ検査を実施できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
（ｂ）前記半導体ウエハの主面内における第１の方向での第１の個数かつ前記第１の方向と交差する第２の方向で第２の個数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
（ｃ）前記複数のプローブ針の先端を前記複数のチップ領域のうちの対応するものに接触させ、前記複数のプローブ針が接触している前記複数のチップ領域の電気特性を測定する工程、
（ｄ）前記（ｃ）工程後、前記ウエハステージを前記第１の方向に沿って前記第１の個数の前記チップ領域に相当する第１の移動量、もしくは前記第２の方向に沿って前記第２の個数の前記チップ領域に相当する第２の移動量で移動させる工程、
（ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
を含み、
１つの前記チップ領域の前記第１の方向および前記第２の方向の少なくとも一方に沿った大きさは、前記ウエハステージの最小移動ピッチ以下であり、
前記第１の個数および前記第２の個数は、偶数個である。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、小型化したチップが作り込まれたウエハに対してプローブ検査を実施することができる。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

ウエハとは、半導体素子および回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。

デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。

プローブ針または単に針とは、その先端が伝統的なプローブ針状のものの他、先端が細くなった針状の接触端子、先端がピラミッド形状の接触端子、その他の形状のバンプ電極などを含むものとする。

テスタ（Test System）とは、半導体素子および回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。

プローブカードとは、検査対象となるウエハと接触するプローブ針および多層配線基板などを有する構造体であり、信号を対象となるウエハへ送るものをいう。

プローバとは、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１の半導体装置は、たとえば可変容量ダイオード（半導体素子）を有するものである。この本実施の形態１の半導体装置の製造工程について図１〜図１３を用いて説明する。

図１は、本実施の形態１の半導体装置の製造工程を示したフローチャートである。

まず、図２に示すように、ｎ型の導電型を有する不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ型高濃度基板（半導体ウエハ）１を用意する。このｎ型高濃度基板１にドープされた不純物の濃度は、たとえば１×１０^１９個／ｃｍ^３〜１×１０^２０個／ｃｍ^３程度とすることを例示できる。また、ｎ型高濃度基板１は、複数のチップ領域に区画され、各々のチップ領域にそれぞれ可変容量ダイオードの素子が形成される。

続いて、ｎ型高濃度基板１の主面上にｎ型の導電型を有する不純物（たとえばＰ（リン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ型低濃度層２を形成する（工程Ｐ１）。このｎ型低濃度層２は、抵抗率が約１００Ωｃｍ以上であり、その厚さは、たとえば約１５μｍ程度とし、ドープされた不純物の濃度は、１×１０^１６個／ｃｍ^３〜１×１０^１９個／ｃｍ^３程度とすることを例示できる。

次に、図３に示すように、ｎ型高濃度基板１に熱酸化処理を施し、ｎ型低濃度層２の表面に膜厚０．４μｍ〜１μｍ程度の酸化シリコン膜３を形成する（工程Ｐ２）。

続いて、ｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜（図示は省略）を成膜し、このフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、開口部を形成する。続いて、残ったフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、ｎ型低濃度層２の表面の酸化シリコン膜３に次の工程において形成するｐ型拡散層を形成するための開口部６を選択的に形成する。

次に、開口部６内を含むｎ型低濃度層２上に、たとえばＰＢＦ（Poly Boron Film）などのドーピング材料を塗布する。続いて、約９００℃程度の雰囲気中にてｎ型高濃度基板１をアニールすることにより、そのｎ型低濃度層２にｐ型不純物であるＢ（ホウ素）をドーピングし、ｐ型拡散層７を形成する。続いて、Ｎ_２（窒素）雰囲気中において、ｎ型高濃度基板１に約１０００℃程度の熱処理を施すことにより、ｐ型拡散層７とｎ型低濃度層２とによるＰＮ接合を形成し、可変容量ダイオードの素子（半導体素子）を形成することができる（工程Ｐ３）。

次に、可変容量ダイオードの容量特性および逆方向電圧特性の測定（プローブ検査）を行う（工程Ｐ４）。ここで、図４は、その容量特性および逆方向電圧特性の測定を行う検査システムを示した説明図である。

図４に示すように、この検査システムは、ウエハプローバＷＰ、コントローラＣＲ、および測定器（テスタ）ＤＴなどから構成されている。ウエハプローバＷＰには、ウエハ状のｎ型高濃度基板１の裏面と対向してｎ型高濃度基板１が載置されるウエハステージＷＳ、複数のプローブ針ＰＮおよび前記複数のプローブ針ＰＮを支持するプローブカードＰＣが配置されている。ウエハステージＷＳは、ｎ型高濃度基板１に裏面から基準となる電位を供給する電極としての機能も有するものであり、ｎ型高濃度基板１の裏面を真空吸着して、ｎ型高濃度基板１の裏面との電気的接続を確実にしている。また、ウエハステージＷＳは、ｎ型高濃度基板１の主面と水平な一方向であるＸ方向、ｎ型高濃度基板１の主面と水平かつ前記Ｘ方向と直行するＹ方向、およびｎ型高濃度基板１の主面に対して垂直なＺ方向へ動作し、検査対象のチップ領域とプローブ針ＰＮの先端との位置を合わせることのできる構造を有している。コントローラＣＲは、ウエハプローバＷＰおよび測定器ＤＴなどの各機器の動作を制御する機能を有する。測定器ＤＴは、コントローラＣＲからの制御信号によって前述の容量特性および逆方向電圧特性を測定し、測定結果をコントローラＣＲへ送信する機能を有する。

ここで、図５は、プローブ検査が行われるウエハ状のｎ型高濃度基板１の平面と、その一部の拡大したものとを示している。

前述したように、ｎ型高濃度基板１の主面は、複数（数万個〜数十万個程度）のチップ領域１Ｃに区画されており、それぞれに可変容量ダイオードの素子が形成されている。本実施の形態１では、ｎ型高濃度基板１の主面に形成されたチップ領域１Ｃが数万個〜数十万個程度と多数であることから、プローブカードＰＣに複数のプローブ針ＰＮを備えさせ、複数のチップ領域１Ｃに一括してプローブ針ＰＮを接触させることによって、チップ領域１Ｃとプローブ針ＰＮとの接触回数を減らし、プローブ検査に要する時間を短縮することが図られている。たとえば、図４を用いて説明したＸ方向に沿って２本かつＹ方向に沿って８本の計１６本のプローブ針ＰＮをプローブカードＰＣに設け、Ｘ方向（第１の方向）で２個（第１の個数）かつＹ方向（第２の方向）で８個（第２の個数）の計１６個のチップ領域１Ｃからなるチップ領域群１ＣＧに対して一括してプローブ検査を行うものであり、１６本のプローブ針ＰＮのそれぞれが１個のチップ領域と接触する。

ところで、図４に示した検査システムにおいては、制御可能なウエハステージＷＳの動作量が存在することから、ウエハプローバＷＰ（ウエハステージＷＳ）の動作を制御する上で、１個のチップ領域１Ｃのサイズ（２個のチップ領域１Ｃ間のスクライブ領域（分割領域）も含む）として検査システムに登録できる値に下限（最小移動ピッチ）が存在する。たとえば、その登録できる値の下限が０．２５ｍｍである場合には、１個のチップ領域１ＣのＸ方向およびＹ方向の少なくとも一方での寸法が０．２５ｍｍ未満であるとプローブ検査に着工できなくなることになる。図４に示した検査システムにおいては、登録されたチップ領域１Ｃのサイズと、Ｘ方向およびＹ方向のそれぞれにおけるウエハステージＷＳの動作量（移動するチップ領域数）をもとにウエハステージＷＳの動作を制御するようにコントローラＣＲ上で制御プログラムが組まれており、その制御プログラム上で前述の１個のチップ領域１Ｃのサイズとして登録できる値の下限が設定されている。しかしながら、ウエハプローバＷＰが旧型の場合には、ウエハプローバＷＰを製造したメーカーでのサポートが終了し、その制御プログラムの修正が行えず、１個のチップ領域１Ｃのサイズとして登録できる値の下限が変更できない場合が発生し得る。その場合には、その下限値未満の大きさのチップ領域１Ｃに対しては、プローブ検査が行えなくなってしまう不具合を生じることになる。

そこで、本実施の形態１では、Ｘ方向で２個かつＹ方向で２個のチップ領域群を仮想チップ領域１ＣＶ（図６参照）とし、この仮想チップ領域１ＣＶのサイズを１個のチップ領域のサイズとしてコントローラＣＲに登録する。それにより、チップ領域群１ＣＧは、Ｘ方向で１個かつＹ方向で４個の仮想チップ領域１ＣＶから形成されることになり、Ｘ方向で次の測定チップ領域へ移動する場合には、１個の仮想チップ領域１ＣＶ（２個のチップ領域１Ｃに相当）分（第１の移動量）だけＸ方向に移動し（図７参照）、Ｙ方向で次の測定チップ領域へ移動する場合には、４個の仮想チップ領域１ＣＶ（８個のチップ領域１Ｃに相当）分（第２の移動量）だけＹ方向に移動（図８参照）することになる。すなわち、本実施の形態１の検査システム（図４参照）は、１個のチップ領域のサイズとしてコントローラＣＲに登録する値が２倍となり、たとえば１個のチップ領域１Ｃのサイズとして登録できる値の下限が０．２５ｍｍである場合には、その半分の０．１２５ｍｍまでのチップ領域１Ｃが形成されたｎ型高濃度基板１を扱うことが可能となる。その結果、メーカーでのサポートが終了し、制御プログラムの修正が行えない旧型のウエハプローバＷＰを用いている場合でも、微細なチップ領域１Ｃが形成されたｎ型高濃度基板１に対してプローブ検査を行うことが可能となる。

ここで、本実施の形態１のプローブ検査時における各工程を、図９に示すフローチャートに沿って詳しく説明する。

まず、コントローラＣＲにてマスクサイズを入力する（工程Ｐ４Ａ）。ここで、マスクサイズとは、チップ領域１Ｃの寸法に隣接する２個のチップ領域１Ｃ間のスクライブ領域の寸法を加えたものである。

次いで、プローブ検査を行うチップ領域１Ｃの品種を入力する（工程Ｐ４Ｂ）。本実施の形態１においては、各チップ領域１Ｃに可変容量ダイオードの素子が形成されているので、ここでは可変容量ダイオードであることを入力する。なお、ウエハプローバＷＰは、各チップ領域にＰＩＮダイオード、ツェナーダイオードおよびショットキバリアダイオード等の他の素子が形成されたウエハ（基板）を扱うことも可能である。

次いで、ウエハ状のｎ型高濃度基板１に形成されたチップ領域１Ｃの検査に当たり、ｎ型高濃度基板１内の一部のチップ領域１Ｃに対してのみプローブ検査を行うマップ方式か、ｎ型高濃度基板１内のすべてのチップ領域１Ｃに対してプローブ検査を行う全数方式かを入力する（工程Ｐ４Ｃ）。

次いで、チップ領域１Ｃに形成された素子が単素子か複数素子かを入力する（工程Ｐ４Ｄ）。本実施の形態１においては、チップ領域１Ｃには可変容量ダイオードの素子が形成されているので、ここでは単素子であることを入力する。なお、チップ領域１Ｃに形成されている素子が、たとえば双方向ツェナーダイオード等である場合には、複数素子であることが入力される。

次いで、測定対象のチップ領域が倍チップ（仮想チップ領域）であることを入力する（工程Ｐ４Ｅ）。それにより、チップ領域にスクライブ領域を加えた大きさが０．２５ｍｍ未満のチップについても測定が実現できる。

次いで、プローブ検査を行うチップ領域１Ｃの仕様および規格を入力することで、プローブ検査における測定条件を決定する（工程Ｐ４Ｆ）。

次いで、製品のロット番号を入力（工程Ｐ４Ｇ）した後に、ウエハ（ｎ型高濃度基板１）の固有番号を入力する（工程Ｐ４Ｈ）。

次いで、プローバアライメントを開始する（工程Ｐ４Ｉ）。ここでは、ウエハステージＷＳを動作させ、ウエハ状のｎ型高濃度基板１とウエハプローバＷＰとの位置合わせが行われる。

次いで、プローブ検査開始の基準点となる仮想チップ領域１ＣＶを確認する（工程Ｐ４Ｊ）。その後、その仮想チップ領域１ＣＶからプローブ検査を開始し、測定対象のすべての仮想チップ領域１ＣＶに対してプローブ検査を行う（工程Ｐ４Ｋ）。

上記工程Ｐ４Ａ〜Ｐ４Ｋに従って測定対象のすべての仮想チップ領域１ＣＶに対してプローブ検査を行った後、次に、図１０に示すように、ｎ型高濃度基板１上に酸化シリコン膜８を堆積する（工程Ｐ５）。続いて、ＣＶＤ法によりｎ型高濃度基板１上にＰＳＧ（Phospho Silicate Glass）膜９を堆積する。次いで、ＰＳＧ膜９上に窒化シリコン膜１０を堆積し（工程Ｐ６）、ＰＳＧ膜９および窒化シリコン膜１０からなる表面保護膜を形成する。

続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして窒化シリコン膜１０、ＰＳＧ膜９および酸化シリコン膜８をドライエッチングし、ｐ型拡散層７に達する開口部１１を形成する（工程Ｐ７）。

次に、図１１に示すように、開口部１１の内部を含むｎ型高濃度基板１上にＡｌ（アルミニウム）およびＳｉ（シリコン）からなる合金膜を蒸着する。続いて、フォトレジスト膜をマスクにして、そのＡｌおよびＳｉからなる合金膜をエッチングすることにより、表面電極１２を形成する（工程Ｐ８）。

次に、図１２に示すように、表面電極１２や表面保護膜などが形成されたｎ型高濃度基板１の主面の水素等を除去するための熱処理を施した後、ｎ型高濃度基板１の主面に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付ける。続いて、ｎ型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型高濃度基板１を薄くする（工程Ｐ９）。なお、ｎ型高濃度基板１の裏面を研削した後に、さらにｎ型高濃度基板１の裏面をライトエッチングしてもよい。

次に、上記保護テープを剥がし、ｎ型高濃度基板１を洗浄した後、ｎ型高濃度基板１の裏面にＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜を堆積する。続いて、そのＡｕ／Ｓｂ／Ａｕからなる多層膜をウェットエッチングし、裏面電極１３を形成する（工程Ｐ１０）。

次に、図１３に示すように、ｎ型高濃度基板１をダイシングにより分割し、単位素子の可変容量ダイオードのチップ１４に分割する（工程Ｐ１１）。続いて、個々のチップ１４を封止樹脂により封止し、パッケージングする（工程Ｐ１２）。このパッケージングにおいては、リード１５にチップ１４の裏面電極１３を接続する。そして、表面電極１２を、ボンディングワイヤ１６を介してリード１７と電気的に接続する。続いて、リード１５、１７、チップ１４およびボンディングワイヤ１６を封止樹脂１８により封止することにより、リード１５、１７の一部を実装用に外部に露出させたパッケージを形成する。

その後、封止樹脂１８の外周面にレーザー印字等の極性識別マークを形成する。以上のように製造された本実施の形態のパッケージは、配線（実装）基板に実装（工程Ｐ１３）することで用いることができる。

（実施の形態２）
前記実施の形態１では、１個のチップ領域１Ｃ（図６参照）のサイズに着目して仮想チップ領域１ＣＶ（図６参照）を設定する場合について説明したが、本実施の形態２では、１個のチップ領域１Ｃのサイズに加えて、さらに隣接する２個のチップ領域１Ｃ間のスクライブ領域のサイズについても考慮する場合について説明する。

１枚のウエハ（ｎ型高濃度基板１）からの取得チップ数の増加を目的として、チップ領域１Ｃ間のスクライブ領域の幅を縮小することが検討されている。たとえば、径が約６インチ（約１５．２４ｃｍ）のウエハを用いて、縦および横（それぞれ図５に示したＸ方向およびＹ方向に相当）のサイズがそれぞれ０．２５ｍｍであるチップ領域１Ｃを形成する場合には、スクライブ領域の幅を０．０４０ｍｍから０．０３５ｍｍへ縮小すると、チップサイズが０．２４５ｍｍとなり、取得チップ数を約１１０００個増加することができる。

ところで、前記実施の形態１でも説明したように、図４に示した検査システムにおいては、制御可能なウエハステージＷＳの動作量が存在することから、ウエハプローバＷＰ（ウエハステージＷＳ）の動作を制御する上で、１個のチップ領域１Ｃのサイズとして検査システムに登録できる値に下限が存在する。この値は、図９を用いて説明した工程Ｐ４ＡにおいてコントローラＣＲにて入力されるマスクサイズに関係するものであり、前述したように、このマスクサイズは１個のチップ領域１Ｃのサイズとスクライブ領域の寸法とからなる。しかしながら、ウエハプローバＷＰ（ウエハステージＷＳ）が、マスクサイズとして下一桁の位（第１の位）が０．０１０ｍｍ未満となる数値が入力できない仕様となっている場合には、前述のように、スクライブ領域の幅が０．０４０ｍｍから０．０３５ｍｍへ縮小されると、プローブ検査に着工できなくなることになる。

そこで、本実施の形態２では、マスクサイズの下一桁の位が０．０１０ｍｍ未満となる場合には、その下一桁の位を一桁繰り上げられるように仮想チップ領域１ＣＶを設定するものである。たとえば、１個のチップ領域１Ｃのサイズとして検査システムに登録できる値の下限が０．２５ｍｍであり、マスクサイズとして下一桁の位が０．０１０ｍｍ未満となる数値が入力できない場合（以降、第１の条件と記す）において、マスクサイズが０．２９５ｍｍであるとすると、マスクサイズが下限以上であっても、マスクサイズの下一桁の位が０．００５ｍｍとなり、ウエハプローバＷＰにはマスクサイズとして登録することができない。この場合、マスクサイズが２倍（チップ領域１Ｃおよびスクライブ領域がそれぞれ２個）となるように前記実施の形態１で説明した仮想チップ領域１ＣＶ（図６参照）を設定することにより、マスクサイズは０．５９０ｍｍとして登録することができ、プローブ検査に着工できるようになる。また、仮想チップ領域１ＣＶは、実際のマスクサイズの２倍とすることに限定するものではなく、偶数倍（２倍、４倍、６倍または８倍）であればよく、Ｘ方向およびＹ方向で異なる倍数であってもよい。

また、ウエハプローバＷＰにマスクサイズとして登録することができる条件が上記第１の条件と同様の場合において、マスクサイズが０．３０２ｍｍであるとすると、マスクサイズが下限以上であっても、マスクサイズの下一桁の位が０．００２ｍｍとなり、ウエハプローバＷＰにはマスクサイズとして登録することができない。この場合、マスクサイズが５倍（チップ領域１Ｃおよびスクライブ領域がそれぞれ５個）となるように仮想チップ領域１ＣＶ（図１４参照）を設定することにより、マスクサイズは１．５１０ｍｍとして登録することができ、プローブ検査に着工できるようになる。

また、ウエハプローバＷＰにマスクサイズとして登録することができる条件が上記第１の条件と同様の場合において、マスクサイズが０．３０１ｍｍであるとすると、マスクサイズが下限以上であっても、マスクサイズの下一桁の位が０．００１ｍｍとなり、ウエハプローバＷＰにはマスクサイズとして登録することができない。この場合、マスクサイズが１０倍（チップ領域１Ｃおよびスクライブ領域がそれぞれ１０個）となるように仮想チップ領域１ＣＶ（図１５参照）を設定することにより、マスクサイズは３．０１０ｍｍとして登録することができ、プローブ検査に着工できるようになる。

また、ウエハプローバＷＰにマスクサイズとして登録することができる条件が上記第１の条件と同様の場合において、マスクサイズが０．３０３ｍｍであるとすると、マスクサイズが下限以上であっても、マスクサイズの下一桁の位が０．００３ｍｍとなり、ウエハプローバＷＰにはマスクサイズとして登録することができない。この場合、マスクサイズが１０倍（チップ領域１Ｃおよびスクライブ領域がそれぞれ１０個）となるように仮想チップ領域１ＣＶ（図１５参照）を設定することにより、マスクサイズは３．０３０ｍｍとして登録することができ、プローブ検査に着工できるようになる。

上記のように、本実施の形態２によれば、ウエハプローバＷＰにマスクサイズとして登録することができる条件が上記第１の条件である場合において、実際のマスクサイズの下一桁の位が０．００１ｍｍ、０．００３ｍｍ、０．００５ｍｍ、０．００７ｍｍおよび０．００９ｍｍの場合には、マスクサイズが１０倍となるように仮想チップ領域１ＣＶを設定することにより、ウエハプローバＷＰへのマスクサイズの登録が可能となる。また、ウエハプローバＷＰにマスクサイズとして登録することができる条件が上記第１の条件である場合において、実際のマスクサイズの下一桁の位が０．００２ｍｍ、０．００４ｍｍ、０．００６ｍｍおよび０．００８ｍｍの場合には、マスクサイズが５倍となるように仮想チップ領域１ＣＶを設定することにより、ウエハプローバＷＰへのマスクサイズの登録が可能となる。また、ウエハプローバＷＰにマスクサイズとして登録することができる条件が上記第１の条件である場合において、実際のマスクサイズの下一桁の位が０．００５ｍｍの場合には、マスクサイズが偶数倍となるように仮想チップ領域１ＣＶを設定することにより、ウエハプローバＷＰへのマスクサイズの登録が可能となる。すなわち、本実施の形態２によれば、実際のマスクサイズの下一桁の位が、ウエハプローバＷＰにマスクサイズとして登録することができる数値の下一桁の位より小さい場合でも、プローブ検査に着工することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態１では、仮想チップ領域がＸ方向およびＹ方向でそれぞれ２個ずつのチップ領域から形成されている場合において、チップ領域群がＸ方向で２個かつＹ方向で８個のチップ領域から形成されている場合について説明したが、チップ領域群は、Ｘ方向およびＹ方向で偶数個のチップ領域から形成されていれば他の個数であってもよい。

また、前記実施の形態では、チップ領域に可変容量ダイオードの素子が形成され、チップ領域が小型化されている場合について説明したが、可変容量ダイオード以外の素子、たとえばＬＥＤ（Light Emitting Diode）またはＲＦＩＤ（Radio Frequency IDentification）カード用のメモリ回路が形成され、チップ領域が小型化されていてもよい。

本発明の半導体装置の製造方法は、半導体ウエハにプローブ針を接触させて行う検査工程を含む半導体装置の製造工程に広く適用することができる。

本発明の一実施の形態である半導体装置の製造工程を説明するフローチャートである。 本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程におけるプローブ検査にて用いる検査システムを示す説明図である。 本発明の一実施の形態である半導体装置の製造工程においてプローブ検査が行われるウエハ状のｎ型高濃度基板の平面と、その一部の拡大したものとを示す平面図である。 図５に示したウエハ状のｎ型高濃度基板の一部の拡大した要部平面図である。 図５に示したウエハ状のｎ型高濃度基板の一部の拡大した要部平面図である。 図５に示したウエハ状のｎ型高濃度基板の一部の拡大した要部平面図である。 本発明の一実施の形態である半導体装置の製造工程におけるプローブ検査時の各工程を説明するフローチャートである。 図３に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程においてプローブ検査が行われるウエハ状のｎ型高濃度基板の主面における仮想チップ領域の規定方法を説明する要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程においてプローブ検査が行われるウエハ状のｎ型高濃度基板の主面における仮想チップ領域の規定方法を説明する要部平面図である。

符号の説明

１ ｎ型高濃度基板（半導体ウエハ）
１Ｃ チップ領域
１ＣＧ チップ領域群
１ＣＶ 仮想チップ領域
２ ｎ型低濃度層
３ 酸化シリコン膜
６ 開口部
７ ｐ型拡散層
８ 酸化シリコン膜
９ ＰＳＧ膜
１０ 窒化シリコン膜
１１ 開口部
１２ 表面電極
１３ 裏面電極
１４ チップ
１５ リード
１６ ボンディングワイヤ
１７ リード
１８ 封止樹脂
ＣＲ コントローラ
ＤＴ 測定器（テスタ）
Ｐ１〜Ｐ１３ 工程
Ｐ４Ａ〜Ｐ４Ｋ 工程
ＰＮ プローブ針
ＷＰ ウエハプローバ
ＷＳ ウエハステージ

Claims (6)

1. （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体素子が形成された半導体ウエハを用意し、前記半導体ウエハをプローバのウエハステージ上に載置する工程、
   （ｂ）前記半導体ウエハの主面内における第１の方向での第１の個数かつ前記第１の方向と交差する第２の方向で第２の個数の前記チップ領域に対応するように配列され、前記半導体ウエハと接触させて前記半導体素子と電気的に接続させるための複数のプローブ針が備えられたプローブカードを用意する工程、
   （ｃ）前記複数のプローブ針の先端を前記複数のチップ領域のうちの対応するものに接触させ、前記複数のプローブ針が接触している前記複数のチップ領域の電気特性を測定する工程、
   （ｄ）前記（ｃ）工程後、前記ウエハステージを前記第１の方向に沿って前記第１の個数の前記チップ領域に相当する第１の移動量、もしくは前記第２の方向に沿って前記第２の個数の前記チップ領域に相当する第２の移動量で移動させる工程、
   （ｅ）前記（ｄ）工程後、前記（ｃ）工程以降の工程を繰り返す工程、
   を含み、
   １つの前記チップ領域の前記第１の方向および前記第２の方向の少なくとも一方に沿った大きさは、前記ウエハステージの最小移動ピッチ以下であり、
   前記第１の個数および前記第２の個数は、偶数個であることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記半導体素子は、ダイオード素子、ＬＥＤ素子もしくはＲＦＩＤ用素子であることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記半導体ウエハの前記主面内において隣接する２つの前記チップ領域間には、分割領域が設けられ、
   前記第１の方向および前記第２の方向の少なくとも一方において、１つの前記チップ領域に１つの前記分割領域を加えた大きさは、２５０μｍ未満であることを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記半導体ウエハの前記主面内において隣接する２つの前記チップ領域間には、分割領域が設けられ、
   １つの前記チップ領域に１つの前記分割領域を加えた大きさの下一桁に相当する位を第１の位とした時に、前記第１の移動量および前記第２の移動量における前記第１の位が０となるように前記第１の個数および前記第２の個数を設定することを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記半導体素子は、ダイオード素子であることを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記第１の方向および前記第２の方向の少なくとも一方において、１つの前記チップ領域に１つの前記分割領域を加えた前記大きさの前記下一桁は、１０μｍ以下であることを特徴とする半導体装置の製造方法。

Images