CN102782841B - 改善工艺一致性和散热性的伪tsv - Google Patents

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Abstract

在每一个芯片都包含有源电路区的芯片堆叠中，通过在该多个芯片堆叠中图案化、蚀刻和用导热材料填充多个TSV开口，形成用于传导来自该多个芯片堆叠中的热的多个硅通孔（TSV）结构，包括延伸基本上穿过整个多个芯片堆叠但没有穿入任何有源电路区的第一较大的TSV开口和向下延伸但是没有穿过有源电路区的第二较小的TSV开口。

Description

改善工艺一致性和散热性的伪TSV
技术领域
本发明总体涉及集成电路。在一个方案中，本发明涉及堆叠的半导体管芯器件以及用于设计和制造该堆叠的半导体管芯器件的方法。
背景技术
传统上，半导体产业通过减少集成电路组件的所需二维（2D）芯片面积，追求更高密度的电路（例如，模拟电路、存储器、CPU、制图电路等）和电子部件（即晶体管、二极管、电阻器、电容器等）。然而，对三维（3D）集成电路研发的兴趣不断增加，通过将两层或者更多层电路衬底或晶片键合成堆叠的管芯结构，以获得更高的器件密度。3D封装构件，包括堆叠的管芯构件，能够提供比2D封装构件更高的电路密度，并且还能通过减少位于不同层级的堆叠管芯上的电路之间的互连距离改善性能。例如，对于由逻辑电路包绕存储器的2D芯片上系统（SoC）集成，基于存储器带宽的系统性能受多个因素限制，例如长程互连的长度，主管芯上接口焊垫的数量等。但是，对于3D集成，存储器与逻辑电路之间的物理距离减少了。然而，当大量的器件密集封装到堆叠的器件层时，就会出现设计方面的挑战，例如，排热、功率输送以及制造工艺等。
因此，需要一种设计和制造堆叠的半导体管芯器件的改善的系统，以解决本发明人已发现的本技术领域的各种问题，在参照下述的附图和具体实施方式审阅了本申请的其余部分后，对于本领域技术人员而言，传统的方法和技术的各种局限和缺点将变得显而易见，但是，应该理解，不是意图将该背景技术的描述视为对所述主题问题是现有技术的认可。
发明内容
广义地讲，本发明提供的系统、方法和装置通过在有源电路区域上(或下)的区域形成浅“伪（dummy）”硅通孔(TSV)结构(即,局部TSV或者PTSV)，在堆叠的半导体管芯器件中配置和形成TSV结构，从而产生更均匀的“伪”或“真实”的TSV分布，以改善排热性能和/或工艺的一致性。在所选的实施方式中，通过使“伪”TSV结构的特征尺寸小于“真实”TSV结构的特征尺寸，控制蚀刻工艺，从而形成不同深度的“伪”或“真”的TSV。TSV结构的不同深度产生于这样的事实，即根据特征尺寸的不同，结构的蚀刻比是不同的。简言之，对于给定的蚀刻工艺，与从较小的特征尺寸产生的TSV深度相比，较大的特征尺寸产生较深的TSV深度。使用这种方法，在3D堆叠的集成电路中，合适深度的伪TSV结构可以位于预定器件层的特定的有源电路之上（或之下），使得伪TSV结构到达该特定的有源电路的几微米之内，但是没有到达硅的其他面（正面）。相比于仅仅使用设置在有源区域外面的TSV，紧邻特定的有源电路定位的伪TSV改善了热的分散性。因为TSV可以定位在任何需要它们的地方，而不管在硅的其他面是否存在有源电路，所以额外的（较小的）伪TSV的存在将改善工艺的一致性和稳定性，而不需要任何额外的处理步骤。
在所选择的示例性实施方式中，提供了用于将多个芯片形成多芯片堆叠的多芯片堆叠器件和制造方法，其中每个芯片包括一个或者多个有源电路区和一个或者多个无源电路区。在所选择的实施方式中，通过将第一或者上部晶片（其中形成多个芯片或者成阵列的TSV结构）组装或者键合到第二或者下部晶片（其中形成多个芯片或者成阵列的TSV结构），使得当被组装时，芯片和成阵列的TSV结构对齐，以形成在不同晶片层级的向下延伸但没有穿过每一层级的有源电路区的组合的TSV结构，从而形成多芯片堆叠。在其他实施方式中，通过将一个或者多个堆叠的芯片组装或者键合到第一晶片（其中形成一个或者多个芯片或者成阵列的TSV结构）上，从而形成多芯片堆叠，其中每个堆叠的芯片包括一个或多个成阵列的TSV结构，该一个或多个成阵列的TSV结构在多芯片堆叠中对齐，以形成在不同芯片层级的组合的TSV结构，该组合的TSV结构向下延伸但没有穿过每一层级的有源电路区域的形成。在另一实施方式中，具有电路区域与成阵列的TSV结构的单个的芯片可以被组装或键合成多芯片堆叠，使得该多芯片堆叠中成阵列的TSV结构对齐，从而形成在不同芯片层级的组合的TSV结构，该组合的TSV结构向下延伸但没有穿过每一层级的有源电路区域。在形成一个或者多个有源电路的第一晶片或者芯片层级中，通过图案化和蚀刻多个硅通孔（TSV）开口，可以形成成阵列的TSV结构，该多个硅通孔（TSV）开口包括延伸穿过整个晶片或芯片层级但没有穿入（penetrate）任何有源电路区的第一TSV开口，以及向下延伸但没有穿过有源电路区域的第二TSV开口。该图案和蚀刻工艺可以这样实现：在晶片上沉积光刻胶层；图案化并蚀刻光刻胶层以形成包括大于第二TSV开口的第一TSV开口的蚀刻掩膜；以及使用该蚀刻掩膜选择性蚀刻所述晶片以使第一TSV开口延伸穿过整个晶片或芯片层级但没有穿入任何有源电路区域，并且延伸该第二TSV开口，使其向下延伸但没有穿过有源电路区域。在每一晶片层级中，当晶片/芯片彼此对齐并且彼此黏结或者连接时，接着，可以用一个或多个传导性层填充TSV开口，并且在每一个已填充的开口上可以可选地形成附加的传导性接触层，以促进不同晶片/芯片层级中的TSV结构之间的接触。在第一晶片或者芯片层级上的晶片或者芯片层级中，形成（例如，通过图案化、蚀刻并且填充TSV开口）与下伏的TSV结构对齐的TSV结构以提供穿过所述上部晶片层级的导电通孔管道和/或导热通孔管道。在其他实施方式中，可以这样形成TSV结构：图案化并蚀刻延伸基本穿过整个多芯片堆叠但没有穿入任何有源电路区域的第一多个TSV开口；图案化并蚀刻向下延伸但没有穿过有源电路区域的第二多个TSV开口；以及接着用一个或多个沉积的传导性层填充该TSV开口，例如通过将铜电镀到该多个TSV开口，以形成用于传导来自该多芯片堆叠的热的TSV结构。当该多个TSV结构形成时，其可以在整个多芯片堆叠上基本均匀地分布，从而形成与形成在该多芯片堆叠器件上的散热器热接触的热/电通孔管道。
在其他实施方式中，描述了一种制备具有多个器件层的集成电路的方法。在所披露的方法中，提供了具有多个芯片区域的第一晶片衬底（例如硅晶片衬底层），其中，每个芯片区域包括在该第一晶片衬底的第一面上形成的一个或者多个有源电路区。在每一个该芯片区域中，形成导热/导电硅通孔结构，其包括第一导热/导电硅通孔结构（其延伸穿过该第一晶片衬底但没有穿入任何该一个或者多个有源电路区域）以及第二导热硅通孔结构（其延伸部分地穿过该第一晶片衬底但没有穿入该第一晶片衬底中的任何有源电路区域）。可以通过在该第一晶片衬底的第二面上的芯片区域选择性地蚀刻开口，以形成导热硅通孔结构，该开口包括第一开口和第二开口，该第一开口位于任何有源电路区的外面，延伸穿过该第一晶片衬底，该第二开口位于该有源电路区上面，朝向该第一晶片衬底中的一个或者多个有源电路区延伸，部分地穿过该第一晶片衬底。该选择性蚀刻工艺可以包括沉积、图案化和蚀刻该第一晶片衬底的第二面上的光刻胶层，以形成具有用于第一硅通孔开口的第一图案开口的蚀刻掩膜，该第一图案开口比用于第二硅通孔开口的第二图案开口大；然后使用该蚀刻掩膜各向异性地蚀刻该第一晶片衬底，以使该第一硅通孔开口延伸穿过该第一晶片衬底但没有穿入任何有源电路区，并且使该第二硅通孔开口延伸，部分地穿过该第一晶片衬底，而不延伸穿过任何的该一个或者多个有源电路区。在该蚀刻掩膜中，该第一图案开口可以定位在该有源电路区的外面，以便与形成在第二晶片衬底中的任何导热硅通孔结构对齐，该第二晶片衬底与该第一晶片衬底的第一面键合。在选择性蚀刻的开口中，沉积（例如通过电镀铜）一个或多个传导性层，以形成第一和第二导热硅通孔结构。结合形成第一晶片衬底，还可以提供具有在第一面上带有有源电路区的多个芯片区域的第二晶片衬底，该第二晶片衬底在每一个芯片区域中包括第一组导热/导电硅通孔结构，该硅通孔结构延伸穿过该第二晶片衬底，并且定位成与该第一晶片衬底中的相应的第一导热/导电硅通孔结构对齐。通过将该第二晶片衬底的第二面与该第一晶片衬底的第一面键合，使在该第二晶片衬底中的第一组导热/导电硅通孔结构中的每一个与该第一晶片衬底中的相应的第一导热/导电硅通孔结构对齐以便接触。附加地或者替代地，可以提供在第一面上具有多个芯片区域和有源电路区的第三晶片衬底，其中该第三晶片衬底在每一个芯片区域中包括第二组导热硅通孔结构，该硅通孔结构延伸仅部分地穿过该第三晶片衬底，并且定位成与该第一晶片衬底中的相应的第一导热/导电硅通孔结构对齐。通过将该第三晶片衬底的第二面与该第一晶片衬底的第一面键合，使在该第三晶片衬底中的第二组导热硅通孔结构中的每一个与该第一晶片衬底中的相应的第一导热/导电硅通孔结构对齐以接触。最后，可以提供具有多个芯片区域的第四晶片衬底，该多个芯片区域带有形成在第一面上的有源电路区，其中该第四晶片衬底在每一个芯片区域中包括第三组导热/导电硅通孔结构，该硅通孔结构延伸穿过该第四晶片衬底，以便在该第四晶片衬底的第一面与第一晶片衬底的第二面键合时，使在该第一晶片衬底中的第一和第二导热硅通孔结构中的每一个与该第四晶片衬底中的第三组导热硅通孔结构中的相应的一个对齐以接触。
附图说明
通过参考附图，可以更好地理解本发明，并且对于本领域技术人员而言，本发明的许多目标、特征和优点是显而易见的。多个附图中使用的相同的参考数字指的是相同或者相似的元件。
图1所示为包含堆叠的管芯的封装结构的横截面视图，在该堆叠的管芯中，形成有不同深度的硅通孔结构。
图2所示为用于形成图1所示的硅通孔结构的图案化开口的示例的TSV分布布局。
图3所示为包含堆叠的管芯的封装结构的横截面视图，在该堆叠的管芯中，基于每一管芯层级中有源区的位置，形成不同深度的硅通孔结构。
图4所示为每一管芯层级中的有源区域的位置的透视图，以及如何将它们进行合并，以利用用于形成图3所示的硅通孔结构的图案化开口的TSV分布布局，为每一管芯层级定义不同的蚀刻掩膜。
图5所示为根据本发明的所选的实施方式配置TSV和PTSV开口的图案的设计和制造顺序的流程图。
具体实施方式
描述了一种3D晶片或者管芯封装构件以及制造方法，其用于形成局部或者“伪”硅通孔（TSV）结构，以提供更好的TSV蚀刻工艺余量和稳定性以及增强的散热性能。在特定的晶片层中蚀刻常规的TSV开口以延伸穿过该晶片层，与此同时，可以利用较小的图案化开口蚀刻伪TSV开口，以在该特定的晶片层中形成部分深度的伪TSV开口，从而产生较深的常规的TSV开口和较浅的伪TSV开口。然后用一个或多个传导性材料填充这些开口，以在该特定的晶片层中形成常规的TSV结构和伪TSV结构，从而减少有效的热阻。相对于堆叠管芯中的下伏的有源电路区域，适当地控制图案化开口的间隔和尺寸，可以在特定的晶片层中的有源电路区域之上形成伪TSV结构，因为它们仅部分地延伸穿过特定的晶片层，在快接近给定管芯层级中的有源电路区域停止。在该特定的晶片层上的晶片或者芯片层级中，形成（例如通过图案化、蚀刻和填充TSV开口）与下伏的TSV结构对齐的TSV结构，以提供穿过上部晶片或者芯片层级的热/电通孔管道。因为伪TSV可以位于任何需要它们的地方，而不管在硅的其他面是否存在有源电路，因此，在TSV分布中所产生的改善提高了堆叠的管芯的散热性，所有这些都不需要任何另外的处理步骤。此外，改善的TSV分布提高了处理的一致性和稳定性。这样的热分散和处理一致性的优点可以有利地应用于任何使用堆叠管芯构件的产品中，包括但不限于使用TSV技术的图形处理芯片和CPU芯片。
现在将参考附图详细描述本发明的各种示例性实施方式。尽管在以下的描述中，阐述了各种细节，但是应当理解，没有这些具体细节，本发明也可以实现。并且可以对本文所描述的本发明进行许多具体实现的决策，以达到器件设计者的特定目的，例如，遵循工艺技术或者设计相关的约束条件，这些在不同的实施方式中会有变化。尽管这样的研发努力是复杂的和耗时的，但是这是本领域技术人员获取本公开的利益的常规的保证。例如，所显示的选择的方案采用框图的形式，而不是详细描述，是为了避免限制本发明或者为了避免使本发明难以理解。另外，为了避免限制本发明或者为了避免使本发明难以理解，参照没有包括每一个器件特征或几何特征的半导体器件的简化的横截面图形，对其进行了描述。本领域技术人员使用这样的描述和说明向本领域的其他技术人员阐明和传达他们的工作的实质。此外，尽管本文描述了具体的示例性材料，但是，本领域技术人员会认识到，可以用具有类似性能的其他材料替代，不会造成功能的损失。还应当注意到，整个该具体实施方式中，将会形成和去除某些材料，以制造半导体结构。如果下文中没有描述形成和去除这样的材料的具体程序，应当是指对于本领域技术人员而言的以适当厚度生长、沉积、去除或者形成这样的层的常规技术。这样的细节是公知的，并且不必教导本领域技术人员怎样去制造或者使用本发明。
现在参考图1，其示出了封装结构100的局部横截面视图，封装结构100包括通过层间介电层118，122，126，130彼此分离的并且包含在封装里的堆叠管芯120，124，128，该封装包括复合/封装衬底110、散热器结构180以及一个或者多个密封层（未图示）。应理解，每一层间介电层（例如118）可以由用于形成多金属层接触堆叠的一个或者多个组成（constituent）介电层形成，并且还可以包括用于将一个器件层与另一个器件层粘结的一个或者多个介电胶层。另外，可以利用任何所需要的技术以形成堆叠管芯120，124，128，包括但不限于芯片-晶片（die-to-wafer）键合技术，其中多个单个的管芯或者器件层级120，124，128键合到相同的晶片上，其中该管芯或者器件层级120，124，128中的每一个包括有源集成电路。尽管没有明确地示出，信号和参考电源/电压可以从封装中的底部功率/接地平面112传输，通过通孔和连接焊垫或者焊球，并且键合到有源器件层DL1120，DL2124和DLN128上的芯片上功率/接地电网上。尽管示出有“N”个器件层，但是应当理解，该3D集成包括两个或者更多个有源电路或者器件层，相比于2D集成电路，其能够从封装功率/接地平面消耗远远更大的电流，产生会显著降低可靠性和性能的过度高温。因此，3D管芯封装构件的增大的器件和功率密度将巨大的热排出负担施加在封装结构100上，特别是假如包含在其中的层间介电层118，122，126，130以及任何绝缘胶层具有慢的热对流性能时尤其如此。
为了散热，根据本发明选定的实施方式，封装结构100包括不同深度的硅通孔结构131-138。对于具有形成有不同深度的TSV结构的特定的器件层（例如器件层DL2124），通过使短的TSV结构（例如133-138）的特征尺寸小于全长度的TSV结构（例如，131，132）的特征尺寸，控制被应用到该特定的器件层（以及任何上伏介电层）上的蚀刻工艺，从而形成不同深度的TSV。TSV结构的不同深度产生于这样的事实，即根据特征尺寸的不同，结构的蚀刻率不同。然后可以将特定的器件层（例如124）对齐于并且键合到其他堆叠的器件层（例如，118/120/122以及126/128/130）上，该其他堆叠的器件层每一个有其自身的单独地形成的TSV结构，该单独地形成的TSV结构在该堆叠结构中对齐以形成在不同晶片层级中的结合的TSV结构，该结合的TSV结构向下延伸但是没有穿过每一层级的有源电路区域。以这种方式，形成TSV结构131-138，从而作为到达环境空气中的主要的排热路径将热传递到封装结构顶部的散热器构件180。尽管TSV结构131，132通常穿过封装结构的整个深度形成，以从每一个器件层120，124，128中吸取热，但是这样的结构的深度阻止它们在下伏器件层中的任何有源电路区域上形成。因此，常规的TSV结构131，132仅仅在有源电路区域之外（例如，在封装结构100的周缘）形成，从而降低了封装结构100中的有有源电路区域的器件层区的散热功能。为了改善封装结构100的散热性能，也可以在不同的或者较浅的深度形成一个或者多个另外的“伪”TSV结构133-138，以避免穿入下伏的有源电路区域，从而使得较浅的伪TSV能够位于任何需要它们的地方，而不管在硅的另一面是否存在有源电路。
尽管以简化的形式示出，但是应理解，在特定的器件层级中，TSV结构131-138中的每一部分可以与其他器件层级中的TSV结构中的其他部分对齐并且连接。另外，在特定的器件层级中，TSV结构131-138中的每一部分可以包括组成互连特征（例如传导性触点、焊垫、金属线以及通孔结构），该组成互连特征形成于将分离的器件层级对齐并且键合成堆叠结构118，120，122，124，126，128，130之前的制造每一个分离的器件层级的过程中。替代地，可以使用相同的工艺步骤，通过将堆叠晶片管芯118，120，122，124，126，128，130组装并且键合成单个的集成3D结构，并且应用定义伪TSV开口133-138的图案化蚀刻工艺，从而制成TSV结构131-138中的所有或者部分，该伪TSV开口133-138尺寸小于有源的或者常规的TSV开口131-132的尺寸，以便该伪TSV开口133-138不会到达任何具有有源电路区域的任何区内的任何器件层120，124，128的其他面（正面）。尽管可以使用任何所需的图案化蚀刻工艺制造具有不同深度的TSV结构131-138，但是，本发明的选定的实施方式在每一特定器件层级上使用光刻技术和/或选择蚀刻技术，其中，通过在特定的器件层和/或层间介电层上沉积和图案化保护掩膜或光刻胶层，以确定比常规的TSV的开口小的伪TSV的开口，从而形成不同深度的TSV。通过向掩膜/光刻胶层应用各向异性蚀刻工艺，图案化开口的尺寸将控制被蚀刻特征或者开口的蚀刻率或者深宽比，进而控制TSV开口的深度，使得较大的TSV图案开口得到较深的蚀刻特征，而较小的TSV图案开口得到较浅的蚀刻特征。利用定义在保护掩膜/光刻胶层中的不同尺寸的开口（未图示），可以应用一个或者多个各向异性蚀刻工艺（例如反应离子蚀刻）以形成（较深）常规的TSV和（较浅）伪TSV的开口，这取决于被蚀刻材料的类型。在形成于每一器件层级的开口中，然后，可以使用一个或者多个层或者合适的传导性材料（例如铜），诸如通过化学气相沉积（CVD）、溅射、物理气相沉积（PVD）、电镀、化学镀等，以形成TSV结构。
仅仅通过控制图案化开口的间隔和尺寸，使浅的伪TSV能形成在堆叠结构上的任何地方至预定深度，因而，伪TSV结构可以形成于堆叠芯片区域之内并且在活性电路区域之上，因为它们延伸仅部分地穿过堆叠芯片，在快接近给定管芯层级的有源电路区域停止。图案化开口200的示例TSV分布布局图示在图2中，用于在图1至少所示的器件层DL2124中形成硅通孔结构131-138。如图所示，图案化开口包括较小的开口（在区202中）和较大的开口（在区204-206中）。利用形成在区202中的较小的开口，所应用的蚀刻工艺产生较浅的TSV开口，该较浅的TSV开口被电镀或者被填充以在器件层DL2124的中央区域形成伪TSV开口133-138，并且同时形成较深的TSV开口，该较深的TSV开口被电镀或者被填充以在器件层DL2124的周缘区域形成有源TSV开口131-132。
通过在每一管芯层级的制造过程中，相对于下伏有源电路区域，适当地控制图案化开口的间隔和尺寸，可以在堆叠芯片区域中形成伪TSV结构，该伪TSV结构延伸穿过仅部分堆叠芯片，在快接近给定管芯层级的有源电路区域停止。为了说明怎样相对于下伏有源区能控制伪TSV结构的示例实现方式，现在参考图3，其示出了封装结构300的横截面视图，该封装结构300包括堆叠的管芯层320，324，328，该管芯层320，324，328通过层间介电层318，322，326，330彼此分离并且被包含在封装内，该封装包括复合/封装衬底310、散热器结构380和一个或者多个密封剂层（未图示）。在堆叠管芯320，324，328中的每一个中，在预定区内形成有一个或者多个有源区A1，A2，AN，如图4所示，该图以透视图示出了在每一管芯层级320，324，328中的有源区A1，A2，AN的位置。图4还示出了蚀刻掩膜400，500，600系列，使用蚀刻掩膜400，500，600系列分别定义在每一器件层级320，324，328的图案化开口的TSV分布布局。
为了说明示例的制造顺序，可以使用第一蚀刻掩膜400蚀刻第一管芯层级320中的TSV开口，该TSV开口将用于形成部分的TSV结构340-342和350-351。在第一管芯层级320的没有有源电路区域共存于任何其他器件层级的区域中（例如，在A1，A2和AN区域的外面），掩膜400包括第一组图案开口（例如440-442），该图案开口被定义为带有以足以完全蚀刻穿第一管芯层级320的第一相对大的尺寸。然而，在第一管芯层级320的存在有源电路区域的区域中（例如，在A1区域），掩膜400包括第二组较小的图案开口（例如450，451），该图案开口被定义成限制形成在A1电路区域之上的TSV结构的深度。当掩膜400施加于第一管芯层级320（以及形成于其上的任何层间介电层）时，被施加于蚀刻掩膜400的各向异性蚀刻处理形成完全深度（fulldepth）TSV开口，其中，形成第一组图案开口（例如440-442），以及部分深度TSV开口，其中，形成第二组较小图案开口（450，451）。通过控制第二组图案开口的相对尺寸，约束各向异性蚀刻处理，以蚀刻开口延伸到有源电路区域A1的预定距离(例如几微米)。
在类似的样式中，使用第二蚀刻掩膜500对第二管芯层级324进行图案化和蚀刻，以定义将用于形成部分的TSV结构340-342，350-351以及360-361的TSV开口。第二蚀刻掩膜500包括第一组图案开口（例如540-542以及550-551），其与第一和第二组图案开口（例如440-442和450-451）对齐，并且定义为具有以足以完全蚀刻穿过第二管芯层级324的第一相对大的尺寸。另外，第二蚀刻掩膜500包括在第二管芯层级324的区域中的第二组较小的图案开口（例如560，561），在第二管芯层级324的区域中定位有有源电路区域（例如，在A2区域），其中定义较小的图案开口以限制形成在A2电路区域上的TSV结构的深度。通过这种方式，被施加于蚀刻掩膜500的各向异性蚀刻工艺形成完全深度（fulldepth）TSV开口，在此，形成第一组图案开口（例如540-542和550-551），以及部分深度TSV开口，在此，由于第二组图案开口的较小尺寸约束各向异性蚀刻工艺，以蚀刻开口延伸到有源电路区域A1的预定距离（例如几微米）内，因而形成第二组较小图案开口（560，561）。
最后，使用第三蚀刻掩膜600对管芯层级328进行图案化和蚀刻，以定义将用于形成部分的TSV结构340-342，350-351，360-361以及370-373的TSV开口。第三蚀刻掩膜600包括第一组图案开口（例如640-642，650-651以及660-661），其与第一和第二组图案开口（540-542，550-551以及560-561）对齐，并且定义为具有足以完全蚀刻穿最后管芯层级328的第一相对大的尺寸。另外，第三蚀刻掩膜600包括在第三管芯层级328的区域中的第二组较小的图案开口（例如670-673），在该第三管芯层级328的区域中定位有有源电路区域（例如，在AN区域），其中定义较小的图案开口以限制形成在AN电路区域上的TSV结构的深度。通过这种方式，被施加于蚀刻掩膜600的各向异性蚀刻处理产生完全深度TSV开口，其中，形成第一组图案开口（例如640-642，650-651以及660-661），以及部分深度TSV开口，其中，既然第二组图案开口的较小尺寸约束各向异性蚀刻处理，以蚀刻开口延伸到有源电路区域AN的预定距离（例如几微米）内，因而形成第二组较小图案开口（670-673）。
在使用蚀刻掩膜400，500，600蚀刻在不同管芯层级320，324，328中的开口后，用一个或多个传导性层填充蚀刻每一管芯层级中的开口，然后各管芯层级组合成具有TSV结构340-342，350-351，360-361，370-373的堆叠器件，基于图3所示的有源区A1，A2，AN的位置，该TSV结构340-342，350-351，360-361，370-373形成至不同的深度。如图所示，在堆叠管芯的没有有源电路区域存在的区域中（例如，在A1，A2和AN区域的外面），形成延伸穿过整个堆叠管芯的完全深度TSV结构（例如340-342）。然而，在第一管芯层级320中的有源电路区域A1上的堆叠管芯的区域中，形成延伸进入第一管芯层级320中的有源电路区域A1的预定距离（例如几微米）内的部分深度TSV结构（例如350-351）。以类似的方式，在第二器件层级324中的有源电路区域A2之上，形成延伸进入第二器件层级324中的有源电路区域A2的预定距离内的部分深度TSV结构（例如360-361），以及，在第N器件层级328中的有源电路区域AN之上，形成延伸进入第N器件层级328中的有源电路区域AN的预定距离内的部分深度TSV结构（例如370-373）。
通过基于每一管芯层级320，324，328中的有源区A1，A2，AN的位置形成不同深度的TSV结构，针对将热传导到形成于封装结构300的顶部的散热结构380，实现了更好的散热性能。当然，应理解，不同深度的TSV结构可以以各种不同的方式定位和设置，以避免穿入下伏的有源电路区域。除了改善散热性能外，附加的伪或局部TSV结构还通过改善TSV分布的均匀性提供更好的蚀刻工艺余量和稳定性。当图案化的蚀刻开口没有均匀分布时，由于负荷效应，会产生不同的蚀刻率和蚀刻深度。然而，通过提供包括附加的伪或局部TSV结构的方法，图案化的蚀刻开口更均匀地分布，在整个给定的区域，蚀刻工艺实现了更一致的蚀刻率，导致TSV制造工艺的改善的稳定性和改善的性能。
图5所示为根据本发明的所选的实施方式，在多个用于制造在堆叠管芯中的TSV结构的掩膜内，用于配置完全深度和部分深度图案开口的设计和制造顺序501的流程图。该顺序在起始设计阶段从步骤502开始。在该点上，用于各TSV结构的定位还没有定义，这以初始值N=0表示。
在步骤504中，用于在堆叠IC器件的每一器件层级中的有源电路区域的布局图案被找回并定位在堆叠器件层级的重叠区域内。例如，如果三个器件层级D1，D2，DN被包含在堆叠器件中，在第一器件层级DL1中的任何有源区（A1）参照堆叠器件层级中的重叠区域定位或者确定。在类似的式样中，分别在第二器件层级DL2或者第N器件层级中的任何有源区A2，AN参照堆叠器件层级中的重叠区域定位或者确定。应理解的是，一旦在重叠区域中的有源区针对所有的器件层级被定位，则重叠区域的哪些部分没有有源区就是已知的。
在步骤506，对用于制造第一器件层的第一掩膜配置TSV图案开口。在该第一掩膜中，针对在任何器件层中没有设定有源区的重叠芯片区域的任何部分配置具有完全深度开口尺寸的TSV图案开口。应理解的是，可以使用任何配置图案，尽管在选定的实施方式中，配置图案在所指定的芯片区域中提供了所配置的开口的均匀图案。对应于所选定的实施方式，根据可适用的工艺流程（例如可适用的层材料和层厚度，所使用的蚀刻化学品的种类等）确定完全深度开口尺寸，使得，给定在制造期间用于形成TSV开口的特定蚀刻工艺，开口的深度就延伸穿过整个器件层。
在步骤508开始，通过增加器件层计数N=N+1，开始第二器件层的图案配置工艺。对于该下一层级，针对用于制造该新的器件层的第二掩膜配置TSV图案开口。在步骤510，针对在任何器件层中没有存在有源区的重叠芯片区域的任何部分，在该第二掩膜中配置具有完全深度开口尺寸的TSV图案开口。此外，在该第二掩膜中配置完全深度TSV图案开口以对齐任何下伏的TSV图案开口。在步骤512，针对在没有上置的有源区的器件层上的任何有源区上的掩膜N配置具有部分深度开口尺寸的TSV图案开口。根据可适用的工艺流程（例如可适用的层材料和层厚度，所使用的蚀刻化学品的种类等）选择部分深度开口尺寸，使得，给定在制造期间用于形成TSV开口的特定蚀刻工艺，开口的深度延伸将向下延伸但是不会穿过第N器件层的有源区。另外，可以使用任何配置图案。
在步骤514，该顺序确定用于所有器件层的掩膜是否已被配置。假如没有（对于决策514是否定的结果），通过增加器件层计数N，该顺序循环返回以开始下一器件层的图案配置处理（步骤508），接着，在下一器件层N的掩膜中，配置完全深度开口和部分深度开口的TSV图案（步骤510，512）。该循环持续，直至所有器件层级的图案化开口已经被配置（对于决策514是肯定的结果），在该点上，该顺序继续，使用所配置的图案在堆叠的管芯中制造TSV结构（步骤516），接着该顺序结束（步骤518）。
到现在为止，应理解，已经披露了一种多层集成电路以及制造改多层集成电路的方法。如所披露的，该集成电路被形成为具有多个器件层。第一衬底器件层有第一和第二面，其中，第一有源电路区域形成在第二面。第一衬底器件层还包括第一组导热/导电硅通孔结构和第二组导热硅通孔结构，该第一组导热/导电硅通孔结构延伸穿过第一介电层但没有穿入第一有源电路区域，该第二组导热硅通孔结构延伸仅局部穿过第一衬底层以传导来自第一有源电路区域的热。第一介电层形成在第一衬底层的第一面上，并且包括第三组导热/导电硅通孔结构，该第三组导热/导电硅通孔结构延伸穿过第一介电层并且与第一和第二组导热硅通孔结构对齐。具有第一和第二面的第二衬底器件层形成于第一介电层上，第二有源电路区域形成于该第二面上。第二衬底器件层包括第四组导热/导电硅通孔结构，该第四组导热/导电硅通孔结构延伸穿过第二衬底层，以与在第一介电层中的第三组导热/导电硅通孔结构对齐，并且还包括第五组导热硅通孔结构，该第五组导热硅通孔结构延伸仅部分地穿过第二衬底层以传导来自第二有源电路区域的热。最后，该集成电路包括散热器，该散热器形成于第二衬底层上，与第一、第二、第三、第四和第五组导热硅通孔结构热接触。
尽管本文公开的所描述的示例性实施方式直接涉及各种堆叠的半导体器件结构以及制造该各种堆叠的半导体器件结构的方法，但是本发明不必然地受限于解释本发明的创造性方案的示例性实施方式，本发明可适用于各种半导体工艺和/或器件。因此，上面披露的特定实施方式仅仅是例解性的，不应当视为对本发明的限制，对于得到本发明教导的本领域的技术人员，显而易见，本发明可以以不同但等同的方式进行修改和实践。例如，TSV和伪TSV或者局部TSV结构可以用不同于图示的形状、相对尺寸和图案化布局设置进行定义。此外，可以通过形成具有不同图案开口尺寸的一个蚀刻掩膜，使用单个的蚀刻顺序形成TSV和伪TSV结构或者局部TSV结构，选择该不同图案开口尺寸以控制蚀刻开口的最终深度，该蚀刻开口向下延伸，但是没有穿过任何下伏的有源电路区域。也有形成多芯片堆叠的不同方法，包括但不限于堆叠每个都包含全深度和部分深度TSV结构的晶片，然后将晶片堆叠分成（singulation）多芯片堆叠，或者将具有限定TSV结构的单个芯片堆叠至具有限定TSV结构的晶片或者单个芯片上，然后将该组件分成（singulation）多芯片堆叠。因此，前述的说明不是意图限制本发明至所阐述的特定形式，而是相反，其意图涵盖可以包含在由所附权利要求所定义的本发明的主旨和范围内的替代、修改和等同方案，使得本领域技术人员懂得，他们可以在不脱离以广义形式存在的本发明的主旨和范围的情况下，对本发明进行各种改变、替换和修改。还应当理解，示例性的实施方式仅仅是例子，并且不是意图以任何方式限制本发明的范围、适用性或者配置。更确切地说，前述的详细说明将为本领域技术人员提供实施本发明的示例性实施方式的便捷的路线图，应注意，在不脱离所附权利要求与其法律等同方案所阐述的本发明的范围的情况下，对示例性实施方式中所描述的元件的功能和配置可以进行各种变化。
因此，上面披露的特定实施方式仅仅是例解性的，不应当视为对本发明的限制，对于得到本发明教导的本领域的技术人员，显而易见，本发明可以以不同但等同的方式进行修改和实施。因此，前述的说明不是意图限制本发明至所阐述的特定形式，而是相反，其意图涵盖可以包含在由所附权利要求所定义的本发明的主旨和范围内的替代、修改和等同方案，使得本领域技术人员懂得他们可以在不脱离以广义形式存在的本发明的主旨和范围的情况下，对本发明进行各种改变、替换和修改。

Claims (20)

1.一种形成在组装多芯片堆叠中使用的至少第一集成电路的方法，该方法包括：
在至少第一集成电路中图案化并蚀刻第一多个硅通孔开口，其包括：
整个地延伸穿过所述第一集成电路但没有穿入形成于所述第一集成电路中的任何有源电路区的至少第一硅通孔开口，以及
朝向被形成在所述第一集成电路中的有源电路区延伸但是不接触形成于所述第一集成电路中的任何有源电路区的至少第二硅通孔开口，并且
在所述第一多个硅通孔开口中形成一个或者多个传导性层，以在所述第一集成电路中形成用于传导热的第一多个硅通孔结构；
其中所述第二硅通孔开口被形成在第一晶片内。
2.根据权利要求1所述的方法，还包括将第二晶片键合到其中形成有所述第一集成电路和所述第一多个硅通孔结构的第一晶片，以便使形成在所述第二晶片中的第二多个硅通孔结构与在所述第一晶片中的所述第一多个硅通孔结构对齐以接触。
3.根据权利要求1所述的方法，其中，图案化并蚀刻所述第一多个硅通孔开口包括在形成于所述第一集成电路之上的至少第一介电层中图案化并蚀刻所述第一多个硅通孔开口。
4.根据权利要求1所述的方法，其中，图案化并蚀刻所述第一多个硅通孔开口包括：
在所述第一集成电路上沉积光刻胶层；
图案化并蚀刻所述光刻胶层，以形成用于所述第一集成电路的蚀刻掩膜，该蚀刻掩膜包括用于所述第一硅通孔开口的第一图案开口，该第一图案开口比用于所述第二硅通孔开口的第二图案开口大；以及
使用所述蚀刻掩膜选择性蚀刻所述第一集成电路，以使所述第一硅通孔开口延伸穿过所述第一集成电路但没有穿入任何有源电路区，并且使所述第二硅通孔开口朝向但是不穿过形成在所述第一集成电路中的任何有源电路区地延伸。
5.根据权利要求1所述的方法，还包括：
在分离的晶片内的至少第二集成电路中图案化并蚀刻第二多个硅通孔开口，其包括：
整个地延伸穿过所述第二集成电路但没有穿入形成于所述第二集成电路中的任何有源电路区的至少第三硅通孔开口，以及
朝向被形成在所述第二集成电路中的有源电路区延伸但是不穿过所述第二集成电路中的任何有源电路区的至少第四硅通孔开口；
在所述第二多个硅通孔开口中形成一个或多个传导性层，以形成第二多个硅通孔结构，该第二多个硅通孔结构被定位为与所述第一多个硅通孔结构对齐；并且
将所述分离的晶片键合到其中形成有所述第一集成电路和所述第一多个硅通孔结构的所述第一晶片上，以便使形成在所述分离的晶片中的所述第二多个硅通孔结构与在所述第一晶片中用于传导热的所述第一多个硅通孔结构对齐以接触。
6.根据权利要求1所述的方法，其中，图案化并蚀刻所述第一多个硅通孔开口包括图案化并蚀刻所述第一多个硅通孔开口以使其均匀地分布在所述第一集成电路之上。
7.根据权利要求1所述的方法，其中，形成一个或者多个传导性层包括将铜电镀至所述第一多个硅通孔开口中。
8.根据权利要求1所述的方法，还包括形成散热器与所述第一多个硅通孔结构热接触。
9.根据权利要求1所述的方法，其中，形成一个或者多个传导性层包括在所述第一多个硅通孔开口中沉积一个或者多个传导性层，以形成至少第一导热硅通孔结构和至少第二导热硅通孔结构，所述至少第一导热硅通孔结构整个地延伸穿过所述第一集成电路但没有穿入任何的一个或者多个有源电路区，所述至少第二导热硅通孔结构朝所述第一集成电路中的所述一个或多个有源电路区中的一个延伸部分地穿过所述第一集成电路。
10.一种制造具有多个器件层的集成电路的方法，其包括：
提供包含多个芯片区域的第一晶片衬底，每一芯片区域包括形成在所述第一晶片衬底的第一面上的一个或多个有源电路区；以及
在每一个所述多个芯片区域中形成第一和第二传导性硅通孔结构，包括第一传导性硅通孔结构和第二传导性硅通孔结构，所述第一传导性硅通孔结构延伸穿过所述第一晶片衬底但没有穿入任何的所述一个或多个有源电路区中，所述第二传导性硅通孔结构朝向形成在所述第一晶片衬底中的有源电路延伸，部分地穿过所述第一晶片衬底但没有到达所述集成电路中的任何有源电路区。
11.根据权利要求10所述的方法，其中，提供所述第一晶片衬底包括提供硅晶片衬底层。
12.根据权利要求10所述的方法，其中，形成第一和第二传导性硅通孔结构包括：
在所述第一晶片衬底的第二面上的所述多个芯片区域中的每一个中选择性蚀刻第一和第二硅通孔开口，使得所述第一硅通孔开口延伸穿过所述第一晶片衬底，并且所述第二硅通孔开口朝向、但不接触所述第一晶片衬底中的所述一个或多个有源电路区域地延伸且部分地穿过所述第一晶片衬底；以及
在每一个所述多个芯片区域中的所述第一和第二硅通孔开口内形成一个或多个传导性层，以形成所述第一和第二传导性硅通孔结构。
13.根据权利要求12所述的方法，其中，选择性蚀刻第一和第二硅通孔开口包括：
在所述第一晶片衬底的所述第二面上沉积光刻胶层；
图案化并蚀刻所述光刻胶层，以形成包含用于所述第一硅通孔开口的第一图案开口的蚀刻掩膜，该第一图案开口比用于所述第二硅通孔开口的第二图案开口大；以及
使用所述蚀刻掩膜各向异性地蚀刻所述第一晶片衬底，以使所述第一硅通孔开口延伸穿过所述第一晶片衬底但没有穿入任何有源电路区，并且延伸所述第二硅通孔开口部分地穿过所述第一晶片衬底但没有延伸穿过所述一个或多个有源电路区中的任何一个。
14.根据权利要求12所述的方法，其中，形成一个或多个传导性层包括将铜电镀至所述第一和第二硅通孔开口中。
15.根据权利要求10所述的方法，其中，形成第一和第二传导性硅通孔结构包括：
在所述第一晶片衬底的第二面上形成蚀刻掩膜，以在多个芯片区域中的每一个芯片区域中确定第一组相对较大的掩膜开口和第二组相对较小的掩膜开口，其中，所述第一组相对较大的掩膜开口位于所述一个或者多个有源电路区的外面，并且所述第二组相对较小的掩膜开口位于所述一个或者多个有源电路区的上面；
使用所述蚀刻掩膜各向异性地蚀刻所述第一晶片衬底，以形成位于所述第一组相对较大的掩膜开口之下的第一组硅通孔开口以及位于所述第二组相对较小的掩膜开口之下的第二组硅通孔开口，其中，所述第一组硅通孔开口延伸穿过所述第一晶片衬底，而所述第二组硅通孔开口延伸仅部分地穿过所述第一晶片衬底；并且
在每一个所述多个芯片区域中的所述第一组硅通孔开口和所述第二组硅通孔开口内形成一个或多个传导性层，以形成传导性硅通孔结构。
16.根据权利要求15所述的方法，其中，形成所述蚀刻掩膜包括形成所述蚀刻掩膜以确定位于所述一个或者多个有源电路区的外面的所述第一组相对较大的掩膜开口，使其与在第二晶片衬底中形成的任何传导性硅通孔结构对齐，该第二晶片衬底与所述第一晶片衬底的所述第一面键合。
17.根据权利要求10所述的方法，还包括：
提供包含多个芯片区域的第二晶片衬底，每一芯片区域包括形成在所述第二晶片衬底的第一面上的一个或多个有源电路区；
在每一个所述第二晶片衬底的所述多个芯片区域中形成第一组传导性硅通孔结构，该第一组传导性硅通孔结构延伸穿过所述第二晶片衬底但没有穿入形成在所述第二晶片衬底的所述第一面上的任何所述一个或多个有源电路区中，其中所述第二晶片衬底中的所述第一组传导性硅通孔结构中的每一个定位成与所述第一晶片衬底中的相应的第一传导性硅通孔结构对齐；以及
将所述第二晶片衬底中的第二面键合到所述第一晶片衬底的所述第一面上，以便使每一个所述第二晶片衬底中的所述第一组传导性硅通孔结构与在所述第一晶片中的相应的第一传导性硅通孔结构对齐以接触。
18.根据权利要求10所述的方法，还包括：
提供包含多个芯片区域的第二晶片衬底，每一芯片区域包括形成在所述第二晶片衬底的第一面上的一个或多个有源电路区；
在每一个所述第二晶片衬底的所述多个芯片区域中形成第二组传导性硅通孔结构，该第二组传导性硅通孔结构延伸仅部分地穿过所述第二晶片衬底但没有穿入形成在所述第二晶片衬底的所述第一面上的所述一个或多个有源电路区中的任何一个，其中所述第二晶片衬底中的所述第二组传导性硅通孔结构中的每一个定位成与所述第一晶片衬底中的相应的第一传导性硅通孔结构对齐；以及
将所述第二晶片衬底中的第二面键合到所述第一晶片衬底的所述第一面上，以便使所述第二晶片衬底中的所述第二组传导性硅通孔结构中的每一个对齐以接触在所述第一晶片衬底中的相应的第一传导性硅通孔结构。
19.根据权利要求10所述的方法，还包括：
提供包含多个芯片区域的第二晶片衬底，每一芯片区域包括形成在所述第二晶片衬底的第一面上的一个或多个有源电路区；
在每一个所述第二晶片衬底的所述多个芯片区域中形成第二组传导性硅通孔结构，该第二组传导性硅通孔结构延伸穿过所述第二晶片衬底但没有穿入形成在所述第二晶片衬底的所述第一面上的任何所述一个或多个有源电路区；以及
将所述第二晶片衬底中的第一面键合到所述第一晶片衬底的第二面上，以便使所述第一晶片衬底中的所述第一和第二传导性硅通孔结构中的每一个与在所述第二晶片衬底中的所述第二组传导性硅通孔结构中的相应的一个对齐以接触。
20.一种具有多个器件层的集成电路，其包括：
第一衬底层，其包括第一面、上面形成有第一有源电路区域的第二面、延伸穿过所述第一衬底层但没有穿入所述第一有源电路区域的第一组导热或导电硅通孔结构、以及延伸仅部分地穿过所述第一衬底层的以传导来自所述第一有源电路区域的热的第二组导热硅通孔结构；
形成于所述第一衬底层的所述第一面之上的第一介电层，其包括第三组导热或导电硅通孔结构，该第三组导热或导电硅通孔结构延伸穿过所述第一介电层，并且与所述第一组导热或导电硅通孔结构和所述第二组导热硅通孔结构对齐；
形成于所述第一介电层上的第二衬底层，该第二衬底层包括第一面、上面形成有第二有源电路区域的第二面、延伸穿过所述第二衬底层以与在所述第一介电层中的所述第三组导热或导电硅通孔结构对齐的第四组导热或导电硅通孔结构、以及延伸仅部分地穿过所述第二衬底层的以传导来自所述第二有源电路区域的热的第五组导热硅通孔结构；以及
散热器，其形成于所述第二衬底层之上，与所述第一组、第二组、第三组、第四组和第五组传导性硅通孔结构热接触。
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