KR101754005B1 - 다이를 포함하는 어셈블리 및 이를 형성하는 방법 - Google Patents

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Abstract

기판들을 포함하는 전자 어셈블리들과 이들의 제조가 기술된다. 하나의 어셈블리는 다층 기판 내의 유전체 층 내에 임베딩된 다이, 및 다층 기판 내의 유전체 층 내에 임베딩된 유전체 영역을 포함한다. 다층 기판은 다이 측과 랜드 측을 포함하고, 제1 유전체 영역과 유전체 층은 다이 측으로 연장한다. 복수의 비아는 제1 유전체 영역 내에 배치되고, 비아들은 다이 측의 패드들로 연장한다. 다른 실시예들이 기술되고 청구된다.

Description

다이를 포함하는 어셈블리 및 이를 형성하는 방법{ASSEMBLY INCLUDING A DIE AND METHOD FOR FORMING THE SAME}
전자 디바이스들이 소형화되어 감에 따라서, 패키징 아키텍처의 발전은 하나 이상의 다이 구조를 패키지 기판에 장착하는 것, 또는 POP(package on package) 어셈블리에서 하나의 패키지 기판을 다른 패키지 기판에 장착하는 것을 포함한다. 그러한 어셈블리들은 다양한 기판 구조들을 이용하여 형성될 수 있다. 패키지 기판 구조의 한 유형은 BBUL(bumpless build-up layer) 구조이며, 이는 다이를 패키지 기판에 부착하기 위해 솔더 범프들을 이용하지 않는 패키징 기술이다. 다이는 표면에 배치되고 유전체 및 전기적 도전성 재료(예로, 금속)의 층들이 이 다이 주위에 구축(built-up)된다.
실시예들은 첨부 도면들을 참조하여 예로서 설명되며, 반드시 비율대로 그려질 필요는 없다.
도 1a-1n은 특정 실시예들에 따른, 임베딩된 다이 및 POP 비아들을 포함하는 어셈블리를 형성하기 위한 프로세싱 작업들의 도면을 예시한다.
도 2는 특정 실시예들에 따른, 임베딩된 유전체 영역 안에 임베딩된 다이와 POP 비아들을 포함하는 어셈블리의 단면도를 예시한다.
도 3은 특정 실시예들에 따른, 임베딩된 유전체 영역 안에 임베딩된 다이와 POP 비아들을 포함하는 어셈블리의 단면도를 예시한다.
도 4는 특정 실시예들에 따른, 어셈블리를 형성하기 위한 프로세싱 작업들의 흐름도를 예시한다.
도 5는 실시예들이 응용될 수 있는 전자 시스템 구성을 예시한다.
이하에서 유사한 구조들에 유사한 참조번호가 지정된 도면들에 대해 참조가 이루어질 것이다. 다양한 실시예들의 구조를 가장 명확하게 보여주기 위해서, 본원에 포함된 도면들은 전자 디바이스들의 개략적 표현들을 포함한다. 따라서, 예시된 실시예들의 청구된 구조들을 포함하고 있는 제조된 구조들의 실제 외관은 다르게 나타날 수 있다. 더욱이, 도면들은 예시된 실시예들을 이해하는데 필요한 구조들만을 도시할 수 있다. 본 기술분야에 공지된 추가의 구조들은 도면의 명확성을 유지하기 위해서 포함되지 않았다.
특정 실시예들은 임베딩된 다이 구조들의 형성에 관한 것이다. 그러한 임베딩된 다이 구조들은 일반적으로 높은 종횡비(aspect ratio) POP(package-on-package) 비아들을 필요로 하였다. 특정 실시예들은 패키지 기판의 표면에 상호접속을 형성하기 위해 스택형(stacked) POP 비아들을 형성한다.
스택형 POP 비아들은, 임베딩된 다이가 큰 종횡비의 POP 비아들, 예를 들어, 약 1.5 대 1보다 큰 종횡비의 POP 비아들이 있을 것을 요구하는 두께를 갖는 경우에 이용될 수 있다. 예를 들어, 약 120 마이크론(㎛)의 두께를 갖는 임베딩된 다이의 경우, 특정 실시예들에서 POP 비아 깊이는 160-200 ㎛ 정도로 깊어야 한다. 그러나 POP 비아 깊이가 약 80-90 ㎛를 초과하는 경우에는 박리(delamination) 및 균열(cracking)이 관측되었다. 게다가, 그러한 높은 종횡비의 POP 비아들을 위한 완전히 도금된(채워된) POP 비아를 형성하기가 어렵다는 것이 입증되었다. 스택형 POP 비아 구조에서는, 보다 신뢰성있게 형성될 수 있는 더 깊은 POP 비아 구조를 형성하도록, 각각이 더 작은 종횡비를 갖는 여러 개의 더 짧은 POP 비아들이 서로 스택된다. 이는 임베딩된 유전체 영역들을 패키지 구조 내의 큰 유전체 층 내에 형성함으로써 수행될 수 있다.
도 1a 내지 도 1n은 특정 실시예들에 따른, 코어리스 기판(coreless substrate) 안에 임베딩된 다이를 포함하는 어셈블리를 형성하기 위한 작업들을 도시한다. 특정 실시예들에서, 2개의 동일한 임베딩된 다이 어셈블리들은 백 투 백 방식(back to back manner)으로 형성될 수 있다. 이는 접착제를 이용하여 어셈블리들을 함께 짝지어서 달성될 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 캐리어 구조(carrier structure)는 짧은 구리(Cu) 박(foil)(12)과 같은 금속 층이 그의 상부에 배치되어 있는 프리프레그(prepreg) 재료(10)와 같은 재료를 포함한다. 백 투 백 어셈블리 형성이 가능하도록, 짧은 Cu 포일(foil)(12)과 같은 다른 금속 재료는 도 1에 도시된 바와 같이 프리프레그 재료(10)의 하부 부분에 배치된다. 동일한 어셈블리들은 도 1a 내지 1k에 도시된 바와 같이 프리프레그 재료(10) 위와 아래에 형성된다. 간결성을 위해, 도 1a의 프리프레그 재료(10) 위의 어셈블리의 형성이 논의 및 참조될 것이다. 긴 Cu 포일(14)과 같은 금속 층은 짧은 Cu 포일(12)에 결합된다. 긴 Cu 포일(14)은 나중의 프로세싱 동안에 제거되는 희생 층일 수 있다. 도시된 어셈블리는 복수의 동일한 백-투-백 구조를 갖는 어셈블리들의 큰 패널의 일부일 수 있다. 수천 개의 어셈블리가 단일 패널로 형성될 수 있는 특정 실시예들에서, 어셈블리들은 백 투 백 개별 기판 어셈블리들의 큰 패널의 일부로서 형성될 수 있다. 패널은 짧은 Cu 포일(12)이 완전히 패널 에지로 연장하지 않지만 긴 Cu 포일(14)은 짧은 Cu 포일(12) 을 넘어 연장하도록 형성될 수 있다. 짧은 Cu 포일(12)이 없는 종단 부분들에서, 긴 Cu 포일(12)은 (예를 들어, 프리프레그 재료 내의 에폭시로부터)프리프레그(10)에 본딩된다(bonded). 긴 Cu 포일(14)과 프리프레그(10) 간의 이러한 본딩은 어셈블리를 함께 유지하도록(hold) 작용한다. 패널 처리가 완료될 때, 긴 Cu 포일(14)이 프리프레그(10)에 본딩되어 있는 종단 영역들이 절단된다. 패널 길이의 나머지를 따라서 긴 Cu 포일을 짧은 Cu 포일에 유지시키는 것은 없다. 그리고 나서 긴 Cu 포일은 추후의 프로세싱 작업에서 어셈블리로부터 에칭 제거된다.
도 1b에 도시된 바와 같이, POP(package-on-package) 패드들(16)은 긴 Cu 포일(14) 상에 형성된다. 이것으로 한정되는 것은 아니지만, 금(Au) 및 니켈(Ni)을 포함하는 제1 층(16a)과 Cu를 포함하는 제2 층(16b)을 포함하는 다층 구조를 포함하는, POP 패드들(16)에 대한 임의의 적합한 재료가 이용될 수 있다. 제1 층(16a)은 다른 컴포넌트가 결합될 수 있는 표면에 있는 표면 마감(surface finish) 층을 구성할 수 있다. POP 패드들(16)은, 이것으로 한정되는 것은 아니지만, 퇴적, 마스킹 및 에칭 작업을 포함하는 임의의 적합한 프로세스를 이용하여 형성될 수 있다.
도 1c는 유전체 층(18)을 긴 Cu 포일(14)과 POP 패드들(16) 상에 형성하는 것을 도시한다. 유전체 층(18)은, 이것으로 한정되는 것은 아니지만, 중합체(polymeric) 재료를 포함하는 임의의 적합한 유전체 재료로 형성될 수 있다. 유전체 재료(18)는, 예를 들어, 폴리머와 같은 재료로 BBUL 프로세스를 이용해서 형성될 수 있다. 적합한 재료의 하나의 예는 Ajinomoto Fine-Techno Company, Inc.로부터 이용가능한 Ajinomoto Build-up Film(ABF)로 알려져 있는 중합체 에폭시 필름이다. 도 1d에 도시된 바와 같이, 유전체 층(18)은 POP 패드들(16)을 커버하는 하나 이상의 유전체 영역들(20)이 형성되도록 패터닝될 수 있으며 캐비티 또는 개구(21)는 유전체 영역들(20) 사이에 형성된다. 이는, 이것으로 한정되는 것은 아니지만, 샌드블라스팅(sandblasting) 및 후속 DFR(dry film resist) 제거가 뒤따르는 DFR 리소그래피를 포함하는 임의의 적절한 프로세스를 이용해서 수행될 수 있다. 유전체 영역들(20)은 특정 실시예들에서는 캐비티(21)의 일부 또는 모두의 주위로 연장하는 단일 유전체 영역(20)일 수 있다. 다른 실시예들에서, 유전체 영역(20)은 서로 거리를 두고 이격된 개별 유전체 영역들(20)을 포함할 수 있다.
도 1e에 도시된 바와 같이, 이어서, 다이(22)는 긴 Cu 포일(14) 상의 POP 패드들(16) 간의 캐비티(21)에 장착될 수 있다. 이것으로 한정되는 것은 아니지만, TSV(through-silicon via)들이 있거나 없는 실리콘 다이(이에 한정되지 않음)를 포함하는 다양한 다이 구조가 이용될 수 있다. 다이 본딩 필름(24)은 다이(22)와 긴 Cu 포일(14) 사이에 배치될 수 있다. 다이 본딩 필름(24)은, 이것으로 한정되는 것은 아니지만, 폴리머 접착제를 포함하는 임의의 적합한 재료일 수 있다. 다이는 도 1e에 도시된 바와 같이 그의 상부 표면에 복수의 다이 패드26)를 포함할 수 있다. 2개의 패드(26)가 도시되었을지라도 임의의 수가 존재할 수 있다.
도 1f는 POP 패드들(16)로 연장하는 유전체 영역들(20)을 관통하는 POP 비아 개구들(28)의 형성을 도시한다. 개구들(28)은, 이것으로 한정되는 것은 아니지만, 레이저 드릴링을 포함하는 임의의 적합한 방법을 이용하여 형성될 수 있다. 특정 실시예들에서, 비아들(28)의 형성은 다이(22)의 장착 전에 수행될 수 있다.
도 1g은, 이것으로 한정되는 것은 아니지만, 금속을 포함하는 전기적 도전성 재료로 개구들(28)을 채우는 것을 도시한다. 적합한 재료의 일례는 Cu이고, 이것으로 한정되는 것은 아니지만, 무전해 석출(electroless deposition), 후속하는 DFR(dry film resist) 패터닝, 후속하는 전기도금 및 DFR 스트리핑(stripping) 및 플래시 Cu 시드 에칭의 조합을 포함하는 임의의 적합한 프로세스를 이용하여 POP 비아 개구들(28) 내로 퇴적될 수 있다. 최종 구조는 유전체 영역들(20)의 표면 상에 연장하는 상부 랜딩 패드들(32)을 갖는 전기적 도전성 POP 비아들(30)을 포함한다. 필요하다면, 상부 랜딩 패드들(32)은 전기적 도전성 POP 비아들(30)의 형성과는 별도의 작업으로 형성될 수 있다. 특정 실시예들에서 랜딩 패드들(32)은 생략될 수 있다.
특정 실시예들에서, 다이(22)의 장착(도 1e)은 POP 비아 개구들(28)의 형성 전에 수행될 수 있다. 다른 실시예들에서, 다이의 장착은 POP 비아 개구들(28)의 형성 후에 수행될 수 있다.
도 2와 관련하여 이하에 보다 상세하게 설명되듯이, POP 패드들(16)에 도달하도록 유전체 재료(하나 이상의 임베딩된 유전체 영역들)를 관통하는 비아들의 스택들은 특정 실시예들에서, 예를 들어, 더 두꺼운 다이 및/또는 추가의 라우팅(routing)을 수용하는데 이용될 수 있다.
도 1h에 도시되어 있듯이, 추가의 유전체 층(34)은 유전체 영역들(20), 채워진 POP 비아들(30) 상의 랜딩 패드들(32), 다이(22) 및 다이 패드들(26) 상에 그리고 긴 Cu 포일(14) 상에 형성된다. 추가의 유전체 층(34)은, 이것으로 한정되는 것은 아니지만, 어셈블리에 라미네이트(laminate)되어 있는, 내부에 필러(filler)가 있는 ABF를 포함하는 임의의 적합한 유전체 재료들을 포함한다. 결과적인 구조는 추가의 유전체 재료 층(34) 내에 임베딩된 유전체 영역(20)을 포함한다. 도 1i에 도시된 바와 같이, 개구들은 POP 비아 패드들(32)을 접촉하는 추가의 POP 비아들(36)이 형성되도록 추가의 유전체 재료 층(34)에 형성된다. 개구들(38)은 또한 다이(22) 상의 패드들(26)에 접촉하는 추가의 유전체 층(34)에 형성된다. 개구들(36, 38)은, 이것으로 한정되는 것은 아니지만, 레이저 드릴링을 포함하는 임의의 적합한 프로세스를 이용하여 형성될 수 있다. 특정 실시예들에서, 다이 패드들(26)에 접촉하는 추가의 POP 비아 개구들(36) 및 개구들(38)은 동일한 작업으로 형성될 수 있다. 다른 실시예들에서, 개구들(36) 및 개구들(38)은 개별 작업들로 형성될 수 있다. 하나 이상의 금속과 같은 전기적 도전성 재료는, 도 1j에 도시된 바와 같이, 전기적 도전성 비아들(40 및 42)이 형성되도록, 예를 들어, 전술한 바와 같은 패터닝 및 도금 작업들을 이용하여 개구들(36, 38)에 배치될 수 있다.
도 1k에 도시된 바와 같이, 예를 들어, 유전체 층들(50, 60, 70), 금속 층들(52, 62, 72, 82), 및 금속 층들(52, 62, 72, 82) 사이의 전기적 도전성 비아들(54, 64, 74)을 포함하는 추가의 BBUL 층들이 형성될 수 있다. 표면 층(80)이 또한 형성될 수 있으며, 예를 들어, 인쇄 회로 기판과 같은 다른 구조에 대한 전기적 상호접속들을 형성하기 위해 이용될 수 있는 구조의 랜드 측(land side)에 대한 금속 층(82) 상의 패드 영역들이 노출되도록 개구들(86)을 포함할 수 있다. 표면 층(80)은, 예를 들어, 볼 그리드 어레이(BGA) 구성을 이용하여 다른 구조에의 차후 부착을 위해 내부에 개구들이 패터닝되어 있는 솔더 레지스트 재료와 같은 재료일 수 있다.
어셈블리들은 개별 패키지들이 형성되도록 프리프레그 재료(10) 상의 짧은 Cu 포일(12)으로부터 분리된다. 희생의 긴 Cu 포일(14)은, 이것으로 한정되는 것은 아니지만, 다이 측(3) 및 랜드 측(5)을 포함하여, 도 1k의 뷰로부터 플립(flip)된 하나의 어셈블리를 예시하는, 도 1l에 도시된 바와 같은 패키지 구조(2)를 남기면서, 에칭하는 것을 포함하는 임의의 적합한 프로세스를 이용하여 제거될 수 있다.
도 1m은 다이(90)와 같은 다른 컴포넌트를 다이(22)에 결합하는 것을 도시한다. 다이 본딩 필름(24)이 제거되었고 다이(90)는 다이(22) 상에 배치된다. 다이 본딩 필름은, 이것으로 한정되는 것은 아니지만, 건식 (플라즈마) 에칭 또는 습식 에칭을 포함하는 임의의 적합한 방법을 이용하여 제거될 수 있다. 이것으로 한정되는 것은 아니지만, 다이(90) 및 다이(22) 상의 패드들에 결합된 솔더 범프들(92)의 이용을 포함하는, 다이(90)를 다이(22)에 결합하는 임의의 적합한 방법이 이용될 수 있다. 임의 유형의 적합한 다이(90)가 다이(22)에 결합될 수 있다. 특정 실시예들에서, 다이(90)는 메모리 및/또는 로직 다이일 수 있고 다이(22)는 CPU(central processing unit)일 수 있다.
도 1n은 특정 실시예들에 존재할 수 있는 특정 추가의 특징들을 갖는 도 1l에 도시된 패키지(2)를 도시한다. 도 1n에 도시된 바와 같은 다이(22)는 그 내부에 배치된 복수의 TSV(through-silicon via)들(94)을 포함한다. TSV들(94)은 반도체 다이(22)의 두께를 관통하여 연장할 수 있다. 게다가, 인쇄 회로 기판(PCB)과 같은 다른 구조에의 랜드 측(5)의 전기적 접속들은, 이것으로 한정되는 것은 아니지만, 솔더 범프들을 PCB에 결합하기 위한 솔더 범프들(96) 및 리플로우 방법의 이용을 포함하는 임의의 적합한 구조 및 방법을 이용하여 이루어질 수 있다.
전술한 바와 같은 어셈블리 구조들은 임베딩된 유전체 영역들(20)에 형성되는 전기적 도전성 POP 비아들(30) 및 임베딩된 유전체 영역들(20) 상의 랜딩 패드들(32)로 연장하는 전기적 도전성 POP 비아들(40)을 포함하는, 스택형 POP 비아들의 이용을 통해서 BBUL이 완전하게 임베딩된 및 높은 종횡비의 POP 구조를 가능하게 할 수 있다. 특정 실시예들에서, 랜딩 패드들(32)은 선택적이며 그러한 구조들에서 전기적 도전성 POP 비아들(30 및 40)은 서로 직접 통신 상태에 있다.
전술한 바와 같은 패키지 구조들 및 그의 형성에 다수의 변경이 가능하다. 예를 들어, 다이는 신뢰성있는 구조를 이루기 위해 더 많은 수의 스택형 POP 비아들을 필요로 하는 두께를 가질 수 있다. 게다가, 설계 유연성을 위해서, 임베딩된 다이의 높이("z-평면") 내에 신호들을 재라우트(reroute)할 수 있도록 추가된 마진 및 설계 유연성을 제공하는 것이 유용할 수 있다. 이는 다이의 z-평면 내에 RDL(redistribution layer) 영역들이 형성되도록 POP 비아 랜딩 패드 층의 패터닝을 제어함으로써 달성될 수 있다. 도 2는 특정 실시예들에 따른, 추가의 POP 비아들을 형성하기 위해 추가의 임베딩된 유전체 영역들을 형성하는 것과, 추가의 POP 비아들을 패키지 구조 내의 POP 비아들에 전기적으로 결합하는 경로(pathway)들을 포함하는 RDL 영역들을 형성하는 것을 포함하는 특징들을 도시한다.
도 2는 도 1n과 관련하여 전술된 패키지(2)와 일부 방식들에 있어서 유사하지만 내부에 전기적 도전성 비아들(130a, 130b)을 갖는 스택형 임베딩된 유전체 영역들(120a, 120b)의 존재를 포함하는 특정한 차이를 갖고, 스택형 임베딩된 유전체 영역들(120a, 120b) 내 및 패키지(102)의 다른 층들 내의 라우팅 구조 모두에 있어서의 차이를 포함하는 구조를 갖는 패키지(102)를 도시한다.
유전체 층(118) 내의 스택형 임베딩된 유전체 영역들(120a, 120b)은 다이(124)가 비교적 큰 두께(높이)를 갖는 경우 이용될 수 있다. 그 결과, 전기적 도전성 비아들(130a, 130b)을 갖는 스택형 임베딩된 POP 유전체 영역들(120a, 120b)이 이용될 수 있다. 비아들(130a, 130b) 각각은 신뢰성있는 형성이 가능하도록 적합한 종횡비를 갖는다. 추가의 수직 높이(다이(124)의 높이에 의존)는 추가의 스택형 임베딩된 POP 유전체 영역들 및 비아들을 형성함으로써 수용될 수 있다.
도 2는 또한 POP 비아(130a)를 위한 랜딩 패드로서 작용하는 층(132a)을 포함하는 RDL 영역들의 형성을 도시한다. RDL 층들(132a, 132b)은 기판 내의 또는 기판 상의 다른 디바이스들에 결합하는 전기 경로를 향하게(또는 재배선)하는데 이용될 수 있는 영역들이고, 충분한 라우팅을 제공하여, 그렇지 않은 경우에 다이 레벨 아래에 요구되는 유전체 및 금속의 하나 이상의 층들이 RDL 영역들 내의 라우팅 경로들에 재배선될 수 있다. 층(132b)은 추가의 POP 비아(130b)를 위한 랜딩 패드로서 작용하도록 배치되어 있으며, 또한 전술한 바와 같은 RDL 층이다. 도 2에 도시된 바와 같이, 비아들(130a, 130b)은 서로 오프셋(offset)되도록 형성될 수 있다. 다른 실시예들에서 그러한 비아들은 서로 정렬될 수 있다. 비아들(130a, 130b)을 통한 전기적 경로는 패드들(116)(이들은 표면 마감 패드 층(116a) 및 아래에 놓이는(underlying) 패드 층(116b)을 포함할 수 있음)에서 다이 측(103)으로 연장한다.
도 3은 유전체 층(218) 내의 스택형 임베딩된 유전체 영역들(220a, 220b)의 존재를 포함하는 도 2에 도시된 실시예들과 일부 방식에 있어서 유사한 구조를 갖는 패키지(202)를 도시한다. 패키지(202)는 임베딩된 유전체 영역(220a)에 위치한 라이너 타입(liner type) 비아들(230a, 231a), 및 임베딩된 유전체 영역(220b)에 위치한 라이너 타입 비아들(230b, 231b)을 포함한다. 임베딩된 유전체 영역(220a)의 라이너 타입 비아들(230a, 231a), 및 임베딩된 유전체 영역(220b)의 라이너 타입 비아들(203b, 231b)은 도 3에 도시된 바와 같이 서로 오프셋될 수 있고(엇갈린 형식(staggered))RDL 구조와 관련하여 형성될 수 있다. 다른 실시예들에서, 그러한 비아들은 서로 정렬될 수 있다. 비아들(230a, 230b, 231a, 231b)을 통한 전기적 경로는 패드들(216)(표면 마감 패드 층(216a) 및 아래에 놓이는 패드 층(216b)을 포함할 수 있음)에서 다이 측(203)으로 연장한다.
도 4는 특정 실시예들에 따른, POP 비아들을 내부에 갖는 임베딩된 유전체 영역들을 갖는 임베딩된 다이를 포함하는 어셈블리를 형성하는 작업들의 흐름도를 도시한다. 박스(301)는, 예를 들어, 전술한 바와 같이, 프리프레그와 같은 코어 및 짧은 Cu 및 긴 Cu 포일들과 같은 금속 층들을 이용하여 코어리스 캐리어를 형성하는 것을 포함한다. 박스(303)에서는 금속 층 상에 이격된 POP 패드들을 형성한다. POP 패드들은 복수의 서브 층들로 형성될 수 있다. 박스(305)는 라미네이트된 ABF 층과 같은 유전체 층을 금속 층 및 POP 패드들 상에 형성하는 것을 포함한다. 박스(307)는 유전체 층 내의 다이 캐비티(die cavity)와 POP 비아들이 관통하여 형성될 (다이 캐비티의 측면들에 대한) 측면 유전체 영역들을 정의한다. 캐비티는 금속 층을 노출시킬 수 있다. 박스(309)에서는 다이를 ABF 층 내의 캐비티 내에 배치하고 있다. 다이 본딩 필름 층은 다이와 금속 층 간에 배치될 수 있다. 박스(311)에서는, 예를 들어, 레이저 드릴링을 이용하여 측면 유전체 영역들을 관통하는 POP 비아들을 형성한다. 박스(313)에서는, 예를 들어, 도금된(plated) Cu를 포함하는 전기적 도전성 재료로 POP 비아들을 채운다. 랜딩 패드들은 또한 채워진 POP 비아들 상에 형성될 수 있다. 박스(315)에서는 라미네이트된 ABF 층과 같은 추가의 유전체 층을 형성한다. 박스(317)에서는 추가의 측면 유전체 영역들이 필요한지를 결정한다. 예를 들어, 캐비티 내에 장착된 비교적 두꺼운 다이의 경우에, 추가의 측면 유전체 영역들의 이용은 조기에 형성된 POP 비아들에 결합된 추가의 POP 비아들의 형성을 가능하게 한다. 스택형 POP 비아들의 이용은 더 작은 종횡비의 비아들이 사용되는 것을 가능하게 한다. 스택형 비아들이 없는 경우에는, 높은 종횡비를 갖는 개별적인 높은 POP 비아들이 이용되어야 할 것이며, 그러한 높은 종횡비의 비아들은 금속으로 적절히 채우기가 어렵다는 것이 입증되었다. 그 결과, 측면 유전체 영역들을 관통하여 연장하는 스택형 POP 비아들의 이용은 고 품질의 채워진 POP 비아들의 형성을 가능하게 하며 또한 비교적 두꺼운 다이 구조가 기판 내에 임베딩되는 것을 가능하게 한다.
박스(317)에서는 추가의 측면 유전체 영역들이 필요한지를 결정한다. 만약 그렇다면, 추가의 측면 유전체 영역들(그리고 따라서 추가의 POP 비아들)이 필요하며, 이어서 박스(319)에서는 추가의 ABF 층 내에 추가의 측면 유전체 영역들을 정의한다. 박스(321)에서는 추가의 측면 유전체 영역들을 관통하는 추가의 POP 비아들을 레이저 드릴링한다. 박스(323)에서는 추가의 POP 비아들을 금속으로 채우고 아래에 놓이는 POP 비아들에 전기적 접속을 형성한다. 이어서, 방법은 추가의 유전체 층(예를 들어, ABF) 형성을 위해 박스(315)로 복귀한다. 다시 박스(317)에서는 추가의 측면 유전체 영역들이 필요한지를 결정한다. 만약 그렇다면, 박스(315)로 돌아간다. 그렇지 않다면, 추가의 측면 유전체 영역들은 필요하지 않으며, 이어서 박스(325)에서 추가의 유전체 층을 관통하는 추가의 비아들을 형성하고 박스(327)에서는 비아들을 금속으로 채우고 전기적 상호접속을 위한 추가의 금속 경로들을 형성한다. 박스(329)에서는 원하는 수의 층들이 기판 내에 형성되었는지를 결정한다. 그렇지 않다면, 프로세스는 추가의 유전체 층 형성을 위해 박스(315)로 돌아간다. 그러한 층들은 BBUL 프로세스를 이용하여 형성될 수 있다. 원하는 수의 층들이 존재하면, 박스(331)에서, 예를 들어, 볼 그리드 어레이(BGA)와 같은 랜드 측 접속들(land side connections)을 형성하기 위한 개구들을 갖는, 패턴화된 포토레지스트 층을 최외곽 층에 형성한다. 박스(333)에서는 코어리스 캐리어(coreless carrier)를 제거한다. 박스(335)에서는 다른 컴포넌트로의 결합을 위해 다이의 표면이 노출되도록 다이 백 필름(die back film)을 제거한다. 박스(337)에서는, 예를 들어, 솔더 범프(solder bump) 접속을 이용하여 다른 컴포넌트를 다이에 결합한다. 박스(339)에서는 임베딩된 다이 및 컴포넌트가 결합되어 있는 기판을 포함하는 어셈블리를 기판의 랜드 측 상의 PCB와 같은 다른 구조에 결합한다.
도 4와 관련하여 기술된 위의 작업들에 대해 다양한 추가, 삭제 및/또는 수정들이 다양한 실시예의 범주 내에서 이루어질 수 있음을 이해해야 한다. 예를 들어, 박스(311)의 작업은 박스(309)의 작업 이전에 수행될 수 있다. 다른 예에서, 스택형 측면 유전체 영역들이 형성되면(그리고 스택형 POP 비아들), 이어서 특정 실시예들에서, 다이 장착 작업은 스택형 측면 유전체 영역들의 형성 후에 일어날 수 있다. 다른 예에서, 복수의 다이 캐비티가 형성될 수 있으며 복수의 다이 구조가 기판 내에 배치될 수 있다. 게다가, 특정 실시예들은 도 4에 명시된 다른 작업들과 무관하게, 도 4에 명시된 작업들의 서브세트에 관련될 수 있다.
본원에 기술된 실시예들은 다음의 장점들 중 하나 이상을 제공할 수 있다. 첫째, 스택형의 더 작은 비아들을 이용하여 높은 종횡비의 POP 비아(예를 들어, 2:1 종횡비보다 큰)를 생성할 수 있는 능력은 BBUL이 완전하게 임베딩된 아키텍처가 다양한 두께의 임베딩된 다이 구조들과 함께 이용되는 것을 가능하게 한다. 예를 들어, 도 1l에 도시된 바와 같이, 높은 종횡비의 POP 비아 구조는 스택형의 채워진 비아들(30, 40)을 포함하고, 채워진 비아(30)는 유전체 영역(34) 내에 임베딩되는 측면 유전체 영역들(20) 내에 배치되고, 채워진 비아(40)는 채워진 비아(30)(및 선택적 랜딩 패드들(32)) 위의 유전체 영역(34) 내에 배치된다. 둘째, 각각의 비아의 더 작은 종횡비 때문에, 완전히 채워진 비아들은 라이너 도금(liner plated) 비아들 대신에 형성될 수 있고, 이는 고전력 및 고대역폭 신호들에 더 나은 성능을 제공한다. 셋째, 특정 실시예들에서, POP 비아 패드에 부가하여 또는 그 대신에, 임베딩된 다이-레벨 마이크로패드들이 임베딩된 유전체 영역들 내의 다이 측 표면에 형성될 수 있다. 그러한 마이크로패드들은 일반적으로는 POP 패드들보다 더 작고, 예를 들어, 특정 전기적 테스팅 절차에 이용될 수 있다.
넷째, 임베딩된 유전체 영역들(유전체 층(34) 내의 임베딩된 측면 유전체 영역들(20)과 같은)의 형성은 기판 구조에 걸쳐서 두께 변화가 더 적으면서, 더 편평한 표면의 형성을 가능하게 한다. 다섯째, 임베딩된 측면 유전체 영역들(20)과 같은 추가의 임베딩된 유전체 영역들은 또한, 임베딩된 유전체 더미 영역들을 형성함으로써 미리-설계된 볼륨 변위(volume displacement)를 이용하여 추가의 두께 제어를 제공하기 위해, 비아들이 필요하지 않는 위치들에 형성될 수 있다. 여섯째, 임베딩된 측면 유전체 영역들의 이용은, 예를 들어, 도 2에 도시된 바와 같이, 서로 오프셋되어 있고 랜딩 패드를 이용하여 전기적으로 결합된 스택형 POP 비아들의 능력 때문에, 다이 두께의 z-평면(높이) 내에서 신호들을 리라우팅하는데 있어서 개선된 설계 마진과 유연성을 제공하며, 도 2는 비아(130a 및 130b)에 전기적으로 결합된 랜딩 패드 층 또는 재배선 층(RDL)(132a)을 도시한다. 또한, 다이의 높이 내에 임베딩된 유전체 영역들과 접속하도록 형성된 RDL 트레이스들 내에 신호들을 라우팅함으로써 기판의 전체 높이를 줄이는 것이 가능할 수 있다.
위의 실시예들에서 기술된 바와 같이 형성된 컴포넌트들을 포함하는 어셈블리들은 다양한 전자 컴포넌트에서의 응용을 찾을 수 있다. 도 5는 기술된 실시예들의 양태들이 구현될 수 있는 전자 시스템 환경의 일례를 개략적으로 도시한다. 다른 실시예들은 도 4에 명시된 특징들 모두를 포함할 필요는 없으며 도 5에 명시되지 않은 대안의 특징들을 포함할 수 있다.
도 5의 시스템(401)은 기판(421)과 같은 컴포넌트가 그 위에 배치되는 집적 회로 패키지 기판(402)을 포함할 수 있다. 기판(421)은, 이것으로 한정되는 것은 아니지만, 하나 이상의 다이 구조, 또는 패키지 기판이나 다른 구조가 결합될 수 있는 인터포저(interposer)를 포함하는 패키지 기판을 포함하는 임의의 적합한 기판일 수 있다. 도 5에 도시된 바와 같이, 기판(421)의 일부는 패키지 기판(421)의 다이 측 상에 배치된 임베딩된 유전체 영역(420)(빗금이 쳐진 라인) 및 다이(490)를 도시하기 위해 절단된다. 패키지 기판(402)은 임베딩된 다이(도 5에는 도시되지 않음)를 포함하고, 다이(490)가 배치되어 전기적으로 연결된다. 구조는 임베딩된 다이(24) 및 추가의 다이(90)가 배치되어 있는 것을 보여주는 도 1m의 구조와 일부 방식들에 있어서 유사할 수 있다. 도 5에 도시된 실시예에서, 복수의 패드는 임베딩된 유전체 영역(420) 내에 배치되며, 패드들은, 이것으로 한정되는 것은 아니지만, 패키지 기판(421)이 결합되는 POP 패드들을 포함한다. 도시된 바와 같이, 임베딩된 유전체 영역은 다이(490)가 배치되어 있는 임베딩된 다이 주위로 연장하는 영역을 기판(402) 내에 정의한다. 기판(402) 내의 임베딩된 다이는, 예를 들어, CPU/마이크로프로세서일 수 있다. 다이(490)는, 이것으로 한정되는 것은 아니지만, 메모리, CPU/마이크로프로세서, 칩셋, 그래픽 디바이스, 무선 디바이스, 또는 다른 컴포넌트를 포함하는 임의의 적합한 컴포넌트 다이 구조를 포함할 수 있다. 기판(402)은 이 실시예에서 마더보드일 수 있는 인쇄 회로 기판(407)에 결합될 수 있다. 어떤 컴포넌트들이 기판(402) 내에 또는 기판(402) 상에 포함되는지에 따라서, 이것으로 한정되는 것은 아니지만, 메모리 및 이하 논의되는 다른 컴포넌트를 포함하는 다양한 다른 시스템 컴포넌트들이 또한 전술한 실시예들에 따라서 형성된 구조들을 포함할 수 있다.
기판(402) 내에 또는 기판 상에 포함된 컴포넌트들 이외에도, 시스템(401)은 또한 마더보드(407)에 배치되는 메모리(409) 및 하나 이상의 제어기(411a, 411b...411n)를 더 포함할 수 있다. 마더보드(407)는 단일 층일 수 있고 또는 기판(402) 내의 회로들과 보드(407)에 장착된 다른 컴포넌트들 간의 통신을 제공하는 복수의 도전성 라인들을 갖는 다-층(multi-layered) 보드일 수 있다. 메모리(409) 내의 프로그램들 및 데이터는 메모리 관리 작업들의 일환으로 스토리지(413) 내에 스왑(swap)될 수 있다. 다양한 컴포넌트 중 하나 이상은 대안적으로 도터 카드(daughter card) 또는 확장 카드와 같은 다른 카드 상에 배치될 수 있다. 다양한 컴포넌트는 개별 소켓에 안착될 수 있고 또는 인쇄 회로 기판에 직접적으로 접속될 수 있다. 디스플레이(415)가 또한 포함될 수 있다.
시스템(401)은, 이것으로 한정되는 것은 아니지만, 메인프레임, 서버, 개인용 컴퓨터, 워크스테이션, 랩톱, 핸드헬드 컴퓨터, 핸드헬드 게이밍 디바이스, 핸드헬드 엔터테인먼트 디바이스(예를 들어, MP3(동화상 전문가 그룹 계층 - 3 오디오) 플레이어), PDA(personal digital assistant), 스마트폰 또는 다른 전화 디바이스(무선 또는 유선), 네트워크 가전, 가상화 디바이스, 스토리지 제어기, 네트워크 제어기, 라우터 등을 포함하는 임의의 적합한 컴퓨팅 디바이스를 포함할 수 있다.
제어기들(411a, 411b...411n)은 시스템 제어기, 주변 제어기, 메모리 제어기, 허브 제어기, I/O(입력/출력) 버스 제어기, 비디오 제어기, 네트워크 제어기, 스토리지 제어기, 통신 제어기 등 중에서 하나 이상을 포함할 수 있다. 예를 들어, 스토리지 제어기는 스토리지 프로토콜 계층에 따라서 스토리지(413)로부터 데이터를 판독하거나 스토리지(413)에 데이터를 기입하는 것을 제어할 수 있다. 이러한 계층의 스토리지 프로토콜은 다수의 공지된 스토리지 프로토콜 중에서 임의 것일 수 있다. 스토리지(413)에 기입되거나 그로부터 판독되는 데이터는 공지된 캐싱 기술에 따라서 캐시(cache)될 수 있다. 네트워크 제어기는 네트워크(417)를 통해서 네트워크 패킷들을 원격 디바이스들에 대해 전송 및 수신하기 위해 하나 이상의 프로토콜 계층을 포함할 수 있다. 네트워크(417)는 LAN(Local Area Network), 인터넷, WAN(Wide Area Network), SAN(Storage Area Network) 등을 포함할 수 있다. 실시예들은 데이터를 무선 네트워크 또는 접속을 통해서 송신 및 수신하도록 구성될 수 있다. 특정 실시예들에서, 네트워크 제어기 및 다양한 프로토콜 계층들은 비차폐 트위스티드 페어 케이블(unshielded twisted pair cable)을 통한 이더넷 프로토콜(Ethernet protocol), 토큰 링(token ring) 프로토콜, 파이버 채널(Fibre Channel) 프로토콜, 등, 또는 임의 다른 적합한 네트워크 통신 프로토콜을 이용할 수 있다.
특정 예시적인 실시예들이 전술되었고 첨부 도면들에 도시되었지만, 그러한 실시예들은 제한이 아닌 예시일뿐이며, 본 기술분야의 통상의 기술자들이 수정할 수 있으므로 그러한 실시예들은 도시되고 기술된 특정 구성 및 배열로 제한되지 않는 다는 것을 이해하여야 한다.
또한, "제1", "제2" 등과 같은 용어들은, 본원에서 이용된 경우, 반드시 임의의 특정 순서, 수량 또는 중요성을 나타내는 것이 아니라, 하나의 요소를 다른 요소로부터 구분하는데 이용된다. "상부", "하부" "상위", "하위", "최상위", "최하위" 등과 같은 용어는, 본원에서 이용된 경우, 서술 목적을 위해 이용되며 제한으로 해석되지 않아야 한다. 실시예들은 다양한 배치 및 배향으로 제조되고, 이용되고 포함될 수 있다.
전술한 상세한 설명에서, 개시내용을 간소화할 목적으로 다양한 특징들이 함께 그룹핑된다. 개시내용의 이러한 방법은 본 발명의 청구된 실시예들이 각각의 청구항에 명시적으로 인용된 것보다 더 많은 특징을 요구한다는 의미를 반영하는 것으로 해석되지 않아야 한다. 오히려, 이하의 특허청구범위가 반영하듯이, 발명의 요지는 단일의 개시된 실시예의 모든 특징보다 적은 것에 있다. 따라서, 이하의 특허청구범위는 상세한 설명에 통합되며, 각각의 청구항은 그 자체로서 개별적인 양호한 실시예로서의 지위를 갖는다.

Claims (22)

  1. 어셈블리로서,
    다층(multilayer) 기판 내의 유전체 층 내에 임베딩된 다이;
    상기 다층 기판 내의 상기 유전체 층 내에 임베딩된 유전체 영역 - 상기 다층 기판은 다이 측(die side) 및 랜드 측(land side)을 포함하고, 상기 유전체 영역 및 상기 유전체 층은 상기 다이 측에 전기적으로 결합됨 - ;
    상기 유전체 영역 내의 복수의 비아들 - 상기 비아들은 상기 다이 측 상의 패드들에 전기적으로 결합됨 -;
    상기 유전체 영역 내의 상기 복수의 비아들에 전기적으로 결합된 상기 유전체 층 내의 복수의 비아들; 및
    상기 다이의 복수의 다이 패드에 접속된 상기 유전체 층 내의 복수의 다른 비아들;
    상기 다층 기판의 상기 다이 측 상의 상기 다이에 결합된 추가 다이; 및
    상기 다이 측 상의 상기 패드들에 결합된 기판을 포함하고,
    상기 추가 다이는 상기 기판과 상기 다이 측 사이에 배치되는,
    어셈블리.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 유전체 층 내에 임베딩된 상기 유전체 영역은 제1 유전체 영역이고, 상기 어셈블리는 상기 유전체 층 내에 임베딩된 제2 유전체 영역을 더 포함하고, 상기 제2 유전체 영역은 상기 제1 유전체 영역에 의해 상기 다이 측으로부터 분리되는 어셈블리.
  7. 제1항에 있어서, 상기 유전체 영역은 상기 유전체 층 내의 상기 다이 주위로 연장되는 어셈블리.
  8. 제1항에 있어서, 상기 유전체 영역은 복수의 이격된 유전체 영역을 포함하는 어셈블리.
  9. 제1항에 있어서, 상기 다층 기판은 코어리스 구조(coreless structure)를 포함하는 어셈블리.
  10. 제1항에 있어서, 상기 다이는 스루-실리콘 비아들(through-silicon vias)을 포함하는 실리콘 다이를 포함하는 어셈블리.
  11. 제6항에 있어서, 상기 제1 유전체 영역 내의 상기 비아들은 제1 비아들이고, 상기 제2 유전체 영역은 복수의 제2 비아들을 그 내부에 포함하며, 상기 제2 비아들 중 적어도 일부는 상기 제1 비아들 중 적어도 일부와 오프셋(offset)되며 그에 전기적으로 결합되는 어셈블리.
  12. 어셈블리로서,
    랜드 측과 다이 측을 포함하는 다층 기판;
    상기 다층 기판의 제1 유전체 층 내에 임베딩된 제1 다이 - 상기 제1 유전체 층은 복수의 추가 유전체 층에 의해 상기 랜드 측으로부터 분리됨 - ;
    상기 제1 유전체 층 내에 임베딩된 제1 유전체 영역;
    상기 제1 유전체 영역 내의 복수의 제1 비아들 - 상기 제1 비아들은 상기 다이 측 상의 패드들에 전기적으로 결합됨 - ;
    상기 제1 유전체 층 내에 임베딩된 제2 유전체 영역 - 상기 제1 유전체 영역은 상기 제2 유전체 영역과 상기 다이 측 사이에 배치됨 -;
    상기 제1 유전체 영역 내의 상기 제1 비아들에 전기적으로 결합된 상기 제2 유전체 영역 내의 복수의 제2 비아들;
    상기 제2 유전체 영역 내의 상기 제2 비아들에 전기적으로 결합된 상기 제1 유전체 층 내의 복수의 비아들;
    상기 제1 다이의 복수의 다이 패드에 접속된 상기 제1 유전체 층 내의 복수의 다른 비아들;
    상기 다이 측 상의 상기 제1 다이에 결합된 제2 다이; 및
    상기 다이 측 상의 상기 패드들에 결합된 기판을 포함하고,
    상기 제2 다이는 상기 기판과 상기 다이 측 사이에 배치되는,
    어셈블리.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 코어리스 캐리어(coreless carrier)를 제공하는 단계;
    상기 코어리스 캐리어 상에 복수의 금속 패드 영역을 형성하는 단계;
    상기 코어리스 캐리어 상에 그리고 상기 금속 패드 영역들 상에 제1 유전체 층을 형성하는 단계;
    상기 금속 패드 영역들을 덮는 유전체 영역을 형성하고 상기 코어리스 캐리어를 노출하는 캐비티를 형성하기 위해 상기 제1 유전체 층을 패터닝하는 단계 - 상기 캐비티는 다이를 수용할 수 있도록 크기가 정해짐 - ;
    다이를 상기 캐비티 내에 배치하는 단계;
    상기 금속 패드 영역들의 표면을 노출하도록 상기 제1 유전체 영역을 관통하는 개구들을 형성하는 단계;
    상기 개구들 내에 금속을 퇴적하는 단계;
    상기 다이와 상기 제1 유전체 영역이 제2 유전체 층 내에 임베딩되도록, 상기 제2 유전체 층을 상기 다이 상에 그리고 상기 제1 유전체 영역 상에 형성하는 단계;
    상기 제2 유전체 층을 형성하는 단계 후에, 상기 제2 유전체 층을 관통하는 개구들을 상기 다이까지 및 상기 제1 유전체 영역까지 형성하고 그 안에 금속을 퇴적하는 단계;
    복수의 추가 유전체 층과 그 내부에 금속 경로들을 형성하는 단계;
    상기 코어리스 캐리어를 제거하는 단계;
    상기 코어리스 캐리어를 제거하는 단계 후에, 추가 다이를 상기 제2 유전체 층 내에 임베딩된 상기 다이에 결합하는 단계; 및
    전자 디바이스를 상기 금속 패드 영역들에 결합하는 단계를 포함하고,
    상기 전자 디바이스는 상기 추가 다이를 덮도록 배치되는
    방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제16항에 있어서, 상기 개구들 내에 금속을 퇴적하는 단계 후에 그리고 상기 다이를 상기 캐비티 내에 배치하는 단계 이전에;
    보충 유전체 층을 상기 제1 유전체 영역 상에 그리고 상기 금속 상에 형성하는 단계;
    상기 제1 유전체 영역 상에 제2 유전체 영역을 형성하기 위해 상기 보충 유전체 층을 패터닝하는 단계;
    상기 제2 유전체 영역 내에 제2 개구들을 형성하는 단계; 및
    금속을 상기 제2 개구들 내에 퇴적하는 단계
    를 더 포함하는 방법.
  22. 제21항에 있어서, 상기 제1 유전체 영역 내의 개구들로부터 오프셋(offset)되도록 상기 제2 유전체 영역 내에 개구들을 배치하는 단계를 더 포함하는 방법.
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