KR101907733B1 - 적층 상호접속 구조들을 구비한 브리지 상호접속부 - Google Patents

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KR101907733B1
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    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/8147—Zirconium [Zr] as principal constituent
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    • H01L2224/81472—Vanadium [V] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81479—Niobium [Nb] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81481—Tantalum [Ta] as principal constituent
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    • H01L2224/81484—Tungsten [W] as principal constituent
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Abstract

본 발명의 실시형태들은 집적 회로 어셈블리의 브리지 상호접속부를 위한 적층 상호접속 구조에 대한 기술 및 구성에 관한 것이다. 한 실시형태에서, 장치는 기판, 및 기판에 내장된 브리지를 포함할 수 있다. 브리지는 2개의 다이 간의 전기 신호를 라우팅하도록 구성될 수 있다. 브리지와 전기적으로 연결된 상호접속 구조는 제1 도전성 재료를 포함하는 비아 구조, 비아 구조상에 배치된 제2 도전성 재료를 포함하는 배리어 층, 및 배리어 층상에 배치된 제3 도전성 재료를 포함하는 납땜가능 재료를 포함할 수 있다. 제1 도전성 재료, 제2 도전성 재료 및 제3 도전성 재료는 상이한 화학 조성을 가질 수 있다. 다른 실시형태들이 설명되고/설명되거나 청구될 수 있다.

Description

적층 상호접속 구조들을 구비한 브리지 상호접속부{BRIDGE INTERCONNECTION WITH LAYERED INTERCONNECT STRUCTURES}
본 발명의 실시형태는 일반적으로 집적 회로 분야에 관한 것이며, 더 구체적으로, 집적 회로 어셈블리에서 적층 상호접속 구조들을 구비한 브리지 상호접속부에 대한 기술 및 구성에 관한 것이다.
내장(embedded) 브리지 상호접속부는 프로세서와 메모리 칩 간에 더 빠른 통신을 제공할 수 있다. 각종 다이는 고성능 컴퓨팅(high performance computing; HPC)이 가능하도록 하기 위해 제1 레벨 상호접속부(first level interconnection;FLI)에서 기판에 부착될 필요가 있을 수 있다. 다이가 계속해서 더 작은 치수로 축소됨에 따라, FLI 레벨에서 상호접속 구조들 간에 일반적으로 더 미세한 피치가 요구된다.
미래의 컴퓨팅 디바이스에 더 미세한 피치를 제공하는 것은 현재의 기술을 이용할 경우 어려울 수 있다. 예를 들어, 현재로서는 프로세서 다이와 메모리 다이 간의 혼합 범프 피치가 패키징 및 어셈블리를 매우 어렵게 할 수 있어서 불량한 수율 성능을 초래할 수 있다. 땜납 페이스트 인쇄(solder paste printing;SPP) 공정을 사용한 FLI 조인트(joint) 구조물은 다이 상의 땜납 범프 높이 및/또는 땜납 부피에 대한 제한으로 인해 수율 실패를 초래할 수 있고, 특히 FLI의 더 작은 피치 영역들에 대해 비-접촉 개구부 및 범프 균열을 초래할 수 있다. 또한, 구리(Cu) 확산, 및 FLI 조인트의 기판 측 상에 사용된 유기 땜납 보존제(organic solder preservative;OSP) 표면 마감으로 인해 일렉트로마이그레이션(electromigration) 위험이 증가할 수 있다.
실시형태는 첨부 도면과 함께 후속하는 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 유사한 참조 번호는 유사한 구조 요소를 나타낸다. 실시형태는 예로서 예시되며 첨부 도면의 그림으로 한정되지 않는다.
도 1은 일부 실시형태들에 따른, 기판에 적층 상호접속 구조들을 구비한 내장 브리지 상호접속부들을 사용하도록 구성된 예시적 집적 회로(IC) 어셈블리의 단면도를 개략적으로 예시한다.
도 2는 일부 실시형태들에 따른, 적층 상호접속 구조를 이용한 브리지 상호접속부가 내장된 기판을 형성하기 위한 패키지 기판 제조 프로세스의 흐름도를 개략적으로 예시한다.
도 3은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 기판에 브리지를 내장하기 전의 일부 선택된 공정의 단면도를 개략적으로 예시한다.
도 4는 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 기판에 브리지를 내장하기 전의 일부 다른 선택된 공정의 단면도를 개략적으로 예시한다.
도 5는 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 기판에 브리지를 내장하기 위한 일부 선택된 공정의 단면도를 개략적으로 예시한다.
도 6은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 적층 상호접속 구조를 형성하기 위한 일부 선택된 공정의 단면도를 개략적으로 예시한다.
도 7은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 적층 상호접속 구조를 형성하기 위한 일부 다른 선택된 공정의 단면도를 개략적으로 예시한다.
도 8은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 적층 상호접속 구조를 완성하기 위한 일부 선택된 공정의 단면도를 개략적으로 예시한다.
도 9는 일부 실시형태들에 따른, 내장 브리지 상호접속부들을 구비한 패키지 기판을 이용한 어셈블리 프로세스의 흐름도를 개략적으로 예시한다.
도 10은 일부 실시형태들에 따른, 본 출원에 설명된 바와 같이 기판에 적층 상호접속 구조들을 구비한 내장 브리지 상호접속부들을 포함하는 컴퓨팅 디바이스를 개략적으로 예시한다.
본 발명의 실시형태들은 집적 회로 어셈블리에서 적층 상호접속 구조들을 구비한 브리지 상호접속부에 대한 기술 및 구성을 설명한다. 후속하는 설명에서, 예시적 구현의 각종 양태는 당업자의 작업물을 다른 당업자에게 전달하기 위해 당업자에 의해 통상적으로 사용되는 용어를 이용하여 설명될 것이다. 하지만, 본 발명의 실시형태들은 설명된 양태의 일부만으로 실시될 수 있음이 당업자에게 명백할 것이다. 설명의 목적으로, 예시적 구현의 철저한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 서술된다. 하지만, 본 발명의 실시형태들은 특정한 상세사항 없이 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 예시적 구현을 모호하게 하지 않기 위해 공지된 특징부는 생략되거나 단순화된다.
후속하는 상세 설명에서, 전체에 걸쳐 유사한 숫자가 유사한 부분을 나타내는, 본 발명의 일부를 형성하는 첨부 도면을 참조하며, 이는 본 발명의 주제가 실시될 수 있는 예시적 실시형태들로서 도시된다. 다른 실시형태들을 이용할 수 있으며 본 발명의 범위로부터 벗어남이 없이 구조적 또는 논리적 변경이 이루어질 수 있음이 이해되어야 한다. 따라서, 후속하는 상세 설명은 제한하는 의미로 고려되지 않으며, 실시형태들의 범위는 첨부 청구항 및 그의 균등물에 의해 정의된다.
본 발명의 목적을 위해, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 발명의 목적을 위해, 문구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
설명은 상부/하부, 내부/외부, 위/아래 등과 같은 투시 기반의 설명을 사용할 수 있다. 그러한 설명은 단지 논의를 용이하게 하기 위해 사용되며 본 출원에 설명된 실시형태들의 응용을 임의의 특정 방향으로 한정하고자 의도하는 것이 아니다.
설명은 각각 하나 이상의 동일하거나 상이한 실시형태들을 지칭할 수 있는 문구 "실시형태에서", "실시형태들에서" 또는 "일부 실시형태들에서"를 사용할 수 있다. 또한, 본 발명의 실시형태들에 대해 사용된, 용어 "포함하는(comprising, including)", "갖는(having)" 등은 동의어이다.
용어 "~와 연결된"이 그의 파생어와 함께 본 출원에 사용될 수 있다. "연결된"은 하기의 하나 이상을 의미할 수 있다. "연결된"은 2개 이상의 요소가 물리적 또는 전기적으로 직접 접촉함을 의미할 수 있다. 하지만, "연결된"은 또한 2개 이상의 요소가 서로 간접적으로 접촉하지만 여전히 서로 협력하거나 상호작용함을 의미할 수도 있고, 하나 이상의 다른 요소가, 서로 연결된 것으로 지칭된 요소들 사이에서 연결되거나 접속됨을 의미할 수도 있다. 용어 "직접 연결된"은 2개 이상의 요소가 직접 접촉함을 의미할 수 있다.
각종 실시형태에서, 문구 "제2 특징부 상에 형성되거나, 퇴적되거나, 그렇지 않으면 배치된 제1 특징부"는 제1 특징부가 제2 특징부 위에 형성되거나, 퇴적되거나, 배치되고 제1 특징부의 적어도 일부가 제2 특징부의 적어도 일부와 직접 접촉(예를 들어, 물리적 및/또는 전기적으로 직접 접촉)하거나 간접 접촉(예를 들어, 제1 특징부와 제2 특징부 사이에 하나 이상의 다른 특징부를 갖는)할 수 있음을 의미할 수 있다.
본 출원에 사용된 바와 같이, 용어 "모듈"은 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 ASIC(Application Specific Integrated Circuit), 전자 회로, SoC(system-on-chip), 프로세서(공유, 전용 또는 그룹) 및/또는 메모리(공유, 전용 또는 그룹), 조합 논리 회로, 및/또는 설명된 기능성을 제공하는 다른 적절한 구성요소의 일부이거나 이들을 포함하는 것을 지칭할 수 있다.
도 1은 일부 실시형태에 따른, 기판에 적층 상호접속 구조들을 구비한 내장 브리지 상호접속부들을 이용하도록 구성된 예시적 IC 어셈블리(100)의 단면도를 개략적으로 예시한다. 실시형태에서, IC 어셈블리(100)는, 볼 수 있는 바와 같이, 패키지 기판(150)과 전기적 및/또는 물리적으로 연결된, 다이(110) 및 다이(120)와 같은 하나 이상의 다이를 포함할 수 있다. 패키지 기판(150)은, 볼 수 있는 바와 같이, 회로 보드(190)와 추가로 전기적으로 연결될 수 있다. 본 출원에 사용된 바와 같이, 제1 레벨 상호접속부(FLI)는 다이와 패키지 기판 간의 상호접속부를 지칭할 수 있는 한편, 제2 레벨 상호접속부(SLI)는 패키지와 회로 보드 간의 상호접속부를 지칭할 수 있다.
다이(110 또는 120)는 박막 증착, 리소그래피, 식각 등과 같은 반도체 제조 기술을 이용하여 반도체 재료로 제조된 별개의 유닛을 나타낼 수 있다. 일부 실시형태들에서, 다이(110 또는 120)는 프로세서, 메모리, SoC 또는 ASIC를 포함할 수 있거나 그의 일부일 수 있다. 다이(110 및 120)는 묘사된 바와 같이 플립-칩 구성을 포함하는 다양한 적절한 구성, 또는 예를 들어 패키지 기판(150)에 내장된 것과 같은 다른 구성에 따라 패키지 기판(150)에 부착될 수 있다. 플립-칩 구성에서, 다이(110 또는 120)는, 다이(110,120)를 패키지 기판(150)과 전기적 및/또는 기계적으로 연결하고 1개 이상의 다이(110,120)와 다른 전기 구성요소 간의 전기 신호를 라우팅하도록 구성된, 상호접속 구조(130,135)와 같은 FLI 구조를 이용하여 패키지 기판(150)의 표면(예를 들어, S1 측)에 부착될 수 있다. 일부 실시형태들에서, 전기 신호는 입력/출력(I/O) 신호 및/또는 다이(110,120)의 구동과 관련된 전원/접지를 포함할 수 있다.
상호접속 구조(130)는 브리지(140)를 이용하여 다이들(110,120) 간의 전기 신호를 라우팅하기 위해 브리지(140)와 전기적으로 연결될 수 있다. 상호접속 구조(130)는, 하기에 추가로 논의된 바와 같이, 확산을 실질적으로 억제할 수 있고 일렉트로마이그레이션 위험을 경감시킬 수 있으며 더 높고 더 많이 부응하는 FLI 조인트 및 스탠드 오프 높이(stand-off height)를 제공할 수 있고, 이는 어셈블리 성능을 향상시키고, 어셈블리 수율 손실을 감소시키며, FLI 신뢰성을 증가시킬 수 있다.
상호접속 구조(135)는 다이(예를 들어, 다이(110))와, 제1측(S1)으로부터 제1측(S1)에 대향하는 제2측(S2)까지 패키지 기판(150)을 통과하는 전기 경로(133) 사이의 전기 신호를 라우팅하도록 구성될 수 있다. 예를 들어, 상호접속 구조(135)는, 패키지 기판(150)의 제1측(S1)과 제2측(S2) 사이에서 다이(110)의 전기 신호를 라우팅하도록 구성된, 예를 들어 트랜치, 비아, 트레이스 또는 도전성 층 등과 같은 다른 상호접속 구조(예를 들어, 상호접속 구조(137))와 연결될 수 있다. 상호접속 구조(135)는 일부 실시형태들에서 전기 경로(133)의 일부일 수 있다.
상호접속 구조(137)는 단지 논의를 위한 예시적 구조이며 임의의 각종 적합한 상호접속 구조 및/또는 층을 나타낼 수 있다. 유사하게 구성된 상호접속 구조(130 및 135)는 다이(120) 또는 다른 다이(미도시)를 패키지 기판(150)과 연결할 수 있다. 패키지 기판(150)은 묘사된 것보다 더 많거나 더 적은 상호접속 구조 또는 층을 포함할 수 있다. 일부 실시형태들에서, 예를 들어 몰딩 화합물 또는 언더필 재료(미도시)와 같은 전기 절연 재료가 다이(110 또는 120) 및/또는 상호접속 구조(130,135)의 일부를 부분적으로 캡슐화할 수 있다.
일부 실시형태들에서, 브리지(140)는 다이(110 및 120)를 서로 전기적으로 접속하도록 구성될 수 있다. 일부 실시형태들에서, 브리지(140)는 다이들(110 및 120) 사이의 전기 라우팅 특징부로서 기능하는 상호접속 구조들(예를 들어, 상호접속 구조(130))을 포함할 수 있다. 일부 실시형태들에서, 브리지는 패키지 기판(150) 상의 일부 다이들 사이에 배치될 수 있으며 다른 다이들 사이에는 배치되지 않을 수 있다. 일부 실시형태들에서, 브리지는 상면도에서 보이지 않을 수 있다. 브리지(140)는 일부 실시형태들에서 패키지 기판(150)의 캐비티에 내장될 수 있다. 브리지(140)는 전기 신호를 위한 경로를 제공하는 고밀도 라우팅 구조일 수 있다. 브리지(140)는 다이들(110 및 120) 간에 칩-대-칩 접속을 제공하기 위해, 전기 라우팅 상호접속 특징부가 위에 형성된, 고 저항률(high resistivity) 실리콘(Si)과 같은 유리 또는 반도체 재료로 구성된 브리지 기판을 포함할 수 있다. 브리지(140)는 다른 실시형태들에서 다른 적절한 재료로 구성될 수 있다. 일부 실시형태들에서, 패키지 기판(150)은 복수의 다이들 간에 전기 신호를 라우팅하기 위해 복수의 내장 브리지를 포함할 수 있다.
일부 실시형태들에서, 패키지 기판(150)은, 예를 들어 ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드-업 층을 갖는 에폭시계 라미네이트 기판이다. 패키지 기판(150)은 다른 실시형태들에서, 예를 들어 유리, 세라믹 또는 반도체 재료로 형성된 기판을 포함하는 다른 적절한 종류의 기판을 포함할 수 있다.
회로 보드(190)는 에폭시 라미네이트와 같은 전기 절연 재료로 구성된 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(190)는, 예를 들어 폴리테트라플루오로에틸렌, FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(cotton paper) 재료, CEM-1 또는 CEM-3와 같은 코튼지 및 에폭시 재료, 또는 에폭시 수지 프리프레그 재료를 이용하여 함께 라미네이트된 직조 유리 재료와 같은 재료로 구성된 전기 절연 층을 포함할 수 있다. 회로 보드(190)를 통해 다이(110 또는 120)의 전기 신호를 라우팅하기 위해 전기 절연 층을 통하는 트레이스, 트랜치, 비아와 같은 구조가 형성될 수 있다. 회로 보드(190)는 다른 실시형태들에서 다른 적절한 재료로 구성될 수 있다. 일부 실시형태들에서, 회로 보드(190)는 마더보드(예를 들어, 도 10의 마더보드(1002))이다.
예를 들어 납땜 볼(170) 또는 랜드-그리드 어레이(LGA) 구조와 같은 패키지-레벨 상호접속부를 패키지 기판(150) 상의 하나 이상의 랜드(이하, "랜드(160)") 및 회로 보드(190) 상의 하나 이상의 패드(180)에 연결하여, 패키지 기판(150)과 회로 보드(190) 사이의 전기 신호를 추가로 라우팅하도록 구성된 상응하는 납땜 조인트(solder joint)를 형성할 수 있다. 랜드(160) 및/또는 패드(180)는, 예를 들어 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 그의 조합을 포함하는 금속과 같은 임의의 적절한 전기 도전성 재료로 구성될 수 있다. 다른 실시형태들에서 패키지 기판(150)을 회로 보드(190)와 물리적 및/또는 전기적으로 연결하기 위한 다른 적절한 기술을 사용할 수 있다.
도 2는 일부 실시형태들에 따른, 적층 상호접속 구조들(예를 들어, 도 1의 상호접속 구조(130))을 이용한 브리지 상호접속부가 내장된 기판(예를 들어, 도 1의 패키지 기판(150))을 형성하기 위한 패키지 기판 제조 프로세스(이하, "프로세스(200)")의 흐름도를 개략적으로 예시한다. 프로세스(200)는 각종 실시형태들에 따라, 도 3-8과 관련하여 설명된 실시형태들과 함께 동작할 수 있다.
단계 210에서, 프로세스(200)는 기판에 브리지(예를 들어, 도 1의 브리지(140))를 형성하는 단계를 포함할 수 있다. 실시형태들에서, 브리지는 유리 또는 반도체 재료(예를 들어, Si)로 구성될 수 있으며 다이들 간의 전기 신호를 라우팅하는 전기 라우팅 특징부를 포함할 수 있다. 일부 실시형태들에서, 브리지는 기판의 하나 이상의 빌드-업 층에 의해 형성된 평면에 또는 그 평면 내부에 배치될 수 있다. 예를 들어, 도 1과 관련하여 묘사된 실시형태에서 볼 수 있는 바와 같이, 브리지(140)는 기판(150)의 빌드-업 층에 내장된다. 일부 실시형태들에서, 브리지는 빌드-업 층에 의해 형성된 평면에 배치될 수 있지만, 빌드-업 층과는 별도로 형성될 수 있다.
일부 실시형태들에서, 빌드-업 층 면에 배치된 브리지(예를 들어, 도 1의 브리지(140))를 형성하는 단계는, 임의의 적절한 기술에 따라, 빌드-업 층 형성의 일부로서 빌드-업 층에 브리지를 내장함으로써, 또는 빌드-업 층을 형성한 이후에 빌드-업 층에 캐비티를 형성하고 캐비티에 브리지를 배치함으로써 수행될 수 있다. 브리지는 각종 실시형태에 따라, 도 3-5와 관련하여 설명된 제조 동안 기판에 내장될 수 있다.
단계 220에서, 프로세스(200)는 기판의 표면 너머로 전기 신호를 라우팅하기 위해 브리지와 접속된, 제1 도전성 재료를 포함하는 조인트를 형성하는 단계를 포함할 수 있다. 실시형태들에서, 조인트는 브리지를 다이에 전기적으로 연결할 수 있는 상호접속 구조(예를 들어, 도 1의 상호접속 구조(130))의 일부일 수 있다. 조인트는 제1 전기 도전성 재료를 포함할 수 있다. 한 실시형태에서, 제1 전기 도전성 재료는 Cu를 포함할 수 있다. 다른 실시형태들에서, 제1 전기 도전성 재료는 다른 화학 조성 또는 그의 조합을 포함할 수 있다. 실시형태들에서, 조인트는 예를 들어, 패키지 기판을 통과하여 내장 브리지까지의, 이어서 예를 들어 브리지에 전기적으로 연결된 다른 다이까지의 다이의 전기 신호를 위한 상응하는 전기 경로를 제공하는, 트레이스, 트랜치, 비아, 랜드, 패드 또는 다른 구조와 같은 구조체들을 포함할 수 있다. 한 실시형태에서, 조인트는 비아 구조를 포함할 수 있다. 실시형태에서, 조인트는 비아 구조와 연결된 패드 구조를 추가로 포함할 수 있다. 조인트는 각종 실시형태에 따라, 도 6과 관련되어 설명된 제조 동안 형성될 수 있다.
단계 230에서, 프로세스(200)는 제2 도전성 재료를 포함하는 배리어 층을 조인트 바로 위에 형성하는 단계를 포함할 수 있다. 실시형태들에서, 배리어 층은 배리어 금속과 같은 제2 전기 도전성 재료를 포함할 수 있으며, 조인트를 덮도록 도포될 수 있다. 배리어 층은 조인트와 다이 간의 전기적 접속을 유지하면서도 조인트에 사용된 제1 도전성 재료가 주변의 재료로 확산되는 것을 감소시키거나 방지할 수 있다. 제2 도전성 재료는 제1 도전성 재료와 상이한 화학 조성을 가질 수 있다. 제2 전기 도전성 재료는, 예를 들어 니켈(Ni), 탄탈륨(Ta), 하프늄(Hf), 니오븀(Nb), 지르코늄(Zr), 바나듐(V), 텅스텐(W) 또는 그의 조합을 포함할 수 있다. 일부 실시형태들에서, 제2 전기 도전성 재료는 질화 탄탈륨, 산화 인듐, 규화 구리, 질화 텅스텐 및 질화 티타늄과 같은 도전성 세라믹을 포함할 수 있다.
실시형태들에서, 배리어 층은 일렉트로마이그레이션의 위험을 경감시킬 수 있다. 일렉트로마이그레이션 위험은 집적 회로(IC)와 같은 전자 장치에서의 구조체 크기가 감소할 경우 직류 밀도가 더 높음에 따라 증가할 수 있다. 일렉트로마이그레이션은 입계 확산(grain boundary diffusion), 벌크 확산(bulk diffusion) 또는 표면 확산(surface diffusion)과 같은 확산 프로세스를 유발할 수 있다. 실시형태들에서, 제1 도전성 재료가 구리를 포함할 경우, 일렉트로마이그레이션에 의해 유발된 표면 확산이 구리 상호접속부에서 우세할 수 있다. 배리어 층은 인접한 구리 및/또는 구리 합금 라인 간의 구리 확산을 방지할 수 있다. 한 실시형태에서, 배리어 층을 형성하기 위해 전해 도금을 사용할 수 있다. 배리어 층은, 각종 실시형태에 따라, 도 7과 관련하여 설명된 제조 동안 형성될 수 있다.
단계 240에서, 프로세스(200)는, 제3 도전성 재료를 포함하는 땜납 층을 배리어 층 바로 위에 형성하고, 배리어 층 및 땜납 층이 전기 신호를 라우팅하도록 구성되는 단계를 포함할 수 있다. 실시형태들에서, 땜납 층은 배리어 층상에 도포된, 가용성 금속 합금과 같은 제3 전기 도전성 재료를 포함할 수 있다. 하위 구조체와 다이 간에 전기적 접속을 유지하면서, 배리어 층 및 조인트를 포함하는 하위 구조체를 그의 접속점(connection points)을 통해 다이와 함께 접합하기 위해 땜납 층을 사용할 수 있다. 실시형태들에서, 조인트, 배리어 층 및 땜납 층은 총체적으로 상호접속 구조를 형성하여 브리지와 다이 간의 전기 신호를 라우팅할 수 있다.
실시형태들에서, 제3 도전성 재료는 제1 및 제2 도전성 재료와 상이한 화학 조성을 가질 수 있다. 제3 전기 도전성 재료는, 예를 들어 주석(Sn), 은(Ag), 니켈(Ni), 아연(Zn) 또는 그의 조합을 포함할 수 있다. 땜납 층은 각종 실시형태에 따라, 도 7과 관련하여 설명된 제조 동안 형성될 수 있다. 다른 실시형태들에서, 땜납 층은 전해 도금, 페이스트 인쇄(paste printing), 볼 범핑(ball bumping) 또는 다른 호환가능한 프로세스에 의해 형성될 수 있다.
청구된 주제를 이해하는데 가장 유용한 방식으로 다양한 공정들이 복수의 별도 공정으로서 차례대로 설명된다. 하지만, 설명 순서는, 이들 공정들이 반드시 순서 의존적임을 시사하는 것으로 해석되지 않아야 한다. 프로세스(200)의 공정들은 묘사된 것과 다른 적절한 순서로 수행될 수 있다. 일부 실시형태들에서, 프로세스(200)는 도 3-8과 관련하여 설명된 조치들을 포함할 수 있으며, 그 반대도 마찬가지이다.
도 3은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스(200)와 관련한, 브리지 내장 전의 일부 선택된 공정의 단면도를 개략적으로 예시한다. 공정 392에 있어서, 볼 수 있는 바와 같이, 패터닝된 금속 층(310) 위에 유전체 층(320)을 형성하는 단계 이후의 기판이 묘사된다. 실시형태들에서, 패터닝된 금속 층 및 패터닝된 금속 층 아래의 임의의 수의 층은 기판의 일부일 수 있으며, 당해 분야에 공지된 임의의 방식으로 형성될 수 있다. 예를 들어, 패터닝된 금속 층은 SAP(semi-additive process)으로 형성된 빌드-업 층의 상부 또는 최외곽 도전성 층일 수 있다.
실시형태들에서, 유전체 층(320)은, 예를 들어 에폭시계 라미네이트 재료, 산화 실리콘(예를 들어, SiO2), 탄화 실리콘(SiC), 실리콘 카보나이트라이드(SiCN) 또는 질화 실리콘(예를 들어, SiN, Si3N4 등)을 포함하는 임의의 광범위한 적절한 유전체 재료로 구성될 수 있다. 예를 들어 이산화 실리콘의 유전율(k)보다 더 작은 유전율(k)을 갖는 저유전율(low-k) 유전체 재료를 포함하는 다른 적절한 유전체 재료도 또한 사용될 수 있다. 실시형태들에서, 예를 들어 ALD(atomic layer deposition), PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition) 기술을 포함하는 임의의 적절한 기술을 이용하여 유전체 재료를 퇴적함으로써 유전체 층(320)을 형성할 수 있다. 실시형태들에서, 유전체 층(320)은 패키지의 신뢰성 요건을 만족하는 적절한 기계적 특성을 제공하기 위해 실리카 충진제를 갖는 고분자(에폭시계 수지)를 포함할 수 있다. 실시형태들에서, 유전체 층(320)은 예를 들어 ABF 라미네이션에 의해 고분자 필름으로서 형성될 수 있다. 유전체 층(320)은 본 출원의 다른 부분에서 설명된 바와 같이 레이저 패터닝을 가능하게 하는 적절한 삭마율(ablation rate)을 가질 수 있다.
공정 394에 있어서, 볼 수 있는 바와 같이, 유전체 층(320)상에 캐비티(332)를 형성한 이후의 기판이 묘사된다. 실시형태들에서, 캐비티(332)는 패터닝된 금속 층(310)의 일부를 노출시키기 위해 유전체 층(320)에 레이저 드릴링될 수 있는 비아 홀일 수 있다. 캐비티(332)를 형성하기 위해, CO2 레이저를 사용하는 것과 같은 임의의 종래 기술을 사용할 수 있다. 실시형태들에서, 스미어(smear) 잔류물이 다른 유전체 층을 형성하는 것을 방지하기 위해, 패터닝된 금속 층(310)의 표면으로부터, 에폭시-수지와 같은 스미어된(smeared) 유전체 재료를 제거하기 위해 디스미어(desmear) 프로세스가 이후에 적용될 수 있다.
실시형태들에서, 이어서, 임의의 적절한 기술로 N-2 층의 상부 상에 금속성 시드 층(330)을 퇴적한다. 일부 실시형태들에서, 금속성 시드 층(330)을 형성하기 위해 무전해 도금을 이용할 수 있다. 예를 들어, 팔라듐(Pd)과 같은 촉매를 퇴적한 다음 무전해 구리(Cu) 도금 프로세스가 이어질 수 있다. 일부 실시형태들에서, 금속성 시드 층(330)을 퇴적하기 위해 물리 기상 증착(즉, 스퍼터링) 기술을 이용할 수 있다. 공정 396에 있어서, 볼 수 있는 바와 같이, 예를 들어 DFR(dry film resist) 층(336)과 같은 감광성 층을 형성한 이후의 기판이 묘사된다. 실시형태들에서, 당해 분야에 공지된 임의의 기술을 이용하여 DFR 층(336)을 라미네이트 및 패터닝할 수 있다. 실시형태들에서, 볼 수 있는 바와 같이, DFR 층(336)의 개구부(328)는 캐비티(332)보다 더 큰 횡방향 치수를 가질 수 있다.
도 4는 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 브리지를 내장하기 전의 일부 다른 선택된 공정의 단면도를 개략적으로 예시한다. 공정 492에 있어서, 볼 수 있는 바와 같이, 캐비티(332) 및 개구부(328)에 도전성 재료를 퇴적한 이후의 기판이 묘사된다. 실시형태들에서, 도전성 재료는 상기 논의된 바와 같이, 예를 들어 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 그의 조합을 포함하는 금속과 같은 제1 전기 도전성 재료를 포함할 수 있다. 실시형태들에서, 캐비티(332) 및 개구부(328)는 예를 들어 전해 도금 프로세스로 충진될 수 있다. 실시형태들에서, 전해 구리 도금 프로세스를 수행하여 캐비티(332) 및 개구부(328)를 충진할 수 있다. 실시형태들에서, 공정 492에서 형성된 상호접속 구조(410)는 N-2 층의 표면 위로 돌출될 수 있다.
공정 494에 있어서, 볼 수 있는 바와 같이, DFR을 벗겨낸 후의 기판이 묘사된다. 실시형태들에서, DFR은 임의의 종래 스트립(strip) 프로세스를 이용하여 제거될 수 있다. 공정 496에 있어서, 볼 수 있는 바와 같이, 금속성 시드 층(330)을 식각한 이후의 기판이 묘사된다. 실시형태들에서, DFR 스트리핑에 의해 상호접속 구조(410)가 추가로 묘사될 수 있으며 하위 유전체 층(320)을 노출시킬 수 있다.
도 5는 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련한, 브리지를 내장하기 위한 일부 선택된 공정의 단면도를 개략적으로 예시한다. 공정 592에 있어서, 볼 수 있는 바와 같이, 브리지 캐비티(502)를 형성한 이후의 기판이 묘사된다. 실시형태들에서, 브리지 캐비티(502)는 브리지의 배치를 위해 제공될 수 있다. 실시형태들에서, 유전체 층(320)의 적어도 일부를 열 또는 화학물질에 노출시킴으로써 제거하여 브리지 캐비티(502)를 형성할 수 있다. 실시형태들에서, 브리지 캐비티(502)를 유전체 층(320)으로 레이저 드릴링하여, 패터닝된 금속 층(310)의 일부를 노출시킬 수 있다. 다른 실시형태들에서, 이전에 논의된 빌드-업 층의 제조 동안 브리지 캐비티(502)를 개방된 채로 남겨둘 수 있다. 또 다른 실시형태들에서, 패터닝 프로세스를 이용하여 이전에 논의된 빌드-업 층을 통해 브리지 캐비티(502)를 형성할 수 있다. 예를 들어, 유전체 층(320)은 마스킹, 패터닝 및 식각, 또는 현상 프로세스를 잘 받아들일 수 있는 감광성 재료로 구성될 수 있다.
공정 594에 있어서, 볼 수 있는 바와 같이, 브리지(530)(브리지의 일부만을 도시함)를 탑재한 이후의 기판이 묘사된다. 실시형태들에서, 브리지(530)는 다이들 간에 칩-대-칩 접속을 제공하기 위해, 전기 라우팅 상호접속 특징부가 위에 형성된 고 저항률 실리콘(Si)과 같은 유리 또는 반도체 재료로 구성된 브리지 기판을 포함할 수 있다. 실시형태들에서, 브리지(530)는 접착 층(520)을 이용하여, 패터닝된 금속 층(310) 상에 탑재될 수 있다. 접착 층(520) 재료는 기판의 제조와 관련된 프로세스를 견디도록 구성된 임의의 적절한 접착제를 포함할 수 있다. 실시형태들에서, 브리지(530)와 그 주변 표면 간의 접착을 향상시키기 위해, 구리 러핑(roughing) 기술과 같은 화학적 처리를 적용할 수 있다. 실시형태들에서, 브리지(530)는, 브리지 기판 표면 위로 돌출되며 브리지(530)로 및 브리지(530)로부터 전기 신호를 라우팅하는 접속점으로서 구성된, 패드와 같은 라우팅 특징부(540)를 가질 수 있다.
공정 596에 있어서, 볼 수 있는 바와 같이, 브리지(530) 위에 유전체 층(550)을 형성하여 N-2 층상에 N-1 층을 실질적으로 형성한 이후의 기판이 묘사된다. 실시형태들에서, 유전체 층(550)은 임의의 광범위한 적절한 유전체 재료로 구성될 수 있다. 실시형태들에서, 유전체 층(550)은, 예를 들어 ALD, PVD 또는 CVD 기술을 포함하는 임의의 적절한 기술을 이용하여 유전체 재료를 퇴적함으로써 형성될 수 있다. 실시형태들에서, 유전체 층(320)은 고분자(예를 들어, 에폭시계 수지)를 포함할 수 있으며, 패키지의 신뢰성 요건을 만족하는 적절한 기계적 특성을 제공하기 위해 충진제(예를 들어, 실리카)를 추가로 포함할 수 있다. 실시형태들에서, 유전체 층(320)은 예를 들어 ABF 라미네이션에 의해 고분자 필름으로서 형성될 수 있다. 유전체 층(550)은 본 출원의 다른 부분에 설명된 바와 같이 레이저 패터닝을 가능하도록 하는 적절한 삭마율을 가질 수 있다.
도 6은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련된, 적층 상호접속 구조(예를 들어, 도 1의 상호접속 구조(130))를 형성하기 위한 일부 선택된 공정의 단면도를 개략적으로 예시한다.
공정 692에 있어서, 볼 수 있는 바와 같이, 유전체 층(550)상에 캐비티(604)를 형성한 이후의 기판이 묘사된다. 실시형태들에서, 캐비티는, 유전체 층(550)으로 레이저 드릴링되어 하위 라우팅 특징부(540)의 일부를 노출시킬 수 있는 비아 홀일 수 있다. 캐비티(604)를 형성하기 위해, CO2 레이저를 사용하는 것과 같은 임의의 종래 기술을 사용할 수 있다. 실시형태들에서, 스미어 잔류물이 다른 유전체 층을 형성하는 것을 방지하기 위해, 캐비티(604)의 하부 표면으로부터 에폭시 수지와 같은 스미어된 유전체 재료를 제거하기 위해 디스미어 프로세스가 이후에 적용될 수 있다. 실시형태들에서, 이어서, 임의의 적절한 기술로 N-1 층의 상부 상에 금속성 시드 층(610)이 퇴적된다. 일부 실시형태들에서, 금속성 시드 층(610)을 형성하기 위해 무전해 도금을 이용할 수 있다. 예를 들어, 팔라듐(Pd)과 같은 촉매를 퇴적한 다음, 무전해 구리(Cu) 도금 프로세스가 이어질 수 있다. 일부 실시형태들에서, 금속성 시드 층(330)을 퇴적하기 위해 물리 기상 증착(즉, 스퍼터링) 기술을 이용할 수 있다.
공정 694에 있어서, 볼 수 있는 바와 같이, 예를 들어 DFR 층(612)과 같은 감광성 층을 형성하여 N-1 층상에 N 층을 실질적으로 형성한 이후의 기판이 묘사된다. 실시형태들에서, DFR 층(612)은 당해 분야에 공지된 임의의 기술을 이용하여 라미네이트 및 패터닝된다. 실시형태들에서, DFR 층(612)의 개구부(614)는 캐비티(604)보다 더 큰 횡방향 치수를 가질 수 있다. 실시형태들에서, 공정(694)은 기판의 상부 및 하부 측(예를 들어, 도 1의 S1 및 S2 측) 모두 상에서 수행될 수 있다.
공정 696에 있어서, 볼 수 있는 바와 같이, 캐비티(604) 및 개구부(614)에 도전성 재료를 퇴적한 이후의 기판이 묘사된다. 실시형태들에서, 도전성 재료는, 상기 논의된 바와 같이, 예를 들어 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 그의 조합을 포함하는 금속과 같은 제1 전기 도전성 재료를 포함할 수 있다. 실시형태들에서, 캐비티(604) 및 개구부(614)는 예를 들어 전해 도금 프로세스로 충진될 수 있다. 실시형태들에서, 캐비티(604) 및 개구부(614)를 충진하도록 전해 구리 도금 프로세스를 수행하여 조인트(620)를 형성할 수 있다. 공정 696에서, 식각, 버프 그라인딩(buff grinding), 화학적-기계적 연마(chemical-mechanical polishing) 등 중 하나 이상에 의해 오버도금된(over plated) 충진 금속을 제거하여 조인트(620)를 평탄화할 수 있다. 예를 들어, 먼저 조인트(620)를 평탄화하기 위해 화학적 기계적 연마(CMP) 또는 버프 그라인딩을 이용할 수 있고, 이어서, DFR 층(612)의 상부 표면으로부터 임의의 잔류 충진 금속을 제거하기 위해 식각을 이용할 수 있다. 실시형태들에서, 공정 696에서 형성된 상호접속 구조 또는 조인트(620)는 N-1 층의 표면 위로 돌출될 수 있으며(예를 들어, 패드 구조의 형성시) 브리지(530)를 다이와 연결하도록 구성될 수 있다.
실시형태들에서, 공정 692, 694 및 696에 의해 다른 적층 FLI 상호접속 구조(예를 들어, 도 1의 상호접속 구조(135))를 부분적으로 형성할 수 있다.
도 7은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련된, 적층 상호접속 구조를 형성하기 위한 일부 다른 선택된 공정의 단면도를 개략적으로 예시한다. 공정 792에 있어서, 볼 수 있는 바와 같이, 조인트 바로 위에 배리어 층(710)을 형성한 이후의 기판이 묘사된다. 실시형태들에서, 배리어 층(710)은 배리어 금속과 같은 제2 전기 도전성 재료를 포함할 수 있으며, 조인트를 덮도록 도포될 수 있다. 배리어 층(710)은, 조인트와 다이 간의 전기적 접속을 유지하면서도 조인트에 사용된 제1 도전성 재료의 확산을 억제하도록 구성될 수 있다. 제2 도전성 재료는 제1 도전성 재료와 상이할 수 있다. 제2 전기 도전성 재료는, 예를 들어 니켈(Ni), 탄탈륨(Ta), 질화 탄탈륨(TaN), 질화 티타늄(TiN), 텅스텐 티타늄(TiW), 하프늄(Hf), 니오븀(Nb), 지르코늄(Zr), 바나듐(V) 또는 텅스텐(W) 및 그의 조합을 포함할 수 있다. 일부 실시형태들에서, 제2 전기 도전성 재료는 질화 탄탈륨, 산화 인듐, 규화 구리, 질화 텅스텐 및 질화 티타늄과 같은 도전성 세라믹을 포함할 수 있다. 배리어 층(710)은 일부 실시형태들에서 상이한 재료의 복수의 층으로 구성될 수 있다. 실시형태들에서, 공정 792는 기판의 후면 상에 보호 필름을 도포하는 단계를 포함할 수 있다.
배리어 층(710)은 임의의 적절한 퇴적 기술을 이용하여 퇴적될 수 있다. 일부 실시형태들에서, PVD 기술을 이용하여 배리어 층(710)의 하나 이상의 배리어 재료를 퇴적할 수 있다. 배리어 층(710)은 다른 실시형태들에서 다른 적절한 퇴적 기술을 이용하여 형성될 수 있다.
공정 794에 있어서, 볼 수 있는 바와 같이, 배리어 층 바로 위에 땜납 층(720)을 형성한 이후의 기판이 묘사된다. 실시형태들에서, 땜납 층(720)은 가용성 금속 합금과 같은 제3 전기 도전성 재료를 포함할 수 있으며 배리어 층(710) 상에 도포될 수 있다. 실시형태들에서, 제3 도전성 재료는 제1 및 제2 도전성 재료와 상이할 수 있다. 제3 전기 도전성 재료는, 예를 들어 주석(Sn), 은(Ag), 니켈(Ni), 아연(Zn) 및 그의 조합을 포함할 수 있다. 실시형태들에서, 하위 구조체를 다이와 함께 접합하고 하위 구조체와 다이 간의 전기적 접속을 유지하기 위해 땜납 층(720)을 사용할 수 있다. 실시형태들에서, 조인트(620), 배리어 층(710) 및 땜납 층(720)은 총체적으로 상호접속 구조를 형성하여 브리지(530)와, 도 1과 관련된 다이(110 및 120)와 같은 하나 이상의 다이 간의 전기 신호를 라우팅할 수 있다.
공정 796에 있어서, 볼 수 있는 바와 같이, DFR 층(612)을 스트리핑한 이후의 기판이 묘사된다. 실시형태들에서, DFR 층(612)은 임의의 종래 스트립 프로세스를 이용하여 제거될 수 있다. 실시형태들에서, 상호접속 구조를 추가로 묘사하기 위해, 예를 들어 식각에 의해 금속성 시드 층(610)의 일부를 제거할 수 있다. 일부 실시형태들에서, 식각 프로세스는 금속성 시드 층(610)의 습식 식각을 포함할 수 있다. 다른 실시형태들에서 다른 적절한 식각 기술 또는 화학 반응이 사용될 수 있다. 실시형태들에서, 기판의 후면 상의 보호 필름도 또한 제거될 수 있다.
실시형태들에서, 공정 792, 794 및 796에 의해 다른 적층 FLI 상호접속 구조(예를 들어, 도 1의 상호접속 구조(135))가 부분적으로 형성될 수 있다.
도 8은 일부 실시형태들에 따른, 도 2에 예시된 패키지 기판 제조 프로세스와 관련된, 적층 상호접속 구조를 완성하기 위한 일부 선택된 공정의 단면도를 개략적으로 예시한다. 공정 892에 있어서, 상부 측(예를 들어, 도 1의 S1 측) 상에 범프 영역을 노출시킨 이후의 기판이 묘사된다. 실시형태들에서, 유전체 층(550) 상에 땜납 레지스트(SR) 층이 퇴적될 수 있다. 실시형태들에서, SR 층은, 트레이스 또는 다른 전기 라우팅 특징부를 덮고 또한 어셈블리용 기준(fiducial) 패드, 예를 들어 패드(802)를 형성하도록 비-범프 영역에서 패터닝될 수 있다. 이후에, SR 노광 또는 SR 현상과 같은 기술로 기판의 상부 측(예를 들어, 도 1의 S1 측) 상의 범프 영역 SR 층을 제거할 수 있다. 다른 실시형태들에서, SR 층은, 예를 들어 식각 및/또는 리소그래피와 같은 패터닝 기술을 포함하는 임의의 적절한 기술을 이용하여 범프 영역에서 제거될 수 있다. 실시형태들에서, 공정 892는 SR 라미네이션, 및 기판의 하부(예를 들어, 도 1의 S2 측) 상에 SRO(solder resist openings)의 형성(미도시)을 추가로 포함할 수 있다.
공정 894에 있어서, 볼 수 있는 바와 같이, 보호 필름(804)을 형성한 이후의 기판이 묘사된다. 보호 필름(804)은 기판의 후면(예를 들어, 도 1의 S2 측) 상에서의 가공 동안 기판의 상부(예를 들어, 도 1의 S1 측) 상의 구성요소를 보호할 수 있다. 실시형태들에서, 보호 필름(804)은 박막 증착 기술과 같은 임의의 적절한 기술에 의해 형성될 수 있다. 실시형태들에서, 보호 필름(804)을 기판의 상부에 도포하면서 기판의 후면 상에 니켈-팔라듐-금(NiPdAu) 납 표면 마감(SF)을 적용할 수 있다(미도시).
공정 896에 있어서, 볼 수 있는 바와 같이, 상호접속 구조상에 둥근 범프 탑(top)을 형성한 이후의 기판이 묘사된다. 실시형태들에서, 보호 필름(804)을 먼저 제거한 다음, 땜납 층의 온도를 땜납 재료의 리플로우 온도를 초과하여 상승시키는 열 공정을 이용하여 땜납 층(720)을 둥근 형상으로 리플로우시킬 수 있다.
실시형태들에서, 공정 892,894 및 896에 의해 다른 적층 FLI 상호접속 구조(예를 들어, 도 1의 상호접속 구조(135))를 부분적으로 형성할 수 있다.
도 9는 일부 실시형태들에 따른, 내장 브리지 상호접속부를 구비한 패키지 기판을 이용한 어셈블리 프로세스(900)의 흐름도를 개략적으로 예시한다. 그러한 패키지 기판은 상기 도 2-8을 참조하여 설명된 예시적 프로세스를 통해 제조될 수 있다.
어셈블리 프로세스(900)는 적층 상호접속 구조(예를 들어, 도 1의 상호접속 구조(130))를 구비한 내장 브리지를 갖는 패키지 기판을 준비하는 공정 910에서 시작한다. 도 8에 묘사된 패키지 기판을 어셈블리 프로세스(900)에 사용할 수 있다.
공정 920에서, 칩 I/O 접속점(예를 들어, 패드, 범프 또는 필러(pillar))을 구비한 IC 칩을 수용할 수 있다. IC 칩은 일반적으로 임의의 종래의 종류일 수 있지만, 일부 실시형태들에서, IC 칩은 I/O 카운트가 큰, 마이크로프로세서와 같은 프로세서일 수 있다. 일부 실시형태들에서, IC 칩은 I/O 카운트가 큰 메모리 다이일 수 있다. 일부 실시형태들에서, 칩 I/O 접속점에 땜납이 적용될 수 있다.
공정 930에서, IC 칩은, 납땜된 칩 I/O 접속점들이 적층 상호접속 구조들과 정렬되도록 패키지 기판과 정렬될 수 있다. 이어서, 적층 상호접속 구조들의 납땜가능 재료 및/또는 칩 I/O 접속점들 상의 땜납을 공정 940에서 리플로우시켜 IC 칩을 적층 상호접속 구조들에 부착한다. 공정 950에서 패키징을 완성하기 위해 추가 공정을 수행할 수 있다. 예를 들어, 일부 실시형태들에서, IC 칩을 캡슐화하거나 부분적으로 캡슐화하기 위해 전기 절연 재료를 퇴적할 수 있고/있거나, 패키지 기판을 회로 보드와 추가로 연결할 수 있다.
본 발명의 실시형태들은, 원하는 대로 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템에 구현될 수 있다. 도 10은 일부 실시형태들에 따른, 본 출원에 설명된 바와 같이 기판에 적층 상호접속 구조들을 구비한 내장 브리지 상호접속부들을 포함하는 컴퓨팅 디바이스를 개략적으로 예시한다. 컴퓨팅 디바이스(1000)는 마더보드(1002)와 같은 기판을 수용할 수 있다. 마더보드(1002)는, 이에 제한되지는 않지만 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 구성요소들을 포함할 수 있다. 프로세서(1004)는 마더보드(1002)에 물리적 및 전기적으로 연결될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)은 또한 마더보드(1002)에 물리적 및 전기적으로 연결될 수 있다. 추가 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있다.
응용에 따라, 컴퓨팅 디바이스(1000)는 마더보드(1002)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이들 다른 구성요소는, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 장치, 콤파스, 가이거 계수기, 가속계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD, DVD 등)를 포함할 수 있다.
통신 칩(1006)은 컴퓨팅 디바이스(1000)에 및 컴퓨팅 디바이스(1000)로부터 데이타를 전송하기 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어는 비-고체 매체를 통해 변조 전자기복사를 사용함으로써 데이타를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하기 위해 사용될 수 있다. 상기 용어는, 비록 일부 실시형태들에서는 그렇지 않을 수도 있지만, 관련된 디바이스가 임의의 와이어(wires)를 포함하지 않음을 시사하지 않는다. 통신 칩(1006)은, 이에 제한되지는 않지만, Wi-Fi를 포함하는 IEEE 표준(IEEE 802.11 그룹), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정사항(Amendment)), 임의의 수정사항, 업데이트 및/또는 개정사항을 따르는 LTE 프로젝트(예를 들어, 진보된 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"로도 지칭됨) 등)를 포함하는 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. IEEE 802.16 호환가능 BWA 네트워크는 일반적으로 WiMAX 네트워크로 지칭되며, 이는 "Worldwide Interoperability for Microwave Access"를 나타내는 약자이고, 이는 IEEE 802.16 표준에 대한 적합성 및 상호운용성 테스트를 통과한 제품에 대한 인증 마크이다. 통신 칩(1006)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 구동할 수 있다. 통신 칩(1006)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 구동할 수 있다. 통신 칩(1006)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜에 따라 구동할 수 있다. 통신 칩(1006)은 다른 실시형태들에서 다른 무선 프로토콜에 따라 구동할 수 있다.
컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스(Bluetooth)와 같은 근거리 범위의 무선 통신 전용일 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 원거리 범위의 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(1000)의 프로세서(1004)는 본 출원에 설명된 바와 같이 적층 상호접속 구조를 구비한 내장 브리지를 갖는 기판(예를 들어, 도 1의 패키지 기판(150))을 포함하는 IC 어셈블리(예를 들어, 도 1의 IC 어셈블리(100))에 패키징될 수 있다. 예를 들어, 도 1의 회로 보드(190)는 마더보드(1002)일 수 있으며, 프로세서(1004)는 도 1의 상호접속 구조(130)를 이용하여 패키지 기판(150)에 연결된 다이(110)일 수 있다. 패키지 기판(150) 및 마더보드(1002)는 패키지 레벨 상호접속부를 이용하여 함께 연결될 수 있다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터 전자 데이타를 처리하여 상기 전자 데이타를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이타로 변형시키는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한, 본 출원에 설명된 바와 같이 적층 상호접속 구조를 구비한 내장 브리지를 갖는 기판(예를 들어, 도 1의 패키지 기판(150))을 포함하는 IC 어셈블리(예를 들어, 도 1의 IC 어셈블리(100))에 패키징될 수 있는 다이(예를 들어, 도 1의 다이(120))를 포함할 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1000) 내에 수용된 다른 구성요소(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 출원에 설명된 바와 같이 적층 상호접속 구조를 구비한 내장 브리지를 갖는 기판(예를 들어, 도 1의 패키지 기판(150))을 포함하는 IC 어셈블리(예를 들어, 도 1의 IC 어셈블리(100))에 패키징될 수 있는 다이(예를 들어, 도 1의 다이(110))를 포함할 수 있다. 일부 실시형태들에 따라, 동일한 패키지 기판상에 다중 프로세서 칩 및/또는 메모리 칩을 배치할 수 있고, 적층 상호접속 구조를 구비한 내장 브리지는 프로세서 또는 메모리 칩들 중 임의의 2개 사이의 신호를 전기적으로 라우팅할 수 있다. 일부 실시형태들에서, 단일 프로세서 칩은 제1 내장 브리지를 이용하여 다른 프로세서 칩과 연결될 수 있고, 제2 내장 브리지를 이용하여 메모리 칩과 연결될 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 울트라북TM, 스마트폰, 테블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어부, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1000)는 데이타를 처리하는 임의의 다른 전자 디바이스일 수 있다.
<실시예>
각종 실시형태들에 따라, 본 발명은, 기판, 제1 다이와 제2 다이 사이의 전기 신호를 라우팅하도록 구성된, 기판에 내장된 브리지; 및 브리지와 전기적으로 연결된 상호접속 구조를 포함할 수 있는 장치 또는 집적 회로 어셈블리를 설명한다. 상호접속 구조는 기판의 적어도 일부를 통해 전기 신호들을 라우팅하도록 배치된, 제1 도전성 재료를 포함하는 비아 구조, 비아 구조상에 배치된 제2 도전성 재료를 포함하는 배리어 층, 및 배리어 층상에 배치된 제3 도전성 재료를 포함하는 납땜가능 재료를 포함할 수 있다. 제1 도전성 재료, 제2 도전성 재료 및 제3 도전성 재료는 상이한 화학 조성을 가질 수 있다.
실시형태들에서, 브리지는 패드를 추가로 포함할 수 있다. 제1 도전성 재료는 패드와 직접 접촉할 수 있다.
실시형태들에서, 비아 구조는 기판의 최외곽 빌드-업 층의 표면 너머로 돌출될 수 있다.
실시형태들에서, 배리어 층은 배리어 층을 통한 제1 도전성 재료의 확산을 억제하기 위해 비아 구조의 표면을 덮을 수 있다.
실시형태들에서, 제1 다이는 프로세서를 포함할 수 있고, 제2 다이는 메모리 다이 또는 다른 프로세서를 포함할 수 있다.
실시형태들에서, 전기 신호는 입력/출력(I/O) 신호일 수 있다.
실시형태들에서, 브리지는 실리콘(Si)을 포함하는 반도체 재료를 포함할 수 있고, 기판은 에폭시계 유전체 재료를 포함할 수 있다.
실시형태들에서, 브리지는 ABF 라미네이션을 이용하여 기판에 내장될 수 있다.
실시형태들에서, 제1 도전성 재료는 구리(Cu)를 포함할 수 있고; 제2 도전성 재료는 니켈(Ni)을 포함할 수 있고; 제3 도전성 재료는 주석(Sn)을 포함할 수 있다.
각종 실시형태들에 따라, 본 발명은 집적 회로 어셈블리의 패키징 기판의 제조를 설명한다. 일부 실시형태들에서, 방법은 기판에 브리지를 내장하는 단계, 기판의 표면 너머로 전기 신호를 라우팅하는 브리지와 접속된, 제1 도전성 재료를 포함하는 조인트를 형성하는 단계; 조인트 바로 위에 제2 도전성 재료를 포함하는 배리어 층을 형성하는 단계; 및 배리어 층 바로 위에 제3 도전성 재료를 포함하는 땜납 층을 형성하는 단계를 포함한다. 배리어 층 및 땜납 층은 전기 신호를 라우팅하도록 구성될 수 있다.
실시형태들에서, 기판에 브리지를 내장하는 단계는 브리지 캐비티를 형성하는 단계, 브리지 캐비티에 브리지를 배치하는 단계, 및 브리지 위에 유전체 재료를 라미네이팅하는 단계를 추가로 포함할 수 있다.
실시형태들에서, 조인트를 형성하는 단계는 기판에 비아 캐비티를 형성하는 단계, 비아 캐비티 위의 감광성 재료에 개구부를 형성하는 단계, 및 도금 프로세스를 이용하여 비아 캐비티 및 개구부에 제1 도전성 재료를 퇴적하는 단계를 추가로 포함할 수 있다.
실시형태들에서, 배리어 층을 형성하는 단계는 조인트 상에 제2 도전성 재료를 퇴적하는 단계를 포함할 수 있다.
실시형태들에서, 땜납 층을 형성하는 단계는 배리어 층 상에 제3 도전성 재료를 퇴적하는 단계를 포함할 수 있다.
실시형태들에서, 방법은 땜납 층을 리플로우하여 둥근 범프를 형성하는 단계를 추가로 포함할 수 있다.
실시형태들에서, 제1 도전성 재료는 구리(Cu)를 포함할 수 있고; 제2 도전성 재료는 니켈(Ni)을 포함할 수 있고; 제3 도전성 재료는 주석(Sn)을 포함할 수 있다.
각종 실시형태들에 따라, 본 발명은, 디바이스에 의한 명령의 실행에 응하여 디바이스가 임의의 전술한 방법을 실시하는 것을 유발하도록 구성된 다중 명령을 갖는 저장 매체를 설명한다.
각종 실시형태들에 따라, 본 발명은 임의의 전술한 방법을 실시하는 수단을 갖는, 브리지 상호접속부를 위한 장치를 설명한다.
각종 실시형태들에 따라, 본 발명은 임의의 전술한 방법에 의해 제조된 제품을 설명한다.
각종 실시형태들에 따라, 본 발명은 제1 다이 및 제2 다이; 및 내장 브리지 및 상호접속 구조를 구비한 기판을 포함하는 시스템 또는 컴퓨팅 디바이스를 설명한다. 브리지 및 상호접속 구조는 제1 다이와 제2 다이 간의 전기 신호를 라우팅하도록 구성될 수 있다.
상호접속 구조는, 기판의 적어도 일부를 통해 전기 신호를 라우팅하도록 배치된, 제1 도전성 재료를 포함하는 비아 구조, 비아 구조상에 배치된 제2 도전성 재료를 포함하는 배리어 층, 및 배리어 층상에 배치된 제3 도전성 재료를 포함하는 납땜가능 재료를 포함할 수 있다. 제1 도전성 재료, 제2 도전성 재료 및 제3 도전성 재료는 상이한 화학 조성을 가질 수 있다.
실시형태들에서, 제1 도전성 재료는 구리(Cu)를 포함할 수 있으며; 제2 도전성 재료는 니켈(Ni)을 포함할 수 있고; 제3 도전성 재료는 주석(Sn)을 포함할 수 있다.
실시형태들에서, 브리지는 실리콘(Si)을 포함하는 반도체 재료를 포함할 수 있다. 기판은 유전체 재료를 포함할 수 있다.
실시형태들에서, 제1 다이는 프로세서를 포함할 수 있고, 제2 다이는 메모리 다이 또는 다른 프로세서를 포함할 수 있다.
실시형태들에서, 제1 다이는 메모리 다이를 포함할 수 있고, 제2 다이는 다른 메모리 다이 또는 프로세서를 포함할 수 있다.
일부 실시형태들에서, 시스템 또는 컴퓨팅 디바이스는 회로 보드를 추가로 포함할 수 있다. 회로 보드는 다이, 및 회로 보드와 연결된, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 장치, 콤파스, 가이거 계수기, 가속계, 자이로스코프, 스피커 또는 카메라 중 하나 이상의 전기 신호를 라우팅하도록 구성될 수 있다. 일부 실시형태들에서, 시스템 또는 컴퓨팅 디바이스는 웨어러블 컴퓨터(wearable computer), 스마트폰, 테블릿, PDA, 휴대폰, 울트라 모바일 PC, 울트라북TM, 넷북, 노트북, 랩톱, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어부, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더 중 하나이다.
각종 실시형태들은, 다른 실시형태, (또는) 연결 형태로 (및) 상기에 설명된 실시형태들의 실시형태들을 포함하는 상술한 실시형태들의 임의의 적절한 조합을 포함할 수 있다(예를 들어, "및"은 "및/또는"일 수 있음). 또한, 일부 실시형태들은, 실행시 임의의 상술한 실시형태들의 실행을 초래하는 명령들이 저장되어 있는 하나 이상의 제조 물품(예를 들어, 비-일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시형태들은 상술한 실시형태들의 각종 공정을 실시하기 위한 임의의 적절한 수단을 갖는 장치 또는 시스템을 포함할 수 있다.
요약에 설명된 것을 포함하여 예시된 구현의 상기 설명은, 총망라적인 것으로 의도되지 않거나, 본 발명의 실시형태들을 개시된 정확한 형태로 제한하는 것으로 의도되지 않는다. 특정 구현 및 실시예는 본 출원에서 예시적 목적을 위해 설명되지만, 당업자가 인지하는 바와 같이, 본 발명의 범위 이내에서 각종 균등한 변형이 가능하다.
이들 변형은 상기 상세한 설명에 비추어 본 발명의 실시형태들에 대해 이루어질 수 있다. 후속하는 청구항에 사용된 용어는 본 발명의 각종 실시형태들을 명세서 및 청구항에 개시된 특정 구현으로 제한하는 것으로 해석되지 않아야 한다. 오히려, 범위는, 청구항 해석의 확립된 원칙에 따라 해석되어야 하는 후속하는 청구항에 의해 전적으로 결정되어야 한다.

Claims (21)

  1. 장치로서,
    패터닝된 금속 층과, 상기 패터닝된 금속 층 위와 그 주위에 형성되는 유전체 층을 포함하는 기판;
    유리 기판으로 구성되고, 상기 기판 내부에서 접착 층에 의해 상기 패터닝된 금속 층 상에 탑재되는 브리지;
    상기 브리지와 전기적으로 연결된 제1 다이; 및
    상기 브리지와 전기적으로 연결된 제2 다이
    를 포함하고, 상기 브리지는 상기 제1 다이와 상기 제2 다이 사이에서 전기 신호들을 라우팅하도록 내부에 배치된 하나 이상의 전기 라우팅 특징부들을 포함하고, 상기 전기 라우팅 특징부들은 상기 브리지의 상기 유리 기판 표면 상에 배치되고 상기 유리 기판 표면 위로 돌출되며, 상기 기판의 상기 유전체 층 내부에 배치되는 하나 이상의 패드를 포함하는, 장치.
  2. 제1항에 있어서, 상기 브리지는 유리 브리지 기판을 포함하는, 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 하나 이상의 전기 라우팅 특징부들은 하나 이상의 상호접속 구조들을 포함하는, 장치.
  5. 제4항에 있어서, 상기 제1 다이 또는 상기 제2 다이는 상기 하나 이상의 상호접속 구조들 중 하나에 의해 상기 브리지에 전기적으로 연결되는, 장치.
  6. 제4항에 있어서, 상기 하나 이상의 상호접속 구조들 중의 상호접속 구조는:
    제1 도전성 재료를 포함하는 비아 구조 -상기 비아 구조는 상기 기판의 적어도 일부를 통해 상기 전기 신호들을 라우팅함 -;
    상기 비아 구조 상에 배치된 제2 도전성 재료를 포함하는 배리어 층; 및
    상기 배리어 층 상에 배치된 제3 도전성 재료를 포함하는 납땜가능(solderable) 재료
    를 포함하고, 상기 제1 도전성 재료, 상기 제2 도전성 재료, 및 상기 제3 도전성 재료는 서로 상이한 화학 조성을 갖는, 장치.
  7. 제6항에 있어서, 상기 배리어 층은 상기 제1 도전성 재료의 확산을 방지하기 위해 상기 비아 구조의 표면을 덮는, 장치.
  8. 제6항에 있어서, 상기 제1 도전성 재료는 구리(Cu)를 포함하고, 상기 제2 도전성 재료는 니켈(Ni)을 포함하며, 상기 제3 도전성 재료는 주석(Sn)을 포함하는, 장치.
  9. 제1항, 제2항 및 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 다이는 프로세서를 포함하고, 상기 제2 다이는 메모리 다이 또는 또 다른 프로세서를 포함하는, 장치.
  10. 제1항, 제2항 및 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 전기 신호들은 입력/출력(I/O) 신호들인, 장치.
  11. 제1항, 제2항 및 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 다이 또는 상기 제2 다이는 또한 상기 기판의 표면과 물리적으로 연결되는, 장치.
  12. 삭제
  13. 제1항, 제2항 및 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 브리지는 상기 기판의 브리지 캐비티 내에 위치하는 소자인, 장치.
  14. 시스템으로서,
    인쇄 회로 보드(PCB); 및
    상기 PCB에 연결된 패키지
    를 포함하고, 상기 패키지는:
    패터닝된 금속 층과, 상기 패터닝된 금속 층 위와 그 주위에 형성되는 유전체 층을 포함하는 포함하는 기판;
    유리 기판으로 구성되고, 상기 기판 내부에서 접착 층에 의해 상기 패터닝된 금속 층 상에 탑재되는 브리지;
    상기 브리지에 전기적으로 연결된 제1 다이; 및
    상기 브리지에 전기적으로 연결된 제2 다이
    를 포함하고, 상기 브리지는 상기 제1 다이와 상기 제2 다이 사이에서 전기 신호들을 라우팅하도록 내부에 배치된 하나 이상의 전기 라우팅 특징부들을 포함하고, 상기 전기 라우팅 특징부들은 상기 브리지의 상기 유리 기판 표면 상에 배치되고 상기 유리 기판 표면 위로 돌출되며, 상기 기판의 상기 유전체 층 내부에 배치되는 하나 이상의 패드를 포함하며,
    상기 브리지 유리 기판은 상기 기판의 재료와는 상이한 유리 재료를 포함하는, 시스템.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서, 상기 하나 이상의 전기 라우팅 특징부들은 하나 이상의 상호접속 구조들을 포함하는, 시스템.
  18. 제17항에 있어서, 상기 제1 다이 또는 상기 제2 다이는 상기 하나 이상의 상호접속 구조들 중의 하나에 의해 상기 브리지에 전기적으로 연결되는, 시스템.
  19. 제17항에 있어서, 상기 하나 이상의 상호접속 구조들 중의 상호접속 구조는:
    제1 도전성 재료를 포함하는 비아 구조 - 상기 비아 구조는 상기 기판의 적어도 일부를 통해 상기 전기 신호들을 라우팅함 -;
    상기 비아 구조 상에 배치된 제2 도전성 재료를 포함하는 배리어 층; 및
    상기 배리어 층 상에 배치된 제3 도전성 재료를 포함하는 납땜가능 재료
    를 포함하고,
    상기 제1 도전성 재료, 상기 제2 도전성 재료, 및 상기 제3 도전성 재료는 서로 상이한 화학 조성을 갖는, 시스템.
  20. 제14항 및 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 제1 다이 또는 상기 제2 다이는 또한 상기 기판의 표면과 물리적으로 연결되는, 시스템.
  21. 삭제
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9200973B2 (en) 2012-06-28 2015-12-01 Intel Corporation Semiconductor package with air pressure sensor
US9429427B2 (en) 2012-12-19 2016-08-30 Intel Corporation Inductive inertial sensor architecture and fabrication in packaging build-up layers
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
JP2014236188A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
JP2014236187A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
US20150255411A1 (en) * 2014-03-05 2015-09-10 Omkar G. Karhade Die-to-die bonding and associated package configurations
US9583426B2 (en) 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US9418966B1 (en) * 2015-03-23 2016-08-16 Xilinx, Inc. Semiconductor assembly having bridge module for die-to-die interconnection
US9443824B1 (en) * 2015-03-30 2016-09-13 Qualcomm Incorporated Cavity bridge connection for die split architecture
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9595494B2 (en) 2015-05-04 2017-03-14 Qualcomm Incorporated Semiconductor package with high density die to die connection and method of making the same
US9478508B1 (en) * 2015-06-08 2016-10-25 Raytheon Company Microwave integrated circuit (MMIC) damascene electrical interconnect for microwave energy transmission
US10283492B2 (en) 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects
WO2017052660A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Antennas for platform level wireless interconnects
US10438881B2 (en) * 2015-10-29 2019-10-08 Marvell World Trade Ltd. Packaging arrangements including high density interconnect bridge
CN116110887A (zh) 2015-12-11 2023-05-12 英特尔公司 具有利用嵌入微电子衬底中的微电子桥连接的多个微电子器件的微电子结构
US9852994B2 (en) 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
US20190057936A1 (en) * 2015-12-18 2019-02-21 Intel Corporation Transmissive composite film for application to the backside of a microelectronic device
DE112015007283B3 (de) 2015-12-22 2022-03-31 Intel Corporation Halbleiter-package mit durchgangsbrücken-die-verbindungen
DE112015007213B4 (de) 2015-12-22 2021-08-19 Intel Corporation Halbleiter-package mit durchgangsbrücken-die-verbindungen und verfahren zum herstellen eines halbleiter-package
WO2017111959A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Projecting contacts and method for making the same
US10325855B2 (en) * 2016-03-18 2019-06-18 Qualcomm Incorporated Backside drill embedded die substrate
US10276403B2 (en) * 2016-06-15 2019-04-30 Avago Technologies International Sales Pe. Limited High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer
US20180005944A1 (en) * 2016-07-02 2018-01-04 Intel Corporation Substrate with sub-interconnect layer
KR102632563B1 (ko) 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지
DE112016007150T5 (de) 2016-08-16 2019-05-02 Intel Corporation Abgerundete metall-leiterbahn-ecke zur spannungsreduzierung
US9837341B1 (en) * 2016-09-15 2017-12-05 Intel Corporation Tin-zinc microbump structures
US11004824B2 (en) 2016-12-22 2021-05-11 Intel Corporation Scalable embedded silicon bridge via pillars in lithographically defined vias, and methods of making same
US11430740B2 (en) * 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
US10468374B2 (en) 2017-03-31 2019-11-05 Intel Corporation Die interconnect substrates, a semiconductor device and a method for forming a die interconnect substrate
US10373893B2 (en) * 2017-06-30 2019-08-06 Intel Corporation Embedded bridge with through-silicon vias
US10692830B2 (en) 2017-10-05 2020-06-23 Texas Instruments Incorporated Multilayers of nickel alloys as diffusion barrier layers
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
US10217708B1 (en) 2017-12-18 2019-02-26 Apple Inc. High bandwidth routing for die to die interposer and on-chip applications
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
CN108032764B (zh) * 2018-01-09 2023-09-26 捷星新能源科技（苏州）有限公司 集成式电池控制装置
EP4220694A3 (en) * 2018-01-12 2024-01-17 INTEL Corporation First layer interconnect first on carrier approach for emib patch
KR102419893B1 (ko) 2018-01-15 2022-07-12 삼성전자주식회사 보호 부재를 가지는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 제조 방법
KR102587976B1 (ko) 2018-02-06 2023-10-12 삼성전자주식회사 반도체 패키지
EP4170712A3 (en) 2018-03-29 2023-07-12 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic assembly and electronic system with impedance matched interconnect structures
MY202246A (en) * 2018-10-22 2024-04-19 Intel Corp Devices and methods for signal integrity protection technique
KR102615197B1 (ko) 2018-11-23 2023-12-18 삼성전자주식회사 반도체 패키지
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
CN111372369B (zh) 2018-12-25 2023-07-07 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
US11164818B2 (en) * 2019-03-25 2021-11-02 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices
US20200411441A1 (en) * 2019-06-27 2020-12-31 Intel Corporation Lithographically defined vertical interconnect access (via) for a bridge die first level interconnect (fli)
US11282716B2 (en) * 2019-11-08 2022-03-22 International Business Machines Corporation Integration structure and planar joining
US11527462B2 (en) 2019-12-13 2022-12-13 International Business Machines Corporation Circuit substrate with mixed pitch wiring
CN111554614B (zh) * 2020-04-30 2022-10-28 通富微电子股份有限公司 一种芯片封装方法
US11302674B2 (en) 2020-05-21 2022-04-12 Xilinx, Inc. Modular stacked silicon package assembly
US11562963B2 (en) * 2020-06-05 2023-01-24 Intel Corporation Stacked semiconductor package and method of forming the same
KR102578888B1 (ko) * 2020-07-22 2023-09-15 주식회사 네패스 반도체 패키지
US20220199575A1 (en) * 2020-12-18 2022-06-23 Intel Corporation Microelectronic structures including bridges
US20220199539A1 (en) * 2020-12-18 2022-06-23 Intel Corporation Microelectronic structures including bridges
US11621217B2 (en) * 2021-01-15 2023-04-04 Advanced Semiconductor Engineering, Inc. Substrate structure and semiconductor package structure
US20230044903A1 (en) * 2021-08-04 2023-02-09 Nxp Usa, Inc. Semiconductor device with rf interposer and method therefor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233764A1 (en) * 2010-03-29 2011-09-29 Hsiao-Chuan Chang Semiconductor device package and method of fabricating the same
KR101131230B1 (ko) * 2009-05-06 2012-03-28 삼성전기주식회사 범프 지지부를 갖는 인쇄회로기판 및 그 제조방법

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5251806A (en) 1990-06-19 1993-10-12 International Business Machines Corporation Method of forming dual height solder interconnections
US5937320A (en) 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
TWI286372B (en) * 2003-08-13 2007-09-01 Phoenix Prec Technology Corp Semiconductor package substrate with protective metal layer on pads formed thereon and method for fabricating the same
US6984583B2 (en) * 2003-09-16 2006-01-10 Micron Technology, Inc. Stereolithographic method for forming insulative coatings for via holes in semiconductor devices
WO2005081064A1 (ja) * 2004-02-20 2005-09-01 Jsr Corporation バンプ形成用二層積層膜、およびバンプ形成方法
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
JP4535002B2 (ja) 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US7569422B2 (en) * 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US20080157316A1 (en) 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US8102663B2 (en) * 2007-09-28 2012-01-24 Oracle America, Inc. Proximity communication package for processor, cache and memory
US8721901B2 (en) * 2007-10-05 2014-05-13 Micron Technology, Inc. Methods of processing substrates and methods of forming conductive connections to substrates
US7892885B2 (en) * 2007-10-30 2011-02-22 International Business Machines Corporation Techniques for modular chip fabrication
JP5150518B2 (ja) * 2008-03-25 2013-02-20 パナソニック株式会社 半導体装置および多層配線基板ならびにそれらの製造方法
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
JP5330065B2 (ja) * 2009-04-13 2013-10-30 新光電気工業株式会社 電子装置及びその製造方法
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
JP5715334B2 (ja) * 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2011142256A (ja) * 2010-01-08 2011-07-21 Elpida Memory Inc 半導体装置及びその製造方法
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US20110186989A1 (en) 2010-02-04 2011-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Bump Formation Process
US8507966B2 (en) * 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
KR101139699B1 (ko) * 2010-04-26 2012-05-02 한국과학기술원 수동소자가 적층된 반도체 칩, 이를 포함하는 3차원 멀티 칩 및 이를 포함하는 3차원 멀티 칩 패키지
KR20120019091A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8610285B2 (en) * 2011-05-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC packaging structures and methods with a metal pillar
US8581400B2 (en) * 2011-10-13 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure
US9059179B2 (en) * 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8836587B2 (en) * 2012-03-30 2014-09-16 Apple Inc. Antenna having flexible feed structure with components
US9054030B2 (en) * 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US9102209B2 (en) 2012-06-27 2015-08-11 Bose Corporation Anti-causal vehicle suspension
US10192804B2 (en) * 2012-07-09 2019-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace packaging structure and method for forming the same
US9006908B2 (en) * 2012-08-01 2015-04-14 Marvell Israel (M.I.S.L) Ltd. Integrated circuit interposer and method of manufacturing the same
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US8946900B2 (en) * 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
US9236366B2 (en) * 2012-12-20 2016-01-12 Intel Corporation High density organic bridge device and method
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US10269619B2 (en) * 2013-03-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale packaging intermediate structure apparatus and method
US8916981B2 (en) * 2013-05-10 2014-12-23 Intel Corporation Epoxy-amine underfill materials for semiconductor packages
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
KR102094924B1 (ko) * 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
US10192810B2 (en) * 2013-06-28 2019-01-29 Intel Corporation Underfill material flow control for reduced die-to-die spacing in semiconductor packages
US9147638B2 (en) * 2013-07-25 2015-09-29 Intel Corporation Interconnect structures for embedded bridge
US8987915B1 (en) * 2013-08-29 2015-03-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9642259B2 (en) * 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9971089B2 (en) * 2015-12-09 2018-05-15 Intel Corporation Chip-to-chip interconnect with embedded electro-optical bridge structures
US9852994B2 (en) * 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101131230B1 (ko) * 2009-05-06 2012-03-28 삼성전기주식회사 범프 지지부를 갖는 인쇄회로기판 및 그 제조방법
US20110233764A1 (en) * 2010-03-29 2011-09-29 Hsiao-Chuan Chang Semiconductor device package and method of fabricating the same

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