JP7465823B2 - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP7465823B2
JP7465823B2 JP2021012889A JP2021012889A JP7465823B2 JP 7465823 B2 JP7465823 B2 JP 7465823B2 JP 2021012889 A JP2021012889 A JP 2021012889A JP 2021012889 A JP2021012889 A JP 2021012889A JP 7465823 B2 JP7465823 B2 JP 7465823B2
Authority
JP
Japan
Prior art keywords
signal
conductor
connection pads
conductor layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021012889A
Other languages
English (en)
Other versions
JP2022116622A (ja
Inventor
拓己 大園
達海 坂元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2021012889A priority Critical patent/JP7465823B2/ja
Publication of JP2022116622A publication Critical patent/JP2022116622A/ja
Application granted granted Critical
Publication of JP7465823B2 publication Critical patent/JP7465823B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、配線基板に関する。
例えば、特許文献1に記載のような従来の配線基板において、電子部品と配線基板との間で電気信号を伝送する信号用配線(信号用導体)は、電子部品と配線基板とを電気的に接続するパッドのうち信号用接続パッドと、信号用接続パッドの直下に位置する信号用ビアホール導体を介して接続されている。
このような配線基板においては、実装領域を平面視した場合に、複数の接続パッドが格子状に位置しており、一般的に、格子状の最外周側から複数列には、信号用接続パッドが位置している。この信号用接続パッドは、引き出し導体層において、信号用接続パッドに接続されたビアランドから実装領域の外側に引き出される引き出し配線によって、実装領域よりも外側の領域に電気的に導出される。
特開平10-335532号公報
引き出し配線は、引き出し導体層において、信号用接続パッドに接続された最外周のビアランドの各々から1本ずつ引き出され、さらに最外周から一周内側のビアランドから、最外周のビアランドの間を1本ずつ通過して引き出される。すなわち、引き出し配線は、外側の信号用接続パッドに接続されたビアランドから概ね2列分ずつ順次引き出される。したがって、例えば最外周から5列が信号用の接続パッド列である場合、少なくとも3層の引き出し導体層が必要となり、配線基板の厚みが増加することになる。
本開示の課題は、引き出し配線層の層数を少なくして薄型化された配線基板を提供することである。
本開示に係る配線基板は、複数のスルーホール導体を有するコア用絶縁層と、コア用絶縁層上に位置し、上面に実装領域を有する積層体とを備えている。積層体は、導体層および複数のビアホール導体を有するビルドアップ用絶縁層が交互に位置しており、導体層は、二つの端部を有する複数の引き出し配線を含む引き出し導体層と、引き出し導体層の上下に位置し、電源用およびグランド用の少なくとも一方であるプレーン導体層と、実装領域を平面視した場合に格子状に位置する接続パッドとを有している。接続パッドが、信号用接続パッド、電源用接続パッドおよびグランド用接続パッドを含み、信号用接続パッドは、格子状の最外周側から少なくとも3列に位置している。信号用接続パッドの配列より内側には、電源用接続パッドおよびグランド用接続パッドが位置している。導体層は、ビアホール導体を介して接続パッドに接続されるビアランドを含んでいる。ビアランドは、信号用接続パッドに接続される信号用ビアランドと、電源用接続パッドに接続される電源用ビアランドと、グランド用接続パッドに接続されるグランド用ビアランドとを含んでいる。信号用接続パッドは、引き出し導体層において、信号用ビアランドから実装領域の外側に引き出される引き出し配線によって、実装領域よりも外側の領域に電気的に導出されている。信号用接続パッドは、最外周の交互の位置に、実装領域から外側に向けて延びる延長部を含む第1信号用接続パッドと、延長部を有していない第2信号用接続パッドとを含んでいる。第1信号用接続パッドは、延長部における実装領域の外側にあたる端部の直下に位置する第1ビアホール導体および第1信号用ビアランドに接続されている。第2信号用接続パッドは、直下に位置する第2ビアホール導体および第2信号用ビアランドに接続されている。引き出し導体層は、第1信号用ビアランドおよび第2信号用ビアランドが位置する層において、第1信号用ビアランドと第2信号用ビアランドとの間に、2本の前記引き出し配線が位置している。
本開示に係る配線基板は、上記のように、最外周の交互の位置に、実装領域から外側に向けて延びる延長部を含む第1信号用接続パッドと、延長部を有していない第2信号用接続パッドとを含んでいる。そのため、第1信号用接続パッドに接続される第1信号用ビアランドと、第2信号用接続パッドに接続される第2信号用ビアランドとの間には、2本の引き出し配線を配置することができる。したがって、本開示によれば、引き出し配線層の層数を少なくして薄型化された配線基板を提供することができる。
本開示の一実施形態に係る配線基板の一部を示す断面図である。 図1に示す配線基板の一部において、最上層に位置する導体層を平面視した場合を示す説明図である。 図1に示す配線基板の一部において、最上層に位置する導体層から1層内側に位置する導体層を平面視した場合を示す説明図である。 図1に示す配線基板の一部において、最上層に位置する導体層から2層内側に位置する導体層を平面視した場合を示す説明図である。 図1に示す配線基板の一部において、最上層に位置する導体層から3層内側に位置する導体層を平面視した場合を示す説明図である。 図1に示す配線基板の一部において、最上層に位置する導体層から4層内側に位置する導体層(コア用絶縁層の上面に位置する導体層)を平面視した場合を示す説明図である。 本開示の他の実施形態に係る配線基板の一部において、最上層に位置する導体層を平面視した場合を示す説明図である。 図7に示す他の実施形態に係る配線基板の一部において、最上層に位置する導体層から1層内側に位置する導体層を平面視した場合を示す説明図である。 図7に示す他の実施形態に係る配線基板の一部において、最上層に位置する導体層から2層内側に位置する導体層を平面視した場合を示す説明図である。 図7に示す他の実施形態に係る配線基板の一部において、最上層に位置する導体層から3層内側に位置する導体層(コア用絶縁層の上面に位置する導体層)を平面視した場合を示す説明図である。
本開示の一実施形態に係る配線基板を、図1~6に基づいて説明する。図1は、本開示の一実施形態に係る配線基板1の断面の右半分を示す説明図である。一実施形態に係る配線基板1は、コア用絶縁層2、積層体3およびソルダーレジスト層6を含む。
コア用絶縁層2は、絶縁性を有する素材であれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド-トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は2種以上を混合して用いてもよい。コア用絶縁層2の厚みは特に限定されず、例えば200μm以上800μm以下である。
コア用絶縁層2には、補強材が含まれていてもよい。補強材としては、例えば、ガラス繊維、ガラス不織布、アラミド不織布、アラミド繊維、ポリエステル繊維などの絶縁性布材が挙げられる。補強材は2種以上を併用してもよい。さらに、コア用絶縁層2には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが分散されていてもよい。
コア用絶縁層2は、コア用絶縁層2の上下面を電気的に接続するために、スルーホール導体21を有している。スルーホール導体21は、コア用絶縁層2の上下面を貫通するスルーホール内に位置している。スルーホール導体21は、例えば、銅めっきなどの金属めっきからなる導体で形成されている。スルーホール導体21は、コア用絶縁層2の上下面に位置する導体層4に接続されている。スルーホール導体21は、図1に示すようにスルーホールの内壁面のみに位置していてもよく、スルーホール内に充填されていてもよい。
スルーホール導体21は、接続される導体層4に応じて、グランド用スルーホール導体21a、電源用スルーホール導体21bおよび信号用スルーホール導体21cを含んでいる。すなわち、グランド用スルーホール導体21aは、後述するグランド用導体4aに接続され、電源用スルーホール導体21bは、後述する電源用導体4bに接続され、信号用スルーホール導体21cは、後述する信号用導体4cに接続されている。スルーホール導体21は、厚みの大きいコア用絶縁層2に位置しているため、後述するビアホール導体41に比べて電気抵抗が大きい場合が多い。そのため、特に電荷の供給経路として機能する電源用スルーホール導体21bは、数量を多くしてもよい。
コア用絶縁層2の上面および下面には、積層体3が位置している。積層体3は、導体層4とビルドアップ用絶縁層5とが交互に積層された構造を有している。積層体3は、上面に電子部品を実装するための実装領域Xを含んでいる。実装領域Xが位置している積層体3の上面とは、コア用絶縁層2から遠い側の面を指す。積層体3に含まれる導体層4は、例えば銅箔や銅めっきから成る導体で形成されている。導体層4の厚みは特に限定されず、例えば5μm以上25μm以下である。導体層4には、グランド用導体4a、電源用導体4bおよび信号用導体4cが含まれている。
グランド用導体4aは、信号用導体4cのインピーダンスの整合、および信号用導体4cへのノイズ混入の低減のために機能する。
電源用導体4bは、電荷の供給経路として機能する。このため、電源用導体4bは、電子部品に近い実装領域Xの直下およびその周囲に配置しておくと電気抵抗が小さくなるため有利である。したがって、電源用導体4bにつながる電源用スルーホール導体21bも、実装領域Xの直下およびその周囲に配置しておくと電荷供給の観点から有利である。
信号用導体4cは、信号を伝送する機能を有している。信号用導体4cは、配線基板1全体にわたりできるだけインピーダンスの値を整合するように調整されている。これにより、信号が信号用導体4cを伝送するときの損失を低減することができる。
積層体3に含まれるビルドアップ用絶縁層5は、コア用絶縁層2と同様、絶縁性を有する素材であれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド-トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は2種以上を混合して用いてもよい。積層体3にビルドアップ用絶縁層5が2層以上存在する場合、それぞれのビルドアップ用絶縁層5は、同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。積層体3に含まれるビルドアップ用絶縁層5とコア用絶縁層2とは、同じ樹脂であってもよく、異なる樹脂であってもよい。
さらに、積層体3に含まれるビルドアップ用絶縁層5には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが、分散されていてもよい。積層体3に含まれるビルドアップ用絶縁層5の厚みは特に限定されず、例えば20μm以上40μm以下である。積層体3にビルドアップ用絶縁層5が2層以上存在する場合、それぞれのビルドアップ用絶縁層5は同じ厚みを有していてもよく、異なる厚みを有していてもよい。
積層体3に含まれるビルドアップ用絶縁層5は、層間を電気的に接続するためのビアホール導体41を有している。ビアホール導体41は、積層体3に含まれるビルドアップ用絶縁層5の上下面を貫通するビアホール内に位置している。ビアホール導体41は、例えば、銅めっきなどの金属めっきからなる導体で形成されている。ビアホール導体41は、積層体3に含まれるビルドアップ用絶縁層5の上下面に位置する導体層4に接続されている。ビアホール導体41は、図1に示すようにビアホール内に充填されていてもよく、ビアホールの内壁面のみに位置していてもよい。
ビアホール導体41は、接続される導体層4に応じて、グランド用ビアホール導体41a、電源用ビアホール導体41bおよび信号用ビアホール導体41cを含んでいる。すなわち、グランド用ビアホール導体41aはグランド用導体4aに接続され、電源用ビアホール導体41bは電源用導体4bに接続され、信号用ビアホール導体41cは信号用導体4cに接続されている。信号用ビアホール導体41cは、後述する第1信号用接続パッド42Fに接続する第1信号用ビアホール導体41F、および第2信号用接続パッド42Sに接続する第2信号用ビアホール導体41Sを含んでいる。
一実施形態に係る配線基板1の両表面の一部には、ソルダーレジスト6が位置している。ソルダーレジスト6は、例えば、アクリル変性エポキシ樹脂で形成されている。ソルダーレジスト6は、例えば実装領域Xに電子部品を実装するときの熱から導体層4を保護する機能を有している。
一実施形態に係る配線基板1において、電子部品(図示せず)と配線基板1との間で電気信号を伝送する信号用導体4cは、その上面および下面にビルドアップ用絶縁層5を介してグランド用導体4aまたは電源用導体4bが対向するように位置している引き出し配線44を含んでいる。すなわち、引き出し配線44とグランド用導体4aまたは電源用導体4bとは、ストリップ線路構造を有している。
ストリップ線路構造は、信号用導体4cの上面および下面の両面に、ビルドアップ用絶縁層5を介してグランド用導体4aまたは電源用導体4bが対向するように位置している構造である。信号用導体4cのインピーダンスを整合するために、この構造が採用される。ノイズの混入を防止するためにも、ストリップ線路構造を採用するのがよい。
一実施形態に係る配線基板1において、電子部品が実装される実装領域Xには、積層体3の最表層に位置する導体層4の一部である接続パッドが位置している。接続パッドは、配線基板1に電子部品を電気的に接続するために使用される。接続パッドは、接続される導体層4に応じて、グランド用接続パッド42a、電源用接続パッド42bおよび信号用接続パッド42cを含んでいる。すなわち、グランド用接続パッド42aはグランド用導体4aに接続され、電源用接続パッド42bは電源用導体4bに接続され、信号用接続パッド42cは信号用導体4cに接続されている。
以下、導体層4を、図2~6を参照して具体的に説明する。図2は、一実施形態に係る配線基板1の一部において、最上層に位置する導体層4を平面視した場合を示す説明図である。図2は、実装領域Xを十字に4分割した内の1つとその近傍とを示す平面図である。後述の図3~6についても同様である。
図2に示すように、実装領域Xには、グランド用接続パッド42a、電源用接続パッド42bおよび信号用接続パッド42cの各接続パッドが、格子状に位置している。各接続パッドは、例えば円形状を有している。この接続パッドを囲むように、プレーン導体層4pの一部であるグランド用導体4aが位置している。格子状とは、複数の接続パッドが、それぞれ間隔をあけて縦横の並びに配置されている状態を示す。
格子状に位置している接続パッドのうち、最外周側から5列には、信号用接続パッド42cが位置している。信号用接続パッド42cの配列より内側には、電源用接続パッド42bおよびグランド用接続パッド42aが位置している。
信号用接続パッド42cは、最外周の交互の位置に、実装領域Xから外側に向けて延びる延長部42c’を含む第1信号用接続パッド42Fと、延長部42c’を有していない第2信号用接続パッド42Sとを含んでいる。延長部42c’は、例えば信号用接続パッド42cと同じ導体で形成されている。延長部42c’の長さは、延長部42c’における実装領域Xから最も遠い点と、第1信号用接続パッド42Fにおける実装領域Xの最も外側にある点、との間の距離を指す。延長部42c’の長さは、信号用接続パッド42cが配置されている格子間隔、引き出し配線44の幅、引き出し配線44間の幅などを考慮して、適宜設定される。延長部42c’の長さは、例えば、信号用接続パッド42cが配置されている格子間隔の半分以上の長さを有しているのがよく、信号用接続パッド42cが配置されている格子間隔の半分以上、信号用接続パッド42cが配置されている格子間隔以下程度の長さを有していてもよい。
図3は、一実施形態に係る配線基板1の一部において、最上層に位置する導体層4から1層内側に位置する導体層4を平面視した場合を示す説明図である。最上層に位置する導体層4から1層内側に位置する導体層4の一部は、ビアランド43を含んでいる。このビアランド43は、ビアホール導体41を介して接続パッドに接続されている。この層には、ビアランド43として電源用ビアランド43bおよび信号用ビアランド43cが存在している。
電源用ビアランド43bは、電源用ビアホール導体41bを介して電源用接続パッド42bに接続されている。信号用ビアランド43cは、信号用ビアホール導体41cを介して信号用接続パッド42cに接続されている。延長部42c’が設けられた第1信号用接続パッド42Fは、延長部42c’における実装領域Xの外側にあたる端部の直下に位置する第1信号用ビアホール導体41Fを介して第1信号用ビアランド43Fに接続されている。
最上層に位置する導体層4から1層内側に位置する導体層4は、導体層4の一部であり二つの端部を有する複数の引き出し配線44を含む引き出し導体層4’である。この複数の引き出し配線44は、信号用導体4cとして機能している。
図3に示すように、複数の引き出し配線44の各々の一端は、信号用ビアランド43cのうち最外周側から2列に位置している信号接続パッド42cに接続された信号用ビアランド43c、および最外周側から3列目に位置している信号用接続パッド42cに接続された信号用ビアランド43cのうちの少なくとも一部の信号用ビアランド43cに接続されている。最外周に位置している信号用ビアランド43cは、延長部42c’が設けられた第1信号用接続パッド42Fに接続される第1信号用ビアランド43Fである。第1信号用ビアランド43Fについては、上記のように、延長部42c’の一端が実装領域Xの外側に位置している。そのため、第1信号用ビアランド43Fは、延長部42c’を有さない第2信号用接続パッド42Sに接続される第2信号用ビアランド43Sよりも、外側に位置している。
引き出し配線44の各々の他端は、図1に示すように、実装領域Xよりも外側に位置するビアホール導体41(信号用ビアホール導体41c)と接続されている。引き出し配線44においてストリップ線路構造を採れない部分の長さは限定されず、例えば、信号用導体4cが伝送する信号の波長の4分の1以下であるのがよい。引き出し配線44において、ストリップ線路構造を採れない部分をこのような長さにすることによって、信号用導体4cにおけるインピーダンス整合への影響を小さくすることができる。
すなわち、引き出し配線44は、この部分ではグランド用導体4aによってインピーダンス調整が行われていないものの、上記の長さ以下にすることで信号用接続パッド42c、引き出し配線44、信号用ビアランド43cおよび下層の信号用導体4cとの間で、インピーダンスの不整合を無視することができる。その結果、信号は引き出し配線44による影響を受けることなく伝送することができる。
信号用導体4cを伝送する一般的な信号の波長を考慮すると、引き出し配線44においてストリップ線路構造を採れない部分の長さは、例えば1000μm程度となることが多い。接続パッドの配置間隔を考慮すると、引き出し配線44においてストリップ線路構造を採れない部分の長さは、例えば250μm以上の長さとなることが多い。引き出し配線44においてストリップ線路構造を採れない部分の長さは、例えば、金属顕微鏡観察などにより測定が可能である。
上述のように、引き出し配線44の各々の一端は、信号用ビアランド43cのうち少なくとも最外側に位置している信号用接続パッド42cに接続された信号用ビアランド43cから優先的に接続されるように形成されている。そのため、図4に示すように、最上層に位置する導体層4から2層内側に位置する導体層4には、信号用ビアランド43cのうち内側列に近いビアランド43が主として残る。さらに、グランド用ビアランド43aおよび電源用ビアランド43bの少なくとも一方が残る。図4では、電源用ビアランド43bが残っている。
図5は、一実施形態に係る配線基板1の一部において、最上層に位置する導体層4から3層内側に位置する導体層4を平面視した場合を示す説明図である。最上層に位置する導体層4から3層内側に位置する導体層4は、導体層4の一部であり二つの端部を有する複数の引き出し配線44を含む引き出し導体層4’である。この複数の引き出し配線44は、信号用導体4cとして機能している。
図5に示すように、引き出し配線44の各々の一端は、信号用ビアランド43cのうち、残存する内側列に近いビアランド43に接続されている。引き出し配線44の各々の他端は、図1に示すように、実装領域Xよりも外側に位置するビアホール導体41(信号用ビアホール導体41c)と接続されている。
一実施形態に係る配線基板1では、図5に示すように、最上層に位置する導体層4から3層内側に位置する導体層4、すなわち最内層に位置するビルドアップ用絶縁層5の上面に位置する導体層4には、平面透視で、信号用接続パッド42cよりも内側の領域に第1プレーン導体層4Fが位置している。この第1プレーン導体層4Fは、電源用接続パッド42bおよびグランド用接続パッド42aの少なくとも一方とビアホール導体41を介して接続される。このように、広い面積を有する第1プレーン導体4Fを実装領域Xの直下に確保することによって、電源またはグランドがより強化される。
図5では、この信号用接続パッド42cよりも内側の領域に位置する第1プレーン導体層4Fは、電源用導体4bである。電源用導体4bの場合、実装領域Xに実装される半導体素子に短距離で電荷を供給できる。そのため、半導体素子をより安定して作動させることができる。このような第1プレーン導体層4Fは、それぞれが電気的に独立して複数存在していてもよい。複数の第1プレーン導体層4Fが存在すると、複数チャンネルの電源またはグランドを設けることができる。その結果、複数の素子や、アナログ信号およびデジタル信号の両信号用の素子に対応することが可能となる。
図3および図5に示すように、最上層に位置する導体層4から1層内側に位置する導体層4および最上層に位置する導体層4から3層内側に位置する導体層4において、全ての信号用ビアランド43cは、引き出し配線44と接続されている。その結果、引き出し配線44を含む引き出し導体層4’を、これ以上積層させる必要がない。そのため、図6に示すように、最上層に位置する導体層4から4層内側に位置する導体層4を、コア用絶縁層2の上面に位置する導体層4とすることができる。
一方、特許文献1に示すような従来の配線基板では、一実施形態に係る配線基板1と同じように、例えば、最外周側から5列に信号用接続パッドが位置している場合、さらにプレーン導体層と引き出し配線を含む引き出し導体層とが1層ずつ必要であった。すなわち、引き出し導体層において形成可能な引き出し配線の本数が、一実施形態に係る配線基板1よりも少なかったため、引き出し導体層の層数を多くする必要があった。
一方、一実施形態に係る配線基板1では、信号用接続パッド42cは、最外周の交互の位置に、実装領域Xから外側に向けて延びる延長部42c’を含む第1信号用接続パッド42Fと、延長部42c’を有していない第2信号用接続パッド42Sとを含んでいる。そのため、第1信号用接続パッド42Fに接続される第1信号用ビアランド43Fと、第2信号用接続パッド42Sに接続される第2信号用ビアランド43Sと、の間には、2本の引き出し配線44を配置することができる。したがって、本開示によれば、信号用接続パッド42cの数(列数)が同じ場合、従来の配線基板と比べて、引き出し配線層4’の層数を少なくして薄型化された配線基板を提供することができる。
本開示の配線基板は、上述の一実施形態に係る配線基板1に限定されない。例えば、一実施形態に係る配線基板1の実装領域Xにおいて、信号用接続パッド42cは、格子状に位置している接続パッドのうち、最外周側から5列分に位置している。しかし、本開示の配線基板において、信号用接続パッドは、格子状に位置している接続パッドのうち、最外周側から少なくとも3列分に位置していればよい。
例えば、図7~10は、本開示の他の実施形態に係る配線基板の一部において、各導体層を平面視した場合を示す説明図である。上述の一実施形態に係る配線基板1と同じ部材には同じ符号を付し、詳細な説明は省略する。図7に示すように、本開示の他の実施形態に係る配線基板においては、信号用接続パッド42cは、格子状に位置している接続パッドのうち、最外周側から3列分に位置している。
このように、信号用接続パッド42cが最外周側から3列分に位置している場合には、図8に示すように、全ての信号用ビアランド43cに対して、1層の引き出し導体層4’で引き出し配線44を形成することができる。従来の配線基板では、信号用接続パッドが最外周側から3列分に位置している場合には、さらにプレーン導体層と引き出し配線を含む引き出し導体層とが1層ずつ必要である。
一実施形態に係る配線基板1の実装領域Xにおいて、グランド用接続パッド42aおよび電源用接続パッド42bが、交互に位置している。しかし、本開示の配線基板において、グランド用接続パッドおよび電源用接続パッドは、例えば、ランダムに位置していてもよく、グランド用接続パッドの列および電源用接続パッドの列のように、列ごとに位置していてもよい。
一実施形態に係る配線基板1において、引き出し配線44(信号用導体4c)は、シングルラインである。しかし、引き出し配線(信号用導体)は、差動線路(ペアライン)であってもよい。差動線路は、高周波伝送における電気的ロスの少ない形態であり、高周波信号を伝送する伝送路として有用である。
さらに、本開示の配線基板において、実装領域Xに実装される半導体素子は、一般的に配線基板に搭載される半導体素子であれば限定されない。このような半導体素子としては、例えば、半導体集積回路素子、オプトエレクトロニクス素子などが挙げられる。
1 配線基板
2 コア用絶縁層
21 スルーホール導体
21a グランド用スルーホール導体
21b 電源用スルーホール導体
21c 信号用スルーホール導体
3 積層体
4a グランド用導体
4b 電源用導体
4c 信号用導体
4F 第1プレーン導体層
4p プレーン導体層
4’ 引き出し導体層
41 ビアホール導体
41F 第1信号用ビアホール導体
41S 第2信号用ビアホール導体
41a グランド用ビアホール導体
41b 電源用ビアホール導体
41c 信号用ビアホール導体
42a グランド用接続パッド
42b 電源用接続パッド
42c 信号用接続パッド
42F 第1信号用接続パッド
42S 第2信号用接続パッド
42c’ 延長部
43 ビアランド
43a グランド用ビアランド
43b 電源用ビアランド
43c 信号用ビアランド
43F 第1信号用ビアランド
43S 第2信号用ビアランド
44 引き出し配線
5 ビルドアップ用絶縁層
6 ソルダーレジスト層

Claims (4)

  1. 複数のスルーホール導体を有するコア用絶縁層と、
    該コア用絶縁層上に位置し、上面に実装領域を有する積層体と、
    を備え、
    該積層体は、導体層および複数のビアホール導体を有するビルドアップ用絶縁層が交互に位置しており、
    前記導体層は、二つの端部を有する複数の引き出し配線を含む引き出し導体層と、前記引き出し導体層の上下に位置し、電源用およびグランド用の少なくとも一方であるプレーン導体層と、前記実装領域を平面視した場合に格子状に位置する接続パッドとを有し、
    該接続パッドが、信号用接続パッド、電源用接続パッドおよびグランド用接続パッドを含み、
    前記信号用接続パッドは、格子状の最外周側から少なくとも3列に位置し、
    前記信号用接続パッドの配列より内側には、前記電源用接続パッドおよび前記グランド用接続パッドが位置し、
    前記導体層は、前記ビアホール導体を介して前記接続パッドに接続されるビアランドを含み、
    該ビアランドは、前記信号用接続パッドに接続される信号用ビアランドと、前記電源用接続パッドに接続される電源用ビアランドと、前記グランド用接続パッドに接続されるグランド用ビアランドとを含み、
    前記信号用接続パッドは、前記引き出し導体層において、前記信号用ビアランドから前記実装領域の外側に引き出される前記引き出し配線によって、前記実装領域よりも外側の領域に電気的に導出され、
    前記信号用接続パッドは、最外周の交互の位置に、前記実装領域から外側に向けて延びる延長部を含む第1信号用接続パッドと、前記延長部を有していない第2信号用接続パッドとを含み、
    前記第1信号用接続パッドは、前記延長部における前記実装領域の外側にあたる端部の直下に位置する第1信号用ビアホール導体および第1信号用ビアランドに接続され、
    前記第2信号用接続パッドは、直下に位置する第2信号用ビアホール導体および第2信号用ビアランドに接続され、
    前記引き出し導体層は、前記第1信号用ビアランドおよび前記第2信号用ビアランドが位置する層において、前記第1信号用ビアランドと前記第2信号用ビアランドとの間に、2本の前記引き出し配線が位置している、
    配線基板。
  2. 前記プレーン導体層は、最内層に位置する前記ビルドアップ用絶縁層の上面に第1プレーン導体層を有し、
    該第1プレーン導体層は、平面透視で、前記信号用接続パッドよりも内側に位置し、前記電源用接続パッドおよび前記グランド用接続パッドの少なくとも一方と前記ビアホール導体を介して接続されている、請求項1に記載の配線基板。
  3. 前記第1プレーン導体層が、電源用導体である、請求項2に記載の配線基板。
  4. 前記第1プレーン導体層が複数存在し、それぞれが電気的に独立している、請求項2または3に記載の配線基板。
JP2021012889A 2021-01-29 2021-01-29 配線基板 Active JP7465823B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021012889A JP7465823B2 (ja) 2021-01-29 2021-01-29 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021012889A JP7465823B2 (ja) 2021-01-29 2021-01-29 配線基板

Publications (2)

Publication Number Publication Date
JP2022116622A JP2022116622A (ja) 2022-08-10
JP7465823B2 true JP7465823B2 (ja) 2024-04-11

Family

ID=82749788

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021012889A Active JP7465823B2 (ja) 2021-01-29 2021-01-29 配線基板

Country Status (1)

Country Link
JP (1) JP7465823B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159897A (ja) 2006-12-25 2008-07-10 Elpida Memory Inc 多層プリント配線板
JP2011228486A (ja) 2010-04-20 2011-11-10 Panasonic Corp 電子機器
JP2015507358A (ja) 2012-01-06 2015-03-05 クレイ インコーポレイテッド 低減されたクロストークを有するプリント回路基板
US10091873B1 (en) 2017-06-22 2018-10-02 Innovium, Inc. Printed circuit board and integrated circuit package
JP2019046824A (ja) 2017-08-29 2019-03-22 京セラ株式会社 配線基板
JP2019114617A (ja) 2017-12-22 2019-07-11 京セラ株式会社 配線基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159897A (ja) 2006-12-25 2008-07-10 Elpida Memory Inc 多層プリント配線板
JP2011228486A (ja) 2010-04-20 2011-11-10 Panasonic Corp 電子機器
JP2015507358A (ja) 2012-01-06 2015-03-05 クレイ インコーポレイテッド 低減されたクロストークを有するプリント回路基板
US10091873B1 (en) 2017-06-22 2018-10-02 Innovium, Inc. Printed circuit board and integrated circuit package
JP2019046824A (ja) 2017-08-29 2019-03-22 京セラ株式会社 配線基板
JP2019114617A (ja) 2017-12-22 2019-07-11 京セラ株式会社 配線基板

Also Published As

Publication number Publication date
JP2022116622A (ja) 2022-08-10

Similar Documents

Publication Publication Date Title
US8686821B2 (en) Inductor structure
JP3201345B2 (ja) 多層プリント配線板
US20110048775A1 (en) Printed wiring board and method for manufacturing the same
US20100231344A1 (en) Inductor device, and method of manufacturing the same
JP6671551B1 (ja) 多層プリント基板
CN106024723A (zh) 布线基板
US20080251286A1 (en) Method For Increasing a Routing Density For a Circuit Board and Such a Circuit Board
CN100536095C (zh) 具有高可布线性的高密度微过孔基板
US9655233B2 (en) Wiring board to mount a semiconductor element
CN108024441B (zh) 布线基板以及使用了该布线基板的电子装置
JP7465823B2 (ja) 配線基板
KR101033169B1 (ko) 다층 배선 기판
JP2010192767A (ja) 配線基板及び半導体装置
US6372999B1 (en) Multilayer wiring board and multilayer wiring package
JP2022102596A (ja) 配線基板
JP2022131672A (ja) 配線基板
JP7379140B2 (ja) 配線基板
JP6146071B2 (ja) プリント基板、プリント基板ユニット、及びプリント基板の製造方法
JP7433065B2 (ja) 配線基板
JP5955124B2 (ja) 配線基板
JP7449743B2 (ja) 配線基板
WO2023190310A1 (ja) 配線基板および実装構造体
JP2020013917A (ja) 配線基板
JP3872712B2 (ja) 多層配線基板
KR101843381B1 (ko) 배선 기판

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240401

R150 Certificate of patent or registration of utility model

Ref document number: 7465823

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150