JP7433065B2 - 配線基板 - Google Patents

Description

本発明は、配線基板に関する。

特許文献１に記載のように、デジタル回路とアナログ回路とを含みデジタルグランドとアナロググランドとが分離している配線基板において、ＦＣパッド（Flip Chip Pad）とＢＧＡパッド（Ball Grid Array Pad）との配置の関係で、デジタルグランドとアナロググランドとを重ねる必要がある。

特開平１１－１４５５７０号公報

本開示に係る配線基板は、上面および下面を有するコア絶縁板と、コア絶縁板の上面に位置する第１コア導体層と、コア絶縁板の下面に位置する第２コア導体層と、コア絶縁板を貫通して、第１コア導体層と第２コア導体層とを電気的に接続するスルーホール導体と、第１コア導体層の上面に位置する第１ビルドアップ部と、第２コア導体層の下面に位置する第２ビルドアップ部と、第１ビルドアップ部の表面に位置する第１実装部と、第２ビルドアップ部の表面に位置する第２実装部と、を有している。第１ビルドアップ部は、第１コア導体層の上面に位置し、少なくとも一層の第１ビルドアップ絶縁層と、第１ビルドアップ絶縁層の上面に位置する少なくとも一層の第１ビルドアップ導体層と、第１ビルドアップ絶縁層を貫通して、第１ビルドアップ絶縁層を介して上下に対向する第１ビルドアップ導体層同士または第１ビルドアップ導体層と第１コア導体層とを電気的に接続する第１ビアホール導体と、を有している。第２ビルドアップ部は、第２コア導体層の下面に位置し、少なくとも一層の第２ビルドアップ絶縁層と、第２ビルドアップ絶縁層の下面に位置する少なくとの一層の第２ビルドアップ導体層と、第２ビルドアップ絶縁層を貫通して、第２ビルドアップ絶縁層を介して上下に対向する第２ビルドアップ導体層同士または第２ビルドアップ導体層と第２コア導体層とを電気的に接続する第２ビアホール導体と、を有している。第１コア導体層、第１ビルドアップ導体層、第２コア導体層および第２ビルドアップ導体層は、それぞれ、平面透視した場合に、第１実装部および第２実装部が互いに重なる領域において、一方向に横切る隙間を挟んで位置する第１プレーン導体と第２プレーン導体とを有している。第１コア導体層、第１ビルドアップ導体層、第２コア導体層および第２ビルドアップ導体層の第１プレーン導体同士は、スルーホール導体、第１ビアホール導体および第２ビアホール導体を介して電気的に接続されている。第１コア導体層、第１ビルドアップ導体層、第２コア導体層および第２ビルドアップ導体層の第２プレーン導体同士は、スルーホール導体、第１ビアホール導体および第２ビアホール導体を介して電気的に接続されている。隙間は、第１コア導体層の第１プレーン導体と第２プレーン導体の間に位置する第１隙間、第１ビルドアップ導体層の第１プレーン導体と第２プレーン導体の間に位置する第２隙間、第２コア導体層の第１プレーン導体と第２プレーン導体の間に位置する第３隙間、および第２ビルドアップ導体層の第１プレーン導体と第２プレーン導体の間に位置する第４隙間を含んでいる。平面透視において、第１隙間および第２隙間は第１位置に配置されており、第３隙間および第４隙間は第２位置に配置されており、第１位置と第２位置は異なる。

本開示の一実施形態に係る配線基板の要部を示す断面図である。 本開示の一実施形態に係る配線基板の要部において、絶縁層およびソルダーレジストを除去した状態を模式的に示す斜視図である。 本開示に係る配線基板の一例についてのシミュレーションモデルを示す。

上記のように、従来の配線基板において、デジタルグランドとアナロググランドとを対向させる必要がある場合、同一のビルドアップ部で対向させている。しかし、デジタルグランドとアナロググランドとを同一のビルドアップ部で対向させると、両グランドの距離が近くなりすぎ、干渉が大きくなる。その結果、このような配線基板はノイズ量が多くなり、信号の伝送特性が低下する。

本開示に係る配線基板は、第１コア導体層の第１プレーン導体と第２プレーン導体との間に位置する第１隙間と、第１ビルドアップ導体層の第１プレーン導体と第２プレーン導体との間に位置する第２隙間とは、平面透視で第１位置に配置されている。また、第２コア導体層の第１プレーン導体と第２プレーン導体との間に位置する第３隙間と、第２ビルドアップ導体層の第１プレーン導体と第２プレーン導体との間に位置する第４隙間とは、平面透視で第２位置に配置されている。そして、第１位置と第２位置とは異なる位置に配置されている。つまり、第１プレーン導体と第２プレーン導体とは、第１および第２ビルドアップ絶縁層の厚みよりも大きい厚みを有するコア絶縁板を介してのみ対向する部分を有している。したがって、第１プレーン導体と第２プレーン導体とが、互いに距離を保って対向している。その結果、第１プレーン導体と第２プレーン導体とにおける電磁波が干渉しにくく、ノイズの発生を低減することが可能な配線基板を得ることができる。

本開示の一実施形態に係る配線基板を、図１および２に基づいて説明する。図１は、本開示の一実施形態に係る配線基板１の要部を示す断面図である。図２は、本開示の一実施形態に係る配線基板の要部において、絶縁層（絶縁板）およびソルダーレジストを除去した状態を模式的に示す斜視図である。一実施形態に係る配線基板１は、コア絶縁板２、ビルドアップ部３、導体層４、およびソルダーレジスト６を含む。

コア絶縁板２は、絶縁性を有する素材で形成されていれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は２種以上を混合して用いてもよい。コア絶縁板２の厚みは特に限定されず、例えば２００μｍ以上８００μｍ以下である。コア絶縁板２の厚みは、後述の第１ビルドアップ絶縁層５１および第２ビルドアップ導体層５２の厚みよりも大きい。

コア絶縁板２には、補強材が含まれていてもよい。補強材としては、例えば、ガラス繊維、ガラス不織布、アラミド不織布、アラミド繊維、ポリエステル繊維などの絶縁性布材が挙げられる。補強材は２種以上を併用してもよい。さらに、コア絶縁板２には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが分散されていてもよい。

コア絶縁板２には、コア絶縁板２の上下面を電気的に接続するために、スルーホール導体２Ｔが位置している。スルーホール導体２Ｔは、コア絶縁板２の上下面を貫通するスルーホール内に位置している。スルーホール導体２Ｔは、例えば、銅めっきなどの金属めっきからなる導体層４の一部で形成されている。スルーホール導体２Ｔは、コア絶縁板２の上面に位置する第１コア導体層４ａと、コア絶縁板２の下面に位置する第２コア導体層４ｂとに接続されている。スルーホール導体２Ｔは、図１に示すようにスルーホールの内壁面のみに形成されていてもよく、スルーホール内に充填されていてもよい。

スルーホール導体２Ｔは、接続される導体層４に応じて、グランド用スルーホール導体、電源用スルーホール導体および信号用スルーホール導体が存在する。すなわち、グランド用スルーホール導体は、後述するグランド導体に接続され、電源用スルーホール導体は、後述する電源導体に接続され、信号用スルーホール導体は、後述する信号導体に接続されている。

コア絶縁板２の上面側および下面側には、ビルドアップ部３が位置している。詳細には、第１コア導体層４ａの上面に、第１ビルドアップ部３１が位置しており、第２コア導体層４ｂの下面に、第２ビルドアップ部３２が位置している。

第１ビルドアップ部３１は、第１ビルドアップ絶縁層５１と第１ビルドアップ導体層４ｃとが交互に積層された構造を有している。第１ビルドアップ絶縁層５１には、第１ビルドアップ絶縁層５１の上下面を電気的に接続するために、第１ビアホール導体５Ｖ１が位置している。第１ビアホール導体５Ｖ１は、第１ビルドアップ絶縁層５１を介して上下に対向する第１ビルドアップ導体層４ｃ同士、または第１ビルドアップ導体層４ｃと第１コア導体層４ａとを電気的に接続している。

第２ビルドアップ部３２は、第２ビルドアップ絶縁層５２と第２ビルドアップ導体層４ｄとが交互に積層された構造を有している。第２ビルドアップ絶縁層５２には、第２ビルドアップ絶縁層５２の上下面を電気的に接続するために、第２ビアホール導体５Ｖ２が位置している。第２ビアホール導体５Ｖ２は、第２ビルドアップ絶縁層５２を介して上下に対向する第２ビルドアップ導体層４ｄ同士、または第２ビルドアップ導体層４ｄと第２コア導体層４ｂとを電気的に接続している。

第１ビアホール導体５Ｖ１および第２ビアホール導体５Ｖ２は、それぞれ第１ビルドアップ絶縁層５１、および第２ビルドアップ絶縁層５２の上下面を貫通するビアホール内に位置している。これらは、例えば、銅めっきなどの金属めっきからなる導体層４の一部で形成されている。図１に示すように、第１ビアホール導体５Ｖ１および第２ビアホール導体５Ｖ２は、ビアホール内に充填されていてもよく、ビアホールの内壁面のみに形成されていてもよい。第１ビアホール導体５Ｖ１および第２ビアホール導体５Ｖ２は、接続される導体層４に応じて、グランド用ビアホール導体、電源用ビアホール導体および信号用ビアホール導体を含んでいる。すなわち、グランド用ビアホール導体は後述するグランド導体に接続され、電源用ビアホール導体は後述する電源導体に接続され、信号用ビアホール導体は後述する信号導体に接続されている。

第１ビルドアップ絶縁層５１および第２ビルドアップ絶縁層５２は、コア絶縁板２と同様、絶縁性を有する素材で形成されていれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は２種以上を混合して用いてもよい。一実施形態に係る配線基板１では、第１ビルドアップ部３１および第２ビルドアップ部３２のそれぞれに、第１ビルドアップ絶縁層５１および第２ビルドアップ絶縁層５２が２層存在している。この場合、それぞれの絶縁層は、同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。第１ビルドアップ絶縁層５１、第２ビルドアップ絶縁層５２およびコア絶縁板２は、同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。

さらに、第１ビルドアップ絶縁層５１および第２ビルドアップ絶縁層５２には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが、分散されていてもよい。第１ビルドアップ絶縁層５１および第２ビルドアップ絶縁層５２の厚みは特に限定されず、例えば２０μｍ以上４０μｍ以下である。第１ビルドアップ絶縁層５１および第２ビルドアップ絶縁層５２が２層以上存在する場合、それぞれの絶縁層は同じ厚みを有していてもよく、異なる厚みを有していてもよい。

第１ビルドアップ部３１は、表面に第１実装部３１ａを有している。第１実装部３１ａには、例えば半導体集積回路素子などの電子部品が実装される。

第１実装部３１ａは、第１ビルドアップ導体層４ｃの一部からなる複数の第１パッド７を備えている。第１パッド７は、比較的小さめの径を有しており、例えば、電子部品を半田を介して接続するために使用される。電子部品は、一般的に配線基板に搭載される電子部品であれば限定されない。このような電子部品としては、上記の半導体集積回路素子の他、オプトエレクトロニクス素子などが挙げられる。第１パッド７の径は、例えば５０μｍ以上１００μｍ以下であり、互いに隣接する第１パッド７の中心間距離である第１ピッチは、例えば１００μｍ以上２００μｍ以下である。第１パッド７は、デジタル用およびアナログ用に分類されており、第１実装部３１ａにおいて配置が区分されている。

第２ビルドアップ部３２は、表面に第２実装部３２ａを有している。第２実装部３２ａには、例えばマザーボードなどの電気基板が接続される。

第２実装部３２ａは、第２ビルドアップ導体層４ｄの一部からなる複数の第２パッド８を備えている。第２パッド８は、例えば、マザーボードなどの電気基板に半田を介して接続するために使用される。第２パッド８は、通常、第１実装部３１ａに位置する第１パッド７よりも大きな径を有しており、第１パッド７と第２パッド８とは異なるピッチで位置している。第２パッド８の径は、例えば２５０μｍ以上５００μｍ以下であり、互いに隣接する第２パッド８の中心間距離である第２ピッチは、例えば５００μｍ以上１０００μｍ以下である。第２パッド８は、デジタル用およびアナログ用に分類されており、第２実装部３２ａにおいて配置が区分されている。

導体層４は、例えば銅箔や銅めっきから成る導体で形成されている。導体層４は、グランド導体、電源導体および信号導体を含んでいる。

グランド導体は、信号導体のインピーダンスの整合、および信号導体へのノイズ混入の低減のために機能する。

電源導体は、電荷の供給経路として機能する。このため、電源導体は、電子部品に近い第１実装部３１ａの直下およびその周囲に配置しておくと電気抵抗が小さくなるため有利である。したがって、電源導体につながる電源用スルーホール導体も、第１実装部３１ａの直下およびその周囲に配置しておくと電荷供給の観点から有利である。

信号導体は、信号を伝送する機能を有している。信号導体は、配線基板１全体にわたりできるだけインピーダンスの値を整合するように調整されている。これにより、信号が信号導体を伝送するときの損失を低減することができる。信号導体は、２本の線状の導体層４が並行して配置される差動線路を含んでいても構わない。

導体層４は、さらにデジタル用およびアナログ用に分類されており、デジタル用グランド導体４ＧＤ、デジタル用電源導体４ＰＤ、デジタル用信号導体４ＳＤ、アナログ用グランド導体４ＧＡ、アナログ用電源導体４ＰＡ、およびアナログ用信号導体４ＳＡを含んでいる。導体層４の厚みは特に限定されず、例えば１０μｍ以上２５μｍ以下である。

第１コア導体層４ａ、第１ビルドアップ導体層４ｃ、第２コア導体層４ｂおよび第２ビルドアップ導体層４ｄは、それぞれ平面透視した場合に、第１実装部３１ａおよび第２実装部３２ａが互いに重なる領域において、一方向に横切る隙間を挟んで位置する第１プレーン導体４１Ｐおよび第２プレーン導体４２Ｐを含んでいる。

第１コア導体層４ａの第１プレーン導体４１Ｐと、第２プレーン導体４２Ｐとの間には、第１隙間Ｌ１が位置している。第１ビルドアップ導体層４ｃの第１プレーン導体４１Ｐと第２プレーン導体４２Ｐとの間には、第２隙間Ｌ２が位置している。第１隙間Ｌ１と第２隙間Ｌ２とは、平面透視で互いに重なり合う第１位置Ｐ１に配置されている。第１隙間Ｌ１および第２隙間Ｌ２の幅は、例えば２５μｍ以上１００μｍ以下である。

第２コア導体層４ｂの第１プレーン導体４１Ｐと、第２プレーン導体４２Ｐとの間には、第３隙間Ｌ３が位置している。第２ビルドアップ導体層４ｄの第１プレーン導体４１Ｐと第２プレーン導体４２Ｐとの間には、第４隙間Ｌ４が位置している。第３隙間Ｌ３と第４隙間Ｌ４とは、平面透視で互いに重なり合う第２位置Ｐ２に配置されている。第３隙間Ｌ３および第４隙間Ｌ４の幅は、例えば２５μｍ以上１００μｍ以下である。

上記のような、第１位置Ｐ１と第２位置Ｐ２とは、平面透視で重なり合うことなく異なる位置である。これは、第１パッド７および第２パッド８が、上述のようにそれぞれデジタル用およびアナログ用に分類されている上に、第１パッド７および第２パッド８の直径、および第１ピッチおよび第２ピッチがそれぞれ異なることにより、第１実装部３１ａと第２実装部３２ａとの間でデジタル用領域とアナログ用領域との境界を（平面透視で）一致させることが困難なことによる。このため、平面透視した場合に、第１プレーン導体４１Ｐと第２プレーン導体４２Ｐとは、いずれかの層を介して対向する部分を有している。

第１コア導体層４ａ、第１ビルドアップ導体層４ｃ、第２コア導体層４ｂおよび第２ビルドアップ導体層４ｄのそれぞれの第１プレーン導体４１Ｐ同士は、スルーホール導体２Ｔ、第１ビアホール導体５Ｖ１および第２ビアホール導体５Ｖ２を介して電気的に接続されている。つまり、第１プレーン導体４１Ｐは、コア絶縁板２の上面側と下面側とが同電位となっている。

第１コア導体層４ａ、第１ビルドアップ導体層４ｃ、第２コア導体層４ｂおよび第２ビルドアップ導体層４ｄのそれぞれの第２プレーン導体４２Ｐ同士は、スルーホール導体２Ｔ、第１ビアホール導体５Ｖ１および第２ビアホール導体５Ｖ２を介して電気的に接続されている。つまり、第２プレーン導体４２Ｐは、コア絶縁板２の上面側と下面側とが同電位となっている。

第１プレーン導体４１Ｐは、例えばデジタル用グランド導体４ＧＤであり、第２プレーン導体４２Ｐは、例えばアナログ用グランド導体４ＧＡである。つまり、第１プレーン導体４１Ｐは、コア絶縁板２の上面側および下面側においてデジタル用のグランドとして機能し、第２プレーン導体４２Ｐは、コア絶縁板２の上面側および下面側においてアナログ用のグランドとして機能する。

デジタル用グランド導体４ＧＤは、デジタル用信号導体４ＳＤのインピーダンスの整合、およびノイズ混入低減のために機能する。アナログ用グランド導体４ＧＡは、アナログ用信号導体４ＳＡのインピーダンスの整合、およびノイズ混入低減のために機能する。このため、デジタル用グランド導体４ＧＤとアナログ用グランド導体４ＧＡとは、互いに間隔をあけて配置することで、例えばデジタル用の電磁波が、アナログ用の電磁波に干渉することを低減させる必要がある。つまり、グランド導体４ＧＤとアナログ用グランド導体４ＧＡとは、配線基板１の厚さ方向について間隔を大きくすることでノイズ混入低減に有利である。

一実施形態に係る配線基板１の両表面の一部には、ソルダーレジスト６が形成されている。ソルダーレジスト６は、例えば、アクリル変性エポキシ樹脂で形成されている。ソルダーレジスト６は、例えば第１実装部３１ａに電子部品を実装するときの熱や、第２実装部３２ａをマザーボードなどに接続するときの熱から導体層４を保護する機能を有している。

一実施形態に係る配線基板１において、第１プレーン導体４１Ｐと第２プレーン導体４２Ｐとが対向している部分は、図１および２の矢印Ａで示す部分である。具体的には、第１プレーン導体４１Ｐとしてデジタル用グランド導体４ＧＤと、第２プレーン導体４２Ｐとしてアナログ用グランド導体４ＧＡとが、コア絶縁板２を介してのみ対向している。したがって、第１プレーン導体４１Ｐと第２プレーン導体４２Ｐとが、矢印Ａで示すようにコア絶縁板２の厚み分だけ距離を保って対向している。つまり、第１プレーン導体４１Ｐと第２プレーン導体４２Ｐとが、第１ビルドアップ絶縁層５１または第２ビルドアップ絶縁層５２を介して対向している場合に比べて大きな間隔を保って対向することができる。その結果、一実施形態に係る配線基板１は、第１プレーン導体４１Ｐと第２プレーン導体４２Ｐとにおける電磁波同士が干渉しにくく、ノイズの発生が低減される。

次に、本開示に係る配線基板の一例についてのシミュレーションモデルを図３に示す。使用した配線基板については、下記の通りである。デジタル用グランド導体とアナログ用グランド導体とがコア絶縁板を介して対向している部分は、縦０．４ｍｍおよび横１５ｍｍである。
配線基板のサイズ：縦１５ｍｍ、横１５ｍｍ、高さ０．５８２ｍｍ
コア絶縁板の厚み：０．４ｍｍ
ビルドアップ絶縁層の厚み：０．０３３ｍｍ

このような配線基板のデジタル用グランド導体とデジタル用電源導体との間に、０．１～１ＧＨｚの電気信号を入力し、アナログ用グランド導体とアナログ用電源導体との間に混入したノイズを出力した。同様に、従来の配線基板、すなわちデジタル用グランド導体とアナログ用グランド導体とが同一ビルドアップ部内でビルドアップ絶縁層を介して対向している配線基板についても、デジタル用グランド導体とデジタル用電源導体との間に、０．１～１ＧＨｚの電気信号を入力し、アナログ用グランド導体とアナログ用電源導体との間に混入したノイズを出力した。

図３に示すように、本開示に係る配線基板は、従来の配線基板と比較して、ノイズ量が少なくノイズの発生が低減されていることがわかる。したがって、本開示に係る配線基板は、ノイズ量が小さい良好な信号の伝送特性を発揮する。

本開示の配線基板は、上述の一実施形態に限定されない。例えば、上述の配線基板１では、第１ビルドアップ部３１および第２ビルドアップ部３２のそれぞれに、第１ビルドアップ絶縁層５１および第２ビルドアップ絶縁層５２がそれぞれ２層存在している。しかし、本開示の配線基板１において、第１ビルドアップ絶縁層５１および第２ビルドアップ絶縁層５２が、第１ビルドアップ部３１および第２ビルドアップ部３２のそれぞれに、１層のみ存在していてもよく、３層以上存在していてもよい。

１ 配線基板
２ コア絶縁板
２Ｔ スルーホール導体
４ａ 第１コア導体層
４ｂ 第２コア導体層
４ｃ 第１ビルドアップ導体層
４ｄ 第２ビルドアップ導体層
５１ 第１ビルドアップ絶縁層
５２ 第２ビルドアップ絶縁層
５Ｖ１ 第１ビア導体
５Ｖ２ 第２ビア導体
６ ソルダーレジスト
７ 第１パッド
８ 第２パッド
３１ 第１ビルドアップ部
３１ａ 第１実装部
３２ 第２ビルドアップ部
３２ａ 第２実装部
４１Ｐ 第１プレーン導体
４２Ｐ 第２プレーン導体
４ＧＡ アナログ用グランド導体
４ＧＤ デジタル用グランド導体
Ｌ１ 第１隙間
Ｌ２ 第２隙間
Ｌ３ 第３隙間
Ｌ４ 第４隙間
Ｐ１ 第１位置
Ｐ２ 第２位置

Claims (5)

1. 上面および下面を有するコア絶縁板と、
   前記コア絶縁板の前記上面に位置する第１コア導体層と、
   前記コア絶縁板の前記下面に位置する第２コア導体層と、
   前記コア絶縁板を貫通して、前記第１コア導体層と前記第２コア導体層とを電気的に接続するスルーホール導体と、
   前記第１コア導体層の上面に位置する第１ビルドアップ部と、
   前記第２コア導体層の下面に位置する第２ビルドアップ部と、
   前記第１ビルドアップ部の表面に位置する第１実装部と、
   前記第２ビルドアップ部の表面に位置する第２実装部と、
   を具備し、
   前記第１ビルドアップ部は、
   前記第１コア導体層の上面に位置し、少なくとも一層の第１ビルドアップ絶縁層と、
   該第１ビルドアップ絶縁層の上面に位置する少なくとも一層の第１ビルドアップ導体層と、
   前記第１ビルドアップ絶縁層を貫通して、該第１ビルドアップ絶縁層を介して上下に対向する前記第１ビルドアップ導体層同士または該第１ビルドアップ導体層と前記第１コア導体層とを電気的に接続する第１ビアホール導体と、
   を有しており、
   前記第２ビルドアップ部は、
   前記第２コア導体層の下面に位置し、少なくとも一層の第２ビルドアップ絶縁層と、
   該第２ビルドアップ絶縁層の下面に位置する少なくとも一層の第２ビルドアップ導体層と、
   前記第２ビルドアップ絶縁層を貫通して、該第２ビルドアップ絶縁層を介して上下に対向する前記第２ビルドアップ導体層同士または該第２ビルドアップ導体層と前記第２コア導体層とを電気的に接続する第２ビアホール導体と、
   を有しており、
   前記第１コア導体層、前記第１ビルドアップ導体層、前記第２コア導体層および前記第２ビルドアップ導体層は、それぞれ、平面透視した場合に、前記第１実装部および前記第２実装部が互いに重なる領域において、一方向に横切る隙間を挟んで位置するデジタル用グランド導体である第１プレーン導体とアナログ用グランド導体である第２プレーン導体とを有し、
   前記第１コア導体層、前記第１ビルドアップ導体層、前記第２コア導体層および前記第２ビルドアップ導体層の前記第１プレーン導体同士は、前記スルーホール導体、前記第１ビアホール導体および前記第２ビアホール導体を介して電気的に接続されており、
   前記第１コア導体層、前記第１ビルドアップ導体層、前記第２コア導体層および前記第２ビルドアップ導体層の前記第２プレーン導体同士は、前記スルーホール導体、前記第１ビアホール導体および前記第２ビアホール導体を介して電気的に接続されており、
   前記隙間は、前記第１コア導体層の前記第１プレーン導体と前記第２プレーン導体の間に位置する第１隙間、前記第１ビルドアップ導体層の前記第１プレーン導体と前記第２プレーン導体の間に位置する第２隙間、前記第２コア導体層の前記第１プレーン導体と前記第２プレーン導体の間に位置する第３隙間、および前記第２ビルドアップ導体層の前記第１プレーン導体と前記第２プレーン導体の間に位置する第４隙間を含み、
   平面透視において、前記第１隙間および前記第２隙間は第１位置に配置されており、前記第３隙間および前記第４隙間は第２位置に配置されており、前記第１位置と前記第２位置は異なる、配線基板。
2. 前記第１ビルドアップ絶縁層は、前記コア絶縁板の上面側に２層以上位置しており、前記第２ビルドアップ絶縁層は、前記コア絶縁板の下面側に２層以上位置している請求項１に記載の配線基板。
3. 前記第１実装部は、前記第１プレーン導体の一部および前記第２プレーン導体の一部からなる複数の第１パッドを有しており、
   前記第２実装部は、前記第１プレーン導体の一部および前記第２プレーン導体の一部からなる複数の第２パッドを有しており、
   前記複数の第１パッドの第１ピッチが、前記複数の第２パッドの第２ピッチと異なる請求項１または２に記載の配線基板。
4. 前記第１ピッチは、前記第２ピッチよりも小さい請求項３に記載の配線基板。
5. 前記第１ビルドアップ部および前記第２ビルドアップ部の最外層に、ソルダーレジストが位置している請求項１～４のいずれかに記載の配線基板。

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