CN104916598A - 半导体装置 - Google Patents

Abstract

本发明提供一种减少基板上的配线间的串扰的半导体装置。实施方式的半导体装置具备绝缘基板、第1、第2半导体芯片、多个连接端子、外部端子、多个连接构件、多条数据信号配线、及导体层。绝缘基板具有第1及第2主面。第1半导体芯片配置在第1主面上。第2半导体芯片配置在第1半导体芯片上，且控制该第1半导体芯片。多个连接端子配置在第1主面上。外部端子配置在第2主面上。多条数据信号配线具有：一端，其连接于多个连接端子的任一者；另一端，其连接于第1半导体芯片或外部端子；及中间部，其在第1主面上的特定的区域内相互邻接而配置。导体层间隔地覆盖特定的区域，且具有导电性及顺磁性。

Description

半导体装置

[相关申请案]

本申请案享有以日本专利申请案2014-52713号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

存在如下情况，即在基板上积层存储器芯片(存储器组件)及控制器芯片(控制组件)，并利用塑模树脂密封而作为芯片积层塑模密封型半导体封装来使用(以下，也称为“封装”)。

此时，存储器芯片的I/O(Input/Output，输入/输出)端子经由接合线或基板上的数据总线(配线)，而与封装的外部端子或控制器芯片的I/O端子连接。同样地，控制器芯片的I/O端子经由数据总线而与存储器芯片的I/O端子或封装的外部端子连接。

此外，存在由来自其他信号线的电磁感应等所致的串扰杂讯叠加在基板上的配线而在数据产生错误。作为其对策，存在将作为返回路径的电源或Gnd配线配置在信号线的一侧或两侧的方法(共面配线)。通过如此配线，可降低包含返回路径的信号线路径的电感，从而可减少数据的错误。

但是，例如如果在狭窄的基板上配置存储器芯片及控制器芯片，则有配线引绕的限制变大而难以采取其对策的情形。即，存在无法在基板上的数据总线的一部分采用共面配线的可能性。

为了使配线引绕的自由度变大，也考虑使基板上的配线层的数量变大，但有导致成本增加的顾虑。

发明内容

本发明的目的在于提供一种减少基板上的配线间的串扰的半导体装置。

实施方式的半导体装置具备绝缘基板、第1、第2半导体芯片、多个连接端子、外部端子、多个连接构件、多条数据信号配线、及导体层。绝缘基板具有第1及第2主面。第1半导体芯片配置在第1主面上。第2半导体芯片配置在第1半导体芯片上，且控制该第1半导体芯片。多个连接端子配置在第1主面上。外部端子配置在第2主面上。多个连接构件将第2半导体芯片与多个连接端子连接。多条数据信号配线具有：一端，其连接于多个连接端子的任一者；另一端，其连接于第1半导体芯片或外部端子；及中间部，其在第1主面上的特定的区域内相邻而配置。导体层间隔地覆盖特定的区域，且具有导电性及顺磁性。

附图说明

图1(a)及(b)是表示第1实施方式的半导体装置的图。

图2(a)及(b)是将第1实施方式的半导体装置的一部分放大而表示的局部放大图。

图3(a)及(b)是表示比较例的半导体装置的图。

图4(a)及(b)是将比较例的半导体装置的一部分放大而表示的局部放大图。

图5(a)及(b)是表示第2实施方式的半导体装置的图。

图6(a)及(b)是将第2实施方式的半导体装置的一部分放大而表示的局部放大图。

图7(a)及(b)是表示第3实施方式的半导体装置的图。

图8(a)及(b)是将第3实施方式的半导体装置的一部分放大而表示的局部放大图。

图9是表示分析模型1的半导体装置的图。

图10是表示分析模型2的半导体装置的图。

图11是表示分析模型3的半导体装置的图。

图12是表示导体层的材料与电感Lt的关系的曲线图。

图13是表示导体层的厚度d与电感Lt的关系的曲线图。

图14是表示导体层的厚度d与电感Lt的关系的曲线图。

图15是表示频率f与电感Lt的关系的曲线图。

图16是表示配线-虚设芯片间的距离L与电感Lt的关系的曲线图。

图17是表示导体层的厚度d及频率f与电感Lt的关系的曲线图。

具体实施方式

以下，参照图式详细说明实施方式。

(第1实施方式)

图1(a)、(b)分别是第1实施方式的半导体装置10的俯视图及剖面图。图2(a)、(b)分别是将图1的区域A放大的俯视图及剖面图。图2(b)表示沿着图2(a)的线C-C的剖面。

再者，为了易于理解，而在图1中省略配线W的记载，在图2中省略连接构件23的记载。又，对配线Wi0～Wi3标注影线。

如图1、图2所示，半导体装置10具有基板11(核心层12、配线层13、14、通孔15、抗蚀层16、17)、连接端子21、外部端子22、连接构件23、存储器芯片31～34、控制器芯片35、间隔件41、黏接层42、43、导体层47、及塑模树脂层51。

半导体装置10是利用塑模树脂将积层有多片的芯片密封而成的半导体封装，具有积层在基板11上的存储器芯片31～34、控制器芯片35、及将该等密封的塑模树脂层51。

基板11为具有4个边的大致矩形形状，且是使用有机材料等的有机基板，作为具有第1及第2主面的绝缘基板而发挥功能。基板11的上表面、下表面分别对应于第1及第2主面。

基板11具有核心层12、配线层13、14、通孔15、抗蚀层16、17。

核心层12例如是使用玻璃-环氧树脂的绝缘层。

配线层13、14包含使用例如Cu或Al的多条配线，且分别配置在核心层12的两表面。再者，配线层13、14的详细情况将在下文叙述。

通孔15是将配线层13、14间连接的层间连接部。

抗蚀层16、17是配置在各配线层13、14的外侧而保护配线层13、14的树脂层(例如使用环氧树脂)。

连接端子21是用以将配线层13连接于存储器芯片31～34、控制器芯片35的端子。连接端子21配置在第1主面上。

连接端子21配置在基板11的上表面，且连接于配线层13。连接端子21通过连接构件23而连接于存储器芯片31～34、控制器芯片35的端子。

外部端子22是用以将半导体装置10连接于外部的端子，例如是导电性凸块。外部端子22配置在基板11的下表面，且连接于配线层14。外部端子22配置在第2主面上。

连接构件23是用以将连接端子21与存储器芯片31～34、控制器芯片35连接的导电性构件，例如为导电性金属线。连接构件23配置在第1主面上。

存储器芯片31～34是用以进行数据的写入及读出的例如NAND快闪存储器的半导体芯片。存储器芯片31～34分别配置在第1主面上，且作为第1半导体芯片而发挥功能。

通过于基板11上积层存储器芯片31～34，而实现增大基板11上的每单位面积的存储器的容量。存储器芯片31～34在其上表面具有用以与外部电性连接的端子(未图示)。连接构件23连接于该端子。

控制器芯片35是控制对存储器芯片31～34进行的数据的写入及读出的矩形的半导体芯片(控制器)。控制器芯片35配置在第1半导体芯片上，且作为控制该第1半导体的第2半导体芯片而发挥功能。在该控制器芯片35的上表面具有用以与外部电性连接的端子(未图示)。连接构件23连接于该端子。

间隔件41配置在存储器芯片32、33之间，保持存储器芯片32、33之间的间隔。此是为了防止连接于存储器芯片32的连接构件23接触在存储器芯片33。

黏接层42配置在基板11与存储器芯片31、存储器芯片31与存储器芯片32、存储器芯片32与间隔件41、间隔件41与存储器芯片33、存储器芯片33与存储器芯片34、存储器芯片34与控制器芯片35各者之间，且将该等连接。黏接层42使用绝缘树脂，例如可利用DAF(Die Attach Film，芯片贴装膜)。

导体层47包含具有导电性及顺磁性的金属，覆盖配线层13的一部分(区域A)而防止数据配线间的串扰。导体层47作为覆盖特定的区域的导电性及顺磁性的导体层而发挥功能。导体层47通过黏接层43而黏接在基板11的上表面。再者，导体层47的详细情况将在下文叙述。

黏接层43与黏接层42相同，由绝缘树脂构成，例如可利用DAF(Die Attach Film)。

塑模树脂层51包含树脂材料与无机填充材料，且将连接端子21、连接构件23、存储器芯片31～34、控制器芯片35、间隔件41、及导体层47密封以保护其等免受外部影响。

在配线层13配置有各种配线W。具体而言，配线层13具有配线Wi0～Wi7、Wvq、Wvs、Wvc、Wds、Wdz。但为了易于理解，省略配线Wi4～Wi7、Wds、Wdz的记载。

配线Wi0～Wi7是分别对应于数据信号IO0～IO7的数据线。配线Wi0～Wi7作为多条数据信号配线而发挥功能，且具有：一端，其连接于多个连接端子21的任一者；另一端，其连接于存储器芯片31～34(第1半导体芯片)或外部端子22；及中间部，其在基板11的上表面(第1主面上)的特定的区域内相邻而配置。

配线Wvq、Wvs、Wvc是分别对应于VCCQ(存储器芯片31～34的电源电压)、VSS(接地电压)、VDDC(控制器芯片35的电源电压)的电压线。

配线Wds、Wdz是分别对应于DQS、DQSZ的选通信号的线。

存储器芯片31～34的I/O端子经由连接构件23及配线Wi0～Wi7，而与外部端子22或控制器芯片35的I/O端子连接。同样地，控制器芯片35的I/O端子也经由连接构件23及配线Wi0～Wi7，而与外部端子22或存储器芯片31～34的I/O端子连接。

配线Wi0～Wi7例如以50Mbps以上(bit per second，每秒位数)左右的速度传输数据，故而传输包含高频成分的数据信号。数据信号的电平按照H→L→H变化的情况使得电流、电压具有高频成分。M[bps]的传输速度对应于大概M/2[Hz]的高频(例如在100Mbps的传输速度时，信号频率为约50MHz)。

另一方面，配线Wvq、Wvs、Wvc、Wds、Wdz传输高频成分较少的信号。配线Wvq、Wvs、Wvc供给电源电压，故而电压实际上固定。又，配线Wds、Wdz所传输的选通信号与数据信号IO0～IO7相比，每单位时间的切换次数较小。

如此，配线Wi0～Wi7是高频成分较多的数据信号的传输路径(数据信号配线)，其他配线Wvq、Wvs、Wvc、Wds、Wdz是高频成分较少的非数据信号的传输路径。

配线Wi0～Wi7传输高频成分较多的数据信号，故而有在其等之间产生串扰而信号产生错误的可能性。通过流通具有高频成分的电流，而配线Wi0～Wi7周围的磁通变化，对流通在其他配线Wi0～Wi7的电流(信号)带来影响。

因此，以配线Wi0～Wi7不邻接的方式，在配线Wi0～Wi7间配置配线Wvq、Wvs、Wvc、Wds、Wdz(非数据信号的传输路径)而抑制串扰(共面配线)。

然而，有在配线层13内配线Wi0～Wi7的任一者局部性地相邻。图2中，配线Wi0～Wi3邻接而配置，未在其等之间配置配线Wvq、Wvs、Wvc、Wds、Wdz(非数据信号的传输路径)。

作为其原因，可列举以下。由于基板11的上表面侧的配线层的层数较少(该例中为单层(配线层13))，故而配线层13内的配线的自由度受限制。又，在配线Wi0～Wi7之间配置非数据信号的传输路径(配线Wvq、Wvs、Wvc、Wds、Wdz)的通孔15，非数据信号的传输路径自配线层13向配线层14转移。如此，由于非数据信号的传输路径的层转移而难以在配线Wi0～Wi7间配置非数据信号的传输路径。

虽然至导体层47的外部、图2(a)的左侧的连接端子21而存在配线Wi0及Wi1、配线Wi2及Wi3邻接配置的区域，但配线邻接的长度较短，故而不易产生串扰的问题，因此未配置导体层47。

粗略而言，在如下的情形时，尤其串扰成为问题，在该区域配置导体层47有意义(串扰的产生条件)。

配线W内的数据的传输速度V：100Mbps以上

配线Wi0～Wi7的间隔D：25μm以下

再者，如果邻接的配线Wi0～Wi7的条数增加，则串扰更加成为问题的可能性变大。即，较邻接的配线Wi0～Wi7的条数为2条的情形，在邻接的配线Wi0～Wi7的条数为3条、4条的情形时串扰成为问题的可能性更大。

如果增多基板11上的配线层的数量，则配线的自由度变大，容易实现共面配线，但配线层数的增加会带来半导体装置10的制造成本的增加。

因此，本实施方式中，在使基板11的上表面侧的配线层为单层(配线层13)的状态下，可降低配线Wi0～Wi3间的串扰，故而使用导体层47。

如所述般，导体层47具有导电性及顺磁性。作为导体层47的构成材料，可利用金属材料，例如Cu、Al、Mg。

导体层47通过屏蔽来自配线Wi0～Wi3的高频磁通，而降低配线Wi0～Wi3间的串扰。由于导体层47具有导电性，故而可屏蔽高频的磁通。此时，磁通向导体层47的渗透深度可规定为下式中的透入深度d0。

d0＝((2·ρ)/(ω·μ))^1/2……(1)

ρ：导体层47的电阻率

μ：导体层47的绝对磁导率

ω：电流的角频率(＝2π×频率)

即，通过使导体层47的厚度d大于透入深度d0而可屏蔽磁通。

通过于配线Wi0～Wi3邻接而配置的区域A配置导体层47，可减少区域A的磁场。即，可减少配线Wi0～Wi3的每单位长度的磁通、自感Li、及互感Le。

(比较例)

图3(a)、(b)分别是比较例的半导体装置10x的俯视图及剖面图。图4(a)、(b)分别是将图3的区域A放大的俯视图及剖面图。图4(b)表示沿着图4(a)的线C-C的剖面。

半导体装置10x中，未在区域A配置导体层47。因此，无法减少配线Wi0～Wi3周围的磁通。因此，与半导体装置10相比，无法减少配线Wi0～Wi3的每单位长度的磁通、自感Li、及互感Le，从而信号品质降低。

相对于此，半导体装置10中，将配线Wi0～Wi3的每单位长度的磁通、自感Li、及互感Le减少，从而信号品质提高。

(第2实施方式)

图5(a)、(b)分别是第2实施方式的半导体装置10a的俯视图及剖面图。图6(a)、(b)分别是将图5的区域A放大的俯视图及剖面图。图6(b)表示沿着图6(a)的线C-C的剖面。

本实施方式中，在配线层13上配置虚设芯片61。

虚设芯片61具有硅基板62、导体层47。本实施方式中，虚设芯片61是设为使导体层47侧朝向基板11的面朝下安装。本实施方式中的硅基板62作为配置在导体层47上的半导体基板而发挥功能。

导体层47具有导电性及顺磁性，可选择与导体层47相同的材料及厚度。

本实施方式中，也与第1实施方式相同，导体层47减少配线Wi0～Wi3周围的磁通，从而可减少信号的串扰。

(第3实施方式)

图7(a)、(b)分别是第3实施方式的半导体装置10b的俯视图及剖面图。图8(a)、(b)分别是将图7的区域A放大的俯视图及剖面图。图8(b)表示沿着图8(a)的线C-C的剖面。

本实施方式中，虚设芯片61是设为使导体层47侧朝向基板11的相反侧的面朝上安装。本实施方式中的硅基板62作为配置在所述导体层与所述多条数据信号配线之间的半导体基板而发挥功能。

即便在本实施方式中，也与第1、第2实施方式相同，导体层47减少配线Wi0～Wi3周围的磁通，从而可减少信号的串扰。

如以上般，所述实施方式中，通过利用导体层47覆盖配线Wi0～Wi3邻接而配置的区域，可提供廉价的成本、且具有高电特性的半导体封装。

(实施例)

以下，说明导体层47等对自配线Wi0～Wi3产生的磁场(具体而言，配线Wi0～Wi3的每单位长度的电感Lt)带来的影响(电特性分析)。

图9～图11表示电特性分析模型的一部分。图9～图11分别是分析模型1～3，对应于第1、第2、及第3实施方式。分析模型2、3是对应于使虚设芯片61为面朝下(FD)、面朝上(FU)的任一者。

表1、表2分别是分析模型1、及分析模型2、3的电特性分析模型的评价因素与水准。

[表1]

[表2]

表3、表4分别为分析模型1、及分析模型2、3的表1、表2所示的评价因素以外的固定条件的一部分。

[表3]

[表4]

表3、表4以外的固定条件为如下所述。

·半导体装置10的宽度(图1(a)纵向长度)：11.5mm

·配线Wi0～Wi3的宽度D0：35μm

·配线Wi0与配线Wi1间的距离D1：53μm

·配线Wi1与配线Wi2间的距离D2：45μm

·配线Wi2与配线Wi3间的距离D3：35μm

·虚设晶片61(导体层47)的宽度：0.7mm

(虚设芯片61等的图1(a)纵向的长度)

·导体层47端-配线Wi0间距离D11：220μm

(虚设芯片61(导体层47)左侧壁与配线Wi0左侧壁间的距离)

·导体层47端-配线Wi3间距离D12：208μm

(虚设芯片61(导体层47)右侧壁与配线Wi3右侧壁间的距离)

除所述以外的条件省略记载。又，将配线Wds、Wdz、Wi4～Wi7模型化，但未图示。

图12、图13、图15、图16分别表示表2的因素1～4对配线Wi2的每单位长度的电感Lt带来的影响。此时，将导体层47的材料设为Al，以其厚度d＝500nm、频率f＝200MHz、配线层13与虚设芯片61间的距离(间隔)Gp＝20μm为中心条件。

又，图14表示表1的因素2(导体层47的厚度d)对配线Wi2的每单位长度的电感Lt带来的影响。此时，将导体层47的材料设为Al，频率f＝200MHz，且将配线层13与虚设芯片61间的距离Gp设为20μm。

此处，自配线Wi0～Wi3中选择配线Wi2。其是因为，在4条配线Wi0～Wi3中，配线Wi2的每单位长度的电感最大。又，此处所言的电感Lt是配线Wi2的自感Li与相对于配线Wi0、Wi3～Wi7的各互感Le的总和。

如图12所示，在导体层47使用Ni(强磁性体)的情形时(曲线G1)，与不使用导体层47的情形时(曲线G0)相比，电感Lt变大。再者，即便在其他图13～图16中，曲线G0也表示不使用导体层47(或虚设芯片61)的情形时的电感Lt。

又，面朝上安装(FU)与面朝下安装(FD)相比，电感的降低效果变小。认为是因为在面朝上安装(FU)中，与面朝下安装(FD)相比，配线层13与导体层47间的距离(间隔)Gp变大。

如图13、图14的曲线G2、G3所示，如果导体层47的厚度d较大则电感Lt变小，但在厚度d是2000nm以上的范围则大致固定。如果导体层47的厚度d较小(250～1000nm)，则厚度d达不到透入深度d0，磁场透过导体层47。又，认为如果导体层47的厚度d是2000nm以上，则相对于透入深度d0而充分厚，磁场被屏蔽。

如图15的曲线G4所示，频率f变大，并且电感Lt变小。其是因为，频率f变大，并且透入深度d变小。推测在导体层47的厚度d为500nm的情形时，在频率f是800MHz以上的频段，磁场被屏蔽。

如图16的曲线G5所示，配线层13与虚设芯片61间的距离Gp(由于为面朝下安装，故而为配线层13与导体层47间的距离Gp)变大，并且电感Lt的降低效果变小。其是与图12的面朝上安装(FU)的情形时相同的现象。

其次，在分析模型2、3中(图10、图11的情形时)，研究哪一范围为容许范围。具体而言，分析全矩阵(4⁴＝256种)的条件，调查容许范围。此处，将配线Wi2的电感Lt是基准值以下(此处为0.7nH/mm)的情形设为容许范围。

再者，配线Wi2的电感Lt的基准值一般而言根据应用制品、存储器或控制器的规格、存储器的积层段数、数据传输速度、封装尺寸、基板配线、封装构成材料等而不同。对于本评价的模式，此也相同。

图17表示相对于导体层47的厚度d与频率f的配线Wi2的电感Lt。此处，导体层47为Al(面朝下：FD)，将配线层13与虚设芯片61间的距离Gp设为20μm。图中标注影线的范围为容许范围。

同样地，关在所有矩阵，如果研究的结果为满足以下的条件则判断为容许范围。

·导体层47的材料及构造：Cu及FD、或Al及FD

·导体层47的厚度：2000nm以上

·频率：100MHz以上(对应于200Mbps)

·距离Gp：10～20μm

(配线层13与虚设芯片61间的距离)

此次的基准中，Al及FU为容许范围外。然而，根据图12的曲线G1，可明白具有效果，可根据状况(其他制品、其他规格等)而应用。

又，分析模型1(对应于第1实施方式)中，在导体层47为Cu的情形时，如果满足以下的条件，则判断为容许范围内。

·导体层47的厚度d：1.25μm以上

·频率f：100MHz以上

·距离Gp：10～20μm

(配线层13与虚设芯片61间的距离)

又，在导体层47为Al的情形时，如果满足以下的条件，则判断为容许范围内。

·导体层47的厚度d：5μm以上

·频率f：100MHz以上(对应于200Mbps)

·距离Gp：10～20μm

(配线层13与虚设芯片61间的距离)

如果导体层47的厚度d为1.25μm则为容许范围外。再者，在导体层47的厚度d为2μm的情形时，不进行评价。然而，配线层13与虚设芯片61间的距离Gp与分析模型2相比不变，故而推测为容许范围内。

如果将以上加以总结则为如下。

(1)频率f、即数据的传输速度与防止串扰所需要的导体层47的厚度d具有对应关系。例如，在频率f是100MHz以上(传输速度为200Mbps)的情形时，导体层47的厚度d较佳为1μm以上。又，在频率f是800MHz以上(传输速度为1600Mbps)的情形时，导体层47的厚度d较佳为0.5μm以上。

(2)距离Gp(配线层13(多条数据信号配线)与导体层47的间隔)较佳为10μm以上、20μm以下。

对本发明的几个实施方式进行了说明，但该等实施方式是作为例而提出者，并未意图限定发明的范围。该等新颖的实施方式可以其他各种形态实施，且可在不脱离发明的主旨的范围内进行各种省略、置换、变更。该等实施方式或其变化包含在发明的范围或主旨，并且包含在权利要求书所记载的发明及其均等的范围。

[符号的说明]

10      半导体装置

11      基板

12      核心层

13、14  配线层

15      通孔

16、17  抗蚀层

21      连接端子

22      外部端子

23      连接构件

31～34  存储器芯片

35      控制器芯片

41      间隔件

42、43  黏接层

47      导体层

51      塑模树脂层

61      虚设芯片

62      硅基板

W(Wi0～Wi7、Wvq、Wvs、Wvc、Wds、Wdz)  配线

Claims (5)

1.一种半导体装置，其特征在于包括：

绝缘基板，其包含第1及第2主面；

第1半导体芯片，其配置在所述第1主面上；

第2半导体芯片，其配置在所述第1半导体芯片上，且控制所述第1半导体芯片；

多个连接端子，其等配置在所述第1主面上；

外部端子，其配置在所述第2主面上；

多个连接构件，其等将所述第2半导体芯片与所述多个连接端子连接；

多条数据信号配线，其等包含连接于所述多个连接端子的任一者的一端、连接于所述第1半导体芯片或所述外部端子的另一端、及在所述第1主面上的特定的区域内相邻而配置的中间部；以及

导电性及顺磁性的导体层，其间隔地覆盖所述特定的区域。

2.根据权利要求1所述的半导体装置，其特征在于：所述数据信号配线上的数据的传输速度是200Mbps以上，且

所述导体层的厚度是1μm以上。

3.根据权利要求1或2所述的半导体装置，其特征在于：所述多条数据信号配线与所述导体层的间隔是10μm以上、且20μm以下。

4.根据权利要求1或2所述的半导体装置，其特征在于：所述导体层使用Cu、Al、或Mg。

5.根据权利要求1或2所述的半导体装置，其特征在于：所述多条数据信号配线的条数是3条以上。