CN108573895A - 半导体封装装置及制造半导体封装装置的方法 - Google Patents

半导体封装装置及制造半导体封装装置的方法 Download PDF

Info

Publication number
CN108573895A
CN108573895A CN201810007268.6A CN201810007268A CN108573895A CN 108573895 A CN108573895 A CN 108573895A CN 201810007268 A CN201810007268 A CN 201810007268A CN 108573895 A CN108573895 A CN 108573895A
Authority
CN
China
Prior art keywords
coil
main body
substrate
magnetosphere
package main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810007268.6A
Other languages
English (en)
Other versions
CN108573895B (zh
Inventor
叶昶麟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN108573895A publication Critical patent/CN108573895A/zh
Application granted granted Critical
Publication of CN108573895B publication Critical patent/CN108573895B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/70—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes
    • H04B5/77—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes for interrogation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/02—Casings
    • H01F27/022—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/40—Structural association with built-in electric component, e.g. fuse
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F38/00—Adaptations of transformers or inductances for specific applications or functions
    • H01F38/14—Inductive couplings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F5/00—Coils
    • H01F5/003—Printed circuit coils
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J50/00—Circuit arrangements or systems for wireless supply or distribution of electric power
    • H02J50/005—Mechanical details of housing or structure aiming to accommodate the power transfer means, e.g. mechanical integration of coils, antennas or transducers into emitting or receiving devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J50/00—Circuit arrangements or systems for wireless supply or distribution of electric power
    • H02J50/10—Circuit arrangements or systems for wireless supply or distribution of electric power using inductive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Manufacturing & Machinery (AREA)
  • Signal Processing (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种半导体装置封装，其包含衬底、封装主体、导电层、介电层、磁性层、第一绝缘层及线圈。所述封装主体安置在所述衬底上。所述封装主体具有第一部分及安置在所述第一部分上面的第二部分。所述导电层安置在所述封装主体的所述第一部分上且电连接到所述衬底。所述介电层安置在所述导电层上。所述磁性层安置在所述介电层上。所述第一绝缘层安置在所述磁性层上。所述线圈安置在所述第一绝缘层上。所述线圈具有与所述磁性层电连接的第一端子。

Description

半导体封装装置及制造半导体封装装置的方法
技术领域
本公开涉及一种半导体封装装置以及用于制造半导体封装装置的方法，且更特定来说，涉及一种包含嵌入其中的天线的半导体封装装置及一种制造所述半导体封装装置的方法。
背景技术
近场通信(NFC)为短距离高频无线通信技术且包含无接触射频识别(RFID)及互连技术。
NFC技术可应用于例如信用卡、识别(ID)卡及智能手机或无线充电器等产品。可能期望改进通信质量且减少NFC装置的总封装大小。
发明内容
在第一方面中，根据本公开的一些实施例，半导体装置封装包含衬底、封装主体、导电层、介电层、磁性层、第一绝缘层及线圈。所述封装主体安置在所述衬底上。所述封装主体具有第一部分及安置在所述第一部分上面的第二部分。所述导电层安置在所述封装主体的所述第一部分上且电连接到所述衬底。所述介电层安置在所述导电层上。所述磁性层安置在所述介电层上。所述第一绝缘层安置在所述磁性层上。所述线圈安置在所述第一绝缘层上。所述线圈具有与所述磁性层电连接的第一端子。
在另一方面中，根据本公开的一些实施例，半导体装置封装包含衬底、封装主体、第一导电层、介电层、第二导电层、磁性层及线圈。所述封装主体安置在所述衬底上。所述封装主体具有第一部分及在所述第一部分上面的第二部分。所述第一导电层安置在所述封装主体的所述第一部分上且电连接到所述衬底。所述介电层安置在所述第一导电层上。所述第二导电层安置在所述介电层上。所述磁性层安置在所述导电层上方。所述线圈安置在磁性层上方。所述线圈具有与所述第二导电层电连接的第一端子。
在另一方面中，根据本公开的一些实施例，磁共振无线充电模块包含衬底、金属绝缘体金属(MIM)电容器、磁性层及线圈。所述MIM电容器安置在所述衬底上方。所述MIM电容器包含与所述衬底电连接的第一端子。所述磁性层安置在所述MIM电容器上。所述线圈安置在磁性层上方。所述线圈具有与所述MIM电容器的第二端子电连接的第一端子。
附图说明
图1说明根据本公开的一些实施例的半导体封装装置的横截面图。
图2A说明根据本公开的一些实施例的半导体封装装置的横截面图。
图2B说明根据本公开的一些实施例的半导体封装装置的横截面图。
图3说明根据本公开的一些实施例的半导体封装装置的横截面图。
图4A、图4B及图4C说明根据本公开的一些实施例的半导体制造方法。
图5A、图5B、图5C、图5D及图5E说明根据本公开的一些实施例的半导体制造方法。
图6A说明根据本公开的一些实施例的半导体封装装置的俯视图。
图6B说明根据本公开的一些实施例的半导体封装装置的俯视图。
图6C说明根据本公开的一些实施例的半导体封装装置的俯视图。
贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本公开从结合附图进行的以下详细描述将更显而易见。
具体实施方式
在本公开的一些实施例中，例如，在其中射频识别(RFID)用于近场通信(NFC)的实施例中，天线结构用于无源RFID、半无源RFID或有源RFID，其中的每一个可从通信质量的改进及增加的通信距离获益。除了与通过天线结构的发射有关的挑战外，无源RFID还面对可通过来自相关联天线结构的感应电流接收的无源RFID装置的操作组件(例如，逻辑组件)的功率的额外挑战。因此，在无源RFID装置中，天线结构可既用于接收功率转移(例如，感应电流)且又用于发射信息。可通过使天线穿过磁场(例如，由RFID阅读器产生的磁场)，在天线结构中感应电流。磁场可为最强最接近于源，且可随着到源的距离增加而减少。天线结构的接收能力的改进可允许RFID装置接收足够功率以在距磁场源增加距离处操作RFID装置的组件。另外，天线的接收能力的改进还可改进天线的传输能力。本公开的一些实施例经描述为用于改进无源RFID装置的天线结构。然而，此天线结构还将用于改进其它NFC装置，且实际上非NFC装置。
图1说明根据本公开的一些实施例的半导体封装装置1的横截面图。半导体封装装置1包含衬底10、电子组件11a、11b、封装主体12及线圈模块100。
衬底10可包含例如印刷电路板，例如纸基铜箔层压板、复合铜箔层压板或聚合物浸渍玻璃纤维基铜箔层压板。衬底10可包含互连结构10r，例如重新分配层(RDL)或接地组件。在一些实施例中，接地组件为从衬底10的侧表面暴露的通孔。在一些实施例中，接地组件为从衬底10的侧表面暴露的金属层。在一些实施例中，接地组件为从衬底10的侧表面暴露的金属迹线。在一些实施例中，衬底10包含表面101及与表面101相对的表面102。衬底10的表面101被称作顶部表面或第一表面且衬底10的表面102被称作底部表面或第二表面。
电子组件11a、11b安置在衬底10的顶部表面101上。电子组件11a可包含无源电子组件，例如，电容器、电阻器或电感器。电子组件11b可包含有源电子组件，例如集成电路(IC)芯片或裸片。每一电子组件11a、11b可分别电连接到一或多个其它电子组件(例如，可连接到彼此)且连接到衬底10(例如，连接到RDL)，且电连接可通过倒装芯片或线接合技术获得。
封装主体12安置在衬底10的顶部表面101上且囊封电子组件11a、11b。在一些实施例中，封装主体12包含环氧树脂，所述环氧树脂包含分散于其中的填料。
多个电触点10b安置在衬底10的底部表面上用于在电子组件11a及11b与外部装置之间提供电连接。在一些实施例中，电触点10b为焊料球。
线圈模块100安置在封装主体12上。线圈模块100包含载体13、线圈14及可透磁组件15。
载体13安置在封装主体12上。在一些实施例中，载体13为多层载体。在一些实施例中，载体13可包含介电层，所述介电层可包含模塑料、预浸渍复合纤维(例如，预浸材料)、硼磷硅酸盐玻璃(BPSG)、氧化硅、氮化硅、氧氮化硅、无掺杂硅酸盐玻璃(USG)、其任一组合，或其类似者。
可透磁组件15安置在载体13内且在封装主体12上方。在一些实施例中，可透磁组件15形成环路及/或为基本上环形形状且/或为基本上线圈形状，且在可透磁组件15的部分之间界定空间15o(其可能对应于例如可透磁组件15的内径)。可透磁组件15包含具有高透磁率及低磁饱和度的材料。可透磁组件15可包含例如铁氧体，例如但不限于氧化铁(Fe2O3)、锌铁氧体(ZnFe2O4)、锰锌铁氧体(MnaZn(1-a)Fe2O4)或镍锌铁氧体(NiaZn(1-a)Fe2O4)、铁合金，例如但不限于硅铁合金(FeSi)、硅锰铁合金(FeSiMg)、磷化铁(FeP)或铁镍合金(FeNi)、磁性粘合剂或其它可透磁金属或金属合金(例如，另一含镍或含铁材料)，或其组合。材料的透磁率的一个度量为依据其相对于自由空间的渗透率的相对渗透率。用于可透磁组件15的合适可透磁材料的实例包含具有大于1的相对渗透率的那些，例如至少约2、至少约5、至少约10、至少约50、至少约100、至少约500、至少约1000、至少约5000、至少约104、至少约105或至少约106。材料的透磁率可在标准化条件下测量，例如在室温下且在特定磁场强度下，例如，在约0.5特斯拉下或在约0.002特斯拉下。在一些实施例中，可透磁组件15的渗透率的范围在从约500亨利/米(H/m)到约3000H/m。
线圈14安置在载体13内且在可透磁组件15上方。在一些实施例中，线圈14的内径大于可透磁组件15的内径(例如，线圈14的内径大于由可透磁组件15界定的开口15o的宽度)，且线圈14的外径小于可透磁组件15的外径。例如，线圈14在封装主体12上的突出(例如，从线圈14延伸到封装主体12的垂直突出)被由可透磁组件15在封装主体12上的突出完全覆盖(例如，从可透磁组件15延伸到封装主体12的垂直突出)。例如，如图1中所展示，可透磁组件15的总水平延伸大于线圈14的总水平延伸。
在一些实施例中，线圈14包含两个端子14a、14b。与安置在线圈14的外围边缘处的端子14b(其也可被称作“外端子”)相比，端子14a(其也可被称作为“内端子”)更接近于线圈14的中心(例如，基本上处于线圈14的中心处或在其附近)。线圈14的端子14a穿过由可透磁组件15界定的开口15o电连接到电连接10v1(例如，到横穿封装主体12的通孔)。线圈14的端子14b通过沿着可透磁组件15的边缘(例如，侧边缘)前行且在可透磁组件15下方通过的导电线14w电连接到电连接10v2(例如，到横穿封装主体12的通孔)。线圈14可磁性地耦合到磁场以在线圈14内感应电流。在一些实施例中，通过电连接10v1、10v2及衬底10内的互连结构10r将感应电流提供到电子组件11a、11b，以便为电子组件11a、11b或在半导体封装装置1外部的其它电子组件供电。因此，线圈14可用作无线接收器(例如，充电线圈)。线圈14包含导电材料，例如金属或金属合金。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。
在一些相当的无线充电装置中，线圈为与其它电子组件分离的个别组件，此将增加无线充电装置的总大小及制造成本。通过将无线充电线圈整合到如图1中所展示的半导体封装装置1中，可减少总大小及制造成本。另外，由于可透磁组件15安置在线圈14与电子组件11a、11b之间，可透磁组件15可减少(例如，防止)电子组件11a、11b受穿过线圈14的所要磁场影响的可能性。可透磁组件15还有利于半导体封装装置1的热耗散。
图2A说明根据本公开的一些实施例的半导体封装装置2A的横截面图。半导体封装装置2A包含衬底20、电子组件21a、21b、封装主体22及线圈模块200。
衬底20可包含例如印刷电路板，例如纸基铜箔层压板、复合铜箔层压板或聚合物浸渍玻璃纤维基铜箔层压板。衬底20可包含互连结构20r，例如RDL或接地组件。在一些实施例中，接地组件为从衬底20的侧表面暴露的通孔。在一些实施例中，接地组件为从衬底20的侧表面暴露的金属层。在一些实施例中，接地组件为从衬底20的侧表面暴露的金属迹线。在一些实施例中，衬底20包含表面201及与表面201相对的表面202。衬底20的表面201被称作顶部表面或第一表面且衬底20的表面202被称作底部表面或第二表面。在一些实施例中，保持结构(图2A中未展示)可安置在衬底20的顶部表面201上以使线圈模块200与衬底20分离。在一些实施例中，保持结构为间隔件。
电子组件21a、21b安置在衬底20的顶部表面201上。电子组件21a可包含无源电子组件，例如，电容器、电阻器或电感器。电子组件21b可包含有源电子组件，例如IC芯片或裸片。电子组件21a、21b中的每一个可分别电连接到一或多个其它电子组件(例如，可电连接到彼此)且电连接到衬底20(例如，电连接到RDL)，且电连接可通过倒装芯片或线接合技术获得。
封装主体22可包含第一部分22a及第二部分22b。封装主体22的第一部分22a安置在衬底20的顶部表面201上且囊封电子组件21a、21b。封装主体22的第二部分22b安置在封装主体22的第一部分22a上以囊封线圈模块200。在一些实施例中，封装主体22的第一部分22a及第二部分22b由单个成型过程形成。替代地，封装主体22的第一部分22a及第二部分22b由不同成型过程形成。在一些实施例中，封装主体22包含环氧树脂，所述环氧树脂包含分散于其中的填料。在一些实施例中，封装主体22a包含电连接20v1及20v2(例如，横穿封装主体22a的通孔)。
多个电触点20b安置在衬底20的底部表面上以用于在电子组件21a、21b与外部装置之间提供电连接。在一些实施例中，电触点20b为焊料球。
线圈模块200安置在封装主体22的第一部分22a上。线圈模块200包含导电层23、介电层24、磁性层25、绝缘层26及线圈27。
导电层23安置在封装主体22的第一部分22a上。导电层23接触从封装主体22的第一部分22a暴露的电连接20v1的部分。在一些实施例中，导电层23为非磁性(或弱磁性)导电层。导电层23包含具有高导电性的材料。例如，导电层23包含Ag、Cu、Al、Au或其合金中的任一个。
介电层24安置在导电层23上。介电层可包含模塑料、预浸渍复合纤维(例如，预浸材料)BPSG、氧化硅、氮化硅、氮氧化硅、USG、其任何组合或其类似者。模塑料的实例可包含(但不限于)环氧树脂(具有分散其中的填料)。预浸材料的实例包含(但不限于)通过堆叠或层压多个预浸渍材料/片料所形成的多层结构。
磁性层25安置在介电层24上。磁性层25包含具有高透磁性及低磁饱和度的材料。磁性层25可包含例如，铁氧体，例如但不限Fe2O3、锌铁氧体ZnFe2O4、锰锌铁氧体MnaZn(1-a)Fe2O4或镍锌铁氧体NiaZn(1-a)Fe2O4、铁合金，例如但不限于硅铁合金FeSi、硅锰铁合金FeSiMg、磷化铁FeP或铁镍合金FeNi、磁性粘合剂或其它可透磁金属或金属合金(例如，另一含镍或含铁材料)，或其组合。材料的透磁率的一个度量为依据其相对于自由空间的渗透率的相对渗透率。用于磁性层25的合适可透磁材料的实例包含具有大于1的相对渗透率的那些，例如至少约2、至少约5、至少约10、至少约50、至少约100、至少约500、至少约1000、至少约5000、至少约104、至少约105或至少约106。材料的透磁率可在标准化条件下测量，例如在室温下且在特定磁场强度下，例如，在约0.5特斯拉下或在约0.002特斯拉下。在一些实施例中，磁性层25的透磁率的范围在从约500H/m到约3000H/m。
绝缘层26安置在磁性层25上。绝缘层26为绝缘的，且可为磁性或非磁性。绝缘层26可包含例如铁磁材料，例如钡铁氧体或锶铁氧体。绝缘层26可包含金属或非金属的氧化形式，例如二氧化硅(SiO2)或氧化铝(Al2O3)。
线圈27安置在绝缘层26上。在一些实施例中，线圈27的外径小于磁性层25的外径。例如，线圈27在封装主体22的第一部分22a上的突出(例如，从线圈27延伸到封装主体22的第一部分22a的垂直突出)完全被磁性层25在封装主体22的第一部分22a上的突出(例如，从磁性层25延伸到封装主体22的第一部分22a的垂直突出)覆盖。例如，如图2A中所展示，磁性层25的总水平延伸大于线圈27的总水平延伸。
在一些实施例中，线圈27包含两个端子27a、27b。与安置在线圈27的外围边缘处的端子27b(其还可被称作“外端子”)相比，端子27a(其还可被称作“内端子”)更接近于线圈27的中心(例如，基本上处于线圈27的中心处或在其附近)。线圈27的端子27a穿过由绝缘层26界定的开口26o电连接到磁性层25。在一些实施例中，连接可通过线接合或导电胶技术实现。线圈27的端子27b通过沿着绝缘层26、磁性层25、介电层24及导电层23的外围边缘安置的导电线27w(或导电胶)电连接到封装主体22的第一部分22a内的电连接20v2(例如，通孔)。线圈27可磁性地耦合到磁场以感应线圈27内的电流。在使用导电胶来连接端子27b及电连接20v2的状况中，绝缘组件(例如，底部填充)可安置在导电胶与磁性层25及导电层23之间。在一些实施例中，通过衬底20内的电连接20v1、20v2及互连结构20r将感应电流提供到电子组件21a、21b，以便为电子组件21a、21b或在半导体封装装置2A外部的其它电子组件供电。因此，线圈27可用作无线接收器(例如，充电线圈)。线圈27包含导电材料，例如金属或金属合金。实例包含Au、Ag、Al、Cu或其合金。
在一些实施例中，导电层23、介电层24及磁性层25界定MIM电容器，其中磁性层25为MIM电容器的一个端子且导电层23为MIM电容器的另一端子。通过电容耦合将线圈27的感应电流从磁性层25发射到导电层23、因此，半导体封装装置2A的线圈模块200充当磁共振充电模块。
在一些状况下，半导体封装装置2A可提供优于图1中所展示的半导体封装装置1的一些优点。如图1中所展示，半导体封装装置1的线圈14的内端子14a较之线圈14的外端子14b经安置成较接近于电子组件11a的连接触点(例如，基本上邻近于电子组件11a的连接触点)。线圈14的外端子14b与电子组件11a之间的导电路径比线圈14的外端子14a与电子组件11a之间的导电路径相对较长。为了避免导电路径短路(例如，经由其它导电线)，可包含额外绝缘层，所述绝缘层将导电路径与载体13的其它导电性分离。例如，载体13可包含至少三个层：用于容纳线圈14的第一层，用于容纳可透磁组件15的第二层，及用于容纳导电路径(例如，导电线14w)的第三层。绝缘层的添加可增加半导体封装装置1的总厚度及制造成本。
关于图2A中所展示的半导体封装装置2A，通过使用MIM电容器来在线圈27的内端子27a与电子组件21b之间形成导电路径，可在不包含额外绝缘层的情况下实现防止短路及其它非所要的电干扰。因此，可减少半导体封装装置2A的总大小及制造成本。此外，与一些无线充电模块相比，磁共振无线充电模块(例如，核心模块200)与待充电的电子装置(例如，电子组件21b)之间的距离可能增加，但充电效率可保持相同或甚至改进。
图2B说明根据本公开的一些实施例的半导体封装装置2B的横截面图。半导体封装装置2B类似于图2A中的半导体封装装置2A，除了在图2B中，电连接20v1经安置成更接近于电子组件21b(例如，基本上邻近于电子组件21b)。例如，与图2A中的电子连接20v1相比，图2B中的电连接20v1经安置成更接近于线圈27的中心。因此，电连接20v1与电子组件21b之间的导电路径(例如，互连结构20r)可更短，此可减少制造成本且增加可用于衬底20内的电连接的空间。
图3说明根据本公开的一些实施例的半导体封装装置3的横截面图。半导体封装装置3类似于图2A中的半导体封装装置2A，除了半导体封装装置3的线圈模块300不同于半导体封装装置2A的线圈模块200。
线圈模块300安置在封装主体22的第一部分22a上。线圈模块300包含第一导电层33a、介电层34、第二导电层33b、第一绝缘层36a、磁性层35、第二绝缘层36b及线圈37。
第一导电层33a安置在封装主体22的第一部分22a上。导电层33a接触从封装主体22的第一部分22a暴露的电连接20v1的部分。在一些实施例中，第一导电层33a为非磁性(或弱磁性)导电层。第一导电层33a包含具有高导电性的材料。例如，第一导电层33a包含Ag、Cu、Al、Au或其合金中的任一个。
介电层34安置在第一导电层33a上。介电层可为模塑料、预浸渍复合纤维(例如，预浸材料)BPSG、氧化硅、氮化硅、氮氧化硅、USG、其任何组合或其类似者。模塑料的实例可包含(但不限于)环氧树脂(具有分散其中的填料)。预浸材料的实例可包含(但不限于)通过堆叠或层压多个预浸渍材料/片料所形成的多层结构。
第二导电层33b安置在介电层34上。在一些实施例中，第二导电层33b为非磁性(或弱磁性)导电层。第二导电层33b包含具有高导电性的材料。例如，第二导电层33b包含Ag、Cu、Al、Au或其合金中的任一个。
第一绝缘层36a安置在第二导电层33b上。第一绝缘层36a为绝缘，且可为磁性或非磁性。第一绝缘层36a可包含例如铁磁材料，例如钡铁氧体或锶铁氧体。第一绝缘层36a可包含金属或非金属的氧化形式，例如SiO2或Al2O3。
磁性层35安置在第一绝缘层36a上。磁性层35包含具有高透磁率及低磁饱和度的材料。在一些实施例中，磁性层35形成环路及/或为基本上环形形状且/或为基本上线圈形状，且在可透磁组件15的部分之间界定空间(其可能对应于例如可透磁组件15的内径)。磁性层35可包含例如，铁氧体，例如但不限Fe2O3、锌铁氧体ZnFe2O4、锰锌铁氧体MnaZn(1-a)Fe2O4或镍锌铁氧体NiaZn(1-a)Fe2O4、铁合金，例如但不限于硅铁合金FeSi、硅锰铁合金FeSiMg、磷化铁FeP或铁镍合金FeNi、磁性粘合剂或其它可透磁金属或金属合金(例如，另一含镍或含铁材料)，或其组合。材料的透磁率的一个度量为依据其相对于自由空间的渗透率的相对渗透率。用于磁性层35的合适可透磁材料的实例包含具有大于1的相对渗透率的那些，例如至少约2、至少约5、至少约10、至少约50、至少约100、至少约500、至少约1000、至少约5000、至少约104、至少约105或至少约106。材料的透磁率可在标准化条件下测量，例如在室温下且在特定磁场强度下，例如，在约0.5特斯拉下或在约0.002特斯拉下。在一些实施例中，磁性层35的透磁率的范围在从约500H/m到约3000H/m。
第二绝缘层36b安置在磁性层35上。第二绝缘层36b为绝缘的，且可为磁性或非磁性。绝缘层36a及36b与磁性层35共同界定开口36o。第二绝缘层36b可包含例如铁磁材料，例如钡铁氧体或锶铁氧体。第二绝缘层36b可包含金属或非金属的氧化形式，例如SiO2或Al2O3。
线圈37安置在第二绝缘层36b上。在一些实施例中，线圈37的内径大于磁性层35的内径(例如，线圈37的内径大于由开口36o的宽度)，且线圈37的外径小于磁性层35的外径。例如，线圈37在封装主体22的第一部分22a上的突出(例如，从线圈37延伸到封装主体22的第一部分22a的垂直突出)被可磁性层35在封装主体22的第一部分22a上的突出完全覆盖(例如，从可磁性层35延伸到封装主体22的第一部分22a的垂直突出)。例如，如图3中所展示，磁性层35的总水平延伸大于线圈37的总水平延伸。
在一些实施例中，线圈37包含两个端子37a、37b。与安置在线圈37的外围边缘处的端子37b(其还可被称作“外端子”)相比，端子37a(其还可被称作“内端子”)更接近于线圈37的中心(例如，基本上处于中心处或在其附近)。线圈37的端子37a穿过由第一绝缘层36a、磁性层35及第二绝缘层36b界定的开口36o电连接到第二导电层33b。图37的端子37b通过沿着第一绝缘层36a/第二绝缘层36b、磁性层35、介电层34及第一导电层33a/第二导电层33b的外围边缘安置的导电线37w(或导电胶)电连接到封装主体22的第一部分22a内的电连接20v2(例如，通孔)。在使用导电胶来连接端子37b及电连接20v2的状况下，绝缘组件(例如，底部填充)可安置在导电胶与第一绝缘层36a/第二绝缘层36b、磁性层35、介电层34及第一导电层33a/第二导电层33b之间。线圈37可磁性地耦合到磁场以感应线圈37内的电流。在一些实施例中，通过电连接20v1、20v2及衬底20内的互连结构20r将电流提供到电子组件21a、21b，以便为电子组件21a、21b或在半导体封装装置2A外部的其它电子组件供电。因此，线圈37可用作无线接收器(例如，充电线圈)。线圈37包含导电材料，例如金属或金属合金。实例包含Au、Ag、Al、Cu或其合金。
在一些实施例中，第一导电层33a、介电层34及第二导电层33b界定MIM电容器，其中第一导电层33a为MIM电容器的一个端子第二导电层33b为MIM电容器的另一端子。通过电容耦合将线圈37的感应电流从第二导电层33b发射到导电层33a。因此，半导体封装装置3的线圈模块300可用作磁共振充电模块。
通过与半导体封装装置2A比较，如图2A中所展示，由于磁性层25可用作MIM电容器的端子，因此磁性层25可由低电阻材料制成。然而，当通过磁场在低电阻材料中感应电流时可能容易在低电阻材料中产生热。因此，可将半导体封装3的配置用于例如高功率装置中以防止产生过多热(但半导体封装3也可用于低功率装置中)。如图3中所展示，MIM电容器的两个端子分别由第一导电层33a及33b形成，且磁性场35覆盖第二导电层33b的大部分，因此有助于阻挡任何磁场，以便防止由磁场在第二导电层33b上感应电流。图3中所展示的线圈模块300可应用于低功率装置及高功率装置两者。
图4A、4B及4C说明根据本公开的一些实施例的半导体制造方法。
参考图4A，提供衬底40。衬底40可包含例如印刷电路板，例如纸基铜箔层压板、复合铜箔层压板或聚合物浸渍玻璃纤维基铜箔层压板。衬底40可包含互连结构40r，例如RDL或接地组件。
电子组件21a、21b安置在衬底40上。电子组件21a可包含无源电子组件，例如，电容器、电阻器或电感器。电子组件21b可包含有源电子组件，例如集成电路(IC)芯片或裸片。电子组件21a、21b可通过倒装芯片或线接合技术连结到衬底40。
电连接40v形成在衬底40的导电垫上，所述导电垫通过互连结构40r电连接到电子组件21b。在一些实施例中，电连接40v为焊料球或铜柱。
一或多个保持结构40s形成在衬底40上。在一些实施例中，保持结构40s由非导电材料(例如，间隔件)制成。在一些实施例中，保持结构40s的数目及位置足以支撑在随后过程中添加到半导体封装装置的线圈模块。例如，一个保持结构形成在衬底40的拐角处且另一保持结构形成在衬底40的相对拐角处。在一些实施例中，未使用保持结构40s，且电子连接40v支撑线圈模块。
参考图4B，如图3中所展示的线圈模块300形成在电连接40v及保持结构40s上。线圈模块300的导电垫接触电连接40v。在其它实施例中，取决于设计规范，线圈模块300可为图2A中所展示的线圈模块200或其它线圈模块。
在一些实施例中，线圈模块300可通过以下步骤形成：(i)形成MIM电容器，所述MIM电容器包含第一导电层33a、介电层34及第二导电层33b；(ii)在MIM电容器上形成第一绝缘层36a、磁性层35及第二绝缘层36b；(iii)在第二绝缘层36b上形成线圈37；(iv)形成开口36o以暴露第二导电层33b的部分；(v)将线圈37的端子37a与第二导电层33b上的导电垫连接；以及(vi)将线圈的另一端子37b与衬底40上的通过衬底40内的互连结构40r连接到电子组件21b的导电垫连接。在一些实施例中，在操作(iv)中，开口36o可通过钻孔、激光钻孔或蚀刻来形成。在一些实施例中，在操作(v)及(vi)中，连接可通过线接合或导电胶技术来实现。
参考图4C，封装主体42经形成以覆盖或囊封电子组件21a、21b及线圈模块300。在一些实施例中，囊封剂可包含例如酚醛清漆基树脂、环氧基树脂、硅酮基树脂或另一合适的材料。在一或多个实施例中，囊封剂可使用多种成型技术(例如，压缩成型、注射成型或转移成型)中的任一个来施加。
图5A、5B、5C、5D及5E说明根据本公开的一些实施例的半导体制造方法。
参考图5A，提供衬底50。衬底50可包含例如印刷电路板，例如纸基铜箔层压板、复合铜箔层压板或聚合物浸渍玻璃纤维基铜箔层压板。衬底50可包含互连结构50r，例如RDL或接地组件。
电子组件21a、21b安置在衬底50上。电子组件21a可包含无源电子组件，例如，电容器、电阻器或电感器。电子组件21b可包含有源电子组件，例如IC芯片或裸片。电子组件21a、21b可通过倒装芯片或线接合技术连结到衬底50。
接着形成封装主体52a以覆盖或囊封电子组件21a、21b。在一些实施例中，囊封剂可包含例如酚醛清漆基树脂、环氧基树脂、硅酮基树脂或另一合适的材料。在一或多个实施例中，囊封剂可使用多种成型技术(例如，压缩成型、注射成型或转移成型)中的任一个来施加。
参考图5B，由封装主体52a界定的孔52h1及52h2经形成以穿透封装主体52a以暴露衬底50上的通过互连结构50r与电子组件21b电连接的导电垫。在一些实施例中，孔52h1及52h2可通过钻孔、激光钻孔或蚀刻来形成。
参考图5C，用导电材料来填充孔52h1及52h2以形成电连接50v1及50v2。电连接50v1及50v2接触衬底50上的从封装主体52a暴露的导电垫。电连接50v1及50v2包含具有高导电率的材料。例如，电连接50v1及50v2包含Ag、Cu、Al、Au或其合金中的任一个。
参考图5D，如图3中所展示的线圈模块300形成在封装主体52a上。线圈模块300的导电垫接触电连接50v1。线圈模块300的线圈37的一个端子37b通过导线37w(或导电胶)电连接到电连接50v2。在一些实施例中，连接可通过线接合或导电胶技术来实现。在其它实施例中，取决于设计规范，线圈模块300可为图2A中所展示的线圈模块200或其它线圈模块。形成线圈模块300的操作类似于图4B中所展示的操作。替代地，线圈模块300可通过其它合适的过程形成。
参考图5E，封装主体52b经形成以覆盖或囊封线圈模块300。在一些实施例中，囊封剂可包含例如酚醛清漆基树脂、环氧基树脂、硅酮基树脂或另一合适的材料。在一或多个实施例中，囊封剂可使用多种成型技术(例如，压缩成型、注射成型或转移成型)中的任一个来施加。在一些实施例中，封装主体52b与封装主体52a相同。替代地，封装主体52b及封装主体52a是由不同材料形成。
图6A说明根据本公开的一些实施例的半导体封装装置6A的俯视图。半导体封装装置6A包含封装主体62及线圈模块600A。半导体封装装置6A可为图2A、2B及3中所展示的半导体封装装置2A、2B及3中的任一个，且线圈模块600A可为图2A、2B及3中所展示的线圈模块200及300中的任一个。
如图6A中所展示，线圈模块600从俯视图看为基本上六边形，且线圈模块600A的至少一个边缘由封装主体62囊封，此可有助于增加线圈模块600A与封装主体62之间的粘合。
图6B说明根据本公开的一些实施例的半导体封装装置6B的俯视图。半导体封装装置6B类似于图6A中的半导体6A，除了线圈模块600B从俯视图看为基本上卵形或基本上圆形且被封装主体62完全囊封。
图6C说明根据本公开的一些实施例的半导体封装装置6C的俯视图。半导体封装装置6C类似于图6A中的半导体6A，除了线圈模块600C从俯视图看为基本上矩形或基本上正方形且被封装主体62完全囊封。在一些实施例中，取决于设计规范，线圈模块可为任何形状。
如本文中所使用，术语“基本上”、“基本”、“大约”及“约”被用于描述及考虑小变化。举例来说，当结合数值使用时，所述术语可是指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。作为另一实例，膜或层的厚度为“基本上一致”可指小于或等于膜或层的平均厚度的±10％的标准偏差，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“基本上共面”可指两个表面沿着同一平面放置在数微米(μm)内，例如沿着同一平面放置在在40μm内、在30μm内、在20μm内、在10μm内、在1μm内。如果两个表面或组件之间的角度为例如90°±10°，例如±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°，那么其可被认为“基本上垂直”。在结合事件或情形使用时，术语“基本上”、“基本”、“大约”及“约”可指其中确切地发生事件或情形的情况以及其中近似地发生事件或情形的情况。
在一些实施例的描述中，提供在另一组件的“上”、“上方”或“上面”的组件可囊括其中后一组件直接在前一组件上(例如，物理接触)的状况，以及其中一或多个介入组件可位于前一组件与后一组件之间的状况。
另外，数量、比率及其它数值有时在本文中以范围格式呈现。可理解，此些范围格式是出于便利及简洁起见而使用且应灵活地理解为不仅包含明确规定为范围的限制的数值，而且还包含所述范围内囊括的所有个别数值或子范围，犹如每一数值及子范围是明确规定的。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述及说明并不限制本公开。所属领域的技术人员应理解，可在不背离如随附权利要求书所界定的本公开的真实精神及范围的情况下，可在实施例内做出各种改变且可替代等效组件。说明可不必按比例绘制。由于制造过程中的变量等等，因此本公开中的精巧呈现与实际设备之间可存在差异。可存在本公开的未具体说明的其它实施例。说明书及图式应视为说明性而非限制性。可进行修改以使特定情况、材料、物质组合物、方法或过程适应本公开的目的、精神及范围。所有此些修改意欲属于随附的权利要求书的范围内。虽然已参考以特定次序执行的特定操作来描述本文中所揭示的方法，但可理解，可在不背离本公开的教示的情况下将这些操作组合、细分或重新排序以形成等效方法。因此，除非本文中特别指明，否则操作的次序及分组并非对本公开的限制。

Claims (23)

1.一种半导体封装装置，其包括：
衬底；
封装主体，其安置在所述衬底上，所述封装主体具有第一部分及安置在所述第一部分上面的第二部分；
导电层，其安置在所述封装主体的所述第一部分上且电连接到所述衬底；
介电层，其安置在所述导电层上；
磁性层，其安置在所述介电层上；
第一绝缘层，其安置在所述磁性层上；以及
线圈，其安置在所述第一绝缘层上，其中所述线圈具有与所述磁性层电连接的第一端子。
2.根据权利要求1所述的半导体封装装置，其中所述线圈进一步包括通过第一导电组件与所述衬底电连接的第二端子，且其中所述第一导电组件与所述磁性层、所述介电层及所述导电层间隔开。
3.根据权利要求2所述的半导体封装装置，其中所述导电层通过所述封装主体的所述第一部分内的第二导电组件与所述衬底电连接，所述第一导电组件安置在所述封装主体的所述第二部分中，且所述线圈的所述第二端子经由所述第一导电组件及所述封装主体的所述第一部分内的第三导电组件与所述衬底电连接。
4.根据权利要求1所述的半导体封装装置，其进一步包括安置在所述衬底上且由所述封装主体的所述第一部分囊封的电子组件。
5.根据权利要求4所述的半导体封装装置，其中所述线圈、所述磁性层、所述介电层及所述导电层均在所述电子组件上面且由所述封装主体的所述第二部分囊封。
6.根据权利要求1所述的半导体封装装置，其中所述磁性层的部分从所述第一绝缘层暴露，且所述线圈的所述第一端子与所述磁性层的所述暴露部分电连接。
7.根据权利要求1所述的半导体封装装置，其中所述封装主体的所述第一部分及所述封装主体的所述第二部分是在单个过程中形成。
8.根据权利要求1所述的半导体封装装置，其中所述线圈的所述第一端子及所述导电层为电容耦合。
9.一种半导体封装装置，其包括：
衬底；
封装主体，其安置在所述衬底上，所述封装主体具有第一部分及在所述第一部分上面的第二部分；
第一导电层，其安置在所述封装主体的所述第一部分上且电连接到所述衬底；
介电层，其安置在所述第一导电层上；
第二导电层，其安置在所述介电层上；
磁性层，其安置在所述第二导电层上方；以及
线圈，其安置在所述磁性层上方，其中所述线圈具有与所述第二导电层电连接的第一端子。
10.根据权利要求9所述的半导体封装装置，其中所述线圈进一步包括通过第一导电组件与所述衬底电连接的第二端子，且其中所述第一导电组件与所述磁性层、所述介电层、所述第一导电层及所述第二导电层间隔开。
11.根据权利要求10所述的半导体封装装置，其中所述第一导电层通过所述封装主体的所述第一部分内的第二导电组件与所述衬底电连接，所述第一导电组件安置在所述封装主体的所述第二部分中，且所述线圈的所述第二端子经由所述第一导电组件及所述封装主体的所述第一部分内的第三导电组件与所述衬底电连接。
12.根据权利要求9所述的半导体封装装置，其进一步包括：
第一绝缘层，其介于所述磁性层与所述第二导电层之间；以及
第二绝缘层，其介于所述磁性层与所述线圈之间。
13.根据权利要求9所述的半导体封装装置，其进一步包括安置在所述衬底上且由所述封装主体的所述第一部分囊封的电子组件。
14.根据权利要求13所述的半导体封装装置，其中所述线圈、所述磁性层、所述介电层、所述第一导电层及所述第二导电层均在所述电子组件上面且由所述封装主体的所述第二部分囊封。
15.根据权利要求9所述的半导体封装装置，其中所述第二导电层的部分从所述磁性层暴露，且所述线圈的所述第一端子与所述第二导电层的所述暴露部分电连接。
16.根据权利要求9所述的半导体封装装置，其中所述封装主体的所述第一部分及所述封装主体的所述第二部分是在单个过程中形成。
17.根据权利要求9所述的半导体封装装置，其中所述线圈的所述第一端子及所述导电层为电容耦合。
18.一种磁共振无线充电模块，其包括：
衬底；
金属绝缘体金属MIM电容器，其安置在所述衬底上方，所述MIM电容器包含与所述衬底电连接的第一端子；
磁性层，其安置在所述MIM电容器上；以及
线圈，其安置在所述磁性层上方，其中所述线圈具有与所述MIM电容器的第二端子电连接的第一端子。
19.根据权利要求18所述的磁共振无线充电模块，其中所述线圈进一步包括通过导电组件与所述衬底电连接的第二端子，且其中所述导电组件与所述MIM电容器及所述磁性层间隔开。
20.根据权利要求18所述的磁共振无线充电模块，其进一步包括安置在所述衬底上的电子组件。
21.根据权利要求20所述的磁共振无线充电模块，其进一步包括封装主体，所述封装主体囊封所述电子组件、所述MIM电容器、所述磁性层及所述线圈。
22.根据权利要求21所述的磁共振无线充电模块，其进一步包括至少一个间隔件，所述至少一个间隔件安置在所述衬底上且将所述MIM电容器与所述衬底分离，其中所述至少一个间隔件被所述封装主体囊封。
23.根据权利要求18所述的磁共振无线充电模块，其中所述磁性层界定暴露所述MIM电容器的所述第二端子的部分的开口，且所述线圈的所述第一端子与所述MIM电容器的所述第二端子的所述经暴露部分电连接。
CN201810007268.6A 2017-03-14 2018-01-04 半导体封装装置及制造半导体封装装置的方法 Active CN108573895B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/458,742 US10411766B2 (en) 2017-03-14 2017-03-14 Semiconductor package device and method of manufacturing the same
US15/458,742 2017-03-14

Publications (2)

Publication Number Publication Date
CN108573895A true CN108573895A (zh) 2018-09-25
CN108573895B CN108573895B (zh) 2021-07-02

Family

ID=63520718

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810007268.6A Active CN108573895B (zh) 2017-03-14 2018-01-04 半导体封装装置及制造半导体封装装置的方法

Country Status (2)

Country Link
US (1) US10411766B2 (zh)
CN (1) CN108573895B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118379A1 (ja) * 2010-03-24 2011-09-29 株式会社村田製作所 Ｒｆｉｄシステム
CN109075151B (zh) 2016-04-26 2023-06-27 亚德诺半导体国际无限责任公司 用于组件封装电路的机械配合、和电及热传导的引线框架
US11335767B2 (en) * 2017-07-31 2022-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
US10741477B2 (en) * 2018-03-23 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11018215B2 (en) * 2019-03-14 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method thereof
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
JP2022045180A (ja) * 2020-09-08 2022-03-18 富士電機株式会社 半導体装置
US20220115338A1 (en) * 2020-10-09 2022-04-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11901315B2 (en) * 2021-03-04 2024-02-13 Innolux Corporation Package device
TWI829484B (zh) * 2022-12-23 2024-01-11 恆勁科技股份有限公司 整合有磁性元件結構之封裝載板及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090168293A1 (en) * 2007-12-26 2009-07-02 Sung Su Kim Pad in Semicondcutor Device and Fabricating Method Thereof
CN106158774A (zh) * 2014-11-19 2016-11-23 日月光半导体制造股份有限公司 半导体封装结构和半导体方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011019088A2 (en) * 2009-08-13 2011-02-17 Panasonic Corporation Wireless power transmission unit and power generator and power generation system with the wireless power unit
US9461001B1 (en) 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090168293A1 (en) * 2007-12-26 2009-07-02 Sung Su Kim Pad in Semicondcutor Device and Fabricating Method Thereof
CN106158774A (zh) * 2014-11-19 2016-11-23 日月光半导体制造股份有限公司 半导体封装结构和半导体方法

Also Published As

Publication number Publication date
US10411766B2 (en) 2019-09-10
US20180269708A1 (en) 2018-09-20
CN108573895B (zh) 2021-07-02

Similar Documents

Publication Publication Date Title
CN108573895A (zh) 半导体封装装置及制造半导体封装装置的方法
US8592944B2 (en) Semiconductor electronic device with an integrated device with an integrated galvanic isolator element and related assembly process
US6998952B2 (en) Inductive device including bond wires
US8217748B2 (en) Compact inductive power electronics package
US20140266546A1 (en) High Density Packaging for Efficient Power Processing with a Magnetic Part
CN108242440A (zh) 半导体封装装置及其制造方法
US10396016B2 (en) Leadframe inductor
CN102446916A (zh) 具有磁芯电感器的集成电路及其制造方法
CN114256213A (zh) 电子封装件及其制法
CN112992476B (zh) 变压器，以及封装模块
US9872410B2 (en) Inductor
US10332849B2 (en) Semiconductor package device and method of manufacturing the same
CN106449550A (zh) 芯片封装模块
CN108231337A (zh) 电子模块
CN104766712A (zh) 表面黏着线圈单元及其应用
CN108878406B (zh) 电感组合及其线路结构
US20230335511A1 (en) Packaging Substrate
CN116364681B (zh) 一种感应芯片封装结构、工艺及半导体器件
CN117096145A (zh) 芯片组件、芯片组件的制备方法和电子设备
CN107275314A (zh) 电感器结构
CN115527997A (zh) 具有集成的和屏蔽的电感器的半导体封装
CN116314147A (zh) 一种高压电感隔离器
CN117577587A (zh) 芯片封装模块
CN107342268A (zh) 半导体装置封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant