TWI608590B - Semiconductor memory device - Google Patents

Description

半導體記憶裝置 【相關申請】

本申請享受以日本專利申請2015-52380號(申請日：2015年3月16日)作為基礎申請之優先權。本申請藉由參照此基礎申請而包含該基礎申請之全部內容。

實施形態之發明係關於一種半導體記憶裝置。

於作為半導體記憶裝置之一的、埋入式多媒體卡(embedded Multi Media Card：eMMC)等控制器併入型記憶體中，例如當寫入時或讀出時要求使記憶體與記憶體控制器之間的信號傳輸高速化。

eMMC等控制器併入型記憶體具有記憶體晶片積層體，該記憶體晶片積層體包含設於配線基板上之複數個記憶體晶片。記憶體晶片積層體係利用接合線等電性連接於配線基板。上述半導體記憶裝置中，若記憶體與記憶體控制器之間使用的信號之傳送速度提高，則有時會令信號品質下降。

本發明之實施形態提供一種能抑制記憶體與記憶體控制器之間使用的信號之品質下降的半導體記憶裝置。

實施形態之半導體記憶裝置具備：配線基板，其包括第1接合墊、第2接合墊、第3接合墊、具有電性連接於第1接合墊之一端與另一端之第1配線、具有電性連接於第2接合墊之一端與電性連接於第1 配線之另一端的另一端之第2配線、及具有電性連接於第3接合墊之一端與電性連接於第1配線之另一端與第2配線之另一端的連接部之另一端之第3配線；記憶體，其具有具備2個以上積層於配線基板上之第1 EEPROM晶片之第1記憶體晶片積層部、與具備2個以上積層於第1記憶體晶片積層部上之第2 EEPROM晶片之第2記憶體晶片積層部；記憶體控制器，其搭載於配線基板上；第1接合線，其將第1接合墊與第1 EEPROM晶片之間電性連接；第2接合線，其將第2接合墊與第2 EEPROM晶片之間電性連接；及第3接合線，其將第3接合墊與記憶體控制器之間電性連接。

1‧‧‧配線基板

2‧‧‧記憶體

2a‧‧‧記憶體晶片積層部

2b‧‧‧記憶體晶片積層部

3‧‧‧記憶體控制器

4a‧‧‧接合線

4b‧‧‧接合線

4c‧‧‧接合線

5‧‧‧絕緣樹脂層

6‧‧‧導電體

10‧‧‧半導體記憶裝置

11‧‧‧絕緣層

12‧‧‧配線層

13‧‧‧配線層

14‧‧‧阻焊劑

15‧‧‧阻焊劑

16‧‧‧通孔

21‧‧‧晶片

22‧‧‧晶片

23‧‧‧接著層

30‧‧‧雜訊

40‧‧‧眼圖

121a‧‧‧接合墊

121b‧‧‧接合墊

121c‧‧‧接合墊

121x‧‧‧配線

122a‧‧‧配線

122b‧‧‧配線

122c‧‧‧配線

122x‧‧‧配線

123‧‧‧分叉點

圖1係表示半導體記憶裝置之構造例的剖面示意圖。

圖2係用於說明半導體記憶裝置中之各構成要素之連接關係之示意圖。

圖3係表示配線層之一部分之布局例的平面示意圖。

圖4係表示半導體記憶裝置之等效電路的圖。

圖5係表示半導體記憶裝置之等效電路的圖。

圖6係表示資料選通信號之波形之例的圖。

圖7係表示資料選通信號之波形之例的圖。

圖8係表示讀出時經由輸入輸出端子輸入輸出的信號之眼圖之例的圖。

圖9係表示讀出時經由輸入輸出端子輸入輸出的信號之眼圖之例的圖。

圖10係表示半導體記憶裝置之另一構造例的剖面示意圖。

圖11係表示半導體記憶裝置之另一構造例的剖面示意圖。

以下，參照圖式說明實施形態。另外，圖式係示意性的，例如 厚度與平面尺寸的關係、各層之厚度的比率等有時會與實際不同。而且，實施形態中，對於實質上相同的構成要素標註相同符號且省略說明。

圖1係表示半導體記憶裝置之構造例的剖面示意圖，圖2係用於說明半導體記憶裝置中之各構成要素之連接關係之示意圖。半導體記憶裝置10具備配線基板1、記憶體2、記憶體控制器3、接合線4a至接合線4c、絕緣樹脂層5及導電體6。

配線基板1具有第1面(圖1中之配線基板1的上表面)與位於第1面相反側之第2面(圖1中之配線基板1的下表面)。進而，配線基板1包括絕緣層11、配線層12、配線層13、阻焊劑14、阻焊劑15及通孔16。

絕緣層11設於配線基板1之第1面與第2面之間。作為絕緣層11，可使用例如半導體基板、玻璃基板、陶瓷基板、或環氧玻璃等樹脂基板等。

配線層12設於配線基板1之第1面。配線層12包括複數個導電層，該等複數個導電層至少含有接合墊121a至接合墊121c、與配線122a至配線122c。

接合墊121a至接合墊121c具有例如作為信號端子的功能。作為信號端子，可列舉例如輸入輸出端子(I/O)、資料選通信號端子(DQS)等。進而，亦可另外設置具有作為電源端子(VCC、VSS)、可讀信號端子(RE)等端子之功能的墊。而且，亦可針對各種信號分別設置接合墊121a至接合墊121c、及配線122a至配線122c。

電源端子係用於供給電源電壓VCC、電源電壓VSS的端子。輸入輸出端子係用於輸入輸出命令、位址、編程資料及讀取資料中之至少一種的端子。資料選通信號端子係用於輸入輸出資料選通信號之端子，該資料選通信號控制於記憶體與記憶體控制器之間進行資料收發的時序。作為資料選通信號，亦可使用差動信號(DQS0、DQSZ0)。 可讀信號端子係用於指示讀出動作等之狀態接腳。作為可讀信號，可使用差動信號(RE0、REZ0)。

如圖2所示，配線122a具有電性連接於接合墊121a之一端與另一端。配線122b具有電性連接於接合墊121b之一端、與電性連接於配線122a之另一端之另一端。配線122c具有電性連接於接合墊121c之一端、與電性連接於配線122a之另一端與配線122b之另一端的連接部之另一端。另外，將配線122a、配線122b與配線122c的連接處作為分叉點123。配線122b較佳為具有與配線122a相同之長度。配線122c亦可長於配線122a及配線122b。

圖3係表示配線層12之一部分之布局例的平面圖。圖3中，接合墊121a及接合墊121b係以彼此相鄰之方式配置。即，較佳為，接合墊121a與接合墊121b之間不存在其他接合墊。藉此，能抑制後述之因信號品質之下降引起的電容成分的影響。另外，未必限於圖3所示之布局，亦可為例如將接合墊121a與接合墊121b配置於隔著記憶體2而彼此分離的位置。

經由接合墊121c(未圖示)而電性連接於記憶體控制器3之配線122c經由分叉點123而分叉為配線122a及配線122b該兩條配線。此時，配線122a電性連接於接合墊121a，配線122b電性連接於接合墊121b。另外，配線122b之寬度較佳為與配線122a相等。另外，所謂相等亦包括例如存在誤差等實質上相等之情形。

配線層13設於配線基板1之第2面。配線層13具有包含連接墊之複數個導電層。連接墊具有作為用於形成導電體6之焊盤的功能。連接墊之表面被導電體6覆蓋。

配線層12及配線層13包含例如銅、銀、金或鎳等。例如，亦可藉由利用電解鍍敷法或無電解鍍敷法等形成含有上述材料之鍍敷膜，從而形成配線層12及配線層13。再者，亦可使用導電膏而形成配線層 12及配線層13。

阻焊劑14設於配線層12上，且具有使配線層12之一部分露出的開口部。阻焊劑15設於配線層13上，且具有使配線層13之一部分露出的開口部。作為阻焊劑14及阻焊劑15，可使用例如絕緣性樹脂材料，例如可使用紫外線硬化型樹脂或熱硬化型樹脂等。再者，例如可利用蝕刻等於阻焊劑14及阻焊劑15之一部分形成開口部。

通孔16貫穿配線基板1。通孔16具有例如沿貫穿絕緣層11之開口的內壁而設的導體層、與填充於導體層之內側的填孔材。開口可例如使用雷射而形成。導體層包含銅、銀、金或鎳等。例如，亦可藉由利用電解鍍敷法或無電解鍍敷法等形成含有上述材料的鍍敷膜從而形成導體層。再者，亦可使用導電膏來形成導體層。亦可藉由與導體層相同之步驟形成接合墊121a至接合墊121c、及配線122a至配線122c中之一者或兩者。填孔材可例如使用絕緣性材料或導電性材料而形成。另外，並不限於此，例如亦可藉由利用鍍銅等於開口內填充導電性材料而形成通孔16。

記憶體2搭載於配線基板1之第1面。記憶體2具有例如EEPROM(Electrically Erasable Programmable Read-Only Memory：電子可抹除可程式化唯讀記憶體)等記憶體晶片。圖1及圖2中，記憶體2具有包括2個以上積層於配線基板1上之第1 EEPROM晶片21之第1記憶體晶片積層部2a、與包括2個以上積層於第1記憶體晶片積層部2a上之第2 EEPROM晶片22之第2記憶體晶片積層部2b。

複數個第1 EEPROM晶片21係以隔著晶粒黏著膜等接著層而使一部分重疊之方式彼此接著，複數個第2 EEPROM晶片22係以隔著晶粒黏著膜等接著層而使一部分重疊之方式彼此接著。第2 EEPROM晶片22較佳為數量與第1 EEPROM晶片21相同。另外，亦可設置3個以上記憶體晶片積層部。

複數個第1 EEPROM晶片21可例如藉由使用打線接合而將設於各個第1 EEPROM晶片21之第1電極墊連接而實現電性連接。複數個第2 EEPROM晶片22可例如藉由使用打線接合而將設於各個第2 EEPROM晶片22之第2電極墊連接而實現電性連接。

記憶體2具有設於第1記憶體晶片積層部2a與第2記憶體晶片積層部2b之間的晶粒黏著膜等接著層23。第2記憶體晶片積層部2b係以隔著接著層23而重疊於第1記憶體晶片積層部2a之第1電極墊之方式積層。藉由設置接著層23，可防止接合線4a與第2 EEPROM晶片22接觸。

記憶體控制器3搭載於配線基板1之第1面，且經由配線基板1而電性連接於記憶體2。記憶體控制器3控制對於記憶體2之資料寫入及資料讀出等動作。記憶體控制器3包含半導體晶片。

接合線4a使接合墊121a與第1 EEPROM晶片21之間電性連接。接合線4b使接合墊121b與第2 EEPROM晶片22之間電性連接。另外，圖1中，接合線4b未電性連接於接合線4a，且如圖2所示電性分離。接合線4c使接合墊121c與記憶體控制器3之間電性連接。

作為接合線4a至接合線4c，可使用例如金、銀、銅、鋁等。另外，亦可設置接合線4a至接合線4c以外之接合線。電性連接於第1記憶體晶片積層部2a之最上層之第1 EEPROM晶片21的接合線4a之一部分埋入至接著層23。

絕緣樹脂層5含有無機填充材(例如SiO₂)，例如可使用將該無機填充材與有機樹脂等混合而成的密封樹脂且利用轉移成型法、壓縮成型法、射出成型法等成型法形成。

導電體6設於配線基板1之第2面。導電體6具有作為外部連接端子的功能。例如經由外部連接端子而將信號及電源電壓等供給至記憶體控制器3。此時，亦可經由外部連接端子而將電源電壓供給至記憶 體2。導電體6例如使用金、銅、焊料等形成。可使用例如錫-銀系、錫-銀-銅系的無鉛焊料。而且，亦可使用複數種金屬材料之積層而形成導電體6。另外，圖1中係使用導電珠形成導電體6，但亦可使用凸塊形成導電體6。

本實施形態之半導體記憶裝置中，將構成記憶體之複數個記憶體晶片分成2個以上群組。而且，針對記憶體與記憶體控制器之間使用的各信號分別設置複數個接合墊，使複數個接合墊各自分別電性連接於群組中之記憶體晶片。進而，使傳輸各信號之配線之一端根據複數個接合墊的數量而分叉，使分叉端各自電性連接於對應的接合墊，使另一端電性連接於記憶體控制器。

此處，參照圖4至圖9對記憶體與記憶體控制器之連接構成、與信號品質下降的關係進行說明。圖4及圖5係讀出時之半導體記憶裝置之等效電路圖。圖6及圖7係表示資料選通信號之波形之例的圖。圖8及圖9係表示讀出時經由輸入輸出端子而輸入輸出的信號之眼圖之例的圖。

首先，作為比較例，構成為未針對各信號分別設置上述複數個接合墊之半導體記憶裝置10，於讀出時由圖4所示之等效電路表示。圖4中，將記憶體2與記憶體控制器3之間電性連接之配線122x具有電感成分L。記憶體2具有電阻成分R與電容成分C1。記憶體控制器3具有電容成分C3。

此時，由電感成分L及電容成分C3產生串聯共振。進而，於相鄰之複數條配線之間產生電容成分C0。若產生電容成分C0，除了串聯共振外並會引起並聯共振。若產生串聯共振及並聯共振兩者，則如圖6所示，例如會於資料選通信號等信號波形產生雜訊30，信號波形容易成為階梯狀。

再者，由於電容成分C1之值遠大於電容成分C3，因此輸入輸出 至輸入輸出端子的信號容易產生振鈴。例如，如圖8所示，讀出時經由輸入輸出端子而輸入輸出的信號之偏差變大，眼圖40毀壞。記憶體2與記憶體控制器3之間的傳送速度越高則上述現象越顯著。對此，要求即便於例如250Mbps以上、具體為266Mbps左右的高速傳送速度下，信號之品質亦不會下降。

本實施形態之半導體記憶裝置由圖5所示之等效電路表示。圖5中，配線122a具有電感成分L1，配線122b具有電感成分L2，配線122c具有電感成分L3。記憶體晶片積層部2a具有電阻成分R與複數個第1 EEPROM晶片21的電容成分C1a。記憶體晶片積層部2b具有複數個第2 EEPROM晶片22的電容成分C1b。記憶體控制器3具有電容成分C3。

圖5所示之等效電路中，較佳為，令使用L1及C1a表示之LC電路的共振頻率(1/(L1×C1a))與使用L2及C1b表示之LC電路的共振頻率(1/(L2×C1b))相等。即，較佳為，使L1與C1a之乘積與L2與C1b之乘積相等。如圖1所示，當第1記憶體晶片積層部2a與第2記憶體晶片積層部2b包含種類相同且數量相同的記憶體晶片之情形時，可藉由例如將配線122a之長度(自接合墊121a至分叉點123為止的配線122a之長度)與配線122b(自接合墊121b至分叉點123為止的配線122b之長度)之長度設為相等，從而容易使L1與C1a之乘積與L2與C1b之乘積相等。

利用上述構成，能抵銷流過配線122a及配線122b中之一者的電流與流過其中另一者之電流之間的磁場，抑制並聯共振。因此，如圖7所示，能抑制雜訊30之產生。

而且，因電容成分C1被分為複數個電容成分C1a及電容成分C1b，故而相對於配線之負載電容減少，從而能抑制信號之振鈴。因此，例如，如圖9所示，讀出時經由輸入輸出端子而輸入輸出的信號之偏差變小，能抑制眼圖40之毀壞。

另外，當寫入時，較佳為，令使用L1及C1a表示之LC電路的共振 頻率(1/(L1×C1a))或使用L2及C1b表示之LC電路的共振頻率(1/(L2×C1b))、與使用L3及C3表示之LC電路的共振頻率(1/(L3×C3))相等。即，較佳為，使L1與C1a之乘積或L2與C1b之乘積、與L3與C3之乘積相等。藉此，能抑制並聯共振。因此，能抑制雜訊30之產生。而且，藉由與圖5同樣地使電容成分C1分為電容成分C1a與電容成分C1b，能減少對於一個信號配線之負載電容，因此，能抑制信號之振鈴。因此，能減小讀出時經由輸入輸出端子而輸入輸出的信號之偏差。

另外，配線基板1之構造並不限於參照圖1至圖3說明之構造。半導體記憶裝置之另一構造例示於圖10及圖11。圖10及圖11係表示半導體記憶裝置之另一構造例的剖面示意圖。

圖10所示之半導體記憶裝置10與圖1所示之半導體記憶裝置10相比，不同之處至少在於：複數個第2 EEPROM晶片22以階梯狀積層於第1記憶體晶片積層部2a上。另外，關於與圖1所示之半導體記憶裝置10相同的部分，可適當沿用圖1之說明。

圖10中，亦可不設置接著層23。而且，接合墊121a及接合墊121b亦可與圖3同樣地彼此相鄰。

圖11所示之半導體記憶裝置10與圖10所示之半導體記憶裝置10相比，不同之處至少在於：第2記憶體晶片積層部2b與配線基板1之連接位置、即接合墊121b之位置。另外，關於與圖1及圖10所示之半導體記憶裝置10相同的部分，可適當使用圖1之說明。

圖11中，接合墊121b設於與具有接合墊121a之墊部不同的位置。例如，亦可將接合墊121a設於第1墊部，將接合墊121b設於隔著記憶體2而與第1墊部相離之第2墊部。

圖10及圖11所示之構造中，亦可藉由以上述方式調整L1與C1a之乘積、L2與C1b之乘積、及L3與C3之乘積，來抑制信號之振鈴或雜 訊，從而抑制信號品質之下降。

另外，本實施形態係作為示例而提出，並非旨在限制發明範圍。該等新穎的實施形態可以其他多種形態實施，可於不脫離發明宗旨之範圍內進行多種省略、置換、變更。該等實施形態及其變形屬於發明範圍或宗旨，且屬於請求項中記載之發明及與其等價之範圍內。

1‧‧‧配線基板

2‧‧‧記憶體

2a‧‧‧記憶體晶片積層部

2b‧‧‧記憶體晶片積層部

3‧‧‧記憶體控制器

4a‧‧‧接合線

4b‧‧‧接合線

4c‧‧‧接合線

5‧‧‧絕緣樹脂層

6‧‧‧導電體

10‧‧‧半導體記憶裝置

11‧‧‧絕緣層

12‧‧‧配線層

13‧‧‧配線層

14‧‧‧阻焊劑

15‧‧‧阻焊劑

16‧‧‧通孔

21‧‧‧晶片

22‧‧‧晶片

23‧‧‧接著層

121a‧‧‧接合墊

121b‧‧‧接合墊

121c‧‧‧接合墊

Claims (5)

1. 一種半導體記憶裝置，其具備：配線基板，其包括第1接合墊、第2接合墊、第3接合墊、具有電性連接於上述第1接合墊之一端與另一端之第1配線、具有電性連接於上述第2接合墊之一端與電性連接於上述第1配線之另一端的另一端之第2配線、及具有電性連接於上述第3接合墊之一端及電性連接於上述第1配線之另一端與上述第2配線之另一端的連接部之另一端之第3配線；記憶體，其具有具備2個以上積層於上述配線基板上之第1 EEPROM晶片之第1記憶體晶片積層部、與具備2個以上積層於上述第1記憶體晶片積層部上之第2 EEPROM晶片之第2記憶體晶片積層部；記憶體控制器，其搭載於上述配線基板上；第1接合線，其將上述第1接合墊與上述第1 EEPROM晶片之間電性連接；第2接合線，其將上述第2接合墊與上述第2 EEPROM晶片之間電性連接；及第3接合線，其將上述第3接合墊與上述記憶體控制器之間電性連接。
2. 如請求項1之半導體記憶裝置，其中，上述第1配線具有第1電感成分，上述第2配線具有第2電感成分，上述第3配線具有第3電感成分，2個以上之上述第1 EEPROM晶片具有第1電容成分，2個以上之上述第2 EEPROM晶片具有第2電容成分， 上述記憶體控制器具有第3電容成分，上述第2電感成分與上述第2電容成分之乘積等於上述第1電感成分與上述第1電容成分之乘積，或者上述第1電感成分與上述第1電容成分之乘積或上述第2電感成分與上述第2電容成分之乘積等於上述第3電感成分與上述第3電容成分之乘積。
3. 如請求項2之半導體記憶裝置，其中上述第2配線具有與上述第1配線相等之長度。
4. 如請求項1至3中任一項之半導體記憶裝置，其中上述第2接合墊係以與上述第1接合墊相鄰之方式設置。
5. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1接合墊至上述第3接合墊具有作為命令、位址、編程資料及讀取資料中之至少一個信號之輸入輸出端子或資料選通信號端子的功能。