JP2011124523A - 電子デバイス用基板、電子デバイス用積層体、電子デバイス及びそれらの製造方法 - Google Patents
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Abstract
【課題】TSV技術を適用して電子デバイスを製造に当たり、積層時位置合せを、簡単、かつ、確実に、しかも高精度で実行し得る製造方法、そのための基板、積層体及び電子デバイスを提供する。
【解決手段】複数枚rの基板WF1〜WFrを位置合せして積層するに当たり、外部から磁界Hを印加し、積層されて隣接する基板WF1〜WFrの磁性膜41−52の間に磁気的吸引力Fmを生じさせ、磁気的吸引力Fmにより、基板WF1〜WFrに設けられた縦導体3を位置合せする。
【選択図】図1
【解決手段】複数枚rの基板WF1〜WFrを位置合せして積層するに当たり、外部から磁界Hを印加し、積層されて隣接する基板WF1〜WFrの磁性膜41−52の間に磁気的吸引力Fmを生じさせ、磁気的吸引力Fmにより、基板WF1〜WFrに設けられた縦導体3を位置合せする。
【選択図】図1
Description
本発明は、電子デバイス用基板、電子デバイス用積層体、電子デバイス及びそれらの製造方法に関する。
電子デバイスの例としては、例えば、各種スケールの集積回路、各種半導体素子もしくはそのチップ等を挙げることができる。この種の電子デバイスにおいて、その三次元回路配置を実現する手法として、回路基板上にLSIを配置し、その間をワイヤ・ボンディングなどの手段で接続する方法がとられてきた。しかし、この方法では、実装面積がLSIの数とともに増加し、配線長の増加から、LSI間の信号遅延が大きくなる。
そこで、回路基板に多数の貫通電極を設けておき、この回路基板を積層するTSV(Through-Silicon-Via)技術が提案されている。特許文献1〜4には、TSV技術に不可欠な貫通電極形成技術が開示されている。ワイヤ・ボンディングに対するTSV技術の優位性は、次のように言われている。
まず、ワイヤ・ボンディングでは、100〜200本と接続本数が限られていたが、TSV技術を使えば、μmオーダの間隔で接続用貫通電極を配列できるため、数千本単位での接続本数が可能となる。
また、接続距離が最短になるので、ノイズを受けにくくなること、寄生容量や抵抗が小さくて済むため遅延や減衰、波形の劣化が少なくなること、増幅や静電破壊保護のための余分な回路が不要になること、これらによって、回路の高速動作と低消費電力化が実現されることなどの利点が得られる。
TSV技術を用いることにより、アナログやデジタルの回路、DRAMのようなメモリ回路、CPUのようなロジック回路などを含む電子デバイスは勿論のこと、アナログ高周波回路と低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、それらを積層した電子デバイスを得ることもできる。
3次元集積回路(3D IC)にTSV技術を使用すれば、大量の機能を小さな占有面積の中に詰め込めるようになる。加えて、素子同士の重要な電気経路が劇的に短く出来るために、処理の高速化が導かれる。
ところで、TSV技術では、貫通電極を形成した基板を積層してゆくことになるので、積層される基板間で貫通電極を位置合せすることが必要なる。従来、位置合せに当たっては、画像処理技術を使用していた。しかし、貫通電極は、μmオーダの間隔で配列されており、画像処理技術によって、正確に位置合せすることが困難である。仮に、画面上での位置合せが完了したとしても、実プロセスでは、基板間の位置ずれを生じる危険性がある。
本発明の課題は、TSV技術を適用して電子デバイスを製造に当たり、積層時位置合せを、簡単、かつ、確実に、しかも高精度で実行し得る製造方法、そのための基板、積層体及び電子デバイスを提供することである。
上述した課題を解決するため、本発明は、複数枚の基板を位置合せして積層する工程を含む電子デバイスの製造方法にあって、前記複数枚の基板のそれぞれは、複数の縦導体と、磁性膜とを有する。前記縦導体は、基板面に対して整列して分布されている。前記磁性膜は、前記縦導体に対して予め定められた位置関係を有して、前記基板面に設けられている。
前記複数枚の基板を位置合せするに当たり、外部から磁界を印加し、積層されて隣接する前記基板の前記磁性膜の間に磁気的吸引力を生じさせ、前記磁気的吸引力により前記縦導体を位置合せする。即ち、磁性膜を、磁気的な位置合せマーカとして機能させる。
上述したように、本発明では、基板面の所定位置に、磁性膜を、縦導体に対して予め定められた位置関係を有して設けておき、隣接する基板の磁性膜の間に磁気的吸引力を生じさせ、磁気的吸引力により縦導体を位置合せするから、TSV技術を適用して電子デバイスを製造に当たり、従来用いられていた画像処理との対比において、縦導体の積層時位置合せを、簡単、かつ、確実に、高精度に実行し得る。
しかも、磁界が印加されている限り、積層された基板間に磁気的吸引力が作用するので、積層中又はその後のプロセス、例えば接合プロセス中に基板に位置ずれを生じることがない。
前記縦導体は、基板を貫通する貫通孔内に充填された貫通電極であってもよいし、底部が閉じられている盲孔内に充填された電極であってもよい。
前記磁性膜は、前記縦導体の少なくとも一端面上に設けることができる。この場合は、磁性膜が、縦導体の一部を構成することになる。これとは異なって、磁性膜は、前記縦導体の外側に位置に設けられていてもよい。
前記磁性膜は、具体的には、Ni、CoもしくはFe又はそれらの合金を含むことができる。
本発明は、更に、上述した製造方法に適用される基板、その基板を積層した積層体、更には、上述した製造法又は積層体を用いた電子デバイスを開示する。
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。但し、添付図面は、単なる例示に過ぎない。
図1を参照すると、複数枚r(rは2以上の自然数)の基板WF1〜WFrを位置合せして積層する工程を含む電子デバイスの製造方法が図示されている。図1には、簡単な構成の基板が示されているのみであるが、実際には、実現されるべき電子デバイスの種類に応じた機能、及び、構造を満たすべく、より複雑な構造がとられる。
基板WF1〜WFrは、各種半導体基板、誘電体基板、絶縁基板もしくは磁性基板またはそれらの複合基板などで構成される。実施例の基板WF1〜WFrは、シリコンウエハであり、シリコン層でなる支持層1の一面側に、CMOS等の半導体回路6を有する機能層2を積層した構造となっている。
基板WF1〜WFrのそれぞれは、図2及び図3にも図示するように、複数の縦導体3と、磁性膜41とを有する。縦導体3は、基板面に対して整列して分布されている。縦導体3は、基板WF1〜WFrを貫通する貫通孔内に充填された貫通電極であってもよいし、底部が閉じられている盲孔内に充填された電極であってもよい。実施の形態に示す縦導体3は、支持層1を貫通する貫通電極であって、半導体回路6のそれぞれ毎に備えられ、一端が半導体回路6に接続され、半導体回路6に対する接続配線として機能する。
縦導体3及び半導体回路6は、図2に示すように、基板面に想定されるXY平面でみて、X方向及びY方向に所定の配置ピッチLx、Lyをもって、例えば、マトリクス状に整列して配置される。縦導体3のディメンションは、一例として例示すると、配置ピッチLx、Ly、が4〜100μmの範囲、最小部の径が0.5〜25μmの範囲である。もっとも、配置ピッチLx、Lyは、一定寸法である必要はない。
通常、X方向及びY方向のそれぞれにおいて、複数個の縦導体3及び半導体回路6を含む領域が、電子デバイスとしての1チップ領域Q1を構成する。1チップ領域Q1に含まれる縦導体3及び半導体回路6の個数は、実施の形態では9個であるが、電子デバイスに応じて変化する任意数である。1チップ領域Q1から、電子デバイスの個品として取り出すためには、X方向切断位置Cx及びY方向切断位置Cyで切断する。
縦導体3は、縦導体3はメッキ法、溶融金属充填法又は導電ペースト充填法など、公知技術の適用によって形成することができる。縦導体3を組成する材料は、形成方法によって異なる。メッキ法の場合には、おもにCuメッキ膜が用いられ、溶融金属充填法の場合には、錫(Sn)を主成分とする金属材料によって構成され、必要に応じて、インジウム(In)、アルミニウム(Al)又はビスマス(Bi)などを含有していてもよい。
縦導体3を形成するには、何れの形成方法をとるにせよ、その前に縦孔(貫通ビア)を形成する必要がある。縦孔(貫通ビア)は、CVD法、レーザ穿孔法など、公知の技術によって形成することができる。縦孔(貫通ビア)の形成タイミングとしては、半導体回路6を形成する前に縦孔(貫通ビア)を形成するビア・ファーストと称される手法と、半導体回路6を形成した後に縦孔(貫通ビア)を形成するビア・ラストと称される手法があり、何れの手法を適用してもよい。
磁性膜41は、縦導体3の一端面上に付着されており、磁性膜41の表面には、接合膜42が付着されている。磁性膜41は、本発明の特徴部分の一つであり、磁気的な位置合せマーカとして機能する。磁性膜41は、Ni、CoもしくはFe又はそれらの合金を含む。
接合膜42は、積層時接合を担う部分であって、Sn、Ag、Au、Cu、Al、InまたはBi等から選択された金属材料によって構成される。図示では、一層表示となっているが、電気的特性改善、接合強度向上、溶融特性の改善などの観点から、上述した金属材料の選択的組み合わせ、又は上記金属材料とそれ以外の金属材料との組み合わせになる複数層の多層構造としてもよい。
機能層2は、支持層1と積層される一面とは反対側の面(図1において下面)に、バンプ5を有している。バンプ5は、縦導体3とは反対側において、半導体回路6に対する配線を構成する。図示の例では、バンプ5は、第1接合膜51と、磁性膜52と、第2接合膜53とを順次に積層した構造となっている。第1接合膜51は、積層時接合を担う部分であり、第2接合膜53は、半導体回路6と接続される部分である。第1接合膜51及び第2接合膜53は、Sn、Ag、Au、Cu、Al、InまたはBi等から選択された金属材料によって構成される。図示では、一層表示となっているが、電気的特性改善、接合強度向上、溶融特性の改善などの観点から、上述した金属材料の選択的組み合わせ、又は上記金属材料とそれ以外の金属材料との組み合わせになる複数層の多層構造としてもよい。この点は、接合膜42の場合と同様である。
磁性膜52は、第1接合膜51と第2接合膜53との間に設けられ、磁性膜41と同様に、磁気的な位置合せマーカとして機能する。磁性膜52は、Ni、CoもしくはFe又はそれらの合金を含む。
積層・位置合せに当たっては、図1に図示するように、上述した基板WF1〜WFrの複数枚を、縦導体3が互いに重なるように、一応の位置合せをした上で、順次に積層する。この状態では、基板WF1〜WFrの各縦導体3は、一応、重なり合うものの、正確な心合せはできていない。
そこで、積層した状態で、外部から磁界Hを印加し、隣接する基板WF1〜WFrの磁性膜41−52の間に磁気的吸引力Fmを生じさせ、磁気的吸引力Fmにより位置合せする。例えば、隣接する基板WF1と、基板WF2とを例に採ると、基板WF1の磁性膜41と、基板WF2の磁性膜52との間に磁気的吸引力Fmが働き、基板WF1の縦導体3と基板WF2の縦導体3が、高精度で位置合せされる。
上述した磁気的な位置合せ操作により、一応の位置合せ状態にあった各基板WF1〜WFrの縦導体3が、更に高精度に位置合せされる。磁界Hは、図示しない永久磁石又は電磁石で与えられる。
上述したように、本発明では、積層面となる基板面の所定位置に、磁性膜41、52を設けておき、隣接する基板WF1〜WFrの磁性膜41−52の間に磁気的吸引力Fmを生じさせ、磁気的吸引力Fmにより、基板WF1〜WFr、特に縦導体3を位置合せするから、TSV技術を適用して電子デバイスを製造に当たり、従来用いられていた画像処理との対比において、基板WF1〜WFrの積層時位置合せを、簡単、かつ、確実に、高精度で実行し得る。
位置合せの後は、熱処理を行い、基板WF1〜WFrを接合する。これにより、電子デバイス用積層体が得られる。より具体的には、図4に示すように、基板WF1〜WFrのうち、互いに隣接する基板、例えば、基板WF1と基板WF2において、基板WF1に備えられた接合膜42と、基板WF2に備えられたバンプ5の第2接合膜53とが接合される。接合プロセスを磁界中で実行すれば、その間、積層された基板WF1〜WFr間に磁気的吸引力を作用させることができるので、接合プロセス中に基板WF1〜WFrに位置ずれを生じることがない。
磁性膜は、縦導体3の外側に位置する基板面に設けられていてもよい。その一例を図5に示す。図5を参照すると、基板WF1〜WFrのそれぞれにおいて、1チップ領域Q1を画定するX方向切断位置Cx及びY方向切断位置Cyに磁性膜61、62が設けられている。磁性膜61、62は、好ましくは、膜面が支持層1及び機能層2の表面とほぼ一致するように、支持層1及び機能層2に埋め込む。縦導体3の一端面には、磁性膜が存在せず、接合膜4が直接に付着されている。また、バンプ5も、磁性膜を持たず、第1接合層51及び第2接合層53を積層した構造となっている。もっとも、図1〜図4に示した磁性膜配置構造との組み合わせを排除するものではない。
上述した基板WF1〜WFrの複数枚を、縦導体3が互いに重なるように、一応の位置合せをした上で、順次に積層する。そして、積層した状態で、外部から磁界Hを印加し、隣接する基板WF1〜WFrの磁性膜61−62の間に磁気的吸引力Fmを生じさせ、磁気的吸引力Fmにより位置合せする。これにより、一応の位置合せ状態にあった各基板WF1〜WFrの縦導体3が、更に高精度に位置合せされる。
実施の形態において、磁性膜61、62は、X方向切断位置Cx及びY方向切断位置Cyに設けられているから、1チップ化するために、X方向切断位置Cx及びY方向切断位置Cyで切断した場合、磁性膜61、62は、切断刃幅によって全て除去され、チップ個品には残らない。
磁性膜61、62のパターンは、磁気的吸引力Fmによる有効な位置合せに寄与する形態であればよい。その一例を、図6に示す。図6では、磁性膜61、62は、縦導体3と同様の配置ピッチで支持層1又は機能層2に設けられた孔内に充填されている。磁性膜61、62は、X方向切断位置Cx及びY方向切断位置Cyに、切断幅よりも小さい直径をもって形成されている。従って、1チップ化するために、X方向切断位置Cx及びY方向切断位置Cyで切断した場合、磁性膜61、62は、切断刃幅によって全て除去され、チップ個品には残らない。
磁性膜61、62は、図示はしないが、X方向切断位置Cx及びY方向切断位置Cyに沿って、1チップ領域Qを超えて直線状に延びる態様や、直線状に延びているが、異なるチップ領域間では不連続となっている態様や、さらには、チップ領域Q1のコーナ部に設けられている態様など、種々の態様を採ることができる。
本発明に係る電子デバイスは、代表的には、三次元システム・パッケージ(3D-SiP)としての形態をとる。具体的には、システムLSI、メモリLSI、イメージセンサ又はMEMS等である。アナログやデジタルの回路、DRAMのようなメモリ回路、CPUのようなロジック回路などを含む電子デバイスであってもよいし、アナログ高周波回路と低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、それらを積層した電子デバイスであってもよい。
更に具体的には、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、MOS FET、CMOS FET、メモリーセル、もしくは、それらの集積回路部品(IC)、又は各種スケールのLSI等、凡そ、電子回路を機能要素とする電子デバイスのほとんどのものが含まれ得る。本発明において、集積回路LSIと称する場合、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路VLSI、ULSI等の全てを含む。
本発明に係る製造方法は、上述にしたように、極めて広範囲の電子デバイスの製造に適用できるものである。電子デバイスの中には、図4に示したような積層体そのものが、電子デバイスの殆どを占めるようなものも存在するし、或いは、図4に示した積層体の上又は下に、インターポーザなどを介して、又は、インターポーザを介することなく、他の回路機能部を積層する構造を採ることもある。
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。
1 支持層
2 半導体層
3 縦導体
41 磁性膜
52 磁性膜
61、62 磁性膜
2 半導体層
3 縦導体
41 磁性膜
52 磁性膜
61、62 磁性膜
Claims (9)
- 複数枚の基板を位置合せして積層する工程を含む電子デバイスの製造方法であって、
前記複数枚の基板のそれぞれは、複数の縦導体と、磁性膜とを有しており、
前記縦導体は、板厚方向に向かい、基板面に対して整列して分布されており、
前記磁性膜は、前記縦導体に対して予め定められた位置関係を有して、前記基板面の所定位置に設けられており、
前記複数枚の基板を位置合せするに当たり、
外部から磁界を印加し、
積層されて隣接する前記基板の前記磁性膜の間に磁気的吸引力を生じさせ、
前記磁気的吸引力により前記縦導体を位置合せする、
工程を含む電子デバイスの製造方法。 - 請求項1に記載された製造方法であって、前記磁性膜は、前記縦導体の少なくとも一端面上に設けられている、製造方法。
- 請求項1又は2に記載された製造方法であって、前記磁性膜は、前記縦導体の外側に設けられている、製造方法。
- 請求項1乃至3の何れかに記載された製造方法であって、前記磁性膜は、Ni、CoもしくはFe又はそれらの合金を含む、製造方法。
- 複数の縦導体と、磁性膜とを有する電子デバイス用基板であって、
前記縦導体のそれぞれは、板厚方向に向かい、基板面に対して整列して分布されており、
前記磁性膜は、前記縦導体に対して予め定められた位置関係を有して、前記基板面の所定位置に設けられている、
基板。 - 複数枚の基板を積層した電子デバイス用積層体であって、
前記複数枚の基板は、請求項5に記載されたもので、前記磁性膜及び前記縦導体が位置合せされ、互いに積層されている、積層体。 - 積層体と、回路機能部とを含む電子デバイスであって、
前記積層体は、請求項6に記載されたものであり、
前記回路機能部は、前記積層体と組み合わされている、
電子デバイス。 - 請求項7に記載された電子デバイスであって、三次元システム・パッケージ(3D-SiP)である、電子デバイス。
- 請求項8に記載された電子デバイスであって、システムLSI、メモリLSI、イメージセンサ、又はMEMSの何れかである、電子デバイス。
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