JP2016092067A - 半導体パッケージ - Google Patents

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Abstract

【課題】信頼性の向上を図ることができる半導体パッケージを提供する。【解決手段】一つの実施形態によれば、半導体パッケージは、基板と、複数のはんだ接合部と、シリコンチップと、支持部とを備える。前記基板は、第１面と、該第１面とは反対側に位置した第２面とを有する。前記複数のはんだ接合部は、前記基板の第１面に設けられる。前記シリコンチップは、前記基板の第２面に面する。前記支持部は、前記基板の第２面と前記シリコンチップとの間に設けられて前記シリコンチップを前記基板の第２面から離れた位置に支持する。【選択図】図４

Description

本発明の実施形態は、半導体パッケージに関する。
はんだ接合部を有した半導体パッケージが提供されている。
特開２００１−８５５５６号公報
半導体パッケージは、信頼性のさらなる向上が期待されている。
本発明の目的は、信頼性の向上を図ることができる半導体パッケージを提供することである。
実施形態によれば、半導体パッケージは、基板と、複数のはんだ接合部と、シリコンチップと、支持部とを備える。前記基板は、第１面と、該第１面とは反対側に位置した第２面とを有する。前記複数のはんだ接合部は、前記基板の第１面に設けられる。前記シリコンチップは、前記基板の第２面に面する。前記支持部は、前記基板の第２面と前記シリコンチップとの間に設けられて前記シリコンチップを前記基板の第２面から離れた位置に支持する。
第１実施形態に係る半導体装置及びホスト装置を例示した斜視図。 図１中に示された半導体パッケージのシステム構成を例示したブロック図。 第１実施形態に係る電子機器を例示した斜視図。 第１実施形態に係る半導体パッケージを例示した断面図。 第１実施形態に係る半導体パッケージを例示した平面図。 第１実施形態に係る半導体パッケージの作用を模式的に例示した断面図。 第１実施形態の第１変形例に係る半導体パッケージを例示した断面図。 第１実施形態の第２変形例に係る半導体パッケージを例示した断面図。 第１実施形態の第３変形例に係る半導体パッケージを例示した断面図。 第２実施形態に係る半導体パッケージを例示した断面図。 図１０中に示された支持部を拡大して例示した断面図。 第３実施形態に係る半導体パッケージを例示した断面図。 第４実施形態に係る半導体パッケージを例示した断面図。 第５実施形態に係る半導体パッケージを例示した平面図。 第６実施形態に係る半導体パッケージを例示した断面図。 第７実施形態に係る半導体パッケージを例示した断面図。 第７実施形態に係る半導体パッケージを例示した平面図。 第８実施形態に係る半導体パッケージを例示した断面図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付す。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。
（第１実施形態）
図１及び図２は、第１実施形態に係る半導体パッケージ１が実装される半導体装置２の一例を示す。半導体装置２は、「半導体モジュール」及び「半導体記憶装置」の其々一例である。半導体装置２は、例えばＳＳＤ（Solid State Drive）であるが、これに限られるものではない。
図１中に示すように、半導体装置２は、例えばサーバーのようなホスト装置３に装着されて使用可能である。ホスト装置３は、複数のコネクタ４（例えばスロット）を有する。複数の半導体装置２の各々は、ホスト装置３のコネクタ４に装着される。半導体装置２は、回路基板１１、半導体パッケージ１、及び複数の電子部品１２を備える。
回路基板１１は、例えば矩形の平板状に形成される。回路基板１１は、第１端部１１ａと、該第１端部１１ａとは反対側に位置した第２端部１１ｂとを有する。第１端部１１ａは、インターフェース部１３（端子部、接続部）を有する。インターフェース部１３は、例えば複数の接続端子（金属端子）を有する。インターフェース部１３は、ホスト装置３のコネクタ４に差し込まれ、コネクタ４に電気的に接続される。インターフェース部１３は、該インターフェース部１３とホスト装置３との間で信号（制御信号及びデータ信号）をやり取りする。
回路基板１１に実装される電子部品１２は、例えば、電源部品１４（電源ＩＣ）、コンデンサ、及び抵抗などを含む。電源部品１４は、例えばＤＣ−ＤＣコンバータであり、ホスト装置３から供給される電源から半導体パッケージ１などに必要な所定電圧を生成する。
半導体パッケージ１は、回路基板１１に実装される。半導体パッケージ１の一例は、ＳｉＰ(System in Package)タイプのモジュールであり、１つのパッケージ内に複数のシリコンチップ（半導体チップ）が封止される。半導体パッケージ１は、例えばＢＧＡ−ＳＳＤ（Ball Grid Array - Solid State Drive）であり、複数の半導体メモリとコントローラとが一つのＢＧＡタイプのパッケージとして一体に構成される。
図２は、半導体パッケージ１のシステム構成の一例を示す。半導体パッケージ１は、コントローラ２１、複数の半導体メモリ２２、ＤＲＡＭ２３(Dynamic Random Access Memory)、オシレータ２４(ＯＳＣ)、ＥＥＰＲＯＭ２５(Electrically Erasable and Programmable ROM)、及び温度センサ２６を有する。コントローラ２１、半導体メモリ２２、及びＤＲＡＭ２３の各々は、「シリコンチップ（半導体チップ）」の一例である。
コントローラ２１は、例えば複数の半導体メモリ２２の動作を制御する。すなわち、コントローラ２１は、複数の半導体メモリ２２に対するデータの書き込み、読み出し、及び消去を制御する。複数の半導体メモリ２２は、其々、例えばＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ）である。ＮＡＮＤメモリは、不揮発性メモリの一例である。ＤＲＡＭ２３は、「データ転送部」の一例である。ＤＲＡＭ２３は、揮発性メモリの一例であり、半導体メモリ２２の管理情報の保管やデータのキャッシュなどに用いられる。
オシレータ２４は、所定周波数の動作信号をコントローラ２１に供給する。ＥＥＰＲＯＭ２５は、制御プログラム等を固定情報として格納する。温度センサ２６は、半導体パッケージ１内の温度を検出し、コントローラ２１に通知する。
なお、本実施形態に係る構成が適用可能な半導体パッケージは、上記例に限らず、例えば１つのパッケージ内に１つのシリコンチップが封止されるものでもよい。
図３は、第１実施形態に係る半導体パッケージ１が実装される電子機器３１の一例を示す。電子機器３１は、例えばノートブック型のポータブルコンピュータであるが、これに限らず、例えばタブレット端末（多機能携帯端末）やスマートフォン、各種のウェアラブルデバイス、テレビジョン受像機などでもよい。
電子機器３１は、筐体３２と、この筐体３２に収容された回路基板１１とを有する。半導体パッケージ１は、回路基板１１に実装される。半導体パッケージ１は、上述したようなストレージ部品でもよく、またはＣＰＵのようなコントローラ部品でもよい。以上のように、本実施形態に係る半導体パッケージ１は、半導体装置２や電子機器３１を含む種々の機器に幅広く適用可能である。
次に、本実施形態に係る半導体パッケージ１の詳細を説明する。
なおここでは、説明の便宜上、１つのパッケージ内に１つのシリコンチップが封止されるものを取り上げる。なお以下に説明する構成は、１つのパッケージ内に複数のシリコンチップが封止されるものについても適用することができる。
図４は、半導体パッケージ１の断面図を示す。図５は、説明の便宜上、モールド４４を取り除いた状態での半導体パッケージ１の平面図を示す。図４及び図５に示すように、半導体パッケージ１は、基板４１（サブストレート基板）、シリコンチップ４２、支持部４３、モールド４４、及び複数のはんだ接合部４５を有する。
基板４１は、例えば矩形の平板状に形成された配線基板であり、樹脂製（例えばガラスエポキシ材製）の基材と、この基材に設けられた配線パターン（再配線層）とを有する。また基板４１は、第１面４１ａと、該第１面４１ａとは反対側に位置した第２面４１ｂとを有する。第１面４１ａは、モールド４４の外部に位置して半導体パッケージ１の裏面を形成し、回路基板１１に面する。第２面４１ｂは、シリコンチップ４２などが実装される実装面であり、モールド４４に覆われる。
図４に示すように、複数のはんだ接合部４５は、基板４１の第１面４１ａに設けられ、回路基板１１に電気的に接続される。本実施形態では、半導体パッケージ１は、いわゆるＢＧＡ(Ball Grid Array)パッケージである。すなわち、はんだ接合部４５は、例えば基板４１の第１面４１ａに設けられたはんだボールである。なお半導体パッケージ１は、ＢＧＡパッケージに限らず、ＬＧＡ(Land Grid Array)パッケージ、またはＱＦＮ(Quad For Non-lead)パッケージでもよい。これらの場合、はんだ接合部４５は、例えばバンプが接続されるランドである。
図４及び図５に示すように、複数のはんだ接合部４５は、例えば第１面４１ａに格子状に並べられる。なお、はんだ接合部４５は、第１面４１ａの全域に設けられる必要はなく、部分的に設けられてもよい。本実施形態では、はんだ接合部４５は、基板４１の厚さ方向で後述の支持部４３に重なる領域を外して設けられる。
シリコンチップ４２（半導体チップ）は、矩形の平板状に形成される。シリコンチップ４２は、例えば、コントローラ、メモリ、またはデータ転送部として機能する半導体素子である。すなわち、シリコンチップ４２の一例は、上述のコントローラ２１、半導体メモリ２２（ＮＡＮＤメモリ）、及びＤＲＡＭ２３のいずれかでもよい。シリコンチップ４２は、基板４１の第２面４１ｂに面する。シリコンチップ４２は、動作時に発熱する発熱部品の一例である。
支持部４３（インターポーザ、スペーサ、中継部材、挿入部材）は、矩形の平板状に形成される。支持部４３は、シリコンチップ４２よりも小さな外形を有するとともに、例えばシリコンチップ４２の中央部５１に対応して設けられる。なおここで「小さな外形を有する」とは、「外周寸法が小さい」または「平面視にて面積（投影面積）が小さい」の意味である。
図４に示すように、支持部４３は、基板４１の第２面４１ｂとシリコンチップ４２の中央部５１との間に設けられ、シリコンチップ４２を基板４１の第２面４１ｂから離れた位置（浮かした位置）に支持する。これにより、シリコンチップ４２の周端部５２と基板４１の第２面４１ｂとの間には、モールド４４の一部が入り込む隙間が形成される。なおここで「シリコンチップの周端部」とは、シリコンチップ４２の外縁と中央部５１との間の領域を意味する。
シリコンチップ４２と基板４１の第２面４１ｂとの間の距離ｄの一例は、シリコンチップ４２の厚さＴと略同じ以上である。支持部４３は、例えばシリコン製であるが、これに限らず、例えば樹脂製やガラス製でもよい。なお、支持部４３がシリコン以外で形成される場合、支持部４３は、シリコンチップ４２よりも柔らかい材料で形成されてもよい。
図４に示すように、シリコンチップ４２は、複数のはんだ接合部４５を覆う。なおここで「はんだ接合部を覆う」とは、基板４１の厚さ方向ではんだ接合部４５に重なることを意味する。本実施形態では、シリコンチップ４２は、複数のはんだ接合部４５のなかで、最外周に位置したはんだ接合部４５にも重なる。
一方で、支持部４３は、シリコンチップ４２よりも小さな外形を有し、シリコンチップ４２が覆うはんだ接合部４５の少なくとも一つを覆わない。本実施形態では、はんだ接合部４５は、上述したように支持部４３の直下を避けて設けられる。このため、支持部４３は、いずれのはんだ接合部４５も覆わない。
図４に示すように、基板４１の第２面４１ｂと支持部４３との間には、第１固定部５４が設けられる。第１固定部５４は、例えばダイボンディング材であり、接着剤または接着シート（マウントフィルム）である。第１固定部５４は、支持部４３を基板４１の第２面４１ｂに固定する。
同様に、支持部４３とシリコンチップ４２との間には、第２固定部５５が設けられる。第２固定部５５は、例えばダイボンディング材であり、接着剤または接着シート（マウントフィルム）である。第２固定部５５は、シリコンチップ４２を支持部４３に固定する。
図４に示すように、基板４１の第２面４１ｂは、第１パッド５６を有する。シリコンチップ４２は、第２パッド５７を有する。より詳しく述べると、シリコンチップ４２は、支持部４３に面する第１面４２ａと、該第１面４２ａとは反対側に位置した第２面４２ｂとを有する。第２パッド５７は、シリコンチップ４２の第２面４２ｂに設けられる。第１パッド５６と第２パッド５７との間には、ボンディングワイヤ５８が設けられる。これにより、シリコンチップ４２は、ボンディングワイヤ５８を介して基板４１に電気的に接続される。
図４に示すように、モールド４４は、シリコンチップ４２、支持部４３、及びボンディングワイヤ５８を一体に覆う。モールド４４の一部は、シリコンチップ４２の周端部５２と基板４１の第２面４１ｂとの間に位置する。モールド４４は、例えば樹脂で形成され、例えばシリコンチップ４２及び支持部４３よりも柔らかい。モールド４４は、例えばシリコンチップ４２及び支持部４３に比べて、基板４１の熱膨張時に基板４１の形状に追随して変形可能である。
次に、半導体パッケージ１の作用について説明する。
図６は、半導体パッケージ１の発熱時の挙動の一例を示す。半導体パッケージ１は、動作時に発熱する。このため、半導体パッケージ１の基板４１は、熱膨張によって基板４１の厚さ方向に反ることがある。
ここで本実施形態では、シリコンチップ４２が基板４１の第２面４１ｂから離されている。このため、半導体パッケージ１の基板４１は、熱膨張時にシリコンチップ４２から拘束を受けにくく、シリコンチップ４２が隣接する場合に比べて比較的自由に変形することができる。このため、基板４１及びはんだ接合部４５に大きなひずみが生じにくく、はんだ接合部４５の疲労の蓄積を緩和することができる。
このような構成の半導体パッケージ１によれば、信頼性の向上を図ることができる。ここで比較のため、支持部４３が設けられず、シリコンチップ４２が基板４１の第２面４１ｂに直接に実装された構造について考える。シリコンチップ４２は、一般的に基板４１に比べて硬い。このため、半導体パッケージ１が発熱し、基板４１が熱膨張に伴い変形しようとする際、シリコンチップ４２が基板４１の第２面４１ｂを強く拘束する。その結果、はんだ接合部４５に疲労が蓄積され、長期間使用した場合に、シリコンチップ４２の直下に位置するはんだ接合部４５に断線が生じることがある。
そこで、本実施形態に係る半導体パッケージ１は、基板４１の第２面４１ｂとシリコンチップ４２との間に支持部４３を有する。シリコンチップ４２は、支持部４３によって基板４１の第２面４１ｂから離されている。このような構成によれば、図６に示すように、熱膨張時に基板４１がシリコンチップ４２から拘束を受けにくく、はんだ接合部４５に疲労が蓄積しにくい。このため、長期間使用してもはんだ接合部４５が故障しにくく、半導体パッケージ１の長期信頼性を向上させることができる。換言すれば、上記構成によれば、はんだ接合部４５の熱疲労寿命を延命することができる。
また、シリコンチップ４２が基板４１の第２面４１ｂから離されていると、シリコンチップ４２から基板４１に伝わる熱量が少なくなる。このため、基板４１の熱膨張に伴う変形自体が小さくなる。この観点においても、はんだ接合部４５に疲労が蓄積しにくくなり、これにより半導体パッケージ１の長期信頼性をさらに向上させることができる。
本実施形態では、支持部４３は、シリコンチップ４２よりも小さな外形を有し、シリコンチップ４２が覆うはんだ接合部４５の少なくとも一つを覆わない。このような構成によれば、例えばシリコンのような硬い材料で支持部４３を形成しても、はんだ接合部４５が支持部４３から拘束を受けにくく、はんだ接合部４５に疲労が蓄積しにくい。このため、半導体パッケージ１の長期信頼性をさらに向上させることができる。
本実施形態では、複数のはんだ接合部４５は、基板４１の厚さ方向で支持部４３に重なる領域を外して設けられる。このような構成によれば、はんだ接合部４５が支持部４３からさらに拘束を受けにくくなる。
本実施形態では、シリコンチップ４２と基板４１の第２面４１ｂとの間の距離ｄは、シリコンチップ４２の厚さＴと略同じ以上である。このような構成によれば、基板４１の反りを吸収するのに十分な距離がシリコンチップ４２と基板４１の第２面４１ｂとの間に設けられる。このため、はんだ接合部４５に疲労がさらに蓄積しにくくなる。
次に、第１実施形態の第１乃至第３の変形例、及び第２乃至第８の実施形態に係る半導体パッケージ１について説明する。なお、上記第１実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第１実施形態と同じである。
（第１変形例）
図７は、第１実施形態の第１変形例に係る半導体パッケージ１を示す。この変形例では、基板４１の厚さ方向で支持部４３に重なる領域にもはんだ接合部６１が設けられる。このはんだ接合部６１は、例えば、グランド強化のための追加的なはんだ接合部、または接合強化を目的としたダミー用のはんだ接合部である。このような構成によれば、支持部４３の下方を利用してグランド強化や接合強化を図ることができる。なお、はんだ接合部６１は、信号用または電源用のはんだ接合部でもよい。
（第２変形例）
図８は、第１実施形態の第２変形例に係る半導体パッケージ１を示す。この変形例では、支持部４３は、シリコンチップ４２と一体に形成される。換言すれば、支持部４３は、シリコンチップ４２の第１面４２ａに設けられた突出部である。このような構成によっても、上記第１実施形態と略同じ機能を実現することができる。
（第３変形例）
図９は、第１実施形態の第３変形例に係る半導体パッケージ１を示す。この変形例では、支持部４３は、回路基板１１と一体に設けられる。換言すれば、支持部４３は、基板４１の第２面４１ｂに設けられた突出部である。支持部４３は、例えば基板４１の表面にレジストを厚めに設けることで形成されてもよい。このような構成によっても、上記第１実施形態と略同じ機能を実現することができる。
（第２実施形態）
図１０及び図１１は、第２実施形態に係る半導体パッケージ１を示す。本実施形態では、支持部４３は、シリコンチップ４２と基板４１の第２面４１ｂとを電気的に接続する中継部材としての機能を有する。
詳しく述べると、支持部４３は、シリコン製であるとともに、シリコンチップ４２と基板４１の第２面４１ｂとを電気的に接続する中継配線７０（電気接続経路）を有する。中継配線７０は、例えば支持部４３に設けられたビアや導体層によって形成されてもよい。
シリコンチップ４２と支持部４３との間には、複数の第１電気接続部７１が設けられる。第１電気接続部７１の各々は、中継配線７０に接続される。同様に、支持部４３と基板４１の第２面４１ｂとの間には、複数の第２電気接続部７２が設けられる。第２電気接続部７２の各々は、中継配線７０に接続される。第１電気接続部７１及び第２電気接続部７２の各々は、例えば金バンプである。中継配線７０は、複数の第１電気接続部７１と、複数の第２電気接続部７２との間を電気的に接続する。
ここで、図１１に示すように、第２電気接続部７２の各々は、第１電気接続部７１の各々よりも大きい。例えば、第２電気接続部７２を形成する金バンプの外形は、第１電気接続部７１を形成する金バンプの外形よりも大きい。これにより、支持部４３と基板４１の第２面４１ｂとの間の接合強度は、シリコンチップ４２と支持部４３との間の接合強度よりも大きい。また、第２電気接続部７２の数は、例えば第１電気接続部７１の数よりも少ない。
図１０に示すように、基板４１の第２面４１ｂと支持部４３の側面４３ａとの間には、補強部７３が設けられる。なお「支持部の側面」とは、基板４１の厚さ方向に延びた支持部４３の周面を意味する。補強部７３は、支持部４３の周囲（例えば全周）に設けられ、支持部４３と基板４１の第２面４１ｂとを固定する。補強部７３は、例えば樹脂製の接着剤である。
なお、補強部７３は、シリコンチップ４２には接しない。すなわち、シリコンチップ４２の第１面４２ａと補強部７３との間には隙間が設けられる。シリコンチップ４２の第１面４２ａには、該シリコンチップ４２の電気回路７５の少なくとも一部が形成される。換言すれば、補強部７３は、シリコンチップ４２の電気回路７５を避けながら支持部４３と基板４１とを固定する。
このような構成によれば、上記第１実施形態と同様に、半導体パッケージ１の信頼性を向上させることができる。さらに本実施形態では、支持部４３は、シリコンチップ４２を基板４１の第２面４１ｂに電気的に接続する中継配線７０を有する。このような構成によれば、ボンディングワイヤ５８を設ける場合に比べて、シリコンチップ４２と基板４１との間の伝送経路を短くすることができる。これにより、半導体パッケージ１の動作速度の向上を図ることができる。
また上記構成によれば、シリコンチップ４２にボンディングワイヤ５８を設ける必要がなくなるので、シリコンチップ４２の上方を覆うモールド４４の厚さを薄くすることができる。これにより、半導体パッケージ１の薄型化を図ることができる。
ここで、シリコンチップ４２とシリコン製の支持部４３は、線膨張係数が略同じまたは類似する。このため、半導体パッケージ１の熱膨張時において、シリコンチップ４２と支持部４３との間には、熱膨張に起因する大きな力が掛かりにくい。一方で、樹脂製の基板４１とシリコン製の支持部４３との間には、両者の線膨張係数が異なるため、熱膨張時に比較的大きな力が掛かりやすい。
そこで本実施形態では、第２電気接続部７２の各々は、第１電気接続部７１の各々よりも大きく形成される。これにより、支持部４３と基板４１との間の接合強度は、シリコンチップ４２と支持部４３との間の接合強度よりも大きく設定される。このような構成によれば、シリコンチップ４２と基板４１との間の電気的接続に不具合が生じにくく、半導体パッケージ１の長期信頼性の向上をさらに図ることができる。
本実施形態では、第２電気接続部７２の数は、第１電気接続部７１の数よりも少ない。このような構成によれば、支持部４３と基板４１との間で不具合が生じる可能性をさらに小さくすることができる。また、第２電気接続部７２の数を少なくすることで、第２電気接続部７２の個々の大きさを第１電気接続部７１に比べて大きく形成しやすくなる。これにより、半導体パッケージ１の長期信頼性の向上をさらに図ることができる。
本実施形態では、基板４１の第２面４１ｂと支持部４３の側面４３ａとの間に補強部７３が設けられる。このような構成によれば、支持部４３と基板４１との固定強度をさらに高めることができ、支持部４３と基板４１との間に熱膨張に伴う不具合が生じる可能性をさらに小さくすることができる。
（第３実施形態）
図１２は、第３実施形態に係る半導体パッケージ１を示す。本実施形態では、前記シリコンチップ４２は、第１シリコンチップ４２である。支持部４３は、コントローラ、メモリ、またはデータ転送部として機能する第２シリコンチップ８１である。換言すれば、第１シリコンチップ４２は、該第１シリコンチップ４２よりも小さな第２シリコンチップ８１の上に積層されて基板４１の第２面４１ｂから離されている。
第２シリコンチップ８１（第２半導体チップ）は、矩形の平板状に形成された半導体素子である。第２シリコンチップ８１の一例は、上述のコントローラ２１、半導体メモリ２２（ＮＡＮＤメモリ）、及びＤＲＡＭ２３のいずれかでもよい。第２シリコンチップ８１は、第１シリコンチップ４２と同じ機能を有してもよいし、異なる機能を有してもよい。
第１シリコンチップ４２は、第２シリコンチップ８１に重なる領域に、貫通孔８２と、該貫通孔８２の内部に形成されたビア８３とを有する。貫通孔８２及びビア８３は、基板４１の厚さ方向に第１シリコンチップ４２を貫通し、第２シリコンチップ８１に面する。
第２シリコンチップ８１は、ビア８３に電気的に接続される電気接続部８４を有する。これにより、第２シリコンチップ８１は、例えばビア８３及び第１シリコンチップ４２を介して基板４１に電気的に接続される。
このような構成によれば、上記第１実施形態と同様に、半導体パッケージ１の信頼性の向上を図ることができる。さらに本実施形態では、支持部４３は、コントローラ、メモリ、またはデータ転送部として機能する第２シリコンチップ８１である。このような構成によれば、高い信頼性を確保しつつ、半導体パッケージ１の機能や性能を拡張することができる。
本実施形態では、第１シリコンチップ４２は、第２シリコンチップ８１に面する位置にビア８３が設けられる。第２シリコンチップ８１は、ビア８３を介して基板４１に電気的に接続される。このような構成によれば、第１シリコンチップ４２と基板４１との間に挟まれた第２シリコンチップ８１を基板４１に確実に電気的に接続することができる。
（第４実施形態）
図１３は、第４実施形態に係る半導体パッケージ１を示す。本実施形態では、半導体パッケージ１は、複数の第１シリコンチップ４２を有する。複数の第１シリコンチップ４２は、例えば半導体メモリ２２である。複数の第１シリコンチップ４２は、互いにずらされるとともに、基板４１の厚さ方向に積層される。第１シリコンチップ４２の第２面４２ｂには、ボンディングワイヤ５８が接続される第２パッド５７が設けられる。
本実施形態では、支持部４３は、第１実施形態と同様に、シリコンチップとして機能しない単なるスペーサでもよいし、第３実施形態と同様に、第２シリコンチップ８１として機能する半導体素子でもよい。第２シリコンチップ８１は、第１シリコンチップ４２と同様に半導体メモリ２２でもよく、コントローラ２１やＤＲＡＭ２３でもよい。
このような構成によれば、上記第１実施形態と同様に、半導体パッケージ１の信頼性の向上を図ることができる。さらに本実施形態では、複数の半導体メモリ２２を有した半導体パッケージ１において長期信頼性の向上を図ることができる。
（第５実施形態）
図１４は、第５実施形態に係る半導体パッケージ１を示す。なお図１４は、説明の便宜上、モールド４４を取り除いた状態での半導体パッケージ１を示す。本実施形態では、基板４１、シリコンチップ４２、及び支持部４３の各々は、矩形状に形成される。図１４に示すように、支持部４３は、該支持部４３の辺９１が基板４１の角部９２を向くように基板４１に対して斜めに配置される。支持部４３は、基板４１対して例えば略４５度傾けて（回転させて）配置される。
このような構成によれば、上記第１実施形態と同様に、半導体パッケージ１の信頼性の向上を図ることができる。
ここで一般的に、複数のはんだ接合部４５のなかでは、基板４１の角部９２に近いはんだ接合部９３は、疲労を蓄積しやすく故障しやすい。そこで本実施形態では、基板４１対して支持部４３を斜めに配置することで、基板４１の角部９２に近いはんだ接合部９３と支持部４３との間の距離をなるべく大きくしている。これにより、このはんだ接合部９３が支持部４３からの影響をさらに受けにくくなり、はんだ接合部９３に疲労が蓄積しにくくなる。これにより、半導体パッケージ１の長期信頼性をさらに向上させることができる。なお本実施形態のように基板４１対して支持部４３を斜めに配置する構成は、他の全ての実施形態及び変形例においても適用可能である。
（第６実施形態）
図１５は、第６実施形態に係る半導体パッケージ１を示す。本実施形態では、支持部４３は、シリコンチップ４２の中央部５１の下方を避けるように、複数の支持片１０１，１０２に分かれて設けられる。支持片１０１，１０２は、シリコンチップ４２の周端部５２を支持する。なお、支持部４３は、上記に代えて、シリコンチップ４２の中央部５１の下方を避けるような枠状に形成されてもよい。
このような構成によれば、上記第１実施形態と同様に、半導体パッケージ１の信頼性の向上を図ることができる。また上記構成によれば、基板４１の中央部に位置したはんだ接合部４５が支持部４３によって拘束されない。このため、基板４１の中央部に特に保護したいはんだ接合部４５が存在する場合などに、本実施形態の構成を適用することで半導体パッケージ１の長期信頼性を向上させることができる。
（第７実施形態）
図１６及び図１７は、第７実施形態に係る半導体パッケージ１を示す。図１７は、説明の便宜上、モールド４４を取り除いた状態での半導体パッケージ１を示す。本実施形態では、回路基板１１は、さらに別の回路基板１１１に固定される。回路基板１１は、例えばねじのような複数の固定具１１２によって回路基板１１１に固定される。複数の固定具１１２は、一つの第１固定具１１２ａと、残りの第２固定具１１２ｂとを含む。第１固定具１１２ａは、複数の固定具１１２のなかで半導体パッケージ１に最も近くに位置する。
本実施形態では、シリコンチップ４２及び支持部４３は、半導体パッケージ１の内部において、基板４１の中央Ｃに対して第１固定具１１２ａから離れる方向にずれて位置する。
このような構成によれば、上記第１実施形態と同様に、半導体パッケージ１の信頼性の向上を図ることができる。ここで、複数のはんだ接合部４５のなかでは、第１固定具１１２ａに近いはんだ接合部１１３に疲労が蓄積しやすい。そこで本実施形態では、第１固定具１１２ａに近いはんだ接合部１１３からシリコンチップ４２及び支持部４３を離している。これにより、第１固定具１１２ａに近いはんだ接合部１１３に生じる疲労の蓄積を緩和することができ、半導体パッケージ１の長期信頼性をさらに向上させることができる。
（第８実施形態）
図１８は、第８実施形態に係る半導体パッケージ１を示す。本実施形態では、シリコンチップ４２は、固定部５４によって基板４１の第２面４１ｂに直接に取り付けられる。固定部５４は、シリコンチップ４２の中央部５１と基板４１の第２面４１ｂとの間に設けられ、シリコンチップ４２の中央部５１と基板４１の第２面４１ｂとを固定する。一方で、固定部５４は、シリコンチップ４２の周端部５２と基板４１の第２面４１ｂとの間には位置しない。すなわち、シリコンチップ４２の周端部５２は、基板４１の第２面４１ｂに固定されていない。固定部５４は、シリコンチップ４２よりも小さな外形を有する。
このような構成によれば、シリコンチップ４２の全面が基板４１に固定される場合に比べて、熱膨張時に基板４１及びはんだ接合部４５に大きなひずみが生じにくく、はんだ接合部４５に疲労が蓄積しにくくなる。これにより、半導体パッケージ１の長期信頼性の向上を図ることができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
１…半導体パッケージ、４１…基板、４１ａ…第１面、４１ｂ…第２面、４２…シリコンチップ（第１シリコンチップ）、４３…支持部、４３ａ…側面、４４…モールド、４５…はんだ接合部、７０…中継配線、７１…第１電気接続部、７２…第２電気接続部、７３…補強部、８１…第２シリコンチップ、９１…辺、９２…角部

Claims (10)

  1. 第１面と、該第１面とは反対側に位置した第２面とを有した基板と、
    前記基板の第１面に設けられた複数のはんだ接合部と、
    前記基板の第２面に面したシリコンチップと、
    前記基板の第２面と前記シリコンチップとの間に設けられて前記シリコンチップを前記基板の第２面から離れた位置に支持するとともに、前記シリコンチップよりも小さな外形を有して前記複数のはんだ接合部のなかで前記シリコンチップが覆うはんだ接合部の少なくとも一つを覆わないシリコン製の支持部と、
    前記シリコンチップ及び前記支持部を一体に覆うモールドと、
    を備えた半導体パッケージ。
  2. 請求項１の記載において、
    前記複数のはんだ接合部は、前記基板の厚さ方向で前記支持部に重なる領域を外して設けられた半導体パッケージ。
  3. 請求項１または請求項２の記載において、
    前記支持部は、前記シリコンチップを前記基板の第２面に電気的に接続する中継配線を有した半導体パッケージ。
  4. 請求項３の記載において、
    前記シリコンチップと前記支持部との間に設けられ、前記中継配線に接続された複数の第１電気接続部と、
    前記支持部と前記基板の第２面との間に設けられ、前記中継配線に接続された複数の第２電気接続部と、をさらに備え、
    前記第２電気接続部の各々は、前記第１電気接続部の各々よりも大きい半導体パッケージ。
  5. 請求項４の記載において、
    前記第２電気接続部の数は、前記第１電気接続部の数よりも少ない半導体パッケージ。
  6. 請求項１乃至請求項５のいずれかの記載において、
    前記基板の第２面と前記支持部の側面との間に設けられた補強部を有した半導体パッケージ。
  7. 請求項１乃至請求項６のいずれかの記載において、
    前記基板、前記シリコンチップ、及び前記支持部の各々は矩形状に形成され、
    前記支持部は、平面視において該支持部の辺が前記基板の角部を向くように前記基板に対して斜めに配置された半導体パッケージ。
  8. 請求項１または請求項２の記載において、
    前記シリコンチップは、第１シリコンチップであり、
    前記支持部は、コントローラ、メモリ、またはデータ転送部として機能する第２シリコンチップである半導体パッケージ。
  9. 請求項８の記載において、
    前記第１シリコンチップは、前記第２シリコンチップに面する位置に、該第１シリコンチップを貫通したビアが設けられ、
    前記第２シリコンチップは、前記ビアを介して前記基板に電気的に接続された半導体パッケージ。
  10. 第１面と、該第１面とは反対側に位置した第２面とを有した基板と、
    前記基板の第１面に設けられた複数のはんだ接合部と、
    前記基板の第２面に面したシリコンチップと、
    前記シリコンチップの中央部と前記基板の第２面とを固定するとともに、前記シリコンチップの周端部と前記基板の第２面との間には位置しない固定部と、
    を備えた半導体パッケージ。
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