JP2014022738A - 半導体パッケージ及びその製造方法 - Google Patents

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Abstract

【課題】 体格を小さくしつつ半導体チップが外部に露出することを防止する半導体パッケージを提供する。
【解決手段】 回路基板１０１上に設けられている半導体チップ１１０の上部には、スペーサ１４０が備えられる。スペーサ１４０は、その厚みｄが約２０μｍとなるよう形成されている。半導体チップ１１０の側面及び上面を封止する封止材１５０は、その上面がスペーサ１４０の上面と同じ高さになるよう形成されている。半導体チップ１１０を封止するとき、封止材１５０が半導体チップ１１０を収容している封止モールドの一方の側から封止モールドの内部に注入されると、封止材１５０はスペーサ１４０を迂回し半導体チップ１１０の封止モールドの他方の側を覆うよう流動する。これにより、封止材の流動不足により半導体チップ１１０が外部に露出することなく、半導体チップ１１０の体格を小さくすることができる。
【選択図】 図１Ｂ

Description

本発明は、半導体パッケージ及びその製造方法に関する。
半導体パッケージの厚みを薄くする要求が増加しつつあり、このために、単位面積内に集積される素子を高密度化して積層される半導体チップの数を低減させるか、または、積層される半導体チップの厚みを薄くするための研究が広く行われている。
一方、一つの半導体パッケージ内に積層される半導体チップのうち最上部に位置する半導体チップの上部表面と半導体パッケージの封止材の上部表面との距離を短くするための研究も一部行われている。特許文献１には、半導体チップを搭載した基板とマザーボードとの間に所定の隙間を確保するためのスペーサが設けられる半導体装置が記載されている。
特開平０５−２２６５０４号公報
本発明の目的は、体格を小さくしつつ半導体チップが外部に露出することを防止する半導体パッケージを提供することにある。
本発明の半導体パッケージは、回路基板と、回路基板上に実装された少なくとも一つの半導体チップと、半導体チップの上部に設けられ上部表面が外部に露出するスペーサと、半導体チップを取り囲む封止材と、を備える。スペーサは、５μｍないし１１０μｍの厚みを有する。
また、本発明の半導体パッケージは、スペーサの上部表面と封止材の上部表面のレベルとが、実質的に同一である。また、スペーサが配された半導体チップのエッジとスペーサのエッジとの間の水平方向の距離は２００μｍ以下である。特に、スペーサのエッジの少なくとも一部は、スペーサが配された半導体チップの外部に突出する。また、スペーサのエッジの少なくとも一部は、スペーサが配された半導体チップの上部表面に位置する。
また、本発明の半導体パッケージでは、スペーサの側面の少なくとも一部は、半導体チップから遠くなるほどスペーサの内部に向かって傾斜する。または、スペーサの水平方向の幅は、半導体チップから遠くなるほど短くなる。または、半導体パッケージは、スペーサの側面の少なくとも一部は、スペーサの内部方向に凹む。このとき、スペーサの側面の少なくとも一部は、スペーサの内部方向に曲面をなして凹状になる。
また、本発明の半導体パッケージでは、スペーサの側面の少なくとも一部は、スペーサの上部表面より粗面化している。
また、本発明の半導体パッケージでは、スペーサの上部の幅は、スペーサの下部の幅より小さくなるようスペーサの側面の少なくとも一部に段差が形成されている。
また、本発明の半導体パッケージでは、スペーサは、ポリマー、金属またはシリコンからなる。
また、本発明の半導体パッケージでは、少なくとも一つの半導体チップは、少なくとも２つの積層された半導体チップを備える。このとき、積層された半導体チップの最上部に位置する半導体チップは、上部表面に接続端子を持つ。
また、本発明の半導体パッケージには、スペーサの上部表面の少なくとも一部分に封止材のフラッシュが形成されている。また、スペーサの下部表面の面積は、スペーサが配された半導体チップの上部表面の面積より大きい。
本発明の半導体パッケージは、回路基板と、回路基板上に実装された少なくとも一つの半導体チップと、半導体チップの上部に設けられるスペーサと、スペーサと同じレベルの上部表面を有し半導体チップを取り囲む封止材と、を備える。
また、本発明の半導体パッケージでは、スペーサの上部表面が外部に露出されている。また、スペーサのエッジの少なくとも一部が半導体チップに向かって曲げられている。また、スペーサの側面にバリが形成されている。また、スペーサの厚みは、５μｍないし１１０μｍの範囲である。
本発明の半導体パッケージの製造方法は、回路基板の上に少なくとも一つの半導体チップを実装する段階と、半導体チップの上部面にスペーサを位置させる段階と、スペーサにモールドを密着させた状態で、半導体チップの側面及び露出された上部面を封止材で封止する段階と、を含むことを特徴とする。
また、本発明のシステムは、制御部と、データを入力または出力可能な入出力部と、データを保存可能なメモリ部と、外部装置にデータを伝送可能なインターフェース部と、制御部、入出力部、メモリ部及びインターフェース部を互いに通信自在に連結するバスと、を備えるシステムであり、制御部及びメモリ部のうち少なくとも一つが本発明の半導体パッケージを備えることを特徴とする。
本発明の第１実施形態による半導体パッケージを示す斜視図である。 図１ＡのＢ−Ｂ’線の断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示すフローチャートである。 本発明の第１実施形態による半導体パッケージの製造方法を順次に示す側断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を順次に示す側断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を順次に示す側断面図である。 本発明の第１実施形態による半導体パッケージのスペーサの上部表面にフラッシュが残存する半導体パッケージを示す斜視図である。 本発明の第２実施形態による半導体パッケージを示す側断面図である。 図５Ａの半導体パッケージに使われるためのスペーサの製造方法を概念的に示す側断面図である。 図５Ａの半導体パッケージに使われるためのスペーサの製造方法を概念的に示す側断面図である。 図５Ａの半導体パッケージの変形実施形態を示す側断面図である。 本発明の第３実施形態による半導体パッケージを示す側断面図である。 図６Ａの半導体パッケージに使われるためのスペーサの製造方法を概念的に示す側断面図である。 図６Ａの半導体パッケージに使われるためのスペーサの製造方法を概念的に示す側断面図である。 本発明の第４実施形態による半導体パッケージを示す側断面図である。 図７Ａの半導体パッケージに使われるためのスペーサの製造方法を概念的に示す側断面図である。 図７Ａの半導体パッケージに使われるためのスペーサの製造方法を概念的に示す側断面図である。 本発明の第５実施形態による半導体パッケージの内部を示す平面図である。 本発明の第５実施形態による半導体パッケージの変形例の内部を示す平面図である。 本発明の第５実施形態による半導体パッケージの変形例の内部を示す平面図である。 本発明の第６実施形態による半導体パッケージの側断面図である。 本発明の第６実施形態による半導体パッケージの変形例の側断面図である。 本発明の第６実施形態による半導体パッケージの変形例の側断面図である。 本発明の第６実施形態による半導体パッケージの変形例の側断面図である。 本発明の第６実施形態による半導体パッケージの変形例の斜視図である。 本発明の第７実施形態によるメモリカードのブロックダイヤグラムである。 本発明の第８実施形態によるシステムを示す概念図である。
以下、添付図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態はいろいろな他の形態に変形され、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されると解釈されることが望ましい。同じ符号は同じ要素を意味する。さらに、図面での多様な要素及び領域は概略的に描かれたものである。よって、本発明は、添付した図面に描かれた相対的なサイズや間隔によって制限されるものではない。
「第１」、「第２」などの用語は、多様な構成要素を説明するときに使われるが、構成要素は用語によって限定されるものではない。用語は、一つの構成要素を他の構成要素から区別する目的でのみ使われる。例えば、本発明の権利範囲を逸脱せずに第１構成要素は第２構成要素と称されても、逆に第２構成要素は第１構成要素と称されてもよい。
本願で使った用語は、単に特定の実施形態を説明するために使われたものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明らかに異なって意味しない限り、複数の表現を含む。本出願で「含む」または「持つ」などの表現は、明細書に記載した特徴、数、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを指定しようとするものであり、一つまたはそれ以上の他の特徴や数、動作、構成要素、部分品またはこれらの組み合わせの存在または付加可能性を予め排除しないと理解されねばならない。
特に定義されない限り、ここで使われるあらゆる用語は、技術用語及び科学用語を始めとして当業者が共通的に理解しているところと同じ意味を持つ。また、通常的に使われる、辞書に定義されたような用語は、かかる技術の脈絡でこれらが意味するところと一貫した意味を持つと解釈されねばならず、ここで明示的に定義しない限り、過度に形式的な意味と解釈されてはならないということは理解できるであろう。
（第１実施形態）
図１Ａ及び図１Ｂは、本発明の第１実施形態による半導体パッケージ１００を示す斜視図及び断面図であり、図１Ｂは、図１ＡのＢ−Ｂ’線の断面図である。
図１Ａ及び図１Ｂを参照すれば、半導体パッケージ１００は、回路基板１０１上に実装された一つ以上の半導体チップ１１０、および半導体チップ１１０の上部に配されたスペーサ１４０を備える。半導体チップ１１０は、コネクタ１２０を通じて回路基板１０１に電気的に連結され、また封止材１５０によって封止されることで、外部の衝撃、温度、湿気などから保護される。
回路基板１０１は、絶縁基板に導電体で回路が形成されている基板であり、例えば、硬質印刷回路基板であっても、軟質印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ、ＦＰＣＢ）またはテープ基板であってもよい。
半導体チップ１１０は、一つの半導体から形成されてもよく、図１Ａのように複数の半導体１１０ａ、１１０ｂ、１１０ｃ、１１０ｄが積層されていてもよい。図１Ｂでは、半導体１１０ａ、１１０ｂ、１１０ｃ、１１０ｄが垂直に整列して積層されたことを示したが、場合によっては、各チップがオフセットされて積層されていてもよい。
半導体チップ１１０は、回路基板１０１にコネクタ１２０で連結されていてもよい。コネクタ１２０は、２つの連結端子を電気的に連結可能な手段ならばよく、図１Ｂではポンディングワイヤを示したが、例えば、半田ボール、半田バンプなどであり、特別に限定されるものではない。また、半導体パッケージ１００でコネクタ１２０としてポンディングワイヤ、半田ボール、半田バンプのうちいずれか一つが使われても、２種以上が使われてもよい。特に、半導体チップ１１０のうち最上部に位置する半導体１１０ａが回路基板１０１とポンディングワイヤで連結される場合において、ポンディングワイヤは、半導体１１０ａから所定高さまで上昇してから下降して回路基板１０１上のポンディングパッド１３２に接合される。
半導体チップ１１０の上部には、スペーサ１４０が備えられる。スペーサ１４０は、半導体チップ１１０の上部であり、半導体チップ１１０の上部面中心に配される。例えば、スペーサ１４０の配置は、半導体チップ１１０のモールディング工程に先行して行われるが、モールディング工程のためのモールド内で封止材１５０が半導体チップ１１０の中心部の上部面まで流動せねばならない負担を低減させる。これについては後述する。
スペーサ１４０は、例えば、シリコン、金属、プラスチック、または、エポキシ樹脂で製造される。また、スペーサ１４０は単一物質からなり、シリコン、金属及びプラスチックの２種以上が複合された複合素材からなる。スペーサ１４０が複合素材からなる場合、異なる素材の物質が積層された形態であっても、いずれか一素材の粉末が他の素材のマトリックスに分散した形態であってもよい。
スペーサ１４０の厚みｄは、例えば、約５μｍないし約１１０μｍである。またはスペーサ１４０の厚みｄは、例えば、約２０μｍないし約７０μｍである。
スペーサ１４０のサイズは特に限定されない。例えば、スペーサ１４０のサイズは、スペーサ１４０が配された半導体チップ１１０の最上部の半導体１１０ａのエッジと、スペーサ１４０のエッジとの間の水平方向の距離ｗが２００μｍ以下になるように定められる。また、スペーサ１４０は、その大きさが、例えば、１５０μｍ以下または１００μｍ以下になるように定められる。
スペーサ１４０と半導体チップ１１０との間には、半導体チップ１１０にスペーサ１４０を取り付けるための接着層がさらに備えられる。接着層は、ＮＣＦ（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）、ＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）、ＵＶ感応フィルム、瞬間接着剤、熱硬化性接着剤、レーザー硬化型接着剤、超音波硬化型接着剤、ＮＣＰ（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）などで形成される。
封止材１５０は、レジンのようなポリマーで形成される。例えば、封止材１５０は、エポキシモールディングコンパウンド（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ、ＥＭＣ）でありうるが、これに限定されるものではない。封止材１５０は、半導体チップ１１０の側面及び上面を密封する。
また、封止材１５０の上部表面は、スペーサ１４０の上部表面と実質的に同じレベルを持つ。ここで、封止材１５０の上部表面とスペーサ１４０の上部表面とが実質的に同じレベルを持つとは、封止材１５０の上部表面のうち最も高いレベルを持つ地点と、スペーサ１４０の上部表面のうち最も高いレベルを持つ地点とのレベル差が２μｍ以内であることを意味する。
回路基板１０１の上部面のポンディングパッド１３２は、下部面のバンプパッド１３４と回路を介して電気的に連結され、下部面のバンプパッド１３４は、例えば、外部装置と連結される半田バンプ１６０と連結される。
図２は、本発明の第１実施形態による半導体パッケージの製造方法を示すフローチャートであり、図３Ａないし図３Ｃは、本発明の第１実施形態による半導体パッケージの製造方法を順次に示す側断面図である。
図２及び図３Ａを参照すれば、回路基板１０１上に半導体チップ１１０が実装される（Ｓ１１０）。半導体チップ１１０を回路基板１０１上に実装するために多様な方法が用いられ、例えば、ＮＣＦ、ＡＣＦ、ＵＶ感応フィルム、瞬間接着剤、熱硬化性接着剤、レーザー硬化型接着剤、超音波硬化型接着剤、ＮＣＰなどの接着部材を用いられる。
半導体チップ１１０は、単一の半導体から形成されてもよく、また、図３Ａに示したように、複数の半導体１１０ａ、１１０ｂ、１１０ｃ、１１０ｄが積層されたものであってもよい。また、複数の半導体１１０ａ、１１０ｂ、１１０ｃ、１１０ｄのうち少なくとも一部は、活性面が下方に向かうフリップチップ状に実装されてもよい。
回路基板１０１は、図示しない金属パターン及び層間接続のための図示しないビアを備える。ここで金属パターンは、単層または複数層でありうる。回路基板１０１は、硬質印刷回路基板であっても、軟質印刷回路基板（ＦＰＣＢ）またはテープ基板であってもよい。
回路基板１０１の上部表面には、金属パターンと電気的に連結された複数のポンディングパッド１３２が備えられる。
回路基板１０１の下部表面には、複数のポンディングパッド１３２と電気的に連結された複数のバンプパッド１３４が備えられる。バンプパッド１３４は、連結端子（図１Ｂの１６０参照）を介して外部装置と電気的に接続される。外部装置は、例えば、メインボードなどの他の基板でありうるが、必ずしもこれに限定されるものではない。
図２及び図３Ｂを参照すれば、コネクタ１２０を通じて半導体チップ１１０を回路基板１０１に電気的に連結する（Ｓ１２０）。ここでは、コネクタ１２０がポンディングワイヤである場合を示すが、これに限定されるものではない。例えば、半導体チップ１１０は、スルーシリコンビア（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ、ＴＳＶ）を通じて回路基板１０１に連結されてもよい。ここに関するさらに多様な実施形態は後述する。
また、半導体チップ１１０の上にスペーサ１４０を位置させ、これを取り付けられる（Ｓ１３０）。図２では、半導体チップ１１０上にスペーサ１４０を取り付ける工程が、半導体チップ１１０を回路基板１０１に電気的に連結する段階以後に行われると説明したが、必ずしもこれに限定されるものではない。半導体チップ１１０上にスペーサ１４０を取り付ける工程は、後述する封止工程（Ｓ１４０）以前に行わればよく、特に限定されるものではない。例えば、半導体チップ１１０上にスペーサ１４０を取り付けた後、半導体チップ１１０を回路基板１０１に電気的に連結する段階が行われる。ひいては、半導体チップ１１０上にスペーサ１４０を取り付けた後、半導体チップ１１０が回路基板１０１上に実装されてもよい。
スペーサ１４０を半導体チップ１１０に取り付けるため、スペーサ１４０と半導体チップ１１０との間には接着層１４２がさらに備えられる。接着層１４２は、ＮＣＦ（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）、ＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）、ＵＶ感応フィルム、瞬間接着剤、熱硬化性接着剤、レーザー硬化型接着剤、超音波硬化型接着剤、ＮＣＰ（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）などで形成される。前述したように、スペーサ１４０の厚みｄは約５μｍないし約１１０μｍである。または、スペーサ１４０の厚みｄは、例えば、約２０μｍないし約７０μｍである。
図２及び図３Ｃを参照すれば、半導体チップ１１０の側面及び露出された上部面を封止材１５０で封止する（Ｓ１４０）。このために、半導体チップ１１０が実装された回路基板１０１を封止モールド１０内に位置させる。特に、封止モールド１０は、上部モールド１０ａ及び下部モールド１０ｂを備えるが、上部モールド１０ａをスペーサ１４０の上部表面に密着させる。
半導体チップ１１０を封止するために、ＥＭＣのようなポリマー樹脂が封止モールド１０の内部に注入される。図３Ｃでは、封止モールド１０内に積層されていないか、または積層された半導体チップ１１０を一つのみ収容すると示したが、封止モールド１０内に複数の半導体チップ１１０が水平方向に配列されていてもよい。この場合、モールディングが終わった後、各半導体パッケージ別に個別化する過程がさらに含まれる。
前述したように、上部モールド１０ａは、スペーサ１４０の上部表面に密着されるため、モールディング時に封止材１５０をなす樹脂の圧力が高くないとしても、封止材１５０がスペーサ１４０と協力して半導体チップ１１０の上部表面を十分に覆う。もしスペーサ１４０が存在していなければ、半導体チップ１１０の上部表面全体を封止材１５０が覆わねばならない。言い換えれば、半導体チップ１１０の中心部まで封止材１５０が流動せねばならないため、封止材１５０に相当な圧力が加えられる必要がある。特に、上部モールド１０ａと半導体チップ１１０との間隔が、例えば、２００μｍ以下のように非常に近接した場合ならば、封止材１５０の粘度及び表面張力によって、封止材１５０が半導体チップ１１０の上部全体を均一に覆うためには、封止材１５０に相当な圧力が必要である。
また、前述したように、封止モールド１０内に複数の半導体チップ１１０が水平方向に配列されていてもよいが、封止材１５０が流れ込む入口部分は、封止材１５０が相対的に粘度の低い時に半導体チップ１１０の上部部分を覆い、比較的容易に封止材１５０がスペーサ１４０と協力して半導体チップ１１０の上部表面を十分に覆う。
しかし、封止材１５０が流れ込む入口から遠い側に位置する半導体チップ１１０は、経時的に封止材１５０の粘度が相対的に高くなった状態で封止材１５０が覆うようになっていて、スペーサ１４０なしでは半導体チップ１１０の上部面全体を封止材１５０のみで均一に覆い難い。この場合、スペーサ１４０を設けることにより、封止材１５０がスペーサ１４０によって半導体チップ１１０の上部全体を比較的容易に覆うことができる。
但し、場合によっては、半導体チップ１１０のエッジとスペーサ１４０のエッジとの間の水平方向の距離ｗが遠すぎれば、封止材１５０がスペーサ１４０のエッジまで流動していくために必要な圧力負担が過度になる。この場合、封止材１５０がスペーサ１４０と水平方向に接触しない状態で硬化し、半導体チップ１１０の上部表面が露出される恐れがある。このような点を考慮して、半導体チップ１１０のエッジとスペーサ１４０のエッジとの間の水平方向の距離ｗは、例えば、約５００μｍ以下、または約２００μｍ以下、または約１５０μｍ以下である。
また、半導体チップ１１０のエッジとスペーサ１４０のエッジとの間の水平方向の距離ｗは、所望の圧力で溶融状態の封止材１５０がスペーサ１４０のエッジまで至るように構成される。
上部モールド１０ａは、スペーサ１４０の上部表面全体にわたって密着されてもよいが、場合によっては、スペーサ１４０の上部表面のうち一部領域に対して完璧に密着されないこともある。この場合、上部モールド１０ａとスペーサ１４０との間に封止材１５０が流れ込んでもよく、流れ込んだ封止材１５０が硬化してフラッシュとして残存してもよい。図４は、このようにスペーサ１４０の上部表面にフラッシュ１５５が残存する半導体パッケージ１００を示す斜視図である。
（第２実施形態）
図５Ａは、本発明の第２実施形態による半導体パッケージ１００ａを示す側断面図であり、図５Ｂ及び図５Ｃは、半導体パッケージ１００ａに使われるためのスペーサ１４０ａの製造方法を概念的に示す側断面図である。図５Ａに示す半導体パッケージ１００ａは、スペーサ１４０ａを除外すれば、図１Ｂ及び図３Ａないし図３Ｃを参照して説明したところの同一であるので、スペーサ１４０ａ以外の部分についての詳細な説明は略する。
図５Ａを参照すれば、図１Ｂのように半導体チップ１１０上にスペーサ１４０ａが備えられる。スペーサ１４０ａの形態は、半導体チップ１１０から遠くなるほど水平方向の幅が変化するものである。
具体的には、スペーサ１４０ａの形態は、半導体チップ１１０から遠くなるほど水平方向の幅が縮まるものである。言い換えれば、スペーサ１４０ａの側面は、半導体チップ１１０の上部表面に対して一定角度で傾いている。選択的に、スペーサ１４０ａの形態は、半導体チップ１１０から遠くなるほどスペーサ１４０ａの内部側へ傾いている。
さらに、たとえ図５Ａではスペーサ１４０ａの側面が平面である場合を示しているとしても、スペーサ１４０ａの側面は必ずしも平面である必要はなく、曲面をなしてもよい。特に、スペーサ１４０ａの側面は、外部に向かって突出した凸状の曲面をなす。また図５Ａでは、スペーサ１４０ａの上部表面と側面と出合う地点に角が形成されると示したが、スペーサ１４０ａの上部表面と側面とは、曲面をなして互いに出合うように構成されてもよい。
以上で説明したような形態を持つスペーサ１４０ａを製造する方法は、特に限定されるものではない。例えば、図５Ｂに示したように、スペーサ１４０ａとして形成しようとする物質の平面パネル１４８を打抜きしてスペーサ１４０ａを製造する。さらに具体的に、上部ダイス２２ａ及び下部ダイス２２ｂを備えるダイス２２に平面パネル１４８を固定させた後、ダイス２２の側面に沿ってパンチ２４を下降させて打抜きすれば、所望のサイズのスペーサ１４０ａが得られる。
この時、スペーサ１４０ａの側面は、垂直方向に滑らかに形成されず、図５Ｃに示すように斜めに傾いた側面を持つ。このようにスペーサ１４０ａの側面が垂直方向に滑らかに形成されずに傾いた側壁を持つ原因は、パンチによって打抜きされる瞬間に平面パネル１４８に加えられるせん断応力による変形に起因する。スペーサ１４０ａを量産するために、例えば、積層された複数の平面パネル１４８を上部ダイス２２ａと下部ダイス２２ｂとの間に固定させた後、打抜きをしてもよい。
また、スペーサ１４０ａは、このような方法に限定されず、他の方法によって製造されてもよい。
スペーサ１４０ａを製造する工程において、スペーサ１４０ａ側面の少なくとも一部は粗面化している。特に、スペーサ１４０ａの側面の少なくとも一部は、スペーサ１４０ａの上部表面よりさらに粗面化していることもある。また、スペーサ１４０ａの側面にバリが形成される場合もある。
また場合によっては、スペーサ１４０ａ’のエッジが、図５ＤのＴ部分に示したように、下部に向かって若干曲げられていることもある。言い換えれば、スペーサ１４０ａ’のエッジの少なくとも一部が半導体チップ１１０に向かって若干曲げられていることもある。このような変形は意図されたものでもあり、前述したようなせん断応力による変形の結果でもありうる。
以上で説明したように、スペーサの幅が半導体チップ１１０から遠くなるにつれて変化する場合において、スペーサのエッジの位置は、半導体チップ１１０と接触するスペーサの表面のエッジであると定義する。例えば、図５Ａでは、スペーサ１４０ａにおいて、半導体チップ１１０との接触面である下部面のエッジがスペーサ１４０ａと定義されるので、スペーサ１４０ａのエッジと半導体チップ１１０のエッジとの水平方向の距離は、図５Ａのｗで示した距離を意味する。図５Ａに示す半導体チップ１１０のエッジとスペーサ１４０ａのエッジとの間の水平方向の距離ｗは、例えば、約５００μｍ以下、または約２００μｍ以下、または約１５０μｍ以下である。
（第３実施形態）
図６Ａは、本発明の第３実施形態による半導体パッケージ１００ｂを示す側断面図であり、図６Ｂ及び図６Ｃは、半導体パッケージ１００ｂに使うためのスペーサ１４０ｂの製造方法を概念的に示す側断面図である。図６Ａに示す半導体パッケージ１００ｂは、スペーサ１４０ｂを除去すれば、図１Ｂ及び図３Ａないし図３Ｃを参照して説明したところと同一であるので、スペーサ１４０ｂ以外の部分についての詳細な説明は略する。
図６Ａを参照すれば、図１Ｂのように、半導体チップ１１０上にスペーサ１４０ｂが備えられる。スペーサ１４０ｂの形態は、半導体チップ１１０から遠くなるにつれて段差を持って水平方向の幅が変化する。図６Ａでは、水平方向の幅が変化するように１回の段差を持つと示したが、複数回の段差を持つようにスペーサ１４０ｂの幅が構成される。
具体的には、スペーサ１４０ｂは、半導体チップ１１０からの距離が増加するにつれて、所定厚みまでは実質的に一定幅を持つ。また、スペーサ１４０ｂは、所定厚みから反対側表面に至るまでは、一定幅より縮まった幅を持つ。
スペーサ１４０ｂのエッジと半導体チップ１１０のエッジとの間の水平方向の距離ｗを定義するため、スペーサ１４０ｂのエッジは、前述したように半導体チップ１１０と接触するスペーサ１４０ｂの表面のエッジと定義される。図６Ａに示す半導体チップ１１０のエッジとスペーサ１４０ｂのエッジとの間の水平方向の距離ｗは、例えば、約５００μｍ以下、または約２００μｍ以下、または約１５０μｍ以下である。
以上で説明したような形態を持つスペーサ１４０ｂを製造する方法は、特に限定されない。例えば、図６Ｂに示したように、スペーサ１４０ｂで形成しようとする物質の平面パネル１４８を第１幅ｔ１を持つ第１ブレード３２で所定深さまでに掘り下げる。その結果、第１幅ｔ１を持つリセスを平面パネル１４８内に形成する。
次いで、図６Ｃに示したように、第２幅ｔ２を持つ第２ブレード３４で、第１幅ｔ１を持つリセスの中心部を通過するように掘り下げ、平面パネル１４８をスペーサ１４０ｂに分離する。しかし、スペーサ１４０ｂは、このような方法に限定されず、他の方法によって製造されてもよい。
スペーサ１４０ａの場合のように、スペーサ１４０ｂを製造する工程によって、スペーサ１４０ｂの側面の少なくとも一部は粗面化するか、及び／またはバリが形成される。特に、スペーサ１４０ｂの側面の少なくとも一部は、スペーサ１４０ｂの上部表面よりさらに粗面化していることもある。
（第４実施形態）
図７Ａは、本発明の第４実施形態による半導体パッケージ１００ｃを示す側断面図であり、図７Ｂ及び図７Ｃは、半導体パッケージ１００ｃに使うためのスペーサ１４０ｃの製造方法を概念的に示す側断面図である。図７Ａに示す半導体パッケージ１００ｃは、スペーサ１４０ｃを除去すれば、図１Ｂ及び図３Ａないし図３Ｃを参照して説明したところと同一であるため、スペーサ１４０ｃ以外の部分についての詳細な説明は略する。
図７Ａを参照すれば、図１Ｂのように半導体チップ１１０上にスペーサ１４０ｃが備えられる。スペーサ１４０ｃの形態は、半導体チップ１１０から遠くなるにつれて水平方向の幅が狭くなる部分を持つ。具体的に、スペーサ１４０ｃの少なくとも一部がスペーサ１４０ｃの内部方向に後退していることもある。さらに具体的に、スペーサ１４０ｃの少なくとも一部がスペーサ１４０ｃの内部方向に曲面をなして凹状になっていることもある。
スペーサ１４０ｃのエッジと半導体チップ１１０のエッジとの間の水平方向の距離ｗを定義するため、スペーサ１４０ｃのエッジは、前述したように半導体チップ１１０と接触するスペーサ１４０ｃの表面のエッジと定義される。図７Ａに示す半導体チップ１１０のエッジとスペーサ１４０ｃのエッジとの間の水平方向の距離ｗは、例えば、約５００μｍ以下、または約２００μｍ以下、または約１５０μｍ以下である。
以上で説明したような形態を持つスペーサ１４０ｃを製造する方法は、特に限定されない。例えば、図７Ｂに示したように、スペーサ１４０ｃで形成しようとする物質の平面パネル１４８の両面にエッチングマスク４２を対称的に形成する。エッチングマスク４２は、フォトレジスト物質を用いて光リソグラフィ的に形成してもよいが、その外に単純にテープを貼り付ける方法によって形成してもよい。エッチングマスク４２のための材料は、後で適用するエッチング剤に対して平面パネル１４８とエッチング選択比を持つ物質であればよく、特に限定されない。
次いで、図７Ｃに示したように、エッチングマスク４２を取り付けられた平面パネル１４８にエッチング剤を適用できる。エッチング剤を適用するためにウェットエッチング法を用いる。ウェットエッチング法を用いる場合、平面パネル１４８をエッチング液内に浸漬させる。この時、エッチングによって平面パネル１４８が各スペーサ１４０ｃで個別化されると共に、スペーサ１４０ｃの側面が内部に向かって凹状の曲面に形成される。
次いで、各スペーサ１４０ｃの両方表面に形成されたエッチングマスク４２を除去してスペーサ１４０ｃを得る。しかし、スペーサ１４０ｃは、このような方法に限定されず、他の方法によって製造されてもよい。
スペーサ１４０ａの場合のように、スペーサ１４０ｃを製造する工程によって、スペーサ１４０ｃの側面の少なくとも一部は粗面化するか、及び／またはバリが形成される。特に、スペーサ１４０ｃの側面の少なくとも一部は、スペーサ１４０ｃの上部表面よりさらに粗面化していることもある。
（第５実施形態）
図８Ａないし図８Ｃは、本発明の第５実施形態による半導体パッケージの内部を示す平面図を示す。
図８Ａを参照すれば、スペーサ１４０ｄを備える半導体パッケージ１００ｄが図示される。
スペーサ１４０ｄの少なくとも一部は、半導体チップ１１０のエッジから半導体チップ１１０の外部に突出する。この場合において、先ず、スペーサ１４０ｄが突出しない方向への半導体チップ１１０のエッジとスペーサ１４０ｄのエッジとの水平方向の距離ｗ１は、図１Ｂを参照して説明したように、約５００μｍ以下、または例えば、約２００μｍ以下、または例えば、約１５０μｍ以下である。また、スペーサ１４０ｄが突出した方向への半導体チップ１１０のエッジとスペーサ１４０ｄのエッジとの水平方向の距離ｗ２も、オーバハング（ｏｖｅｒｈａｎｇ）による副作用が過度にならないようにするために、例えば、約５００μｍ以下、または約２００μｍ以下、または約１５０μｍ以下である。
図８Ｂを参照すれば、スペーサ１４０ｅを備える半導体パッケージ１００ｅが示される。
半導体チップ１１０の一側エッジのみに沿ってポンディングパッド１１２が形成されていることがある。この場合、ポンディングパッド１１２が形成されていない半導体チップ１１０のエッジに対して、スペーサ１４０ｅが半導体チップ１１０の外部に突出する。図８Ａで説明したように、半導体チップ１１０のエッジとスペーサ１４０ｅのエッジとの水平方向の距離ｗ１、ｗ２は、それぞれ約５００μｍ以下、または約２００μｍ以下、または約１５０μｍ以下である。
図８Ｃを参照すれば、スペーサ１４０ｆを備える半導体パッケージ１００ｆが図示される。
スペーサ１４０ｆの４つの角はいずれも、半導体チップ１１０の４つの角より外側へ突出する。この時、コネクタ１２０が、半導体チップ１１０の活性面に形成されたポンディングパッド１１２と、回路基板１０１上に形成されたポンディングパッド１３２とを連結する空間を確保するために、スペーサ１４０ｆは内部に開口部１４４を備える。図８Ｃでは、半導体チップ１１０の一側エッジのみに沿ってポンディングパッド１１２が形成される場合を示したが、当業者ならば、半導体チップ１１０の反対側エッジに沿ってもポンディングパッドがさらに形成され、それによってスペーサに異なる開口部が形成される可能性があると理解できるであろう。
また、スペーサ１４０ｆの下部表面の面積は、スペーサ１４０ｆが配された個別半導体ダイイン半導体チップ１１０の上部表面の面積よりさらに大きく構成される。
（第６実施形態）
図９Ａないし図９Ｄは、本発明の第６実施形態による半導体パッケージの側断面図を示す。
図９Ａを参照すれば、回路基板１０１上に第１半導体１１０ａ及び第２半導体１１０ｂが実装される。特に、第２半導体１１０ｂは、回路基板１０１上に直接フリップチップ状に実装される。第２半導体１１０ｂは、半田バンプ１１０ｂ−１を通じて回路基板１０１上に備えられたバンプパッド１３６に接続される。
第２半導体１１０ｂの上部には、第１半導体１１０ａが提供される。第１半導体１１０ａは、活性面を上方に向かわせて第２半導体１１０ｂの上部に、例えば、接着部材１１４を用いて貼り付けられる。接着部材１１４は、ＮＣＦ、ＡＣＦ、ＵＶ感応フィルム、瞬間接着剤、熱硬化性接着剤、レーザー硬化型接着剤、超音波硬化型接着剤、ＮＣＰなどを含む。
第１半導体１１０ａは、活性面にポンディングパッド１１２を備え、活性面上のポンディングパッド１１２は、回路基板１０１上のポンディングパッド１３２及びコネクタ１２０を通じて電気的に接続される。コネクタ１２０は、例えば、ポンディングワイヤである。
第１半導体１１０ａの上部にはスペーサ１４０が備えられ、半導体チップ１１０の周りは封止材１５０で封止される。この時、スペーサ１４０の上部表面は外部に露出される。また、スペーサ１４０の上部表面のレベルは、封止材１５０の上部表面のレベルと実質的に同一である。
図９Ｂを参照すれば、回路基板１０１上に実装される半導体チップ１１０ａ、１１０ｂ、１１０ｃの構成を除外した他の構成は図９Ａの構成と同一であるので、ここでは詳細な説明を略する。
半導体チップ１１０は、チップ・オン・チップ（ｃｈｉｐ−ｏｎ−ｃｈｉｐ、ＣｏＣ）状に積層された半導体を備える。図９Ｂのように、半導体チップ１１０は、第１半導体１１０ａ、第２半導体１１０ｂ及び第３半導体１１０ｃを備える。図９Ｂに示したように、第２半導体１１０ｂ及び第３半導体１１０ｃは、半田バンプ１１０ｂ−１及びバンプパッド１１４を通じてチップ・オン・チップ状に互いに連結される。第２半導体１１０ｂと第３半導体１１０ｃとの間の空間には、アンダーフィル１１８がさらに形成されている。
図９Ｃを参照すれば、回路基板１０１上に実装される半導体１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇの構成を除外した他の構成は図９Ａの構成と同一であるため、ここでは詳細な説明を略する。
半導体１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇは、ポンディングパッド１１２を露出させるために互いに所定間隔オフセットされつつ積層される。この時、オフセットされる方向はいずれかの一方向であってもよく、図９Ｃに示したように、互いに逆の２方向であってもよい。しかし、これに限定されず、任意の２以上の方向にオフセットされてもよい。
このとき、最上部に配された半導体１１０ａのエッジとスペーサ１４０のエッジのとの水平方向の距離ｗ１、ｗ２は、それぞれ約５００μｍ以下、または約２００μｍ以下、または約１５０μｍ以下である。
図９Ａないし図９Ｃのように、最上部に位置する半導体１１０ａの活性面が上側に向かいつつポンディングワイヤで回路基板１０１に連結される場合、ポンディングワイヤのループによってスペーサ１４０の厚みを薄くするのに限界がある。
図９Ｄは、スルーシリコンビア（ＴＳＶ）を使う変形例を示す側断面図である。最上部に位置する半導体１１０ａは、活性面が上方に向かってもＴＳＶを用いて下部の半導体１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅと電気的に接続される。ポンディングワイヤのループが形成される必要がないため、比較的厚みが薄いスペーサ１４０が使われる。
このように比較的厚みが薄いスペーサ１４０が使われる半導体パッケージの変形例として、サイドインターコネクションを用いた場合の模式図を図１０に示す。図１０は、積層された複数のチップがサイドインターコネクションを用いて電気的に連結された実施形態を示す斜視図であり、封止材１５０を除いた部分を示す斜視図である。
図１０を参照すれば、複数の半導体チップ１１０が積層されて回路基板１０１に実装される。半導体１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆのうち最上部の半導体１１０ａの活性面は上方に向かっている。
最上部の半導体１１０ａの上部面には、半導体１１０ａ内の半導体素子と電気的に連結された連結端子１１６が、半導体１１０ａのエッジに沿って形成されている。また、残りの半導体１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆの上部面または下部面にも、それぞれの内部にある半導体素子と電気的に連結された端子が、半導体１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆのエッジに沿って形成されている。各半導体の連結端子１１６は、サイドインターコネクション１３０を通じて互いに電気的に連結される。
また、サイドインターコネクション１３０は、回路基板１０１の上部表面に形成された連結端子１１６と電気的に連結される。回路基板１０１の上部表面に形成された連結端子１１６は、回路基板１０１の下部表面に形成された、さらなる連結端子と電気的に連結される。
図１０では、最上部の半導体１１０ａがポンディングワイヤによらずに他の半導体１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ及び／または回路基板１０１と電気的に連結されるため、極めて薄いスペーサ１４０が使われる。
図９Ｄ及び／または図１０で使われるスペーサ１４０の厚みは、５μｍないし３０μｍであり、または５μｍないし２０μｍである。
（第７実施形態）
図１１は、本発明の第７実施形態であって、本発明の複数の実施形態のうちいずれかの実施形態による半導体パッケージを備えるメモリカード２００のブロックダイヤグラムである。
メモリカード２００は、命令及びアドレス信号Ｃ／Ａを生成するメモリコントローラ２２０と、メモリモジュール２１０、例えば、１つまたは複数のフラッシュメモリ素子を含むフラッシュメモリとを備える。メモリコントローラ２２０は、ホストに／から命令及びアドレス信号を送信／受信するホストインターフェース２２３と、命令及びアドレス信号を再びメモリモジュール２１０に／から送信／受信するメモリインターフェース２２５とを備える。ホストインターフェース２２３、コントローラ２２４及びメモリインターフェース２２５は、共通バス２６０を通じてＳＲＡＭのようなコントローラメモリ２２１及びＣＰＵのようなプロセッサ２２２と通信する。
メモリモジュール２１０は、メモリコントローラ２２０から命令及びアドレス信号を受信し、応答として、メモリモジュール２１０上のメモリ素子のうち少なくとも一つにデータを保存し、メモリ素子のうち少なくとも一つからデータを検索する。各メモリ素子は、複数のアドレス可能なメモリセルと、命令及びアドレス信号を受信し、プログラミング及びドックツル動作中にアドレス可能なメモリセルのうち少なくとも一つをアクセスするために行信号及び列信号を生成するデコーダと、を備える。
メモリコントローラ２２０を備えるメモリカード２００の各構成品、メモリコントローラ２２０に備えられる電子素子２２１、２２２、２２３、２２４、２２５、及びメモリモジュール２１０の少なくとも一つは、本発明の複数の実施形態のうちいずれかの実施形態による半導体パッケージを備えるように形成される。
（第８実施形態）
図１２は、本発明の第８実施形態によるシステム３００を示す概路図である。
図１２を参照すれば、システム３００は、制御部３２１、入出力部３２２、メモリ部３２３及びインターフェース部３２４を備える。
システム３００は、モバイルシステムまたは情報を送受信するシステムである。モバイルシステムは、ＰＤＡ、ポータブルコンピュータ、ウェブタブレット、無線フォン（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン、デジタルミュージックプレーヤまたはメモリカードである。
制御部３２１はプログラムを行い、システム３００を制御する役割を行える。制御部３２１は、例えば、マイクロプロセッサ、デジタル信号処理器、マイクロコントローラまたはこれと類似した装置である。制御部３２１は、本発明の実施形態のうちいずれか一つによる半導体パッケージを備える。
入出力部３２２は、システム３００のデータの入出力に用いられる。システム３００は、入出力部３２２を用いて外部装置、例えば、パソコンまたはネットワークに連結されて、外部装置と互いにデータを交換する。入出力部３２２は、例えば、キーパッド、キーボードまたは表示装置である。
メモリ部３２３は、制御部３２１の動作のためのコード及び／またはデータを保存するか、及び／または制御部３２１で処理されたデータを保存する。メモリ部３２３は、本発明の実施形態のうちいずれか一つによる半導体パッケージを備える。
インターフェース部３２４は、システム３００と外部の他の装置とのデータ伝送通路である。制御部３２１、入出力部３２２、メモリ部３２３及びインターフェース部３２４は、バス３２５を通じて互いに通信する。例えば、このようなシステム３００は、モバイルフォン、ＭＰ３プレーヤ、ナビゲーション、ポータブルマルチメディア再生機（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ、ＰＭＰ）、固体ディスク（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ、ＳＳＤ）または家電製品に用いられる。
以上で説明したように、本発明の望ましい実施形態について詳細に記述されたが、当業者ならば、特許請求の範囲に定義された本発明の精神及び範囲を逸脱せずに本発明を多様に変形して行える。したがって、本発明の今後の実施形態の変更は本発明の技術を逸脱できない。
本発明は、半導体パッケージ関連の技術分野に好適に用いられる。
１０ ・・・封止モールド、
１０ａ ・・・上部モールド、
１０ｂ ・・・下部モールド、
２２ ・・・ダイス、
２２ａ ・・・上部ダイス、
２２ｂ ・・・下部ダイス、
２４ ・・・パンチ、
３２ ・・・第１ブレード、
３４ ・・・第２ブレード、
４２ ・・・エッチングマスク、
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ・・・半導体パッケージ、
１０１ ・・・回路基板、
１１０ ・・・半導体チップ、
１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇ・・・半導体、
１１２、１３２・・・ポンディングパッド、
１１４ ・・・接着部材、
１１６ ・・・連結端子、
１２０ ・・・コネクタ、
１３４、１３６・・・バンプパッド、
１４０、１４０ａ、１４０ａ’、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、１４０ｆ・・・スペーサ、
１４２ ・・・接着層、
１４４ ・・・開口部、
１４８ ・・・平面パネル、
１５０ ・・・封止材、
１５５ ・・・フラッシュ。

Claims (30)

  1. 回路基板と、
    前記回路基板上に実装された少なくとも一つの半導体チップと、
    前記半導体チップの上部に設けられ、上部表面が外部に露出するスペーサと、
    前記半導体チップを取り囲む封止材と、
    を備える半導体パッケージ。
  2. 前記スペーサは、厚みが５μｍないし１１０μｍであることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記スペーサの上部表面と前記封止材の上部表面とは、同じ高さに位置することを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記スペーサが配された前記半導体チップのエッジと前記スペーサのエッジとの間の水平方向の距離は、２００μｍ以下であることを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記スペーサのエッジの少なくとも一部は、前記スペーサが配された前記半導体チップの外部に突出することを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記スペーサのエッジの少なくとも一部は、前記スペーサが配された前記半導体チップの上部表面に位置することを特徴とする請求項４に記載の半導体パッケージ。
  7. 前記スペーサの側面の少なくとも一部は、前記半導体チップから遠くなるほど前記スペーサの内部に向かって傾斜することを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記スペーサの水平方向の幅は、前記半導体チップから遠くなるほど短くなることを特徴とする請求項１に記載の半導体パッケージ。
  9. 前記スペーサの側面の少なくとも一部は、前記スペーサの内部方向に凹むことを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記スペーサの側面の少なくとも一部は、前記スペーサの内部方向に曲面をなして凹状になっていることを特徴とする請求項９に記載の半導体パッケージ。
  11. 前記スペーサの側面の少なくとも一部は、前記スペーサの上部表面より粗面化したことを特徴とする請求項１に記載の半導体パッケージ。
  12. 前記スペーサの上部の幅は、前記スペーサの下部の幅より小さくなるよう前記スペーサの側面の少なくとも一部に段差が形成されることを特徴とする請求項１に記載の半導体パッケージ。
  13. 前記スペーサは、ポリマー、金属またはシリコンからなることを特徴とする請求項１に記載の半導体パッケージ。
  14. 前記少なくとも一つの半導体チップは、少なくとも２つの積層された半導体チップを備えることを特徴とする請求項１に記載の半導体パッケージ。
  15. 前記積層された半導体チップの最上部に位置する半導体チップは、上部表面に接続端子を持つことを特徴とする請求項１４に記載の半導体パッケージ。
  16. 前記スペーサの上部表面の少なくとも一部分に前記封止材のフラッシュが形成されていることを特徴とする請求項１に記載の半導体パッケージ。
  17. 前記スペーサの下部表面の面積は、前記スペーサが配された半導体チップの上部表面の面積より大きいことを特徴とする請求項１に記載の半導体パッケージ。
  18. 回路基板と、
    前記回路基板上に実装された少なくとも一つの半導体チップと、
    前記半導体チップの上部に設けられるスペーサと、
    前記スペーサと同じレベルの上部表面を有し、前記半導体チップを取り囲む封止材と、
    を備える半導体パッケージ。
  19. 前記スペーサの上部表面が外部に露出されていることを特徴とする請求項１８に記載の半導体パッケージ。
  20. 前記スペーサのエッジの少なくとも一部は、前記半導体チップに向かって曲げられたことを特徴とする請求項１８に記載の半導体パッケージ。
  21. 前記スペーサの側面にバリが形成されていることを特徴とする請求項１８に記載の半導体パッケージ。
  22. 前記スペーサは、厚みが５μｍないし１１０μｍであることを特徴とする請求項１８に記載の半導体パッケージ。
  23. 制御部と、
    データを入力または出力可能な入出力部と、
    データを保存可能なメモリ部と、
    外部装置にデータを伝送可能なインターフェース部と、
    前記制御部、入出力部、メモリ部及びインターフェース部を互いに通信自在に連結するバスと、
    を備えるシステムであり、
    前記制御部及び前記メモリ部のうち少なくとも一つが請求項１に記載の半導体パッケージを備えることを特徴とするシステム。
  24. 回路基板の上に少なくとも一つの半導体チップを実装する段階と、
    前記半導体チップの上部面にスペーサを設ける段階と、
    前記スペーサにモールドを密着させた状態で、前記半導体チップの側面及び露出された上部面を封止材で封止する段階と、
    を含むことを特徴とする半導体パッケージの製造方法。
  25. 回路基板と、
    前記回路基板の上の少なくとも一つの半導体チップと、
    前記少なくとも一つの半導体チップの上部表面に取り付けられた少なくとも一つのスペーサと、
    前記少なくとも一つの半導体チップを覆う封止材と、
    を備える半導体パッケージ。
  26. 前記少なくとも一つのスペーサと前記少なくとも一つの半導体チップとの間に、前記少なくとも一つのスペーサと、前記少なくとも一つの半導体チップを取り付けるための接着層と、をさらに備えることを特徴とする請求項２５に記載の半導体パッケージ。
  27. 前記封止材の上部表面と、前記少なくとも一つのスペーサの上部表面とは、２μｍ以内のレベル差であって、同じ平面上に形成されることを特徴とする請求項２５に記載の半導体パッケージ。
  28. 前記少なくとも一つのスペーサは、単一スペーサに形成され、
    前記少なくとも一つの半導体チップの最上部に位置している半導体チップのエッジと前記スペーサのエッジとの距離は、所望の圧力で封止材が前記スペーサのエッジまで至るように構成されることを特徴とする請求項２５に記載の半導体パッケージ。
  29. 前記少なくとも一つのスペーサの全体エッジが、前記少なくとも一つの半導体チップの最上部に位置している半導体チップの全体エッジから突出することを特徴とする請求項２５に記載の半導体パッケージ。
  30. 前記少なくとも一つのスペーサは、開口部を備えることを特徴とする請求項２９に記載の半導体パッケージ。
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