JP4981625B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4981625B2 JP4981625B2 JP2007290784A JP2007290784A JP4981625B2 JP 4981625 B2 JP4981625 B2 JP 4981625B2 JP 2007290784 A JP2007290784 A JP 2007290784A JP 2007290784 A JP2007290784 A JP 2007290784A JP 4981625 B2 JP4981625 B2 JP 4981625B2
- Authority
- JP
- Japan
- Prior art keywords
- spacer
- semiconductor chip
- semiconductor device
- wire
- covering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7825—Means for applying energy, e.g. heating means
- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/78301—Capillary
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8512—Aligning
- H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
- H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
- H01L2224/8518—Translational movements
- H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Description
本発明は、半導体装置に関する。
従来、半導体装置の小型化の要求に伴い、複数の半導体チップが積層された半導体装置が提案されている。たとえば、特許文献１には、図１６に示すように、ダイパッド９０２と、半導体チップ９０１と、スペーサ９０３と、半導体チップ９０４と、保持板９０５とがこの順に積層された半導体装置９００が開示されている。
この半導体装置９００では、半導体チップ９０４の周縁部がスペーサ９０３の周縁部よりも突出しており、半導体チップ９０４の周縁部がオーバーハングした状態となっている。このような半導体装置９００において、保持板９０５は半導体チップ９０４に対し、自重を加え、半導体チップ９０４のひずみを抑制する役割を有する。半導体チップ９０４のそりを抑制するためには、保持板９０５は、半導体チップ９０４のオーバーハング部を被覆する必要がある。
この半導体装置９００では、半導体チップ９０４の周縁部がスペーサ９０３の周縁部よりも突出しており、半導体チップ９０４の周縁部がオーバーハングした状態となっている。このような半導体装置９００において、保持板９０５は半導体チップ９０４に対し、自重を加え、半導体チップ９０４のひずみを抑制する役割を有する。半導体チップ９０４のそりを抑制するためには、保持板９０５は、半導体チップ９０４のオーバーハング部を被覆する必要がある。
しかしながら、特許文献１では、以下のような課題がある。
図１７に示すように、ワイヤ９０６を設ける工程では、ワイヤ９０６のループを形成するために、ワイヤ９０６を保持するキャピラリ９０７を保持板９０５側に移動させる必要がある（リバース動作）。このとき、キャピラリ９０７およびワイヤ９０６の軌跡は図１７の実線Ａで示すようなものとなる。
そのため、キャピラリ９０７やワイヤ９０６と、保持板９０５とが干渉するという問題がある。
図１７に示すように、ワイヤ９０６を設ける工程では、ワイヤ９０６のループを形成するために、ワイヤ９０６を保持するキャピラリ９０７を保持板９０５側に移動させる必要がある（リバース動作）。このとき、キャピラリ９０７およびワイヤ９０６の軌跡は図１７の実線Ａで示すようなものとなる。
そのため、キャピラリ９０７やワイヤ９０６と、保持板９０５とが干渉するという問題がある。
本発明によれば、第一半導体チップと、この第一半導体チップの下方に設置され、前記第一半導体チップを支持する支持体と、前記第一半導体チップ上に固着されるスペーサと、前記第一半導体チップよりも下方に位置し、前記第一半導体チップに対しワイヤを介して電気的に接続される被接続部とを有し、前記第一半導体チップの周縁部の少なくとも一部は、前記支持体の周縁部よりも側方に突出したオーバーハング部とされ、前記スペーサには、前記オーバーハング部上面の一部を覆う被覆部が形成され、前記ワイヤは、前記オーバーハング部上面のうち、前記スペーサの前記被覆部の最外周縁の側方であって、前記スペーサの被覆部により被覆されていない領域に接続され、前記第一半導体チップ上面位置を基準とした場合の前記ワイヤの頂点の高さが、前記スペーサの被覆部の最外周縁のうち少なくとも前記ワイヤが側方に配置されている部分の前記基準からの高さよりも高い半導体装置が提供される。
本発明では、ワイヤの頂点の高さが、スペーサの被覆部の最外周縁のうち少なくともワイヤが側方に配置されている部分の高さよりも高くなっている。
このようにすることで、ワイヤを設ける際に、キャピラリやワイヤと、スペーサのオーバーハング部を被覆する被覆部とが干渉することを防止できる。これにより、オーバーハング部と被接続部とをワイヤにより確実に接続できる。
このようにすることで、ワイヤを設ける際に、キャピラリやワイヤと、スペーサのオーバーハング部を被覆する被覆部とが干渉することを防止できる。これにより、オーバーハング部と被接続部とをワイヤにより確実に接続できる。
ここで、スペーサの被覆部の最外周縁のうちワイヤが側方に配置されている部分は、半導体装置を第一半導体チップ上面側から平面視した場合において、ワイヤの第一半導体チップとの接続点およびワイヤの被接続部との接続点を結ぶ直線の延長線と、被覆部の最外周縁とがぶつかる部分を含む領域であればよい。
なお、一般には、ワイヤは、第一半導体チップの少なくとも一辺に沿って複数本配置されるので、スペーサの被覆部の最外周縁のうち、少なくとも、第一半導体チップのワイヤが設けられた辺に沿った一辺の高さが、ワイヤの頂点よりも低ければよい。
なお、一般には、ワイヤは、第一半導体チップの少なくとも一辺に沿って複数本配置されるので、スペーサの被覆部の最外周縁のうち、少なくとも、第一半導体チップのワイヤが設けられた辺に沿った一辺の高さが、ワイヤの頂点よりも低ければよい。
本発明によれば、オーバーハング部と被接続部とをワイヤにより確実に接続できる半導体装置が提供される。
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一実施形態）
はじめに、図１を参照して、本実施形態の半導体装置１の概要について説明する。
本実施形態の半導体装置１は、第一半導体チップ１１と、この第一半導体チップ１１の下方に設置され、第一半導体チップ１１を支持する支持体１２と、第一半導体チップ１１上に固着されるスペーサ１３と、第一半導体チップ１１よりも下方に位置し、第一半導体チップ１１に対しワイヤ１４を介して電気的に接続される被接続部（基板１５）とを有する。
第一半導体チップ１１の周縁部の少なくとも一部は、支持体１２の周縁部よりも側方に突出したオーバーハング部１１１とされている。
スペーサ１３には、オーバーハング部１１１上面の一部を覆う被覆部１３１が形成されている。
ワイヤ１４は、オーバーハング部１１１上面のうち、スペーサ１３の被覆部１３１の最外周縁の側方であって、スペーサ１３の被覆部１３１により被覆されていない領域に接続される。
第一半導体チップ１１上面を基準とした場合のワイヤ１４の頂点の高さＨ１が、スペーサ１３の被覆部１３１の最外周縁のうち少なくともワイヤ１４が側方に配置されている部分の前記基準からの高さＨ２よりも高い。
ここで、図１は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
はじめに、図１を参照して、本実施形態の半導体装置１の概要について説明する。
本実施形態の半導体装置１は、第一半導体チップ１１と、この第一半導体チップ１１の下方に設置され、第一半導体チップ１１を支持する支持体１２と、第一半導体チップ１１上に固着されるスペーサ１３と、第一半導体チップ１１よりも下方に位置し、第一半導体チップ１１に対しワイヤ１４を介して電気的に接続される被接続部（基板１５）とを有する。
第一半導体チップ１１の周縁部の少なくとも一部は、支持体１２の周縁部よりも側方に突出したオーバーハング部１１１とされている。
スペーサ１３には、オーバーハング部１１１上面の一部を覆う被覆部１３１が形成されている。
ワイヤ１４は、オーバーハング部１１１上面のうち、スペーサ１３の被覆部１３１の最外周縁の側方であって、スペーサ１３の被覆部１３１により被覆されていない領域に接続される。
第一半導体チップ１１上面を基準とした場合のワイヤ１４の頂点の高さＨ１が、スペーサ１３の被覆部１３１の最外周縁のうち少なくともワイヤ１４が側方に配置されている部分の前記基準からの高さＨ２よりも高い。
ここで、図１は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
次に、図１および図２を参照して、本実施形態の半導体装置１について詳細に説明する。
半導体装置１は、前述した第一半導体チップ１１、支持体１２、スペーサ１３、ワイヤ１４、被接続部１５に加えて、第二半導体チップ１６、ワイヤ１７を有する。
被接続部１５は、本実施形態では基板であり、この基板１５上に、第二半導体チップ１６、支持体１２、第一半導体チップ１１、スペーサ１３がこの順番で積層されている。
ここで、基板１５は、インターポーザーや、フレキシブル配線基板等である。
半導体装置１は、前述した第一半導体チップ１１、支持体１２、スペーサ１３、ワイヤ１４、被接続部１５に加えて、第二半導体チップ１６、ワイヤ１７を有する。
被接続部１５は、本実施形態では基板であり、この基板１５上に、第二半導体チップ１６、支持体１２、第一半導体チップ１１、スペーサ１３がこの順番で積層されている。
ここで、基板１５は、インターポーザーや、フレキシブル配線基板等である。
第二半導体チップ１６は基板１５の直上に配置されており、基板１５の基板面側からみた際に、平面矩形形状となっている。
第二半導体チップ１６の上面周縁部（第二半導体チップ１６の支持体１２よりも突出した部分）と、基板１５とはワイヤ１７（たとえば、金線）により接続されている。
この第二半導体チップ１６の直上には支持体１２が配置されている。
第二半導体チップ１６の上面周縁部（第二半導体チップ１６の支持体１２よりも突出した部分）と、基板１５とはワイヤ１７（たとえば、金線）により接続されている。
この第二半導体チップ１６の直上には支持体１２が配置されている。
支持体１２は、たとえば、シリコン等の板材であり、第二半導体チップ１６上面に対し接着剤等を介して固着されている。
基板１５の基板面側からの平面視において、支持体１２は平面矩形形状であり、支持体１２の平面の大きさは、第二半導体チップ１６の平面の大きさよりも小さい。第二半導体チップ１６の周縁部が支持体１２の周縁部よりも側方（基板１５の基板面に沿った方向）に突出している。換言すると、第二半導体チップ１６の各辺が支持体１２の各辺よりも側方に突出している。
この第二半導体チップ１６の突出部分に、前述したワイヤ１７が接続されている。
基板１５の基板面側からの平面視において、支持体１２は平面矩形形状であり、支持体１２の平面の大きさは、第二半導体チップ１６の平面の大きさよりも小さい。第二半導体チップ１６の周縁部が支持体１２の周縁部よりも側方（基板１５の基板面に沿った方向）に突出している。換言すると、第二半導体チップ１６の各辺が支持体１２の各辺よりも側方に突出している。
この第二半導体チップ１６の突出部分に、前述したワイヤ１７が接続されている。
支持体１２上には、第一半導体チップ１１が設置されている。第一半導体チップ１１は接着剤等を介して支持体１２上に固着される。
この第一半導体チップ１１の厚みはたとえば、２００μｍ以下であることが好ましい。
基板１５の基板面側からの平面視において、第一半導体チップ１１は平面矩形形状であり、第一半導体チップ１１の平面の大きさは、支持体１２の平面の大きさよりも大きい。第一半導体チップ１１の周縁部の少なくとも一部は、支持体１２の周縁部よりも側方（基板１５の基板面に沿った方向）に突出している。本実施形態では、第一半導体チップ１１の周縁部の全周が、支持体１２の周縁部よりも側方に突出している。換言すると、第一半導体チップ１１の各辺が、支持体１２の各辺の側方に突出している。
また、基板１５の基板面側からの平面視において、第一半導体チップ１１の平面の大きさは、第二半導体チップ１６の平面の大きさと同じである。
従って、第一半導体チップ１１の周縁部を構成する各辺はそれぞれ４つのオーバーハング部１１１となっており、オーバーハング部１１１と、第二半導体チップ１６の周縁部との間には空隙が形成されている。
４つのオーバーハング部１１１のうち、対向する２つのオーバーハング部１１１の突出方向先端部には、ワイヤ１４が接続される。
本実施形態では、第一半導体チップ１１には４つのオーバーハング部１１１が形成されており、４つのオーバーハング部１１１は、矩形枠を構成する。
この第一半導体チップ１１の厚みはたとえば、２００μｍ以下であることが好ましい。
基板１５の基板面側からの平面視において、第一半導体チップ１１は平面矩形形状であり、第一半導体チップ１１の平面の大きさは、支持体１２の平面の大きさよりも大きい。第一半導体チップ１１の周縁部の少なくとも一部は、支持体１２の周縁部よりも側方（基板１５の基板面に沿った方向）に突出している。本実施形態では、第一半導体チップ１１の周縁部の全周が、支持体１２の周縁部よりも側方に突出している。換言すると、第一半導体チップ１１の各辺が、支持体１２の各辺の側方に突出している。
また、基板１５の基板面側からの平面視において、第一半導体チップ１１の平面の大きさは、第二半導体チップ１６の平面の大きさと同じである。
従って、第一半導体チップ１１の周縁部を構成する各辺はそれぞれ４つのオーバーハング部１１１となっており、オーバーハング部１１１と、第二半導体チップ１６の周縁部との間には空隙が形成されている。
４つのオーバーハング部１１１のうち、対向する２つのオーバーハング部１１１の突出方向先端部には、ワイヤ１４が接続される。
本実施形態では、第一半導体チップ１１には４つのオーバーハング部１１１が形成されており、４つのオーバーハング部１１１は、矩形枠を構成する。
このような第一半導体チップ１１上面にはスペーサ１３が設置される。
このスペーサ１３は、たとえば、シリコンの板材である。スペーサ１３は電磁波を遮蔽する部材で構成されていることが好ましい。さらに、スペーサ１３は金属製であることが好ましい。
スペーサ１３は、その周縁部から中心部まで厚みが均一である平板状である。このスペーサ１３の厚みは、たとえば、２００μｍ以下であることが好ましい。なかでも１００μｍ以下であることが特に好ましい。
このようなスペーサ１３は基板１５の基板面側からの平面視において、平面矩形形状であり、スペーサ１３は、接着剤等を介して第一半導体チップ１１上面に固着されている。
第一半導体チップ１１の周縁部の一部は、スペーサ１３の周縁部よりも側方に突出している。本実施形態では、第一半導体チップ１１の周縁部を構成する４つの辺のうち、対向する２辺は、スペーサ１３の周縁部を構成する２辺よりも側方に突出している。なお、第一半導体チップ１１の周縁部を構成する４つの辺のうち、対向する他の２辺は、スペーサ１３の周縁部を構成する他の２辺から突出していない。
このスペーサ１３は、たとえば、シリコンの板材である。スペーサ１３は電磁波を遮蔽する部材で構成されていることが好ましい。さらに、スペーサ１３は金属製であることが好ましい。
スペーサ１３は、その周縁部から中心部まで厚みが均一である平板状である。このスペーサ１３の厚みは、たとえば、２００μｍ以下であることが好ましい。なかでも１００μｍ以下であることが特に好ましい。
このようなスペーサ１３は基板１５の基板面側からの平面視において、平面矩形形状であり、スペーサ１３は、接着剤等を介して第一半導体チップ１１上面に固着されている。
第一半導体チップ１１の周縁部の一部は、スペーサ１３の周縁部よりも側方に突出している。本実施形態では、第一半導体チップ１１の周縁部を構成する４つの辺のうち、対向する２辺は、スペーサ１３の周縁部を構成する２辺よりも側方に突出している。なお、第一半導体チップ１１の周縁部を構成する４つの辺のうち、対向する他の２辺は、スペーサ１３の周縁部を構成する他の２辺から突出していない。
スペーサ１３の周縁部は、第一半導体チップ１１のオーバーハング部１１１を覆う被覆部となっている。スペーサ１３の周縁部を構成する４本の辺のうち、対向する２辺は、オーバーハング部１１１の一部、すなわち、オーバーハング部１１１の突出方向基端側を覆う被覆部１３１となっている。オーバーハング部１１１の突出方向先端部は、被覆部１３１よりも側方に突出している。被覆部１３１は、オーバーハング部１１１の支持体１２からの突出寸法の１／３以上、好ましくは、３／４以上を覆っている。さらには、スペーサ１３は、第一半導体チップ１１の上面の２／３以上、好ましくは３／４以上を被覆している。
なお、スペーサ１３の周縁部を構成する４本の辺のうち、対向する他の２辺は、オーバーハング部１１１全面を被覆する被覆部１３２である。この被覆部１３２は、オーバーハング部１１１よりも側方に突出している。
本実施形態では、スペーサ１３の各辺は、矩形枠状のオーバーハング部１１１それぞれの辺の上面に位置している。
なお、スペーサ１３の周縁部を構成する４本の辺のうち、対向する他の２辺は、オーバーハング部１１１全面を被覆する被覆部１３２である。この被覆部１３２は、オーバーハング部１１１よりも側方に突出している。
本実施形態では、スペーサ１３の各辺は、矩形枠状のオーバーハング部１１１それぞれの辺の上面に位置している。
ワイヤ１４は、第一半導体チップ１１と基板１５とを電気的に接続するものであり、たとえば、金線である。
ワイヤ１４は、オーバーハング部１１１上面のうち、スペーサ１３の被覆部１３１の最外周縁の側方であって、スペーサ１３の被覆部１３１により被覆されていない領域、本実施形態では、オーバーハング部１１１の突出方向先端部に接続されている。
ワイヤ１４は、オーバーハング部１１１上面のうち、スペーサ１３の被覆部１３１の最外周縁の側方であって、スペーサ１３の被覆部１３１により被覆されていない領域、本実施形態では、オーバーハング部１１１の突出方向先端部に接続されている。
ここで、ワイヤ１４は複数本設けられており、第一半導体チップ１１の対向する２辺に沿って所定の間隔で配置されている。
そして、第一半導体チップ１１上面を基準とした場合のワイヤ１４の頂点の高さＨ１（ワイヤ１４の最大高さ）が、スペーサ１３の被覆部１３１の最外周縁のうちワイヤ１４が側方に配置されている部分の基準からの高さＨ２よりも高い。
ワイヤ１４は、第一半導体チップ１１の対向する２辺に沿って所定の間隔で配置されているため、本実施形態では、スペーサ１３の被覆部１３１の最外周縁のうち、第一半導体チップ１１のワイヤ１４が配置された辺に沿った一辺の高さが、ワイヤ１４の頂点よりも低ければよい。
なお、本実施形態では、スペーサ１３は平板状であるため、ワイヤ１４の頂点が、スペーサ１３の上面よりも上方に位置することとなる。
ここで、たとえば、第一半導体チップ１１の上面からワイヤ１４の頂点の高さＨ１が１００μｍである場合、スペーサ１３の第一半導体チップ１１上面からの厚みＨ２は５０μｍとする。
そして、第一半導体チップ１１上面を基準とした場合のワイヤ１４の頂点の高さＨ１（ワイヤ１４の最大高さ）が、スペーサ１３の被覆部１３１の最外周縁のうちワイヤ１４が側方に配置されている部分の基準からの高さＨ２よりも高い。
ワイヤ１４は、第一半導体チップ１１の対向する２辺に沿って所定の間隔で配置されているため、本実施形態では、スペーサ１３の被覆部１３１の最外周縁のうち、第一半導体チップ１１のワイヤ１４が配置された辺に沿った一辺の高さが、ワイヤ１４の頂点よりも低ければよい。
なお、本実施形態では、スペーサ１３は平板状であるため、ワイヤ１４の頂点が、スペーサ１３の上面よりも上方に位置することとなる。
ここで、たとえば、第一半導体チップ１１の上面からワイヤ１４の頂点の高さＨ１が１００μｍである場合、スペーサ１３の第一半導体チップ１１上面からの厚みＨ２は５０μｍとする。
なお、本実施形態の半導体装置１の第一半導体チップ１１、支持体１２、スペーサ１３、ワイヤ１４、基板１５、第二半導体チップ１６、ワイヤ１７は樹脂Ｒにより封止されている。図１においては図面の見やすさを考慮し、樹脂Ｒのハッチングは省略する。
このような本実施形態によれば、以下の効果を奏することができる。
スペーサ１３は、第一半導体チップ１１上に配置されており、スペーサ１３の被覆部１３１は、第一半導体チップ１１のオーバーハング部１１１の一部を覆っている。第一半導体チップ１１上面は、スペーサ１３に固着されているため、オーバーハング部１１１が上面側からスペーサ１３の被覆部１３１により上方に引っ張られることとなる。そのため、第一半導体チップ１１のオーバーハング部１１１が下方に撓んでしまうことを抑制することができ、第一半導体チップ１１のそりの発生を抑制することができる。
これに加え、本実施形態では、ワイヤ１４の最大高さ位置であるワイヤ１４の頂点の高さＨ１が、スペーサ１３の被覆部１３１の高さＨ２よりも高い。
このようなワイヤ１４を形成することで、ワイヤ１４を設ける際に、ワイヤ１４やワイヤ１４を保持するキャピラリと、スペーサ１３との干渉を防止できる。
すなわち、図３に示すように、ワイヤ１４を設ける際には、キャピラリおよびワイヤ１４は、一点鎖線Ａで示したような軌跡を描く。この場合には、キャピラリやワイヤ１４はスペーサ１３と干渉しない。
これに対し、前述したように、従来のような構成の半導体装置９００では、キャピラリやワイヤ９０６が保持板９０５と干渉してしまう。従来の半導体装置９００において、キャピラリやワイヤ９０６と保持板９０５との干渉を防止するためには、図１８に示したように、保持板９０５の端部を除去すればよい。しかしながら、この場合には、オーバーハング部を保持板９０５で被覆できなくなり、半導体チップ９０４のそりを抑制することが困難となる可能性がある。
本実施形態では、第一半導体チップ１１のオーバーハング部１１１をスペーサ１３の被覆部１３１で被覆すると同時に、ワイヤ１４の頂点の高さ位置を、スペーサ１３の被覆部１３１の最外周縁のうち、すくなくともワイヤ１４が側方に配置された部分の高さ（本実施形態では、被覆部１３１全体の高さ）よりも高くすることで、第一半導体チップ１１のそりを抑制することができる。
スペーサ１３は、第一半導体チップ１１上に配置されており、スペーサ１３の被覆部１３１は、第一半導体チップ１１のオーバーハング部１１１の一部を覆っている。第一半導体チップ１１上面は、スペーサ１３に固着されているため、オーバーハング部１１１が上面側からスペーサ１３の被覆部１３１により上方に引っ張られることとなる。そのため、第一半導体チップ１１のオーバーハング部１１１が下方に撓んでしまうことを抑制することができ、第一半導体チップ１１のそりの発生を抑制することができる。
これに加え、本実施形態では、ワイヤ１４の最大高さ位置であるワイヤ１４の頂点の高さＨ１が、スペーサ１３の被覆部１３１の高さＨ２よりも高い。
このようなワイヤ１４を形成することで、ワイヤ１４を設ける際に、ワイヤ１４やワイヤ１４を保持するキャピラリと、スペーサ１３との干渉を防止できる。
すなわち、図３に示すように、ワイヤ１４を設ける際には、キャピラリおよびワイヤ１４は、一点鎖線Ａで示したような軌跡を描く。この場合には、キャピラリやワイヤ１４はスペーサ１３と干渉しない。
これに対し、前述したように、従来のような構成の半導体装置９００では、キャピラリやワイヤ９０６が保持板９０５と干渉してしまう。従来の半導体装置９００において、キャピラリやワイヤ９０６と保持板９０５との干渉を防止するためには、図１８に示したように、保持板９０５の端部を除去すればよい。しかしながら、この場合には、オーバーハング部を保持板９０５で被覆できなくなり、半導体チップ９０４のそりを抑制することが困難となる可能性がある。
本実施形態では、第一半導体チップ１１のオーバーハング部１１１をスペーサ１３の被覆部１３１で被覆すると同時に、ワイヤ１４の頂点の高さ位置を、スペーサ１３の被覆部１３１の最外周縁のうち、すくなくともワイヤ１４が側方に配置された部分の高さ（本実施形態では、被覆部１３１全体の高さ）よりも高くすることで、第一半導体チップ１１のそりを抑制することができる。
また、本実施形態では、スペーサ１３の厚みを２００μｍ以下としており、非常に薄いものとなっている。本実施形態の半導体装置１の厚みはワイヤ１４の高さに依存するが、スペーサ１３の厚みを薄いものとすることで、半導体装置１の薄型化を図ることができる。
また、本実施形態では、スペーサ１３として、平板状のものを使用している。このような形状のスペーサ１３を使用することで、特殊な加工が必要とならず、半導体装置１の製造工程が煩雑化しない。
さらに、本実施形態では第一半導体チップ１１の厚みを２００μｍ以下としており、第一半導体チップ１１は薄いものとなっている。このように厚みの薄い第一半導体チップ１１においては、オーバーハング部１１１において、そりが発生しやすいが、第一半導体チップ１１のオーバーハング部１１１は被覆部１３１により覆われているので、厚みの薄い第一半導体チップ１１を用いても、オーバーハング部１１１の反りの発生を抑制できる。
特に、本実施形態では、スペーサ１３の被覆部１３１は、オーバーハング部１１１の突出寸法の１／３以上を覆っているので、より確実にオーバーハング部１１１の反りの発生を抑制することができる。
これに加え、スペーサ１３は、第一半導体チップ１１の上面の２／３以上を被覆しているので、第一半導体チップ１１全体での反りの発生も抑制することができる。
特に、本実施形態では、スペーサ１３の被覆部１３１は、オーバーハング部１１１の突出寸法の１／３以上を覆っているので、より確実にオーバーハング部１１１の反りの発生を抑制することができる。
これに加え、スペーサ１３は、第一半導体チップ１１の上面の２／３以上を被覆しているので、第一半導体チップ１１全体での反りの発生も抑制することができる。
また、本実施形態では、第一半導体チップ１１が接続される被接続部を基板１５としているので、ワイヤ１４の本数が多いような場合においても、対応が可能である。
すなわち、被接続部を基板１５ではなく、たとえば、リードフレームとした場合には、ワイヤ１４の本数に応じてリードフレームを設ける必要があるが、リードフレームの設置本数には限界がある。これに対し、基板１５を使用することで、より多数のワイヤ１４により、基板１５と第一半導体チップ１１とを接続することが可能となる。
すなわち、被接続部を基板１５ではなく、たとえば、リードフレームとした場合には、ワイヤ１４の本数に応じてリードフレームを設ける必要があるが、リードフレームの設置本数には限界がある。これに対し、基板１５を使用することで、より多数のワイヤ１４により、基板１５と第一半導体チップ１１とを接続することが可能となる。
また、本実施形態では、スペーサ１３をシリコンの板材としており、このスペーサ１３は、半導体装置１の第一半導体チップ１１、第二半導体チップ１６を被覆するように設けられているため、第一半導体チップ１１，第二半導体チップ１６に対し、電磁波を遮蔽することができる。
さらに、本実施形態では、第一半導体チップ１１は、スペーサ１３と、支持体１２とで挟まれた構造となっている。このような構造をとることで、第一半導体チップ１１が上下から挟持されることとなる。第一半導体チップ１１にワイヤ１４を接合する際に、ワイヤ１４に超音波をかけることがあるが、このときに超音波の振動により、第一半導体チップ１１がたわんでしまうことを抑制することができる。
これにより、ワイヤ１４の接合不良の発生を抑制するこができる。
これにより、ワイヤ１４の接合不良の発生を抑制するこができる。
（第二実施形態）
図４を参照して、本発明の第二実施形態について説明する。
前記実施形態では、スペーサ１３は平板状であった。
これに対し、本実施形態では、スペーサ２３は、周縁部に段差部２３０が形成されたものとなっている。スペーサの形状以外の点においては、本実施形態の半導体装置２は、前記実施形態の半導体装置１と同じである。
なお、図４は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
図４を参照して、本発明の第二実施形態について説明する。
前記実施形態では、スペーサ１３は平板状であった。
これに対し、本実施形態では、スペーサ２３は、周縁部に段差部２３０が形成されたものとなっている。スペーサの形状以外の点においては、本実施形態の半導体装置２は、前記実施形態の半導体装置１と同じである。
なお、図４は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
スペーサ２３は、第一半導体チップ１１の直上に位置する第一スペーサ部２３１と、この第一スペーサ部２３１上の第二スペーサ部２３２とを有する。本実施形態では、第一スペーサ部２３１と、第二スペーサ部２３２とは別体で成形されており、第一スペーサ部２３１上に第二スペーサ部２３２が固着されている。
第一スペーサ部２３１および第二スペーサ部２３２は基板１５の基板面側から平面視した場合において平面矩形形状である。
第一スペーサ部２３１は接着剤等を介して第一半導体チップ１１上面に固着される。この第一スペーサ部２３１は平板状であり、第一スペーサ部２３１の第一半導体チップ１１上面からの高さ寸法は、ワイヤ１４の頂点の高さ寸法よりも低くなっている。
この第一スペーサ部２３１の周縁部（本実施形態では、第一スペーサ部２３１の各辺）は、オーバーハング部１１１上に位置している。
第一スペーサ部２３１は接着剤等を介して第一半導体チップ１１上面に固着される。この第一スペーサ部２３１は平板状であり、第一スペーサ部２３１の第一半導体チップ１１上面からの高さ寸法は、ワイヤ１４の頂点の高さ寸法よりも低くなっている。
この第一スペーサ部２３１の周縁部（本実施形態では、第一スペーサ部２３１の各辺）は、オーバーハング部１１１上に位置している。
第二スペーサ部２３２は、平板状であり、平面矩形形状であるが、第一スペーサ部２３１よりも平面形状が小さい。従って、第一スペーサ部２３１の周縁部の少なくとも一部は、第二スペーサ部２３２の周縁部の少なくとも一部よりも側方に突出することとなる。本実施形態では、第一スペーサ部２３１の対向する一対の辺それぞれが第二スペーサ部２３２の対向する一対の辺それぞれよりも側方に突出している。
また、図示しないが、平面視において第一スペーサ部２３１の対向する他の一対の辺それぞれは、第二スペーサ部２３２の対向する他の一対の辺それぞれと同位置にある。
第二スペーサ部２３２の第一半導体チップ１１上面からの高さ寸法は、ワイヤ１４の頂点の高さ寸法よりも高くなっている。
この第一スペーサ部２３１の第二スペーサ部２３２よりも側方に突出した周縁部の上面と、第二スペーサ部２３２の周縁部先端面とで前述した段差部２３０が構成される。
換言すると、この第一スペーサ部２３１の第二スペーサ部２３２よりも側方に突出した前記一対の辺と、第二スペーサ部２３２の前記一対の辺とで、一対の段差部２３０が構成される。
この段差部２３０は、オーバーハング部１１１上に位置しており、段差部２３０を構成する第二スペーサ部２３２の２辺は、それぞれオーバーハング部１１１を被覆している。
従って、本実施形態では、第一スペーサ部２３１の周縁部の一部と、第二スペーサ部２３２の周縁部の一部とで被覆部２３３が構成される。
また、図示しないが、平面視において第一スペーサ部２３１の対向する他の一対の辺それぞれは、第二スペーサ部２３２の対向する他の一対の辺それぞれと同位置にある。
第二スペーサ部２３２の第一半導体チップ１１上面からの高さ寸法は、ワイヤ１４の頂点の高さ寸法よりも高くなっている。
この第一スペーサ部２３１の第二スペーサ部２３２よりも側方に突出した周縁部の上面と、第二スペーサ部２３２の周縁部先端面とで前述した段差部２３０が構成される。
換言すると、この第一スペーサ部２３１の第二スペーサ部２３２よりも側方に突出した前記一対の辺と、第二スペーサ部２３２の前記一対の辺とで、一対の段差部２３０が構成される。
この段差部２３０は、オーバーハング部１１１上に位置しており、段差部２３０を構成する第二スペーサ部２３２の２辺は、それぞれオーバーハング部１１１を被覆している。
従って、本実施形態では、第一スペーサ部２３１の周縁部の一部と、第二スペーサ部２３２の周縁部の一部とで被覆部２３３が構成される。
ワイヤ１４は、前述した段差部２３０の側方に隣接して配置されている。従って、ワイヤ１４の頂点は、スペーサ２３の被覆部２３３の最外周縁のうちワイヤ１４の側方の部分、本実施形態では、第一スペーサ部２３１の最外周縁の高さ位置よりも高い。
なお、本実施形態では第一スペーサ部２３１および第二スペーサ部２３２は別体とされていたが、これに限らず、図５に示すように、第一スペーサ部２３１と第二スペーサ部２３２とが一体成形されていてもよい。
また、前記実施形態と同様、被覆部２３３は、オーバーハング部１１１の突出寸法の１／３以上を覆うとともに、スペーサ２３は第一半導体チップ１１の上面の２／３以上を被覆する。さらには、スペーサ２３の最大厚み（すなわち、第一スペーサ部２３１の厚みと第二スペーサ部２３２の厚みの合計）は２００μｍ以下である。
なお、本実施形態では第一スペーサ部２３１および第二スペーサ部２３２は別体とされていたが、これに限らず、図５に示すように、第一スペーサ部２３１と第二スペーサ部２３２とが一体成形されていてもよい。
また、前記実施形態と同様、被覆部２３３は、オーバーハング部１１１の突出寸法の１／３以上を覆うとともに、スペーサ２３は第一半導体チップ１１の上面の２／３以上を被覆する。さらには、スペーサ２３の最大厚み（すなわち、第一スペーサ部２３１の厚みと第二スペーサ部２３２の厚みの合計）は２００μｍ以下である。
このような第二実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、スペーサ２３の段差部２３０は、オーバーハング部１１１上に位置しており、第二スペーサ部２３２の周縁部は、オーバーハング部１１１を被覆している。
従って、オーバーハング部１１１の一部は、第一スペーサ部２３１と、第二スペーサ部２３２とで被覆され、スペーサ２３の厚みのあつい部分で被覆されることとなる。従って、オーバーハング部１１１が下方にたわんでしまうのを第一スペーサ部２３１，第二スペーサ部２３２で確実に抑制することができる。
本実施形態では、スペーサ２３の段差部２３０は、オーバーハング部１１１上に位置しており、第二スペーサ部２３２の周縁部は、オーバーハング部１１１を被覆している。
従って、オーバーハング部１１１の一部は、第一スペーサ部２３１と、第二スペーサ部２３２とで被覆され、スペーサ２３の厚みのあつい部分で被覆されることとなる。従って、オーバーハング部１１１が下方にたわんでしまうのを第一スペーサ部２３１，第二スペーサ部２３２で確実に抑制することができる。
また、本実施形態では、スペーサ２３を第一スペーサ部２３１と第二スペーサ部２３２とで構成したことで、図６に示すように、第一半導体チップ１１上面と直交するとともに、ワイヤ１４と第一半導体チップ１１との接続点を通る断面において、ワイヤ１４と第一半導体チップ１１との接続点を通り、第一半導体チップ１１上面と直交する垂線と、ワイヤ１４が側方に配置された被覆部２３３との距離が被覆部２３３下方側から上方側に向かって大きくなっているといえる。すなわち、距離Ｌ１よりもＬ２の方がおおきくなっている。
このようにすることで、上方に向かってキャピラリの移動スペースを徐々に広く確保することができる。これにより、スペーサ２３の周縁部先端と、ワイヤ１４の接続点とを接近させても、キャピラリがスペーサ２３と干渉してしまうことを防止できる。
このようにすることで、上方に向かってキャピラリの移動スペースを徐々に広く確保することができる。これにより、スペーサ２３の周縁部先端と、ワイヤ１４の接続点とを接近させても、キャピラリがスペーサ２３と干渉してしまうことを防止できる。
なお、図７に示すように、半導体装置２の第一半導体チップ１１、支持体１２、スペーサ２３、ワイヤ１４、基板１５、第二半導体チップ１６、ワイヤ１７を樹脂Ｒにより封止してもよい。この場合、スペーサ２３の上面を樹脂Ｒから露出させて、半導体装置１の放熱効率を高めてもよい。
さらには、図８に示すように、スペーサ２３の露出した上面に放熱板Ｓを設置して、放熱効率をさらに高めてもよい。
さらには、図８に示すように、スペーサ２３の露出した上面に放熱板Ｓを設置して、放熱効率をさらに高めてもよい。
（第三実施形態）
図９を参照して、本実施形態の半導体装置３について説明する。図９は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
半導体装置３は、スペーサ３３が断面台形形状となっている。
スペーサの形状以外の点については、前記各実施形態と同様である。
スペーサ３３は、基板１５の基板面側から平面視した場合において、平面矩形形状であり、また、基板１５の基板面と直交する方向の断面が台形形状となっている。
このスペーサ３３は、スペーサ３３の上面の面積が、底面の面積よりも小さく、上面の各辺よりも底面の各辺が側方（外方）に突出している。そして、上面の各辺から、底面の各辺（最外周縁）に向かって傾斜した傾斜面が形成されている。
スペーサ３３の周縁部の４辺のうち、対向する２辺は、対向する２つのオーバーハング部１１１の一部を被覆する被覆部３３１となっているため、被覆部３３１には、スペーサ３３上面側から最外周縁に向かって高さが低くなる傾斜面が形成されていることとなる。
被覆部３３１の最外周縁の側方（傾斜面の側方）には、ワイヤ１４が配置されている。
従って、傾斜面は、スペーサ３３の上面からワイヤ１４の第一半導体チップ１１との接続点に向かって傾斜し、高さが低くなっているといえる。
なお、スペーサ３３の周縁部の４辺のうち、対向する他の２辺は、対向する他の２つのオーバーハング部１１１の全面を被覆している。
図９を参照して、本実施形態の半導体装置３について説明する。図９は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
半導体装置３は、スペーサ３３が断面台形形状となっている。
スペーサの形状以外の点については、前記各実施形態と同様である。
スペーサ３３は、基板１５の基板面側から平面視した場合において、平面矩形形状であり、また、基板１５の基板面と直交する方向の断面が台形形状となっている。
このスペーサ３３は、スペーサ３３の上面の面積が、底面の面積よりも小さく、上面の各辺よりも底面の各辺が側方（外方）に突出している。そして、上面の各辺から、底面の各辺（最外周縁）に向かって傾斜した傾斜面が形成されている。
スペーサ３３の周縁部の４辺のうち、対向する２辺は、対向する２つのオーバーハング部１１１の一部を被覆する被覆部３３１となっているため、被覆部３３１には、スペーサ３３上面側から最外周縁に向かって高さが低くなる傾斜面が形成されていることとなる。
被覆部３３１の最外周縁の側方（傾斜面の側方）には、ワイヤ１４が配置されている。
従って、傾斜面は、スペーサ３３の上面からワイヤ１４の第一半導体チップ１１との接続点に向かって傾斜し、高さが低くなっているといえる。
なお、スペーサ３３の周縁部の４辺のうち、対向する他の２辺は、対向する他の２つのオーバーハング部１１１の全面を被覆している。
本実施形態においても、ワイヤ１４の頂点の第一半導体チップ１１上面からの高さは、被覆部３３１の最外周縁（ここではスペーサ３３の底面を構成する辺）の高さよりも高くなっている。
また、前記実施形態と同様、被覆部３３１は、オーバーハング部１１１の突出寸法の１／３以上を覆うとともに、スペーサ３３は第一半導体チップ１１の上面の２／３以上を被覆する。さらには、スペーサ３３の最大厚みは２００μｍ以下である。
また、前記実施形態と同様、被覆部３３１は、オーバーハング部１１１の突出寸法の１／３以上を覆うとともに、スペーサ３３は第一半導体チップ１１の上面の２／３以上を被覆する。さらには、スペーサ３３の最大厚みは２００μｍ以下である。
このような本実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏する。
通常、リバース動作は、段階的にキャピラリをスペーサ側に移動させる。従って、上方に行くにしたがい、移動スペースが広く必要となる。
本実施形態では、スペーサ３３の周縁部に、ワイヤ１４の第一半導体チップ１１との接続点に向かって高さが低くなる傾斜面を形成し、スペーサ３３を断面台形形状としている。すなわち、第一半導体チップ１１上面と直交し、ワイヤ１４と第一半導体チップ１１との接続点を通る断面において、ワイヤ１４と第一半導体チップ１１との接続点を通り、第一半導体チップ１１上面と直交する垂線と、ワイヤ１４が側方に配置された被覆部３３１との距離が被覆部３３１下方側から上方側に向かって大きくなっているといえる。具体的には、図１０に示すように、距離Ｌ１よりもＬ２の方がおおきくなっており、上方に向かってキャピラリの移動スペースを徐々に広く確保することができる。そのため、スペーサ３３の周縁部先端と、ワイヤ１４の接続点とを接近させても、キャピラリがスペーサ３３と干渉してしまうことを防止できる。
従って、スペーサ３３のオーバーハング部１１１の被覆面積を大きく確保することができ、オーバーハング部１１１の反りの発生を抑制できる。
通常、リバース動作は、段階的にキャピラリをスペーサ側に移動させる。従って、上方に行くにしたがい、移動スペースが広く必要となる。
本実施形態では、スペーサ３３の周縁部に、ワイヤ１４の第一半導体チップ１１との接続点に向かって高さが低くなる傾斜面を形成し、スペーサ３３を断面台形形状としている。すなわち、第一半導体チップ１１上面と直交し、ワイヤ１４と第一半導体チップ１１との接続点を通る断面において、ワイヤ１４と第一半導体チップ１１との接続点を通り、第一半導体チップ１１上面と直交する垂線と、ワイヤ１４が側方に配置された被覆部３３１との距離が被覆部３３１下方側から上方側に向かって大きくなっているといえる。具体的には、図１０に示すように、距離Ｌ１よりもＬ２の方がおおきくなっており、上方に向かってキャピラリの移動スペースを徐々に広く確保することができる。そのため、スペーサ３３の周縁部先端と、ワイヤ１４の接続点とを接近させても、キャピラリがスペーサ３３と干渉してしまうことを防止できる。
従って、スペーサ３３のオーバーハング部１１１の被覆面積を大きく確保することができ、オーバーハング部１１１の反りの発生を抑制できる。
なお、図１１に示すように、半導体装置３の第一半導体チップ１１、支持体１２、スペーサ３３、ワイヤ１４、基板１５、第二半導体チップ１６、ワイヤ１７を樹脂Ｒにより封止してもよい。この場合、スペーサ３３の上面を樹脂Ｒから露出させて、半導体装置１の放熱効率を高めてもよい。
さらには、図１２に示すように、スペーサ３３の露出した上面に放熱板Ｓを設置して、放熱効率をさらに高めてもよい。
さらには、図１２に示すように、スペーサ３３の露出した上面に放熱板Ｓを設置して、放熱効率をさらに高めてもよい。
（第四実施形態）
図１３を参照して、本実施形態について説明する。ここで、図１３は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
本実施形態の半導体装置４は、スペーサ１３にかえて、２つのスペーサ４３、４４を有する。
第一実施形態では、スペーサ１３は、その周縁部全周がオーバーハング部１１１上面を被覆していた。
これに対し、本実施形態のスペーサ４３、４４は、周縁部の一部のみがオーバーハング部１１１が上面を被覆している。
スペーサ４３，４４は離間配置されており、スペーサ４４は半導体チップ（第三半導体チップ）である。
図１３を参照して、本実施形態について説明する。ここで、図１３は、第一半導体チップ１１の上面と直交し、かつ、ワイヤ１４の第一半導体チップ１１との接続点およびワイヤ１４の基板１５との接続点を通る断面図である。
本実施形態の半導体装置４は、スペーサ１３にかえて、２つのスペーサ４３、４４を有する。
第一実施形態では、スペーサ１３は、その周縁部全周がオーバーハング部１１１上面を被覆していた。
これに対し、本実施形態のスペーサ４３、４４は、周縁部の一部のみがオーバーハング部１１１が上面を被覆している。
スペーサ４３，４４は離間配置されており、スペーサ４４は半導体チップ（第三半導体チップ）である。
スペーサ４４は基板１５を平面視した場合において、平面矩形形状であり、３辺がオーバーハング部１１１を被覆しており被覆部となっている。スペーサ４４の第一半導体チップ１１上面の中央部側に位置する１辺は、オーバーハング部１１１を被覆していない。
スペーサ４４の被覆部のうち、１つの被覆部は、オーバーハング部１１１の一部を覆う被覆部４４１であり、この被覆部４４１の側方にワイヤ１４が配置されている。
このスペーサ４４は中心部から周縁部にむかって厚みが均一である平板状であり、スペーサ４４の厚みはワイヤ１４の第一半導体チップ１１上面からの最大高さ（ワイヤ１４の頂点の高さ）よりも小さくなっている。
スペーサ４４の被覆部のうち、１つの被覆部は、オーバーハング部１１１の一部を覆う被覆部４４１であり、この被覆部４４１の側方にワイヤ１４が配置されている。
このスペーサ４４は中心部から周縁部にむかって厚みが均一である平板状であり、スペーサ４４の厚みはワイヤ１４の第一半導体チップ１１上面からの最大高さ（ワイヤ１４の頂点の高さ）よりも小さくなっている。
一方、スペーサ４３は半導体チップとしての機能を有しない。スペーサ４３は基板１５を平面視した場合において、平面矩形形状であり、３辺がオーバーハング部１１１を被覆する被覆部となっている。スペーサ４３の第一半導体チップ１１上面の中央部側に位置する１辺は、オーバーハング部１１１を被覆していない。
スペーサ４３の被覆部のうち、１つの被覆部は、オーバーハング部１１１の一部を覆う被覆部４３１であり、この被覆部４３１の側方にワイヤ１４が配置されている。
このスペーサ４３も中心部から周縁部にむかって厚みが均一である平板状であり、スペーサ４３の厚みはワイヤ１４の第一半導体チップ１１上面からの最大高さ（ワイヤ１４の頂点の高さ）よりも小さくなっている。
なお、スペーサ４３は、配線としての機能を有しており、スペーサ４４は、スペーサ４３を介して基板１５に接続されている。
具体的にはスペーサ４４とスペーサ４３とをワイヤ４０Ａで接続し、さらにスペーサ４３を基板１５にワイヤ４０Ｂを介して接続している。
ここで、スペーサ４３は具体的にはシリコンウェハ等の半導体ウェハに配線を形成したものである。
このような本実施形態によれば、第一実施形態と同様の効果を奏することができる。
なお、また、前記実施形態と同様、被覆部４３１、４４１は、オーバーハング部１１１の突出寸法の１／３以上を覆うとともに、スペーサ４３、４４により、第一半導体チップ１１の上面の２／３以上が被覆される。さらには、スペーサ４３、４４の最大厚みは２００μｍ以下である。
スペーサ４３の被覆部のうち、１つの被覆部は、オーバーハング部１１１の一部を覆う被覆部４３１であり、この被覆部４３１の側方にワイヤ１４が配置されている。
このスペーサ４３も中心部から周縁部にむかって厚みが均一である平板状であり、スペーサ４３の厚みはワイヤ１４の第一半導体チップ１１上面からの最大高さ（ワイヤ１４の頂点の高さ）よりも小さくなっている。
なお、スペーサ４３は、配線としての機能を有しており、スペーサ４４は、スペーサ４３を介して基板１５に接続されている。
具体的にはスペーサ４４とスペーサ４３とをワイヤ４０Ａで接続し、さらにスペーサ４３を基板１５にワイヤ４０Ｂを介して接続している。
ここで、スペーサ４３は具体的にはシリコンウェハ等の半導体ウェハに配線を形成したものである。
このような本実施形態によれば、第一実施形態と同様の効果を奏することができる。
なお、また、前記実施形態と同様、被覆部４３１、４４１は、オーバーハング部１１１の突出寸法の１／３以上を覆うとともに、スペーサ４３、４４により、第一半導体チップ１１の上面の２／３以上が被覆される。さらには、スペーサ４３、４４の最大厚みは２００μｍ以下である。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
前記各実施形態では第一半導体チップ１１を、ワイヤ１４を介して基板１５と接続したが、これに限らず、たとえば、第一半導体チップと、被接続部としてのリードフレームとをワイヤを介して接続してもよい。
さらに、前記各実施形態では、基板１５と、第二半導体チップ１６とをワイヤ１７を介して接続していたが、これに限らず、図１４に示すように、第二半導体チップ１６の裏面にバンプＢを設け、第二半導体チップ１６と基板１５とをバンプＢを介して接続してもよい。この場合には第二半導体チップ１６が第一半導体チップ１１を支持する支持体となる。
前記各実施形態では第一半導体チップ１１を、ワイヤ１４を介して基板１５と接続したが、これに限らず、たとえば、第一半導体チップと、被接続部としてのリードフレームとをワイヤを介して接続してもよい。
さらに、前記各実施形態では、基板１５と、第二半導体チップ１６とをワイヤ１７を介して接続していたが、これに限らず、図１４に示すように、第二半導体チップ１６の裏面にバンプＢを設け、第二半導体チップ１６と基板１５とをバンプＢを介して接続してもよい。この場合には第二半導体チップ１６が第一半導体チップ１１を支持する支持体となる。
また、第二実施形態では、第一スペーサ部２３１の各辺が第二スペーサ部２３２の各辺よりも突出しており、段差部２３０がスペーサ２３の４辺に形成されていたが、これに限らず、ワイヤ１４が側方に配置される辺にのみ段差部が形成されていてもよい。
同様に、第三実施形態においても、スペーサ３３の上面の各辺から、底面の各辺（最外周縁）に向かって傾斜した傾斜面が形成されていたが、これに限らず、ワイヤ１４が側方に配置される２辺にのみ傾斜面を形成してもよい。
同様に、第三実施形態においても、スペーサ３３の上面の各辺から、底面の各辺（最外周縁）に向かって傾斜した傾斜面が形成されていたが、これに限らず、ワイヤ１４が側方に配置される２辺にのみ傾斜面を形成してもよい。
さらに、前記各実施形態では、ワイヤ１４は、第一半導体チップ１１の一辺に沿って複数本配置されており、スペーサの被覆部の最外周縁のうち、第一半導体チップ１１のワイヤ１４が設けられた辺に沿った一辺の高さが、ワイヤ１４の頂点よりも低くなっていた。
しかしながら、これに限らず、たとえばワイヤが複数本配置されないような場合には、スペーサの被覆部の最外周縁のうち少なくともワイヤが側方に配置されている部分の高さがワイヤの頂点よりも低ければよい。
ここで、スペーサの被覆部の最外周縁のうちワイヤが側方に配置されている部分とは、図１５に示すように、半導体装置を半導体チップ上面側から平面視した場合において、被覆部の最外周縁のうち、ワイヤの半導体チップとの接続点Ｄおよび被接続部との接続点Ｃを結ぶ直線の延長線Ｌ３がぶつかる部分（図１５の点線で囲まれた部分）を含み、ワイヤやキャピラリがリバース動作できる範囲（たとえば、少なくとも接続点Ｄから０．１ｍｍの範囲内、好ましくは０．２ｍｍ以上の範囲内）であればよい。すなわち、ワイヤの半導体チップとの接続点Ｄおよび被接続部との接続点Ｃを結ぶ直線の延長線Ｌ３がぶつかる部分の高さ寸法およびワイヤやキャピラリがリバース動作する範囲内の高さ寸法が、ワイヤの頂点よりも低い必要がある。
なお、上記実施形態には以下の発明が開示されている。
（付記１）
第一半導体チップと、
この第一半導体チップの下方に設置され、前記第一半導体チップを支持する支持体と、
前記第一半導体チップ上に固着されるスペーサと、
前記第一半導体チップよりも下方に位置し、前記第一半導体チップに対しワイヤを介して電気的に接続される被接続部とを有し、
前記第一半導体チップの周縁部の少なくとも一部は、前記支持体の周縁部よりも側方に突出したオーバーハング部とされ、
前記スペーサには、前記オーバーハング部上面の一部を覆う被覆部が形成され、
前記ワイヤは、前記オーバーハング部上面のうち、前記スペーサの前記被覆部の最外周縁の側方であって、前記スペーサの前記被覆部により被覆されていない領域に接続され、
前記第一半導体チップ上面位置を基準とした場合の前記ワイヤの頂点の高さが、前記スペーサの前記被覆部の最外周縁のうち少なくとも前記ワイヤが側方に配置されている部分の前記基準からの高さよりも高い半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記スペーサは、平板状であり、
前記スペーサの周縁部の少なくとも一部が、前記オーバーハング部を覆う前記被覆部とされ、
前記ワイヤの前記頂点の高さが、前記スペーサ上面の前記基準からの高さよりも高い半導体装置。
（付記３）
付記１に記載の半導体装置において、
前記第一半導体チップ上面と直交する断面において、
前記ワイヤと前記第一半導体チップとの接続点を通り、前記第一半導体チップ上面と直交する垂線と、
前記被覆部との距離が、前記被覆部下方側から上方側に向かって大きくなる半導体装置。
（付記４）
付記３に記載の半導体装置において、
前記スペーサは、前記第一半導体チップ上に設置され、その上面の前記基準に対する高さが前記ワイヤの頂点の高さよりも低い第一スペーサ部と、
この第一スペーサ部上に設置される第二スペーサ部とを有し、
前記第一スペーサ部の周縁部のうち少なくとも一部は、前記第二スペーサ部の周縁部よりも側方に突出するとともに、前記被覆部を構成し、
前記第一スペーサ部の前記周縁部の少なくとも一部と前記第二スペーサ部の周縁部とで段差部が形成され、
この段差部の側方に前記ワイヤが配置されている半導体装置。
（付記５）
付記４に記載の半導体装置において、
前記段差部を構成する前記第二スペーサ部の周縁部は、前記オーバーハング部上に位置し、前記第一スペーサ部の前記段差部を構成する周縁部とともに前記被覆部を構成する半導体装置。
（付記６）
付記３に記載の半導体装置において、
前記スペーサの前記被覆部には、前記スペーサ上面側から前記最外周縁に向かって傾斜した傾斜面が形成されており、
前記傾斜面の側方に前記ワイヤが配置されている半導体装置。
（付記７）
付記３乃至６のいずれか１つに記載の半導体装置において、
当該半導体装置は、樹脂により封止されており、
前記スペーサの上面が前記樹脂から露出している半導体装置。
（付記８）
付記７に記載の半導体装置において、
前記スペーサ上には放熱板が設置されている半導体装置。
（付記９）
付記１乃至８のいずれか１つに記載の半導体装置において、
第二半導体チップと、
この第二半導体チップ上に設置される前記支持体とを有し、
前記第二半導体チップの周縁部の少なくとも一部は、前記支持体の周縁部よりも側方に突出し、
前記第二半導体チップの前記支持体よりも突出した領域と、前記被接続部とがワイヤ接続されている半導体装置。
（付記１０）
付記１乃至９のいずれか１つに記載の半導体装置において、
前記オーバーハング部の突出方向先端部は、前記スペーサの前記被覆部よりも側方に突出し、
前記スペーサの前記被覆部は、前記オーバーハング部の前記支持体からの突出寸法の１／３以上を覆い、
前記スペーサは、前記第一半導体チップの上面の２／３以上を被覆する半導体装置。
（付記１１）
付記１乃至１０のいずれか１つに記載の半導体装置において、
前記第一半導体チップ上には、前記スペーサと、第三半導体チップとが設置され、
前記スペーサと前記被接続部とが電気的に接続されており、
前記第三半導体チップは、前記スペーサを介して前記被接続部に電気的に接続されている半導体装置。
（付記１２）
付記１乃至１１のいずれか１つに記載の半導体装置において、
前記スペーサの最大厚みは２００μｍ以下である半導体装置。
（付記１３）
付記１乃至１２のいずれか１つに記載の半導体装置において、
前記第一半導体チップの厚みは２００μｍ以下である半導体装置。
（付記１４）
付記１乃至１３のいずれか１つに記載の半導体装置において、
前記被接続部は基板である半導体装置。
しかしながら、これに限らず、たとえばワイヤが複数本配置されないような場合には、スペーサの被覆部の最外周縁のうち少なくともワイヤが側方に配置されている部分の高さがワイヤの頂点よりも低ければよい。
ここで、スペーサの被覆部の最外周縁のうちワイヤが側方に配置されている部分とは、図１５に示すように、半導体装置を半導体チップ上面側から平面視した場合において、被覆部の最外周縁のうち、ワイヤの半導体チップとの接続点Ｄおよび被接続部との接続点Ｃを結ぶ直線の延長線Ｌ３がぶつかる部分（図１５の点線で囲まれた部分）を含み、ワイヤやキャピラリがリバース動作できる範囲（たとえば、少なくとも接続点Ｄから０．１ｍｍの範囲内、好ましくは０．２ｍｍ以上の範囲内）であればよい。すなわち、ワイヤの半導体チップとの接続点Ｄおよび被接続部との接続点Ｃを結ぶ直線の延長線Ｌ３がぶつかる部分の高さ寸法およびワイヤやキャピラリがリバース動作する範囲内の高さ寸法が、ワイヤの頂点よりも低い必要がある。
なお、上記実施形態には以下の発明が開示されている。
（付記１）
第一半導体チップと、
この第一半導体チップの下方に設置され、前記第一半導体チップを支持する支持体と、
前記第一半導体チップ上に固着されるスペーサと、
前記第一半導体チップよりも下方に位置し、前記第一半導体チップに対しワイヤを介して電気的に接続される被接続部とを有し、
前記第一半導体チップの周縁部の少なくとも一部は、前記支持体の周縁部よりも側方に突出したオーバーハング部とされ、
前記スペーサには、前記オーバーハング部上面の一部を覆う被覆部が形成され、
前記ワイヤは、前記オーバーハング部上面のうち、前記スペーサの前記被覆部の最外周縁の側方であって、前記スペーサの前記被覆部により被覆されていない領域に接続され、
前記第一半導体チップ上面位置を基準とした場合の前記ワイヤの頂点の高さが、前記スペーサの前記被覆部の最外周縁のうち少なくとも前記ワイヤが側方に配置されている部分の前記基準からの高さよりも高い半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記スペーサは、平板状であり、
前記スペーサの周縁部の少なくとも一部が、前記オーバーハング部を覆う前記被覆部とされ、
前記ワイヤの前記頂点の高さが、前記スペーサ上面の前記基準からの高さよりも高い半導体装置。
（付記３）
付記１に記載の半導体装置において、
前記第一半導体チップ上面と直交する断面において、
前記ワイヤと前記第一半導体チップとの接続点を通り、前記第一半導体チップ上面と直交する垂線と、
前記被覆部との距離が、前記被覆部下方側から上方側に向かって大きくなる半導体装置。
（付記４）
付記３に記載の半導体装置において、
前記スペーサは、前記第一半導体チップ上に設置され、その上面の前記基準に対する高さが前記ワイヤの頂点の高さよりも低い第一スペーサ部と、
この第一スペーサ部上に設置される第二スペーサ部とを有し、
前記第一スペーサ部の周縁部のうち少なくとも一部は、前記第二スペーサ部の周縁部よりも側方に突出するとともに、前記被覆部を構成し、
前記第一スペーサ部の前記周縁部の少なくとも一部と前記第二スペーサ部の周縁部とで段差部が形成され、
この段差部の側方に前記ワイヤが配置されている半導体装置。
（付記５）
付記４に記載の半導体装置において、
前記段差部を構成する前記第二スペーサ部の周縁部は、前記オーバーハング部上に位置し、前記第一スペーサ部の前記段差部を構成する周縁部とともに前記被覆部を構成する半導体装置。
（付記６）
付記３に記載の半導体装置において、
前記スペーサの前記被覆部には、前記スペーサ上面側から前記最外周縁に向かって傾斜した傾斜面が形成されており、
前記傾斜面の側方に前記ワイヤが配置されている半導体装置。
（付記７）
付記３乃至６のいずれか１つに記載の半導体装置において、
当該半導体装置は、樹脂により封止されており、
前記スペーサの上面が前記樹脂から露出している半導体装置。
（付記８）
付記７に記載の半導体装置において、
前記スペーサ上には放熱板が設置されている半導体装置。
（付記９）
付記１乃至８のいずれか１つに記載の半導体装置において、
第二半導体チップと、
この第二半導体チップ上に設置される前記支持体とを有し、
前記第二半導体チップの周縁部の少なくとも一部は、前記支持体の周縁部よりも側方に突出し、
前記第二半導体チップの前記支持体よりも突出した領域と、前記被接続部とがワイヤ接続されている半導体装置。
（付記１０）
付記１乃至９のいずれか１つに記載の半導体装置において、
前記オーバーハング部の突出方向先端部は、前記スペーサの前記被覆部よりも側方に突出し、
前記スペーサの前記被覆部は、前記オーバーハング部の前記支持体からの突出寸法の１／３以上を覆い、
前記スペーサは、前記第一半導体チップの上面の２／３以上を被覆する半導体装置。
（付記１１）
付記１乃至１０のいずれか１つに記載の半導体装置において、
前記第一半導体チップ上には、前記スペーサと、第三半導体チップとが設置され、
前記スペーサと前記被接続部とが電気的に接続されており、
前記第三半導体チップは、前記スペーサを介して前記被接続部に電気的に接続されている半導体装置。
（付記１２）
付記１乃至１１のいずれか１つに記載の半導体装置において、
前記スペーサの最大厚みは２００μｍ以下である半導体装置。
（付記１３）
付記１乃至１２のいずれか１つに記載の半導体装置において、
前記第一半導体チップの厚みは２００μｍ以下である半導体装置。
（付記１４）
付記１乃至１３のいずれか１つに記載の半導体装置において、
前記被接続部は基板である半導体装置。
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１１ 第一半導体チップ
１２ 支持体
１３ スペーサ
１４ ワイヤ
１５ 基板（被接続部）
１６ 第二半導体チップ
１７ ワイヤ
２３ スペーサ
３３ スペーサ
４０Ａ ワイヤ
４０Ｂ ワイヤ
４３ スペーサ
４４ スペーサ
１１１ オーバーハング部
１３１ 被覆部
１３２ 被覆部
２３０ 段差部
２３１ 第一スペーサ部
２３２ 第二スペーサ部
２３３ 被覆部
３３１ 被覆部
４３１ 被覆部
４４１ 被覆部
９００ 半導体装置
９０１ 半導体チップ
９０２ ダイパッド
９０３ スペーサ
９０４ 半導体チップ
９０５ 保持板
９０６ ワイヤ
９０７ キャピラリ
Ｂ バンプ
Ｃ 接続点
Ｄ 接続点
Ｒ 樹脂
Ｓ 放熱板
２ 半導体装置
３ 半導体装置
４ 半導体装置
１１ 第一半導体チップ
１２ 支持体
１３ スペーサ
１４ ワイヤ
１５ 基板（被接続部）
１６ 第二半導体チップ
１７ ワイヤ
２３ スペーサ
３３ スペーサ
４０Ａ ワイヤ
４０Ｂ ワイヤ
４３ スペーサ
４４ スペーサ
１１１ オーバーハング部
１３１ 被覆部
１３２ 被覆部
２３０ 段差部
２３１ 第一スペーサ部
２３２ 第二スペーサ部
２３３ 被覆部
３３１ 被覆部
４３１ 被覆部
４４１ 被覆部
９００ 半導体装置
９０１ 半導体チップ
９０２ ダイパッド
９０３ スペーサ
９０４ 半導体チップ
９０５ 保持板
９０６ ワイヤ
９０７ キャピラリ
Ｂ バンプ
Ｃ 接続点
Ｄ 接続点
Ｒ 樹脂
Ｓ 放熱板
Claims (12)
- 第一半導体チップと、
この第一半導体チップの下方に設置され、前記第一半導体チップを支持する支持体と、
前記第一半導体チップ上に固着されるスペーサと、
前記第一半導体チップよりも下方に位置し、前記第一半導体チップに対しワイヤを介して電気的に接続される被接続部とを有し、
前記第一半導体チップの周縁部の少なくとも一部は、前記支持体の周縁部よりも側方に突出したオーバーハング部とされ、
前記スペーサには、前記オーバーハング部上面の一部を覆う被覆部が形成され、
前記ワイヤは、前記オーバーハング部上面のうち、前記スペーサの前記被覆部の最外周縁の側方であって、前記スペーサの前記被覆部により被覆されていない領域に接続され、
前記第一半導体チップ上面位置を基準とした場合の前記ワイヤの頂点の高さが、前記スペーサの前記被覆部の最外周縁のうち少なくとも前記ワイヤが側方に配置されている部分の前記基準からの高さよりも高く、
前記第一半導体チップ上面と直交する断面において、
前記ワイヤと前記第一半導体チップとの接続点を通り、前記第一半導体チップ上面と直交する垂線と、
前記被覆部との距離が、前記被覆部下方側から上方側に向かって大きくなる半導体装置。 - 請求項１に記載の半導体装置において、
前記スペーサは、前記第一半導体チップ上に設置され、その上面の前記基準に対する高さが前記ワイヤの頂点の高さよりも低い第一スペーサ部と、
この第一スペーサ部上に設置される第二スペーサ部とを有し、
前記第一スペーサ部の周縁部のうち少なくとも一部は、前記第二スペーサ部の周縁部よりも側方に突出するとともに、前記被覆部を構成し、
前記第一スペーサ部の前記周縁部の少なくとも一部と前記第二スペーサ部の周縁部とで段差部が形成され、
この段差部の側方に前記ワイヤが配置されている半導体装置。 - 請求項２に記載の半導体装置において、
前記段差部を構成する前記第二スペーサ部の周縁部は、前記オーバーハング部上に位置し、前記第一スペーサ部の前記段差部を構成する周縁部とともに前記被覆部を構成する半導体装置。 - 請求項１に記載の半導体装置において、
前記スペーサの前記被覆部には、前記スペーサ上面側から前記最外周縁に向かって傾斜した傾斜面が形成されており、
前記傾斜面の側方に前記ワイヤが配置されている半導体装置。 - 請求項１乃至４のいずれか一項に記載の半導体装置において、
当該半導体装置は、樹脂により封止されており、
前記スペーサの上面が前記樹脂から露出している半導体装置。 - 請求項５に記載の半導体装置において、
前記スペーサ上には放熱板が設置されている半導体装置。 - 請求項１乃至６のいずれか一項に記載の半導体装置において、
第二半導体チップと、
この第二半導体チップ上に設置される前記支持体とを有し、
前記第二半導体チップの周縁部の少なくとも一部は、前記支持体の周縁部よりも側方に突出し、
前記第二半導体チップの前記支持体よりも突出した領域と、前記被接続部とがワイヤ接続されている半導体装置。 - 請求項１乃至７のいずれか一項に記載の半導体装置において、
前記オーバーハング部の突出方向先端部は、前記スペーサの前記被覆部よりも側方に突出し、
前記スペーサの前記被覆部は、前記オーバーハング部の前記支持体からの突出寸法の１／３以上を覆い、
前記スペーサは、前記第一半導体チップの上面の２／３以上を被覆する半導体装置。 - 請求項１乃至８のいずれか一項に記載の半導体装置において、
前記第一半導体チップ上には、前記スペーサと、第三半導体チップとが設置され、
前記スペーサと前記被接続部とが電気的に接続されており、
前記第三半導体チップは、前記スペーサを介して前記被接続部に電気的に接続されている半導体装置。 - 請求項１乃至９のいずれか一項に記載の半導体装置において、
前記スペーサの最大厚みは２００μｍ以下である半導体装置。 - 請求項１乃至１０のいずれか一項に記載の半導体装置において、
前記第一半導体チップの厚みは２００μｍ以下である半導体装置。 - 請求項１乃至１１のいずれか一項に記載の半導体装置において、
前記被接続部は基板である半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007290784A JP4981625B2 (ja) | 2007-11-08 | 2007-11-08 | 半導体装置 |
| US12/285,752 US7906854B2 (en) | 2007-11-08 | 2008-10-14 | Semiconductor device having spacer formed on semiconductor chip connected with wire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007290784A JP4981625B2 (ja) | 2007-11-08 | 2007-11-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009117702A JP2009117702A (ja) | 2009-05-28 |
| JP4981625B2 true JP4981625B2 (ja) | 2012-07-25 |
Family
ID=40622935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007290784A Expired - Fee Related JP4981625B2 (ja) | 2007-11-08 | 2007-11-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7906854B2 (ja) |
| JP (1) | JP4981625B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012015225A (ja) * | 2010-06-30 | 2012-01-19 | Hitachi Ltd | 半導体装置 |
| KR101835483B1 (ko) | 2011-12-09 | 2018-03-08 | 삼성전자주식회사 | 멀티-칩 패키지 및 그의 제조 방법 |
| KR20140009732A (ko) * | 2012-07-12 | 2014-01-23 | 삼성전자주식회사 | 반도체 패키지 및 그의 제조 방법 |
| JP2014167973A (ja) * | 2013-02-28 | 2014-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5955911B2 (ja) * | 2014-08-27 | 2016-07-20 | 株式会社ジェイデバイス | 半導体装置 |
| KR102556518B1 (ko) * | 2018-10-18 | 2023-07-18 | 에스케이하이닉스 주식회사 | 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323060A (en) * | 1993-06-02 | 1994-06-21 | Micron Semiconductor, Inc. | Multichip module having a stacked chip arrangement |
| JP3548023B2 (ja) * | 1998-12-03 | 2004-07-28 | 三洋電機株式会社 | 半導体装置 |
| JP4705748B2 (ja) * | 2003-05-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2004363187A (ja) * | 2003-06-02 | 2004-12-24 | Denso Corp | 半導体パッケージ |
| US6943294B2 (en) * | 2003-12-22 | 2005-09-13 | Intel Corporation | Integrating passive components on spacer in stacked dies |
| JP2005209805A (ja) | 2004-01-21 | 2005-08-04 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20050161791A1 (en) * | 2004-01-23 | 2005-07-28 | Texas Instruments Incorporated | Multiple die-spacer for an integrated circuit |
| JP4836110B2 (ja) * | 2004-12-01 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | マルチチップモジュール |
| JP4494240B2 (ja) * | 2005-02-03 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | 樹脂封止型半導体装置 |
| US7605476B2 (en) * | 2005-09-27 | 2009-10-20 | Stmicroelectronics S.R.L. | Stacked die semiconductor package |
| JP2007165454A (ja) * | 2005-12-12 | 2007-06-28 | Renesas Technology Corp | 半導体装置 |
| US7692295B2 (en) * | 2006-03-31 | 2010-04-06 | Intel Corporation | Single package wireless communication device |
-
2007
- 2007-11-08 JP JP2007290784A patent/JP4981625B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-14 US US12/285,752 patent/US7906854B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009117702A (ja) | 2009-05-28 |
| US20090121327A1 (en) | 2009-05-14 |
| US7906854B2 (en) | 2011-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4981625B2 (ja) | 半導体装置 | |
| US7368811B2 (en) | Multi-chip package and method for manufacturing the same | |
| US10600830B2 (en) | Sensor package structure | |
| JP6586036B2 (ja) | 半導体装置の製造方法 | |
| US20170294368A1 (en) | Semiconductor device | |
| US7531895B2 (en) | Integrated circuit package and method of manufacture thereof | |
| JP4494240B2 (ja) | 樹脂封止型半導体装置 | |
| JP2008193441A (ja) | 光学デバイス及びその製造方法 | |
| US10103036B2 (en) | Packing method for semiconductor device | |
| JP4319229B2 (ja) | 半導体装置 | |
| JP5361426B2 (ja) | 半導体デバイス | |
| JP2009038145A (ja) | リード端子型半導体装置 | |
| JP6228412B2 (ja) | 半導体装置 | |
| JP4181557B2 (ja) | 半導体装置およびその製造方法 | |
| KR100940760B1 (ko) | 반도체 패키지 | |
| JP2009054741A (ja) | 半導体パッケージ | |
| JP3699966B2 (ja) | リードフレーム，樹脂封止型半導体装置及びその製造方法 | |
| JP2012253214A (ja) | 回路基板 | |
| JP5067399B2 (ja) | 電子装置の製造方法 | |
| JP2005243693A (ja) | 半導体装置 | |
| KR19990039358A (ko) | 반도체 리이드프레임 | |
| JP2008305958A (ja) | 半導体装置 | |
| JP2012004326A (ja) | 変換体モジュールとその製造方法 | |
| JP2011091170A (ja) | パッケージ、その製造方法、及び半導体装置 | |
| JP2012212843A (ja) | 配線基板及び配線基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120305 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120417 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120420 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150427 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |