JP2023042073A - 半導体装置 - Google Patents

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chips
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崇之 井手
Takayuki Ide
和弘 加藤
Kazuhiro Kato
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Kioxia Corp
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Abstract

【課題】複数の第１のチップと第２のチップとを適切に配置できる半導体装置を提供する。【解決手段】一つの実施形態によれば、支持体と複数の第１のチップと第１の封止部と第２のチップと複数の第１の端子と第２の端子とを有する半導体装置が提供される。複数の第１のチップは、支持体上に積層される。第１の封止部は、複数の第１のチップを封止する。第１の封止部は、支持体と反対側の表面に凹み部を有する。凹み部は、複数の第１のチップから離間した底面を含む。第２のチップは、凹み部に配される。複数の第１の端子は、複数の第１のチップに対応する。複数の第１の端子は、それぞれが第１のチップにおける支持体の反対側の面から積層方向に延びて第１の封止部を貫通する。第２の端子は、第２のチップにおける支持体の反対側の面に配される。【選択図】図１

Description

本実施形態は、半導体装置に関する。
半導体装置では、複数のチップが積層され、各チップから積層方向に端子が延びて構成されることがある。半導体装置では、複数のチップに加えて、他のチップを適切に配置することが望まれる。
米国特許第９６４０５１３号明細書 米国特許第９９１７０７２号明細書 特開２０１７－５１８７号公報
一つの実施形態は、複数の第１のチップと第２のチップとを適切に配置できる半導体装置を提供することを目的とする。
一つの実施形態によれば、支持体と複数の第１のチップと第１の封止部と第２のチップと複数の第１の端子と第２の端子とを有する半導体装置が提供される。複数の第１のチップは、支持体上に積層される。第１の封止部は、複数の第１のチップを封止する。第１の封止部は、支持体と反対側の表面に凹み部を有する。凹み部は、複数の第１のチップから離間した底面を含む。第２のチップは、凹み部に配される。複数の第１の端子は、複数の第１のチップに対応する。複数の第１の端子は、それぞれが第１のチップにおける支持体の反対側の面から積層方向に延びて第１の封止部を貫通する。第２の端子は、第２のチップにおける支持体の反対側の面に配される。
第１の実施形態にかかる半導体装置の構成を示す断面図。 第１の実施形態にかかる半導体装置の製造方法を示す断面図。 第１の実施形態にかかる半導体装置の製造方法を示す平面図。 第１の実施形態にかかる半導体装置の製造方法を示す断面図。 第１の実施形態にかかる半導体装置の製造方法を示す断面図。 第１の実施形態の変形例にかかる半導体装置の製造方法を示す断面図。 第２の実施形態にかかる半導体装置の構成を示す断面図。 第２の実施形態にかかる半導体装置の製造方法を示す断面図。 第２の実施形態にかかる半導体装置の製造方法を示す断面図。 第２の実施形態にかかる半導体装置の製造方法を示す断面図。 第３の実施形態にかかる半導体装置の構成を示す断面図。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
第１の実施形態にかかる半導体装置は、複数のチップが積層され、各チップから積層方向に端子（バーティカルワイヤ）が延びて構成される。半導体装置１は、例えば、図１に示すように構成される。図１は、半導体装置１の構成を示す断面図である。以下では、支持体２の主面に垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直行する２方向をＸ方向及びＹ方向とする。
半導体装置１は、支持体２、複数のチップ３－１～３－８、封止部４、チップ５、複数の端子６－１～６－８、複数の端子７－１～７－４、封止部２２、外部電極２３、基板１０及び封止部２１を有する。
支持体２は、ＸＹ方向に延びた板状の部材である。支持体２は、ＸＹ平面視で矩形状を有する。支持体２は、複数のチップ３－１～３－８を支持するのに適した剛性を有する。支持体２は、所定の剛性を有するのに適した材料（例えば、ガラス、ガラスクロス、シリコン）などで形成され得る。
複数のチップ３－１～３－８は、支持体２の－Ｚ側に配され、半数ずつ階段状に積層され得る。複数のチップ３－１～３－４は、複数のチップ３－５～３－８の－Ｙ側で階段状に積層される。複数のチップ３－５～３－８は、複数のチップ３－５～３－８の＋Ｙ側で階段状に積層される。各チップ３－１～３－８は、チップ５と機能が異なり、例えばデータを記憶可能であるメモリチップである。
封止部４は、複数のチップ３－１～３－８を封止する。封止部４は、モールド樹脂などの熱可塑性を有する第１の絶縁物で形成され得る。封止部４は、表面４ａ及び裏面４ｂを有する。裏面４ｂは、支持体２に接する。表面４ａは、支持体２と反対側の主面である。封止部４は、表面４ａに凹み部４ａ１を有する。凹み部４ａ１は、ＸＹ平面視で表面４ａにおける中央付近に配される（図３参照）。
凹み部４ａ１の深さは、表面４ａに対するチップ３－４，３－８のＺ方向深さより小さい。裏面４ｂのＺ位置は、チップ３－４，３－８の表面（－Ｚ側の面）のＺ位置より－Ｚ側である。
凹み部４ａ１は、底面４ａ１１及び側面４ａ１２を有する。底面４ａ１１は、ＸＹ方向に延びる。底面４ａ１１は、複数のチップ３－１～３－８からＺ方向に離間する。底面４ａ１１は、複数のチップ３－１～３－４のうち最も－Ｚ側のチップ３－４からＺ方向に離間し、複数のチップ３－５～３－８のうち最も－Ｚ側のチップ３－８からＺ方向に離間する。底面４ａ１１は、チップ３－４の表面３ａに略平行であってもよく、チップ３－８の表面３ａに略平行であってもよい。
凹み部４ａ１の開放端の面積は、チップ５の面積より大きい。凹み部４ａ１の開放端のＸ方向幅は、チップ５のＸ方向幅より大きい。凹み部４ａ１の開放端のＹ方向幅は、チップ５のＹ方向幅より大きい。
底面４ａ１１の面積は、チップ５の面積より大きい。底面４ａ１１のＸ方向幅は、チップ５のＸ方向幅より大きい。底面４ａ１１のＹ方向幅は、チップ５のＹ方向幅より大きい。
複数の端子６－１～６－８は、複数のチップ３－１～３－８に対応する。各端子６－１～６－８は、対応するチップ３における支持体２の反対側の面（－Ｚ側の面）３ａから－Ｚ方向に延びて封止部４を貫通し表面４ａに達する。各端子６－１～６－８は、対応するチップ３に複数本接続されてもよい。各端子６－１～６－８は、－Ｚ方向に直線的に延びてもよい。各端子６－１～６－８は、直立型の端子であり、直線的な形状を維持可能な剛性を有していてもよい。
例えば、各端子６－１～６－８は、ワイヤボンディング型の実装に用いられるワイヤより径が太くてもよい。各端子６－１～６－８は、バーティカルに延びたワイヤであり、バーティカルワイヤとも呼ばれる。各端子６－１～６－８が直立型で構成されることで、各端子６－１～６－８間の配置ピッチを容易に狭ピッチ化できる。
複数のチップ３－１～３－８が半数ずつ階段状に積層される場合、複数の端子６－１～６－８は、半数ずつ段階的に長さが異なっていてもよい。複数の端子６－１～６－４の＋Ｚ側の端部は、複数の端子６－５～６－８の－Ｙ側で段階的にＺ位置が低くなる。複数の端子６－５～６－８の＋Ｚ側の端部は、複数の端子６－５～６－８の＋Ｙ側で段階的にＺ位置が低くなる。複数の端子６－１～６－８の－Ｚ側の端部は、Ｚ位置が互いに均等であってもよい。各端子６－１～６－８の－Ｚ側の端部は、電極８及びボールバンプ９を介して基板１０の電極パターン１１に接続される。各端子６－１～６－８は、金属（例えば、金）を主成分とする導電物で形成され得る。
チップ５は、支持体２の－Ｚ側に配され、複数のチップ３－１～３－８の－Ｚ側に配される。チップ５は、チップ３と機能が異なり、例えば複数のチップ３－１～３－８を制御することが可能であるコントローラチップである。チップ５は、複数のチップ３－１～３－８に電気的に接続される。チップ５は、各チップ３－１～３－８への配線長をそろえるために半導体装置１におけるＸＹ平面視で中央付近に配されることが望ましい。そのため、チップ５は、凹み部４ａ１内に配される。
チップ５の裏面（＋Ｚ側の面）５ｂは、凹み部４ａ１の底面４ａ１１から－Ｚ方向に若干離間してもよい。これにより、チップ５は、複数のチップ３－１～３－８のうち最も－Ｚ側のチップ３－４，３－８から－Ｚ方向に離間している。
複数の端子７－１～７－４は、チップ５の表面（－Ｚ側の面）５ａに配される。各端子７－１～７－４は、－Ｚ方向に柱状に延びてもよい。各端子７－１～７－４のＸＹ方向における最大幅は、各端子６－１～６－８のＸＹ方向における最大幅より大きい。各端子７－１～７－４は、複数の層の積層で形成され得る。複数の層は、それぞれ、はんだ合金層、銅合金層など合金を主成分とする導電物で形成され得る。複数の層は、互に異なる組成の層を含んでもよいし、異なる組成の層と同じ組成の層とが混在してもよい。
複数の端子７－１～７－４の＋Ｚ側の端部は、チップ５の表面５ａに結合される。複数の端子７－１～７－４の－Ｚ側の端部は、Ｚ位置が互いに均等であってもよい。複数の端子７－１～７－４の－Ｚ側の端部の支持体２からＺ方向高さは、複数の端子６－１～６－８の－Ｚ側の端部の支持体２からＺ方向高さに対応していてもよい。各端子７－１～７－４の－Ｚ側の端部は、電極８及びボールバンプ９を介して基板１０の電極パターン１１に接続される。各端子７－１～７－４は、柱状のバンプであり、ピラーバンプとも呼ばれる。各端子７－１～７－４が柱状で構成されることで、各端子７－１～７－４間の配置ピッチを容易に狭ピッチ化できる。
封止部２２は、凹み部４ａ１を満たし、チップ５を封止する。封止部２２は、封止部４及び基板１０の隙間を満たし、電極８、ボールバンプ９及び電極パターン１１を封止する。封止部２２は、封止部４の－Ｚ側の面を覆うとともに基板１０の表面１０ａを覆う。封止部２２は、モールド樹脂などの熱可塑性を有する第２の絶縁物で形成され得る。第２の絶縁物は、第１の絶縁物と組成が異なる。
封止部２１は、支持体２、封止部４、封止部２２を外側から覆って封止する。封止部２１は、基板１０の表面１０ａにまで達してもよい。封止部２１は、モールド樹脂などの熱可塑性を有する第３の絶縁物で形成され得る。第３の絶縁物は、第１の絶縁物と組成が異なり、第２の絶縁物と組成が異なる。
封止部４、封止部２１、封止部２２は、絶縁性の樹脂に無機物のフィラーを含むものでもよい。このとき、封止部４、封止部２１のフィラーの含有量は封止部２２のフィラーの含有量よりも多くてもよい。
封止部４、封止部２１の熱膨張率は、それぞれ、封止部２２の熱膨張率よりも小さくてもよい。
封止部４、封止部２１のヤング率は、それぞれ、封止部２２のヤング率よりも大きくてもよい。
基板１０は、複数の電極パターン１１、複数のスルーホール電極１２、導電層１３、複数のスルーホール電極１４、プリプレグ層１５、及びコア層１６を有する。複数の電極パターン１１は、それぞれ、基板１０の表面１０ａに露出され、複数のスルーホール電極１４は、それぞれ、基板１０の裏面１０ｂに露出される。各電極パターン１１、各スルーホール電極１２、導電層１３、各スルーホール電極１４は、それぞれ、導電物（例えば、銅）を主成分とする材料で形成され得る。プリプレグ層１５、コア層１６は、それぞれ、絶縁物（例えば、プラスチックなどの有機系物質）を主成分とする材料で形成され得る。
なお、図１では、簡略化のため、導電層１３が複数の電極パターン１１、複数のスルーホール電極１２、複数のスルーホール電極１４に接続された形態で示されているが、実際には、所定の配線が形成され、所定の電極パターン１１、所定のスルーホール電極１２、所定のスルーホール電極１４が選択的に接続され得る。
複数の外部電極２３は、基板１０の裏面１０ｂに配され、それぞれ、スルーホール電極１４に接合される。複数の外部電極２３のＸ方向の配置ピッチは、複数の端子６－１～６－８のＸ方向の配置ピッチより大きい。複数の外部電極２３のＸ方向の配置ピッチは、複数の端子７－１～７－４のＸ方向の配置ピッチより大きい。同様に、複数の外部電極２３のＹ方向の配置ピッチは、複数の端子６－１～６－８のＹ方向の配置ピッチより大きい。複数の外部電極２３のＹ方向の配置ピッチは、複数の端子７－１～７－４のＹ方向の配置ピッチより大きい。これにより、各端子６－１～６－８間の配置ピッチ、各端子７－１～７－４間の配置ピッチを狭ピッチ化しながら半導体装置１を広ピッチの外部端子（例えば、マザーボード上の端子）へ容易に接続できる。
次に、半導体装置１の製造方法について図１～図５を用いて説明する。図１は、半導体装置１の構成を示す断面図であるが、半導体装置１の製造方法を示す断面図として流用する。図２（ａ）～図２（ｄ）、図４（ａ）～図４（ｃ）、図５（ａ）～図５（ｃ）は、半導体装置１の製造方法を示す断面図である。図３は、半導体装置１の製造方法を示す平面図である。
図２（ａ）に示す工程では、支持体２が用意される。支持体２は、ＸＹ方向に延びた板状の部材である。支持体２は、所定の剛性を有するのに適した材料（例えば、ガラス、ガラスクロス、シリコン）などで形成され得る。支持体２の－Ｚ側の面２ａに、複数のチップ３－１～３－８が階段状に積層される。
例えば、支持体２の－Ｚ側の面２ａにおける－Ｙ側の領域に、チップ３－１が、接着剤又は接着フィルムなどを介して接着され得る。チップ３－１の－Ｚ側に、チップ３－２が、ＸＹ平面位置を例えば＋Ｙ側にシフトした状態で接着され得る。チップ３－２の－Ｚ側に、チップ３－３が、ＸＹ平面位置を例えば＋Ｙ側にシフトした状態で接着剤又は接着フィルムなどを介して接着され得る。チップ３－３の－Ｚ側に、チップ３－４が、ＸＹ平面位置を例えば＋Ｙ側にシフトした状態で接着され得る。
これにより、支持体２の面２ａにおける－Ｙ側の領域に、複数のチップ３－１～３－４がＹ位置を＋Ｙ側に順次にシフトさせながら階段状に積層される。各チップ３－１～３－４は、表面３ａを－Ｚ側にした状態でフェイスアップ実装される。複数のチップ３－１～３－４の表面３ａは、支持体２からのＺ方向高さが順次に高くなっている。同様に、支持体２の面２ａにおける＋Ｙ側の領域に、複数のチップ３－５～３－８がＹ位置を－Ｙ側に順次にシフトさせながら階段状に積層される。各チップ３－５～３－８は、表面３ａを－Ｚ側にした状態でフェイスアップ実装される。複数のチップ３－５～３－８の表面３ａは、支持体２からのＺ方向高さが順次に高くなっている。
図２（ｂ）に示す工程では、複数の端子６－１～６－８が複数のチップ３－１～３－８に結合される。複数の端子６－１～６－８は、複数のチップ３－１～３－８に対応する。複数の端子６－１～６－８の長さは、複数のチップ３－１～３－８の支持体２からＺ方向高さに対応して（例えば、Ｚ方向高さの違いを吸収するように）、互いに異なり得る。各端子６－１～６－８は、Ｚ方向に直立した姿勢で、その＋Ｚ側の端部が対応するチップ３の表面３ａにおける電極パッドに結合され得る。なお、各チップ３からは、端子６が複数本延びていてもよい（図３参照）。
例えば、複数のチップ３－１～３－４の表面３ａの支持体２からのＺ方向高さが順次に高くなっていることに対応して、複数の端子６－１～６－４の長さは、順次に短くなっている。これにより、複数の端子６－１～６－４は、複数のチップ３－１～３－４に結合された状態で、その－Ｚ側の端部のＺ位置が互いに近くなる。同様に、複数のチップ３－５～３－８の表面３ａの支持体２からのＺ方向高さが順次に高くなっていることに対応して、複数の端子６－５～６－８の長さは、順次に短くなっている。これにより、複数の端子６－５～６－８は、複数のチップ３－５～３－８に結合された状態で、その－Ｚ側の端部のＺ位置が互いに近くなる。
図２（ｃ）に示す工程では、支持体２の－Ｚ側に封止部４ｉを形成する。すなわち、複数のチップ３－１～３－８の表面及び側面を第１の絶縁物で覆うとともに複数の端子６－１～６－８の側面及び端面を第１の絶縁物で覆って封止部４ｉを形成する。封止部４ｉは、モールド樹脂などの熱可塑性を有する第１の絶縁物で形成され得る。封止部４ｉの支持体２からＺ方向高さは、最も－Ｚ側のチップ３－４，３－８のＺ方向高さより高く、各端子６－１～６－８のＺ方向高さより高い。
図２（ｄ）に示す工程では、封止部４ｉの－Ｚ側の表面４ａｉに凹み部４ａ１ｉを形成する。凹み部４ａ１ｉは、所定の深さと後の工程の研磨厚さとの合計に対する深さで形成される。所定の深さは、表面４ａｉに対するチップ３－４，３－８のＺ方向深さより小さくなるように形成される。所定の深さは、後の工程でチップ５が基板１０に実装された状態におけるチップ５の基板１０からＺ方向高さ以上であってもよい。凹み部４ａ１ｉは、ＹＺ断面視において、底面４ａ１１に近づくほど開口幅が小さくなるテーパー形状で形成されてもよい。
凹み部４ａ１ｉは、図３に示すように、ＸＹ平面視において表面４ａｉの中央付近に形成される。凹み部４ａ１ｉは、そのＸ方向幅がチップ５のＸ方向幅より大きくなるように形成される。凹み部４ａ１ｉは、そのＹ方向幅がチップ５のＹ方向幅より大きくなるように形成される。凹み部４ａ１ｉがこのように構成されることで、後の工程で凹み部４ａ１ｉ内にチップ５を収容することができる。
図４（ａ）に示す工程では、封止部４ｉの表面４ａｉが研磨される。例えば、研磨装置のグラインダが封止部４ｉの表面４ａｉに押し当てられ、グラインダが接触面に垂直な軸を中心に回転し、各端子６－１～６－８の－Ｚ側の端部が封止部４の表面４ａに露出されるまで、グラインダの回転が継続される。封止部４は、研磨厚さに応じた分、Ｚ方向厚さが封止部４ｉより薄くなる。凹み部４ａ１は、研磨厚さに応じた分、その深さが凹み部４ａ１ｉより小さくなる。
図４（ｂ）に示す工程では、封止部４の表面４ａに複数の電極８が形成される。複数の電極８は、複数の端子６－１～６－８に対応する。各電極８は、対応する端子６の－Ｚ側の端部に電気的に接続される。各電極８は、金属（例えば、銅）などの導電物で形成される。これにより、複数のチップ３－１～３－８が階段状に積層されながらフェイスアップ実装され封止された上部構造体２０が得られる。
図４（ｃ）に示す工程では、基板１０が用意される。基板１０の表面１０ａに露出された複数の電極パターン１１に、それぞれ、ボールバンプ９が結合される。ＸＹ平面視における基板１０の中央付近の複数のボールバンプ９に、それぞれ、電極８が結合される。
一方、チップ５が用意される。チップ５には、その表面５ａに複数の電極パッドが配される。複数の電極パッドに対応した複数の端子７－１～７－４が用意される。複数の端子７－１～７－４は、それぞれ、一端がチップ５の表面５ａにおける対応する電極パッドに結合される。複数の端子７－１～７－４は、また、ＸＹ平面視における基板１０の中央付近の複数の電極８に対応する。複数の端子７－１～７－４は、それぞれ、他端が電極８に結合される。すなわち、チップ５は、表面５ａを－Ｚ側にした状態で基板１０にフェイスダウン実装される。これにより、チップ５が基板１０にフェイスダウン実装された下部構造体３０が得られる。
表面４ａと表面１０ａとが対面するように、上部構造体２０と下部構造体３０とを対向配置させる。Ｚ方向から透視した場合に、上部構造体２０における電極８と下部構造体３０におけるボールバンプ９とが重なるように、上部構造体２０及び下部構造体３０の相対的な位置が合わせられる。このとき、Ｚ方向から透視した場合に凹み部４ａ１の内側にチップ５が含まれるようになっている（図３参照）。
図５（ａ）に示す工程では、上部構造体２０及び下部構造体３０がＺ方向に相対的に近づけられる。上部構造体２０における電極８と下部構造体３０におけるボールバンプ９とが互いに結合される。チップ５が封止部４の凹み部４ａ１内に収容される。
図５（ｂ）に示す工程では、上部構造体２０及び下部構造体３０の隙間が封止部２２で封止される。封止部２２は、凹み部４ａ１を満たすとともに封止部４及び基板１０の隙間を満たすように充填される。封止部２２は、モールド樹脂などの熱可塑性を有する第２の絶縁物で形成され得る。これにより、チップ５が封止部２２で封止されるとともに、電極８、ボールバンプ９が封止部２２で封止される。
図５（ｃ）に示す工程では、上部構造体２０の外側が封止部２１で封止される。封止部２１は、支持体２、封止部４、封止部２２を外側から覆うように形成される。封止部２１は、基板１０の表面１０ａに達するように形成されてもよい。封止部２１は、モールド樹脂などの熱可塑性を有する第３の絶縁物で形成され得る。第３の絶縁物は、第１の絶縁物と組成が異なり、第２の絶縁物と組成が異なる。
図１に示す工程では、基板１０の裏面１０ｂに複数の外部電極２３が実装される。基板１０の裏面１０ｂに露出されたスルーホール電極１４に外部電極２３が接合され得る。そして、切削により個片化されて、半導体装置１が得られる。
以上のように、第１の実施形態では、半導体装置１において、積層された複数のチップ３－１～３－８を封止する封止部４の表面４ａにおけるＸＹ平面視中央付近に凹み部４ａ１が設けられる。凹み部４ａ１内には、チップ５が収容される。これにより、チップ５を複数のチップ３－１～３－８に対して略等距離で配線することが容易であるので、複数のチップ３－１～３－８及びチップ５をそれぞれ適切に配置することに適した構造を有する半導体装置１を提供できる。
ここで、半導体装置１の製造時に、複数のチップ３－１～３－８を支持体２上に階段状に積層し、最上（最も－Ｚ側）のチップ３－４，３－８上にチップ５を接着する場合を考える。この場合、接着時の応力等によりチップ３－４，３－８がたわみ、チップ５が適正な平面方向から傾く可能性がある。
それに対して、第１の実施形態では、半導体装置１において、チップ５が収容される凹み部４ａ１の底面４ａ１１は、封止部４で封止される複数のチップ３－１～３－８のうちの最上（最も－Ｚ側）のチップ３－４，３－８の表面３ａからＺ方向に離間する。これにより、チップ５を適正な平面方向から傾くことなく実装して製造されることに適した構造を有する半導体装置１を提供できる。
ここで、半導体装置１の製造時に、チップ３－１～３－８に接続された直立型の端子６－１～６－８とチップ５に実装された柱状の端子７－１～７－４とをともに封止部４で封止する場合を考える。この場合、端子６－１～６－８と端子７－１～７－４との間で先端の高さがばらつく。このばらつきを吸収するために、端子６－１～６－８と端子７－１～７－４とを高めに形成し研磨で高さをそろえることになる。すなわち、端子６－１～６－８に比べて複雑な構造（複数の膜の積層構造）を有する端子７－１～７－４を高くするため、半導体装置１のコストが増大する可能性がある。
それに対して、第１の実施形態では、半導体装置１において、直立型の端子６－１～６－８は接続先のチップ３－１～３－８とともに封止部４で封止され、－Ｚ側の端部が封止部４の表面４ａに露出される。柱状の端子７－１～７－４は、封止部４の凹み部４ａ１内に収容されるチップ５に実装される。これにより、封止部４による封止に対する端子６－１～６－８及び端子７－１～７－４間のばらつきの影響を抑制でき、端子７－１～７－４を低く抑えることができる。すなわち、製造コストの低減に適した半導体装置１を提供できる。
なお、図６（ｃ）に示すように、チップ５と凹み部４ａ１の底面４ａ１１との間に緩衝部材４０を介在させてもよい。図６（ａ）～図６（ｃ）は、それぞれ、第１の実施形態第１の実施形態の変形例にかかる半導体装置の製造方法を示す断面図である。
例えば、半導体装置１の製造方法において、図２（ａ）～図２（ｄ）に示す工程が行われた後、図６（ａ）に示す工程が行われてもよい。図６（ａ）に示す工程では、凹み部４ａ１の底面４ａ１１に緩衝部材４０が配される。緩衝部材４０は、ＸＹ方向に延びた板状の部材である。緩衝部材４０は、樹脂系の粘着剤等の柔軟性・弾性を有する絶縁材料で形成されてもよい。緩衝部材４０は、底面４ａ１１の主要部を覆うように配される。
緩衝部材４０は、図３に２点鎖線で示すように、ＸＹ平面視で底面４ａ１１の内側に含まれるとともにチップ５を内側に含むように配される。緩衝部材４０のＸＹ面積は、底面４ａ１１のＸＹ面積より小さく、チップ５のＸＹ面積より大きい。緩衝部材４０のＸ方向幅は、底面４ａ１１のＸ方向幅より小さく、チップ５のＸ方向幅より大きい。緩衝部材４０のＹ方向幅は、底面４ａ１１のＹ方向幅より小さく、チップ５のＹ方向幅より大きい。
図４（ａ）～図４（ｃ）に示す工程が行われた後、図５（ａ）に示す工程に代えて、図６（ｂ）に示す工程が行われる。図６（ｂ）に示す工程では、上部構造体２０及び下部構造体３０がＺ方向に相対的に近づけられる。上部構造体２０における電極８と下部構造体３０におけるボールバンプ９とが互いに結合される点は、第１の実施形態と同様である。チップ５の裏面が緩衝部材４０に接触されながらチップ５が封止部４の凹み部４ａ１内に収容される。このとき、チップ５が緩衝部材４０に多少押し付けられるが、緩衝部材４０が弾性を有するので、チップ５に対する応力が抑制される。
図５（ｂ）に示す工程に代えて、図６（ｃ）に示す工程が行われる。図６（ｃ）に示す工程では、上部構造体２０及び下部構造体３０の隙間が封止部２２で封止される際に、緩衝部材４０及びチップ５の露出面を覆いながら凹み部４ａ１を満たす。このとき、凹み部４ａ１の底面４ａ１１の主要部が緩衝部材４０で覆われているので、封止部２２におけるボイドの発生が抑制され、実装品質を向上できる。
その後、図５（ｃ）に示す工程、図１に示す工程が行われて、半導体装置１が製造される点は、第１の実施形態と同様である。
このように、第１の実施形態第１の実施形態の変形例にかかる半導体装置では、チップ５と凹み部４ａ１の底面４ａ１１との間に緩衝部材４０を介在させる。これにより、実装品質の向上に適した構造を有する半導体装置１を提供できる。
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、チップ５の裏面が凹み部４ａ１の底面４ａ１１から離間した構造を含む半導体装置１が例示されるが、第２の実施形態では、チップ５の裏面が凹み部４ａ１の底面４ａ１１に接触した構造を含む半導体装置１０１が例示される。
具体的には、半導体装置１０１は、図７に示すように、チップ５の裏面５ｂが凹み部４ａ１の底面４ａ１１に接触する。図７は、第２の実施形態にかかる半導体装置１０１の構成を示す断面図である。第１の実施形態に比べると、チップ５と複数のチップ３－１～３－８のうちの最上のチップ３－４，３－８とのＺ方向距離がより小さくなるので、半導体装置１０１を低背化できる。
なお、チップ５とチップ３－４，３－８との間に封止部４が介在している。これにより、チップ５をＸＹ平面視で封止部４の中央付近にＸＹ方向に沿って実装可能である点は、第１の実施形態と同様である。
半導体装置１０１は、複数の端子７－１～７－４、封止部２２（図１参照）に代えて、複数の端子１０７－１～１０７－４、封止部１２２を有し、封止部１２３をさらに有する。複数の端子１０７－１～１０７－４の－Ｚ側の端部は、複数の端子６－１～６－８の－Ｚ側の端部とＺ位置がほぼ同じである。封止部１２３は、凹み部４ａ１を満たし、チップ５を封止する。封止部１２３の－Ｚ側の面１２３ａと封止部４の－Ｚ側の面４ａとは、連続面を形成し、Ｚ位置がほぼ同じである。封止部１２３は、モールド樹脂などの熱可塑性を有する第４の絶縁物で形成され得る。第４の絶縁物は、第１の絶縁物と組成が異なる。第４の絶縁物は、第２の絶縁物と組成が異なっていてもよく、第３の絶縁物と組成が異なっていてもよい。
封止部１２２及び封止部１２３は、絶縁性の樹脂に無機物のフィラーを含むものでもよい。このとき、封止部４、封止部２１、封止部１２２のフィラーの含有量は封止部１２３のフィラーの含有量よりも多くてもよい。封止部４、封止部２１のフィラーの含有量は封止部１２２のフィラーの含有量よりも多くてもよい。
封止部４、封止部２１、封止部１２２の熱膨張率は、封止部１２３の熱膨張率よりも小さくてもよい。封止部４、封止部２１の熱膨張率は封止部１２２の熱膨張率よりも小さくてもよい。
封止部４、封止部２１、封止部１２２のヤング率は、封止部１２３のヤング率よりも大きくてもよい。封止部４、封止部２１のヤング率は封止部１２２のヤング率よりも大きくてもよい。
なお、各端子６－１～６－８の－Ｚ側の端部が電極８及びボールバンプ９を介して基板１０の電極パターン１１に接続され、各端子７－１～７－４の－Ｚ側の端部が電極８及びボールバンプ９を介して基板１０の電極パターン１１に接続される点は、第１の実施形態と同様である。
また、半導体装置１０１の製造方法が、図８～図１０に示すように、次の点で第１の実施形態と異なる。図８（ａ）～図８（ｂ）、図９（ａ）～図９（ｃ）、図１０（ａ）～図１０（ｃ）は、半導体装置１０１の製造方法を示す断面図である。
例えば、半導体装置１０１の製造方法において、図２（ａ）～図２（ｄ）に示す工程が行われた後、図８（ａ）に示す工程が行われてもよい。図８（ａ）に示す工程では、チップ５及び複数の端子１０７－１～１０７－４が用意される。複数の端子１０７－１～１０７－４は、それぞれ、一端がチップ５の表面における対応する電極パッドに結合される。凹み部４ａ１の底面４ａ１１に、複数の端子１０７－１～１０７－４が結合されたチップ５が配される。チップ５は、図３に１点鎖線で示すように、ＸＹ平面視で底面４ａ１１の内側に含まれるように配される。チップ５は、その裏面５ｂが接着剤又は接着フィルムなどを介して底面４ａ１１に接着されてもよい。
このとき、凹み部４ａ１内にチップ５が配された状態で、各端子６－１～６－８の－Ｚ側の端部と各端子１０７－１～１０７－８の－Ｚ側の端部とは、Ｚ位置が、研磨によりそろえることが可能な範囲内で互いに異なっていてもよい。
図８（ｂ）に示す工程では、凹み部４ａｉ内に第４の絶縁物質が充填される。すなわち、チップ５の表面及び側面を第４の絶縁物で覆うとともに複数の端子１０７－１～１０７－８の側面及び端面を第４の絶縁物で覆って封止部１２３ｉを形成する。これにより、凹み部４ａｉを満たす封止部１２３ｉが形成される。第４の絶縁物質は、第１の絶縁物と組成が異なる。第４の絶縁物は、第２の絶縁物と組成が異なっていてもよく、第３の絶縁物と組成が異なっていてもよい。
このとき、封止部４の表面４ａｉと封止部１２３の表面１２３ａｉとは、Ｚ位置が、研磨によりそろえることが可能な範囲内で互いに異なっていてもよい。
図９（ａ）に示す工程では、封止部４ｉの表面４ａｉ及び封止部１２３ｉの表面１２３ａｉが研磨される。例えば、研磨装置のグラインダが封止部４ｉの表面４ａｉ及び封止部１２３ｉの表面１２３ａｉに押し当てられ、グラインダが接触面に垂直な軸を中心に回転し、各端子６－１～６－８の－Ｚ側の端部が封止部４の表面４ａに露出されるとともに各端子１０７－１～１０７－８の－Ｚ側の端部が封止部１２３の表面１２３に露出されるまで、グラインダの回転が継続される。凹み部４ａ１は、研磨厚さに応じた分、その深さが凹み部４ａ１ｉ（図２（ｄ）参照）より小さくなる。封止部４は、研磨厚さに応じた分、Ｚ方向厚さが封止部４ｉより薄くなる。凹み部４ａ１は、研磨厚さに応じた分、その深さが凹み部４ａ１ｉより小さくなる。封止部１２３は、研磨厚さに応じた分、Ｚ方向厚さが封止部１２３ｉより薄くなる。
このとき、各端子６－１～６－８の－Ｚ側の端部と各端子１０７－１～１０７－８の－Ｚ側の端部とは、Ｚ位置が略同じである。
図９（ｂ）に示す工程では、封止部４の表面４ａに複数の電極８が形成され、封止部１２３の表面１２３ａに複数の電極８が形成される。封止部４の表面４ａに形成される複数の電極８については、第１の実施形態と同様である。封止部１２３の表面１２３ａに形成される複数の電極８は、複数の端子１０７－１～１０７－４に対応する。表面１２３ａに形成される各電極８は、対応する端子１０７の－Ｚ側の端部に電気的に接続される。これにより、複数のチップ３－１～３－８が階段状に積層されながらフェイスアップ実装され封止されるとともにチップ５がフェイスダウン実装可能な状態で封止された上部構造体１２０が得られる。
図９（ｃ）に示す工程では、基板１０が用意される。基板１０の表面１０ａに露出された複数の電極パターン１１に、それぞれ、ボールバンプ９が結合される。チップ５がフェイスダウン実装可能な状態に構成された下部構造体１３０が得られる。
表面４ａ，１２３ａと表面１０ａとが対面するように、上部構造体１２０と下部構造体１３０とを対向配置させる。Ｚ方向から透視した場合に、上部構造体１２０における電極８と下部構造体１３０におけるボールバンプ９とが重なるように、上部構造体１２０及び下部構造体１３０の相対的な位置が合わせられる。
図１０（ａ）に示す工程では、上部構造体１２０及び下部構造体１３０がＺ方向に相対的に近づけられる。上部構造体１２０における電極８と下部構造体１３０におけるボールバンプ９とが互いに結合される。
図１０（ｂ）に示す工程では、上部構造体１２０及び下部構造体１３０の隙間が封止部１２２で封止される。封止部１２２は、封止部４，１２３及び基板１０の隙間を満たすように充填される。封止部１２２は、モールド樹脂などの熱可塑性を有する第２の絶縁物で形成され得る。これにより、電極８、ボールバンプ９が封止部１２２で封止される。
図１０（ｃ）に示す工程では、上部構造体１２０の外側が封止部２１で封止される。封止部２１は、支持体２、封止部４、封止部１２２を外側から覆うように形成される。封止部２１は、基板１０の表面１０ａに達するように形成されてもよい。封止部２１は、モールド樹脂などの熱可塑性を有する第３の絶縁物で形成され得る。第３の絶縁物は、第１の絶縁物と組成が異なり、第２の絶縁物と組成が異なる。
図７に示す工程では、基板１０の裏面１０ｂに複数の外部電極２３が実装される。基板１０の裏面１０ｂに露出されたスルーホール電極１４に外部電極２３が接合され得る。そして、切削により個片化されて、半導体装置１０１が得られる。
以上のように、第２の実施形態では、半導体装置１０１において、積層された複数のチップ３－１～３－８を封止する封止部４の表面４ａにおけるＸＹ平面視中央付近に凹み部４ａ１が設けられる。凹み部４ａ１内には、チップ５が収容される。これにより、チップ５を複数のチップ３－１～３－８に対して略等距離で配線することが容易であるので、複数のチップ３－１～３－８及びチップ５をそれぞれ適切に配置することに適した構造を有する半導体装置１０１を提供できる。
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
第２の実施形態では、端子６－１～６－８，１０７－１～１０７－４が基板１０を介して外部電極２３に接続される構造を含む半導体装置１０１が例示されるが、第３の実施形態では、端子６－１～６－８，１０７－１～１０７－４が再配線層２４０を介して外部電極２３に接続される構造を含む半導体装置２０１が例示される。
具体的には、半導体装置２０１は、図１１に示すように、電極８、ボールバンプ９、封止部２１（図７参照）が省略され、基板１０に代えて再配線層２４０が配される。図１１は、第３の実施形態にかかる半導体装置２０１の構成を示す断面図である。第２の実施形態に比べると、端子６－１～６－８，１０７－１～１０７－４と外部電極２３とのＺ方向距離がより小さくなるとともに封止部２１の厚さ分Ｚ高さが低減されるので、半導体装置２０１をさらに低背化できる。
なお、チップ５とチップ３－４，３－８との間に封止部４が介在している。これにより、チップ５をＸＹ平面視で封止部４の中央付近にＸＹ方向に沿って実装可能である点は、第１の実施形態及び第２の実施形態と同様である。
半導体装置２０１において、再配線層２４０は、端子６－１～６－８，１０７－１～１０７－４と外部電極２３とを接続するための複数層の配線を含む。再配線層２４０は、例えば３層の配線層を含み、配線層２４１、プラグ層２４２、配線層２４３、プラグ層２４４、配線層２４５、層間絶縁膜２４６を含む。
複数の端子６－１～６－８の－Ｚ側の端部は、それぞれ、配線層２４１における電極パターンに接続される。複数の端子１０７－１～１０７－４の－Ｚ側の端部は、それぞれ、配線層２４１における電極パターンに接続される。
複数の外部電極２３は、それぞれ、配線層２４５における電極パターンに接続される。
配線層２４１における電極パターンと配線層２４５における電極パターンとは、プラグ層２４２におけるプラグ、配線層２４３におけるラインパターン、プラグ層２４４におけるプラグ等を介して接続され得る。これにより、端子６－１～６－８，１０７－１～１０７－４が再配線層２４０を介して外部電極２３に接続される。
また、半導体装置２０１の製造方法が、図１１に示すように、次の点で第２の実施形態と異なる。図１１は、半導体装置２０１の構成を示す断面図であるが、半導体装置２０１の製造方法を示す断面図として流用する。
例えば、半導体装置２０１の製造方法において、第２の実施形態と同様にして図９（ａ）に示す工程まで行われた後、図１１に示す工程が行われてもよい。図１１に示す工程では、封止体４の表面４ａ及び封止部１２３の表面１２３ａに、蒸着法又はメッキ法などにより導電層２４１ｉを堆積する。その上に、複数の端子６－１～６－８の－Ｚ側の端部と複数の端子１０７－１～１０７－４の－Ｚ側の端部とを選択的に覆うレジストパターンＲＰ１を形成する。ジストパターンＲＰ１をマスクとして導電層２４１ｉをエッチング加工する。これにより、複数の端子６－１～６－８の－Ｚ側の端部と複数の端子１０７－１～１０７－４の－Ｚ側の端部とを選択的に覆う電極パターンを含む配線層２４１が形成される。
次に、配線層２４１を覆う絶縁膜２４６ｉを堆積する。その上に、配線層２４１における電極パターンの位置に開口を有するレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとして絶縁膜２４６ｉをエッチング加工する。配線層２４１における電極パターンを選択的に露出するホールが形成される。ホールにタングステン等の導電物質を埋め込む。これにより、配線層２４１における電極パターンに接続されるプラグ層２４２のプラグが形成される。
同様にして、配線層２４３、プラグ層２４４、配線層２４５が形成される。
そして、再配線層２４０の－Ｚ側の面に複数の外部電極２３が実装される。配線層２４５における電極パターンに外部電極２３が結合される。そして、切削により個片化されて、半導体装置２０１が得られる。
以上のように、第３の実施形態では、半導体装置２０１において、積層された複数のチップ３－１～３－８を封止する封止部４の表面４ａにおけるＸＹ平面視中央付近に凹み部４ａ１が設けられる。凹み部４ａ１内には、チップ５が収容される。これにより、チップ５を複数のチップ３－１～３－８に対して略等距離で配線することが容易であるので、複数のチップ３－１～３－８及びチップ５をそれぞれ適切に配置することに適した構造を有する半導体装置２０１を提供できる。
（その他の実施形態）
（ａ）第１実施形態及び第２実施形態において、封止部２２及び封止部１２２に変えて、封止部４が設けられていてもよい。例えば図５（ｂ）において封止部２２を設けず、封止部４にて直接封止する。第２実施形態においても同様に、図１０（ｂ）において封止部１２２を設ける工程を削除できる。これにより、製造コストを低減できる。このときは封止部４と基板１０との間に封止部２１が設けられる。
（ｂ）第１実施形態において、チップ５はフェイスダウン状態でフリップチップボンディングによってチップ５の端子が基板１０に設けられた端子に接続されている。このときチップ５の回路面は基板１０側を向いて形成されている。これに変えて、チップ５の端子をワイヤボンディングによって基板１０に設けられた端子に接続してもよい。このときチップ５の回路面は基板１０とは反対方向側の面に形成されている。ワイヤボンディングより接続することで、低コストで形成できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１０１，２０１ 半導体装置、２ 支持体、３，３－１～３－８ チップ、４ 封止部、４ａ１ 凹み部、５ チップ、６，６－１～６－８ 端子、７，７－１～７－４，１０７－１～１０７－４ 端子、２１ 封止部、２２，１２２ 封止部、１２３ 封止部。

Claims (10)

  1. 支持体と、
    前記支持体上に積層された複数の第１のチップと、
    前記複数の第１のチップを封止し、前記支持体と反対側の表面に前記複数の第１のチップから離間した底面を含む凹み部を有する第１の封止部と、
    前記凹み部に配され、前記第１のチップと機能が異なる第２のチップと、
    前記複数の第１のチップに対応し、それぞれが前記第１のチップにおける前記支持体の反対側の面から積層方向に延びて前記第１の封止部を貫通する複数の第１の端子と、
    前記第２のチップにおける前記支持体の反対側の面に配された第２の端子と、
    を備えた半導体装置。
  2. 前記第１のチップは、メモリチップであり、
    前記第２のチップは、コントローラチップであり、
    前記第１の封止部は、平面視において前記表面の中央付近に前記凹み部を有する
    請求項１に記載の半導体装置。
  3. 少なくとも前記凹み部を満たし前記第２のチップを封止する第２の封止部をさらに備えた
    請求項１に記載の半導体装置。
  4. 前記積層方向において前記第２の封止部を間にして前記第１の封止部の反対側に配される基板をさらに備えた
    請求項３に記載の半導体装置。
  5. 前記第２の封止部は、前記凹み部を満たすとともに前記第１の封止部を覆い、
    前記基板は、前記第２の封止部を覆う
    請求項４に記載の半導体装置。
  6. 前記第２の封止部と前記基板との間に配され前記第１の封止部を覆う第３の封止部をさらに備えた
    請求項４に記載の半導体装置。
  7. 前記第１の封止部の表面及び前記第２の封止部の表面を覆い、前記複数の第１の端子及び前記第２の端子が電気的に接続される配線層をさらに備えた
    請求項３に記載の半導体装置。
  8. 前記第２の端子は、前記第２のチップから前記積層方向に延び、
    前記第２の端子の先端の前記支持体からの高さは、前記第１の端子の先端の前記支持体からの高さに対応している
    請求項１に記載の半導体装置。
  9. 少なくとも前記凹み部を満たし前記第２のチップを封止する第２の封止部と、
    積層方向において前記第２の封止部を間にして前記第１の封止部の反対側に配される基板と、
    をさらに備え、
    前記第１の端子及び前記第２の端子は、それぞれ、前記基板に接続されている
    請求項８に記載の半導体装置。
  10. 少なくとも前記凹み部を満たし前記第２のチップを封止する第２の封止部と、
    前記第１の封止部の表面及び前記第２の封止部の表面を覆い、前記複数の第１の端子及び前記第２の端子が電気的に接続される配線層と、
    をさらに備え、
    前記第１の端子及び前記第２の端子は、それぞれ、前記配線層に接続されている
    請求項８に記載の半導体装置。
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