JP2017151911A - 半導体装置及び制御方法 - Google Patents

Abstract

【課題】ユーザの利便性を向上する半導体装置を提供する。
【解決手段】半導体装置１は、ホストと接続可能なインターフェースを備えた基板と、基板に実装された不揮発性メモリ１２と、基板に実装され、不揮発性メモリと電気的に接続されるとともに、不揮発性メモリのオンオフを切り替え可能なスイッチと、基板に実装され、スイッチと接続されるとともに、不揮発性メモリの動作状態を判定し、判定結果に基づいて、不揮発性メモリのオンオフを切り替えるコントローラと、を備える。
【選択図】図２

Description

本発明の実施形態は、半導体装置及び制御方法に関する。

コントローラと複数のメモリとを有した半導体装置が提供されている。

特開２００５―１９６５４５号公報

本発明の実施形態は、半導体装置に関してユーザの利便性を向上させる。

実施形態の半導体装置は、ホストと接続可能なインターフェースを備えた基板と、前記
基板に実装された第１不揮発性メモリと、前記基板に実装され、前記第１不揮発性メモリ
と電気的に接続されるとともに、前記第１不揮発性メモリのオンオフを切り替え可能な第
１スイッチと、前記基板に実装された第２不揮発性メモリと、前記基板に実装され、前記
第２不揮発性メモリと電気的に接続されるとともに、前記第２不揮発性メモリのオンオフ
を切り替え可能な第２スイッチと、前記基板に実装され、前記第１スイッチ及び前記第２
スイッチと接続されるとともに、前記第１不揮発性メモリ及び前記第２不揮発性メモリの
其々の動作状態を判定し、判定結果に基づいて、前記第１不揮発性メモリ及び前記第２不
揮発性メモリのオンオフを其々切り替えるコントローラと、を備える。

第１実施形態に係る半導体装置の外観を示した図。（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図。 第１実施形態に係る半導体装置のシステム構成の一例を示した図。 第１実施形態に係る半導体パッケージを開示した断面を示した図。 第１実施形態に係るコントローラのシステム構成の一例を示した図。 第１実施形態に係るコントローラの動作のフローチャートを示した図。 第１実施形態に係るＮＡＮＤメモリ其々の動作のタイムスケジュールの一例を示した図。ただしＴｉ＞Ｔｔである。 第１実施形態に係るＮＡＮＤメモリ其々の動作のタイムスケジュールの一例を示した図。ただしＴｉ≦Ｔｔである。 第１実施形態に係るＮＡＮＤメモリ其々の動作のタイムスケジュールの他の一例を示した図。ただしＴｉ＞Ｔｔである。 第２実施形態に係る半導体装置のシステム構成の一例を示した図。 第２実施形態に係るコントローラの動作のフローチャートを示した図。 第２実施形態に係るＮＡＮＤメモリ其々の動作のタイムスケジュールの一例を示した図。 第３実施形態に係るコントローラの動作のフローチャートを示した図。 第４実施形態に係るコントローラのシステム構成の一例を示した図。 第４実施形態に係るコントローラの動作のフローチャートを示した図。 第４実施形態の変形例に係るコントローラのシステム構成の一例を示した図。 第４実施形態の変形例に係るコントローラの動作のフローチャートを示した図。 半導体装置をデータセンターに用いた場合を例示した図。 半導体装置をノートブック型ポータブルコンピュータに用いた場合を例示した図。

以下、実施の形態について、図面を参照して説明する。

本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。

また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。

（第１実施形態）
図１は、本実施形態に係る半導体装置１の外観を示す。図１において、（ａ）は平面図
、（ｂ）は下面図、（ｃ）は側面図である。また、図２は、第１実施形態に係る半導体装
置１のシステム構成の一例を示す。図２に示すように、半導体装置１は、ホスト２と接続
される。

図１に示すように半導体装置１は、基板１１、不揮発性メモリ１２、コントローラ１３
、不揮発性メモリ１２よりも高速で動作可能な揮発性メモリ１４、オシレータ（ＯＳＣ）
１５、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）１６、電源回路１
７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品を有する。

尚、不揮発性メモリ１２は例えばＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリ
と略す）である。以降の説明では、不揮発性メモリ１２を、「ＮＡＮＤメモリ１２」とし
て説明するが、不揮発性メモリ１２はこれに限らず、例えばＭＲＡＭ（Magnetoresistive
Random Access Memory）等の、不揮発性の他のメモリでも良い。

また、揮発メモリ１４は例えばＤＲＡＭ（Dynamic Random Access Memory）である。以
降の説明では、揮発性メモリ１４を、「ＤＲＡＭ１４」として説明するが、揮発性メモリ
１４はこれに限らず、揮発性の他のメモリでも良い。

尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パ
ッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、ＳｉＰ(S
ystem in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ
内に封止されている。

基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であ
り、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａ
とは反対側に位置した第２面１１ｂとを有する。尚、本明細書において、基板１１を構成
する面の内、第１面１１ａ及び第２面１１ｂ以外の面を「側面」と定義する。半導体装置
１において、第１面１１ａ及び第２面１１ｂは、ＮＡＮＤメモリ１２、コントローラ１３
、ＤＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、
及び抵抗、コンデンサ等のその他の電子部品等が実装される部品実装面である。

図１に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置し
た第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部２１（基板インタ
ーフェース部、端子部、接続部）を有する。インターフェース部２１は、例えば複数の接
続端子２１ａ（金属端子）を有する。インターフェース部２１は、ホスト２と電気的に接
続される。インターフェース部２１は、該インターフェース部２１とホスト２との間で信
号（制御信号及びデータ信号）をやり取りする。

本実施形態に係るインターフェース部２１は、例えばＰＣＩｅ（ＰＣＩ−ｅｘｐｒｅｓ
ｓ）の規格に則したインターフェースである。すなわち、インターフェース部２１とホス
ト２との間には、ＰＣＩｅの規格に則した高速信号（高速差動信号）が流れる。半導体装
置１は、インターフェース部２１を介してホスト２から電源の供給を受ける。

尚、インターフェース部２１は、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ
）やＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＮＶＭｅ（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍ
ｏｒｙ ｅｘｐｒｅｓｓ）、等の他の規格に則したものでもよい。

尚インターフェース部２１には、基板１１の短手方向に沿った中心位置からずれた位置
にスリット２１ｂが形成されており、ホスト２のコネクタ側に設けられた突起等と嵌まり
合うようになっている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐ
ことができる。

電源回路１７は、例えばＤＣ−ＤＣコンバータであり、ホスト２から供給される電源か
ら、ＮＡＮＤメモリ１２、コントローラ１３等に必要な所定電圧を生成する。尚、電源回
路１７は、ホスト２から供給される電源の損失を抑えるために、インターフェース部２１
の近傍に設置されることが望ましい。

また、図２に示すように本実施形態において、電源回路１７は、スイッチＳＷを介して
ＮＡＮＤメモリ１２に接続され、所定電圧を供給する。スイッチＳＷは、コントローラ１
３からの制御信号によって、Ｏｎ／Ｏｆｆが制御される。スイッチＳＷがＯｆｆとなって
いる場合は、ＮＡＮＤメモリ１２には電圧が供給されないが、この状態を、「ＮＡＮＤメ
モリ１２の電源がＯｆｆである」と称することがある。

コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ
１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する
。さらに、コントローラ１３は、ＮＡＮＤメモリ１２におけるガーベージコレクション処
理や、ウェアレベリング処理を制御する。

ガーベージコレクション処理は、ＮＡＮＤメモリ１２の物理ブロック内の不要な（無効
な）データが書き込まれた領域を効率的に使用できるようにするため、不要なデータ以外
のデータを他の物理ブロックに移動させ、移動元の物理ブロックを解放する処理である。
換言すれば、物理ブロック内の有効なデータを他の物理ブロックに書き込み（コピーし）
、移動元の物理ブロックの全てのデータを消去する処理である。

ウェアレベリング処理は、書き換え回数がブロック間で均等に分散されるように制御す
る処理である。例えば、書き換え回数の多いブロックのデータを書き換え回数が少ない他
のブロックに移動させる処理である。また、書き換え頻度の多いデータを書き換え回数の
少ないブロックに移動させ、例えばコンピュータのＯＳファイル等の書き換え頻度の少な
いデータを書き換え回数の多いブロックに移動させることで、ブロック間の書き換え回数
を平準化しても良い。ウェアレベリング処理の具体的な処理はこれに限られない。

尚、本実施形態においてガーベージコレクション処理やウェアレベリング処理は、所定
の周期で行われるとするが、これに限らず、ホスト２からのコマンドに応じて処理が行わ
れても良いし、ホスト２からのコマンドに応じたＮＡＮＤメモリ１２に対するデータの書
き込み、読み出し、及び消去が終わる度に処理が行われても良い。

ＤＲＡＭ１４は、前述のように揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理
情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動
作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情
報として格納している。

温度センサ１８は、例えばコントローラ１３の温度を監視する。尚、温度センサ１８は
、例えば基板１１においてコントローラ１３の近傍に搭載されるが、温度センサ１８の位
置はこれに限らない。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は
無く、コントローラ１３の機能として設けられても良い。

また、温度センサ１８は、温度センサ１８が実装された位置の周辺の温度を計測するが
、温度センサ１８によって計測された温度を「半導体装置１の温度」と称しても良い。ま
た、温度センサ１８がコントローラ１３の近傍に実装された場合、温度センサ１８によっ
て計測された温度を「コントローラ１３の温度」と称しても良い。

尚、本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されな
い。本実施形態ではＮＡＮＤメモリ１２を基板１１の第１面１１ａに２つ（１２ａ及び１
２ｂ）、第２面１１ｂに２つ（１２ｃ及び１２ｄ）が実装された例を示すが、例えばＮＡ
ＮＤメモリ１２の個数はこれに限定されず、またその場合にＮＡＮＤメモリ１２を含む、
基板１１に実装されるすべての部品が第１面１１ａのみに実装されても良い。

前述のように基板１１に実装されるすべての部品が第１面１１ａのみに実装された場合
、第２面１１ｂは、部品が実装されない非部品実装面である。この場合、表面から突出し
た基板搭載部品が基板１１の両面に実装された場合と比較して、半導体装置１の薄型化を
図ることができ、ひいては半導体装置１が実装されるホスト２の小型化、薄型化を図るこ
ともできる。

図３は、本実施形態におけるＮＡＮＤメモリ１２としての半導体パッケージ、及びコン
トローラ１３としての半導体パッケージを開示した断面を示す。コントローラ１３は、パ
ッケージ基板４１、コントローラチップ４２、ボンディングワイヤ４３、封止部（モール
ド材）４４、及び複数の半田ボール４５を有する。ＮＡＮＤメモリ１２は、パッケージ基
板３１、複数のメモリチップ３２、ボンディングワイヤ３３、封止部（モールド材）３４
、及び複数の半田ボール３５を有する。

基板１１は、上述した通り例えば多層の配線基板であり、図示しない電源層、グランド
層、及び内部配線を含み、ボンディングワイヤ３３，４３及び複数の半田ボール３５，４
５等を介してコントローラチップ４２と複数のメモリチップ３２とを電気的に接続する。

図３に示すように、パッケージ基板３１，４１には、複数の半田ボール３５，４５が設
けられている。複数の半田ボール３５，４５は、例えばパッケージ基板３１の第２面３１
ｂに格子状に配置されている。なお、複数の半田ボール３５は、パッケージ基板３１の第
２面３１ｂの全体にフルで配置される必要はなく、部分的に配置されてもよい。

また、パッケージ基板３１、４１とコントローラチップ４２、及びメモリチップ３２と
の固定や、複数のメモリチップ３２同士の固定は、マウントフィルム３８、４８によって
行われる。

また、図１に示すように、本実施形態におけるコントローラ１３は略矩形状であり、短
手方向の第１縁部１３ａと、該第１縁部１３ａの反対側に位置する第２縁部１３ｂと、長
手方向の第３縁部１３ｃと、該第３縁部１３ｃの反対側に位置する第４縁部１３ｄとを有
する。なお、前記第２縁部１３ｂは、コントローラ１３と隣り合って基板１１上に搭載さ
れたＮＡＮＤメモリ１２側に位置し、前記第１縁部１３ａは、基板１１が有するインター
フェース部２１側に位置する。

尚、前述した半田ボール４５は、コントローラ１３の第１縁部１３ａ側に存在する半田
ボール４５ａと、第２縁部１３ｂ側に存在する半田ボール４５ｂを含む。また、半田ボー
ル３５は、コントローラ１３側に位置する半田ボール３５ａと、該半田ボール３５ａの反
対側に位置する半田ボール３５ｂを含む。

図４は、コントローラ１３のシステム構成の一例を示す。図４に示すように、コントロ
ーラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインタ
ーフェース部１３３、及びメモリインターフェース部１３４を有する。尚、コントローラ
１３には前述のように、例えば温度センサ１８の機能が設けられても良いし、電源回路１
７の機能が設けられても良く、コントローラ１３のシステム構成はこれに限定されない。

バッファ１３１は、ホスト２から送られてくるデータをＮＡＮＤメモリ１２に書き込む
際に、一定量のデータを一時的に記憶したり、ＮＡＮＤメモリ１２から読み出されるデー
タをホスト２へ送り出す際に、一定量のデータを一時的に記憶したりする。尚、バッファ
１３１の機能の少なくとも一部を、例えばＤＲＡＭ１４が担っても良い。

ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、例えばホスト２
から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当領域
に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御したりす
る。

ホストインターフェース部１３３は、例えば基板１１のインターフェース部２１とＣＰ
Ｕ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コ
ントローラ１３とホスト２との間のインターフェース処理を行う。ホストインターフェー
ス部１３３とホスト２との間には例えばＰＣＩｅに則した高速信号が流れる。

尚、ホストインターフェース部１３３は、コントローラ１３内において、基板１１のイ
ンターフェース部２１の方向、すなわち第１縁部１３ａ側に寄せて配置される。この場合
、ホストインターフェース部１３３と基板１１のインターフェース部２１との配線を、短
くすることが可能になる。

例えば前記ホストインターフェース部１３３が、コントローラ１３内において、インタ
ーフェース部２１の反対方向、すなわち第２縁部１３ｂ側に寄せて配置されると、図１か
らも分かるように、コントローラチップの長手方向の長さ分だけ、インターフェース部２
１とホストインターフェース部１３３とを接続する配線距離も伸びてしまう。配線が長く
なることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が増え、信号配線の特性イ
ンピーダンスの維持が困難になる。また、信号遅延の原因にもなり得る。

以上の観点から、本実施形態において、ホストインターフェース部１３３は、コントロ
ーラ１３内において第１縁部３１ａに寄せて配置されることが望ましく、例えばホスト２
から命令が送られた場合、インターフェース部２１はホスト２から信号を受け取り、基板
１１の配線パターンから半田ボール４５ａを介してホストインターフェース部１３３と信
号のやり取りを行う。これによって半導体装置１の動作安定性の向上が図られる。ただし
、ホストインターフェース部１３３の位置は、必ずしもこれに限られない。

また、ホストインターフェース部１３３と、基板１１のインターフェース部２１との間
には、電子部品が実装されないことが望ましい。

前述の通り、ホストインターフェース部１３３とインターフェース部２１との間の配線
距離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因に
なる、などの問題が生じる。よって、ホストインターフェース部１３３とインターフェー
ス部２１とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインター
フェース部１３３とインターフェース部２１との間に電子部品が実装されることは望まし
くない。

また、電源回路１７やＤＲＡＭ１４等の電子部品は、動作時にノイズを伴う可能性があ
る。これらの電子部品がホストインターフェース部１３３とインターフェース部２１との
間に実装されないことで、ホストインターフェース部１３３とインターフェース部２１と
の間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上
を図ることができる。

メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッフ
ァ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮ
ＡＮＤメモリ１２との間のインターフェース処理を行う。

本実施形態では、メモリインターフェース部１３４はコントローラ１３内において、基
板１１のインターフェース部２１とは反対側の方向、すなわち第２縁部１３ｂ側に寄せて
配置されている。この場合、メモリインターフェース部１３４とＮＡＮＤメモリ１２との
配線距離を短くすることが可能になる。

コントローラ１３から送られる信号は、半田ボール４５ｂを介して基板１１の配線パタ
ーンへと伝わり、半田ボール３５ａからメモリチップ３２へと伝えられる。これにより、
配線距離が短くなり、半導体装置１の動作安定性の向上が図られる。

尚、本実施形態においては基板１１の第２面１１ｂに実装された２つのＮＡＮＤメモリ
１２に関しても基板１１の第２縁部寄りに配置されている。このため基板１１の第１面１
１ａに実装されたコントローラ１３から第２面１１ｂ側に配線を引き回す上でも、メモリ
インターフェース部１３４はコントローラ１３の第２縁部１３ｂ側に位置することが望ま
しい。

さらに、コントローラ１３のメモリインターフェース部１３４と、基板１１上のＮＡＮ
Ｄメモリ１２との間にも、電源回路１７やＤＲＡＭ１４等が実装されないことが望ましい
。これは、メモリインターフェース部１３４とインターフェース部２１との間で交換され
る信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図るためであ
る。

尚、本実施形態においてＣＰＵ１３２は、判定部２３１と指示部２３２とを有する。判
定部２３１は、ＮＡＮＤメモリ１２に対するコントローラ１３のアクセス空き時間Ｔｉを
計算（判定）する。換言すれば、判定部２３１は、ＮＡＮＤメモリ１２の非動作期間を計
算（判定）する。尚、ここで言う「非動作」とは、ＮＡＮＤメモリ１２上で、データの書
き込み、読み出し、消去や、ガーベージコレクション処理、ウェアレベリング処理等が行
われていないことを指す。

対して、データの書き込み、読み出し、消去や、ガーベージコレクション処理、ウェア
レベリング処理等が行われること（又は、行われていること）を、「動作する（又は、動
作している）」と表現する。よって、「ＮＡＮＤメモリ１２の動作状態を判定」とは、Ｎ
ＡＮＤメモリ１２上で、前述したデータの書き込み、読み出し、消去や、ガーベージコレ
クション処理、ウェアレベリング処理等が行われているか否かを確認することを含む。

指示部２３２は、ＮＡＮＤメモリ１２の電源のＯｎ／Ｏｆｆ（オンオフ）を制御する。
換言すれば、指示部２３２は、スイッチＳＷの切り替えを制御する。

図５は、半導体装置１がホスト２からコマンドを受領した場合における、本実施形態に
係るコントローラ１３の動作のフローチャートを示した図である。以下、図５に沿ってそ
の動作を説明する。尚、以降の説明では、半導体装置１がホスト２からライトコマンドを
受領した場合について述べるが、例えば半導体装置１がホスト２からリードコマンドを受
領した場合にも、本実施形態を同様に適用可能である。

コントローラ１３は、ホスト２からライトコマンドを受領する（Ｓ１．１）。このとき
、コントローラ１３はライトコマンドとともに、書き込み対象のデータを受け取っても良
いし、書き込み処理が可能な状態であることをホスト２に通知してから、書き込み対象の
データを受け取る構成としても良い。尚、いずれの場合も書き込み対象データは、ＮＡＮ
Ｄメモリ１２に書き込みが完了するまでの間、例えばバッファ１３１に一時的に格納され
る。

コントローラ１３は、ライトコマンドを受け取ると、ＮＡＮＤメモリ１２の電源がＯｎ
かＯｆｆかを確認する（Ｓ１．２）。尚、ＮＡＮＤメモリ１２の電源のＯｎ／Ｏｆｆの確
認は、実際にコントローラ１３がＮＡＮＤメモリ１２にアクセスすることで行われても良
いし、ＮＡＮＤメモリ１２の電源のＯｎ／Ｏｆｆの状態を示す情報が、バッファ１３１や
ＤＲＡＭ１４に保存されていても良い。

ＮＡＮＤメモリ１２の電源がＯｎの場合（Ｓ１．２：Ｙｅｓ）、Ｓ１．４の処理に進む
。また、ＮＡＮＤメモリ１２の電源がＯｆｆの場合（Ｓ１．２：Ｎｏ）、ＮＡＮＤメモリ
１２の電源をＯｎする（Ｓ１．３）。より具体的には、ＣＰＵ１３２の指示部２３２は、
スイッチＳＷをＯｆｆ状態からＯｎ状態に切り替える。

尚、本実施形態において、例えば「ＮＡＮＤメモリ１２をＯｎする」とは、Ｏｆｆ状態
のＮＡＮＤメモリ１２をＯｎ状態に切り替えることだけでなく、Ｏｎ状態のＮＡＮＤメモ
リ１２をＯｎ状態に保つことも含まれる。また、「ＮＡＮＤメモリ１２をＯｆｆする」と
は、Ｏｎ状態のＮＡＮＤメモリ１２をＯｆｆ状態に切り替えることだけでなく、Ｏｆｆ状
態のＮＡＮＤメモリ１２をＯｆｆ状態に保つことも含まれる。

次に、コントローラ１３は、受領したコマンドに応じて、書き込み対象データをＮＡＮ
Ｄメモリ１２に書き込む（Ｓ１．４）。本実施形態において、半導体装置１は４つのＮＡ
ＮＤメモリ１２（１２ａ乃至１２ｄ）を備えるが、いずれのＮＡＮＤメモリ１２に書き込
むかは、コントローラ１３によって決定されても良いし、ランダムに書き込まれても良い
。

コントローラ１３は、受領したコマンドに応じた処理（書き込み）が終了すると、新た
に他のコマンドを受領しているか否かを確認する（Ｓ１．５）。新たなコマンドを受領し
ている場合（Ｓ１．５：Ｙｅｓ）、当該新たなコマンドに応じた処理を開始する（Ｓ１．
４）。新たなコマンドを受領していない場合は、Ｓ１．６の処理に進む。

さらに、コントローラ１３は、想定される次のＮＡＮＤメモリ１２へのアクセスまでの
時間（アクセス空き時間Ｔｉ）が、任意に設定された時間Ｔｔ（所定の時間、第１値）よ
りも長いか否かを確認する（Ｓ１．６）。より具体的には、ＣＰＵ１３２の判定部２３１
は、ＮＡＮＤメモリ１２に対するコントローラ１３のアクセス空き時間Ｔｉを計算し、所
定の時間Ｔｔよりも長いか短いかを確認する。

図６及び図７は、本実施形態に係るＮＡＮＤメモリ１２（１２ａ乃至１２ｄ）其々の動
作のタイムスケジュールの一例を示した図であり、図６は、アクセス空き時間Ｔｉが、所
定の時間Ｔｔよりも長い場合、図７は、アクセス空き時間Ｔｉが所定の時間Ｔｔよりも短
い場合を其々示している。尚、前述のようにガーベージコレクション処理は、前述のよう
に所定の周期で行われるとする。また、図６及び図７におけるＮＡＮＤメモリ１２ｄに対
しての書き込み完了が、図５におけるＳ１．４の書き込み処理完了に対応するとする。

アクセス空き時間Ｔｉが所定の時間Ｔｔよりも長い場合（すなわち、Ｔｉ＞Ｔｔの場合
）（Ｓ１．６：Ｙｅｓ）、コントローラ１３は、ＮＡＮＤメモリ１２をＯｆｆする（Ｓ１
．７）。より具体的には、ＣＰＵ１３１の指示部２３２は、スイッチＳＷをＯｎ状態から
Ｏｆｆ状態に切り替える。この場合、アクセス空き時間Ｔｉが、実質的にはＮＡＮＤメモ
リ１２がＯｆｆされる期間となる。尚、以降の説明において、ＮＡＮＤメモリ１２がＯｆ
ｆされる期間を「ＮＡＮＤＯｆｆ期間」と称することがある。

アクセス空き時間Ｔｉが所定の時間Ｔｔよりも短い場合（すなわち、Ｔｉ≦Ｔｔの場合
）（Ｓ１．６：Ｎｏ）、コントローラ１３は、ＮＡＮＤメモリ１２をＯｆｆせずに待機す
る。換言すれば、Ｔｉ≦Ｔｔの場合、ＮＡＮＤメモリ１２は、コントローラ１３が次の新
たなコマンドを受領するまで、又は、ガーベージコレクションが開始されるまで、Ｏｎ状
態を保ち、待機する。

以上、本実施形態によると、半導体装置１は、ＮＡＮＤメモリ１２にアクセスが無い期
間（アクセス空き時間Ｔｉ）が所定の時間Ｔｔよりも長い場合、ＮＡＮＤメモリ１２の電
源をＯＦＦする。このため、ＮＡＮＤメモリ１２にアクセスが無い間に、ＮＡＮＤメモリ
１２によって電力が消費されるのを抑制し、半導体装置１の省電力化に貢献できる。

また、ＮＡＮＤメモリ１２に電圧が供給される間（ＮＡＮＤメモリ１２がＯｎの間）、
ＮＡＮＤメモリ１２から電波が発生し、当該電波が半導体装置１自体の動作や半導体装置
１と接続されたホスト２、又は他の電子機器等に影響を与え、ＥＭＩ（Ｅｌｅｃｔｒｏ−
Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）等の原因になり得る。本実施形態におい
てＮＡＮＤメモリ１２は、アクセス空き時間Ｔｉが所定の時間Ｔｔよりも長い場合にＯｆ
ｆ状態となるため、ＮＡＮＤメモリ１２による不要輻射が抑制される。

さらに、ＮＡＮＤメモリ１２では、消費電力の増加に伴い発熱量が増加する。ＮＡＮＤ
メモリ１２の温度が高くなると、ＮＡＮＤメモリ１２がデータの破損や、半導体装置１自
体の不具合を招き得るが、本実施形態では半導体装置１の起動中においても、前述のよう
にＮＡＮＤメモリ１２を適宜Ｏｆｆするため、発熱そのものの抑制だけでなく、冷却され
る時間が与えられることになり、半導体装置１の動作信頼性が向上する。

また、本実施形態によると、半導体装置１は、アクセス空き時間Ｔｉが所定の時間Ｔｔ
よりも短い場合、ＮＡＮＤメモリ１２の電源をＯｆｆにせず、Ｏｎの状態を保つ。ＮＡＮ
Ｄメモリ１２の電源のＯｎ／Ｏｆｆを切り替える瞬間は、データ転送の遅延の発生や、一
時的な消費電力の増加等が起こる場合がある。よって本実施形態においては、ホスト２か
らのコマンドに応じた処理の完了後、すぐに新たなアクセスがされる場合、ＮＡＮＤメモ
リ１２の電源はＯｎに保たれる構成とすることで、ＮＡＮＤメモリ１２が過剰にＯｎ／Ｏ
ｆｆされることを回避可能である。

図８は、アクセス空き時間Ｔｉが所定の時間Ｔｔよりも長い場合における、本実施形態
に係るＮＡＮＤメモリ１２（１２ａ乃至１２ｄ）其々の動作のタイムスケジュールの他の
一例を示した図である。図８に示すようにコントローラ１３は、次のＮＡＮＤメモリ１２
へのアクセス開始よりも早くＮＡＮＤメモリ１２をＯｎしても良い。換言すれば、ＮＡＮ
ＤＯｆｆ期間は、アクセス空き時間Ｔｉよりも短く設定されても良い。

前述のように、ＮＡＮＤメモリ１２の電源のＯｎ／Ｏｆｆを切り替える瞬間、データ転
送の遅延が発生し得る。そこで、コントローラ１３がＮＡＮＤメモリ１２にアクセスする
場合に、予めＮＡＮＤメモリ１２をＯｎしておくことで、次の処理（図６乃至図８におい
ては、ガーベージコレクション処理）を、遅延なく安定して処理可能となる。

（第２実施形態）
図９は、第２実施形態に係る半導体装置１のシステム構成の一例を示す。尚、本実施形
態の説明において、第１実施形態と同様の構成については、同様の符号を付して詳細な説
明を省略する。

本実施形態において半導体装置１は、４つのスイッチＳＷａ、ＳＷｂ、ＳＷｃ、及びＳ
Ｗｄを備えており、これらのスイッチＳＷａ、ＳＷｂ、ＳＷｃ、及びＳＷｄを介して、電
源回路１７は、ＮＡＮＤメモリ１２ａ、１２ｂ、１２ｃ、及び１２ｄに所定電圧を供給す
る。

スイッチＳＷは、第１実施形態と同様に、コントローラ１３からの制御信号によって、
Ｏｎ／Ｏｆｆが制御される。尚、図９においては図面の簡略化のため、コントローラ１３
からスイッチＳＷそれぞれに対する制御線を省略している。

本実施形態においても、コントローラ１３は図４と同様のシステム構成である。すなわ
ち、本実施形態においてもコントローラ１３はＣＰＵ１３２を備え、ＣＰＵ１３２は、判
定部２３１と指示部２３２とを有する。

本実施形態において、判定部２３１は、ＮＡＮＤメモリ１２が空き時間か否かを確認す
る。尚、ここでの「空き時間」とは、ＮＡＮＤメモリ１２上で、データの書き込み、読み
出し、消去や、ガーベージコレクション処理、ウェアレベリング処理等の処理が行われて
いないことを指す。また、このような状態を「非動作」と称しても良い。

さらに、判定部２３１は、第１実施形態と同様に、ＮＡＮＤメモリ１２に対するコント
ローラ１３のアクセス空き時間Ｔｉを計算（判定）する。

また、指示部２３２は、ＮＡＮＤメモリ１２の電源のＯｎ／Ｏｆｆを制御する。換言す
れば、指示部２３２は、スイッチＳＷａ、ＳＷｂ、ＳＷｃ、及びＳＷｄの切り替えを制御
する。本実施形態において指示部２３２は、ＮＡＮＤメモリ１２ａ、１２ｂ、１２ｃ、１
２ｄ其々の電源のＯｎ／Ｏｆｆを制御する。

本実施形態において、ＣＰＵ１３２の判定部２３１は、ＮＡＮＤメモリ１２が空き時間
か否かを定期的に確認するとする。尚、ＮＡＮＤメモリ１２が空き時間か否かの確認は、
必ずしも定期的にされる必要は無く、例えばＣＰＵ１３２に掛かる負荷が小さい時に行わ
れても良いし、ガーベージコレクション処理やウェアレベリング処理が完了する度に行わ
れても良い。

尚、以降の本実施形態においては説明の便宜上、ＮＡＮＤメモリ１２ａ、１２ｂ、１２
ｃ、１２ｄを総称してＮＡＮＤメモリ（ｎ）と呼ぶことがある。また、ＮＡＮＤメモリ１
２ａ、１２ｂ、１２ｃ、１２ｄは、其々ＮＡＮＤメモリ（１）、ＮＡＮＤメモリ（２）、
ＮＡＮＤメモリ（３）、ＮＡＮＤメモリ（４）と対応する。

また、以降の本実施形態においては説明の便宜上、前述したスイッチＳＷａ、ＳＷｂ、
ＳＷｃ、ＳＷｄを総称してスイッチＳＷ（ｎ）と呼ぶことがある。また、スイッチＳＷａ
、ＳＷｂ、ＳＷｃ、ＳＷｄは、其々スイッチＳＷ（１）、スイッチＳＷ（２）、スイッチ
ＳＷ（３）、スイッチＳＷ（４）と対応する。

尚、本実施形態においてＮＡＮＤメモリ（ｎ）、及びスイッチＳＷ（ｎ）は、それぞれ
４個ずつ実装されているので、１≦ｎ≦４である。

図１０は、本実施形態に係るコントローラ１３の動作のフローチャートを示した図であ
る。以下、図１０に沿ってその動作を説明する。尚、第１実施形態と同様の内容に関して
は、その詳細な説明を省略する。

はじめにコントローラ１３は、半導体装置１に実装されたＮＡＮＤメモリ（ｎ）から、
いずれかを選択（設定）する（Ｓ２．１）。本実施形態においては、はじめにＮＡＮＤメ
モリ（１）を設定して、以降、各処理を行うものとする。

次に、コントローラ１３は、ＮＡＮＤメモリ（１）が空き時間であるか否かを確認する
（Ｓ２．２）。より具体的には、ＣＰＵ１３２の判定部２３１は、ＮＡＮＤメモリ（１）
が非動作状態であるか否かを確認する。

尚、ＮＡＮＤメモリ（１）の動作状態の確認は、実際にコントローラ１３がスイッチＳ
Ｗ１の状態を確認したり、ＮＡＮＤメモリ（１）にアクセスしたりすることで行われても
良いし、ＮＡＮＤメモリ１２の動作状態を示す情報が、バッファ１３１やＤＲＡＭ１４に
保存されていても良い。

ＮＡＮＤメモリ（１）が空き時間の場合（Ｓ２．２：Ｙｅｓ）、コントローラ１３は、
ＮＡＮＤメモリ（１）の電源をＯｆｆする（Ｓ２．３）。より詳細には、ＣＰＵ１３２の
指示部２３２は、スイッチＳＷ１をＯｎ状態からＯｆｆ状態に切り替える。

ＮＡＮＤメモリ（１）が空き時間でない場合（Ｓ２．２：Ｎｏ）、ＮＡＮＤメモリ（１
）の電源をＯｆｆにせずＯｎに保つ。ＮＡＮＤメモリ（１）上では、行われていた処理が
継続される。

ＮＡＮＤメモリ（１）が空き時間でなかった場合（Ｓ２．２：Ｎｏ）、または、Ｓ２．
３でＮＡＮＤメモリ（１）をＯｆｆした場合、コントローラ１３は、半導体装置１に実装
された全てのＮＡＮＤメモリ（ｎ）に対して、上述した処理を行ったか否かを確認する。
より詳細には、ｎが最大値（ｎｍａｘ）となっているか否かを確認する（Ｓ２．４）。

ｎ≠ｎ ｍａｘの場合（Ｓ２．４：Ｎｏ）、コントローラ１３は次のＮＡＮＤメモリ（
ＮＡＮＤメモリ（２））選択（設定）し（Ｓ２．５）、Ｓ２．２に戻り各処理を実行する
。本実施形態においては、ｎ＝ｎ＋１として処理を行う。一方、ｎ＝ｎｍａｘの場合（Ｓ
２．４：Ｙｅｓ）、本実施形態に係る処理を終了する。

図１１は、本実施形態に係るＮＡＮＤメモリ１２（１２ａ乃至１２ｄ）其々の動作のタ
イムスケジュールの一例を示した図である。

本実施形態においてコントローラ１３は、ＮＡＮＤメモリ１２其々に対して電源のＯｎ
／Ｏｆｆを制御する。このため、図１１に示すように、例えば他のＮＡＮＤメモリ１２が
動作中であっても、対象のＮＡＮＤメモリ１２の電源をＯｆｆすることが可能である。し
たがって、ＮＡＮＤメモリ１２にアクセスが無い間に、ＮＡＮＤメモリ１２によって電力
が消費されるのを抑制し、半導体装置１の省電力化に貢献可能である。また、ＮＡＮＤメ
モリ１２による発熱量の増加や不要輻射等も抑制できる。

尚、本実施形態においても、第１実施形態で説明したように、ＮＡＮＤメモリ１２への
アクセス開始よりも早くＮＡＮＤメモリ１２をＯｎしても良い。また、第１実施形態と同
様に、コントローラ１３は次のアクセスまでの空き時間を計算し、所定の時間Ｔｔよりも
短い場合は、ＮＡＮＤメモリ１２の電源をＯｆｆしない構成としても良い。

尚、本実施形態においては、ＮＡＮＤメモリ１２とスイッチＳＷとを同数ずつ設け、Ｎ
ＡＮＤメモリ１２の其々を独立にＯｎ／Ｏｆｆ制御可能な構成としたが、例えば、コント
ローラ１３は、ＮＡＮＤメモリ１２ａ及びＮＡＮＤメモリ１２ｂに対して、一つのスイッ
チＳＷ１によってＯｎ／Ｏｆｆを制御し、ＮＡＮＤメモリ１２ｃ及びＮＡＮＤメモリ１２
ｄに対して、他の一つのスイッチＳＷ２によってＯｎ／Ｏｆｆを制御する構成とし、第１
実施形態と組み合わせて実施されても良い。

（第３実施形態）
図１２は、第３実施形態に係るコントローラ１３の動作のフローチャートを示した図で
ある。以下、図１２に沿ってその動作を説明する。尚、本実施形態の半導体装置１のシス
テム構成は、第２実施形態で説明した半導体装置１のシステム構成と同様のものとする（
図９参照）。尚、本実施形態においても、第１実施形態及び第２実施形態と同様の構成、
処理については、その詳細な説明を省略する。

はじめにコントローラ１３は、半導体装置１に実装されたＮＡＮＤメモリ（ｎ）から、
いずれかを選択（設定）する（Ｓ３．１）。本実施形態においては、はじめにＮＡＮＤメ
モリ（１）を設定して、以降各処理を行うものとする。

次に、コントローラ１３は、ＮＡＮＤメモリ（１）が空き時間であるか否かを確認する
（Ｓ３．２）。より具体的には、ＣＰＵ１３２の判定部２３１は、ＮＡＮＤメモリ（１）
が非動作状態であるか否かを確認し、ＮＡＮＤメモリ（１）が空き時間の場合（Ｓ３．２
：Ｙｅｓ）、Ｓ３．５の処理に進む。Ｓ３．５の処理については後述する。一方、ＮＡＮ
Ｄメモリ（１）が空き時間でない場合（Ｓ３．２：Ｎｏ）、コントローラ１３は所定の間
待機した後（Ｓ３．３）、ＮＡＮＤメモリ（１）上で行われていた処理が完了しているか
否かを確認する（Ｓ３．４）。

ＮＡＮＤメモリ（１）上で行われていた処理が完了していない場合（Ｓ３．４：Ｎｏ）
は、Ｓ３．３の処理に戻る。一方、ＮＡＮＤメモリ（１）上で行われていた処理が完了し
ていた場合（Ｓ３．４：Ｙｅｓ）、Ｓ３．５の処理に進む。

ＮＡＮＤメモリ（１）が空き時間であった場合（Ｓ３．２：Ｙｅｓ）、又はＮＡＮＤメ
モリ（１）上で行われていた処理が完了していた場合（Ｓ３．４：Ｙｅｓ）、コントロー
ラ１３は、ＮＡＮＤメモリ（１）の電源をＯｆｆする（Ｓ３．５）。より詳細には、ＣＰ
Ｕ１３２の指示部２３２は、スイッチＳＷ１をＯｎ状態からＯｆｆ状態に切り替える。

次にコントローラ１３は、半導体装置１に実装された全てのＮＡＮＤメモリ（ｎ）に対
して、上述した処理を行ったか否かを確認する。より詳細には、ｎが最大値（ｎｍａｘ）
となっているか否かを確認する（Ｓ３．６）。

ｎ≠ｎ ｍａｘの場合（Ｓ３．６：Ｎｏ）、コントローラ１３は次のＮＡＮＤメモリ（
ＮＡＮＤメモリ（２））選択（設定）し（Ｓ３．７）、Ｓ３．２に戻り各処理を実行する
。本実施形態においては、ｎ＝ｎ＋１として処理を行う。一方、ｎ＝ｎｍａｘの場合（Ｓ
３．６：Ｙｅｓ）、本実施形態に係る処理を終了する。

以上、本実施形態においてコントローラ１３は、半導体装置１に実装されたＮＡＮＤメ
モリ１２其々の電源がＯｆｆになるように制御する。より具体的には、動作中のＮＡＮＤ
メモリ１２に対しては、当該動作が完了するまで待機した後に電源をＯｆｆする。これに
よって、非動作のＮＡＮＤメモリ１２の電源をより確実にＯｆｆすることができ、半導体
装置１の省電力化に貢献できる。

本実施形態の構成、及び制御方法は、例えばＮＡＮＤメモリ１２へのアクセス頻度が高
くない場合や、各ＮＡＮＤメモリ１２に対する１度のアクセスにおける処理量が大きくな
い（処理に時間を要さない）場合に適している。

例えば、ＮＡＮＤメモリ１２へのアクセス頻度が高くない場合、次にＮＡＮＤメモリ１
２が行う処理、又は次に発生する他のＮＡＮＤメモリ１２へのアクセスまでの時間が長い
ことになる。このため、Ｓ３．３で待機をしてＮＡＮＤメモリ１２を確実にＯｆｆする方
が、省電力化に貢献できる場合がある。

また、各ＮＡＮＤメモリ１２に対する１度のアクセスにおける処理量が大きくない（処
理に時間を要さない）場合、コントローラ１３は、Ｓ３．３で長時間待機する必要が無く
、結果として、待機をしてでもＮＡＮＤメモリ１２を確実にＯｆｆする方が、省電力化に
貢献できる場合がある。

（第４実施形態）
図１３は、第４実施形態に係るコントローラ１３のシステム構成の一例を示す。尚、本
実施形態の半導体装置１のシステム構成は、第２実施形態及び第３実施形態で説明した半
導体装置１のシステム構成と同様のものとする（図９参照）。

図１３に示すように、本実施形態においてコントローラ１３のＣＰＵ１３２は、指示部
２３２とエラー検出部２３３とを有する。指示部２３２は、ＮＡＮＤメモリ１２の電源の
Ｏｎ／Ｏｆｆを制御する。エラー検出部２３３は、例えばＮＡＮＤメモリ１２に記憶され
たデータが読み出される場合に生じたデータの誤り（エラー）の量を検出する。

一般に、ＮＡＮＤメモリ１２に記憶されたデータには、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒ
ｅｃｔｉｏｎ Ｃｏｄｅ）が付されている。ＥＣＣは、データを読み出す際に当該データ
に誤り（エラー）が生じた場合、この誤りを訂正するための符号（誤り訂正符号）である
。

尚、其々のデータ内における誤りの割合をエラーレート（Ｅｒｒｏｒ ｒａｔｅ）と呼
ぶ。エラーレートは、例えばデータの全ビット（ｂｉｔ）数に対する、エラービットの割
合を指す。

また、ＥＣＣの誤り訂正には上限があり、エラービット数がある程度大きくなった場合
、すなわちエラーレートがある程度大きくなると、ＥＣＣでは誤りを訂正できない場合も
ある。すなわち、ＥＣＣには訂正可能ビット数（訂正可能レート）の上限がある。尚、前
述のＥＣＣの訂正可能ビット数（訂正可能レート）の上限が大きい（高い）場合を、ＥＣ
Ｃの訂正強度が高い（強い）と表現する場合がある。

図１４は、本実施形態に係るコントローラ１３の動作のフローチャートを示した図であ
る。以下、図１４に沿ってその動作を説明する。

尚、以降の本実施形態においては説明の便宜上、ＮＡＮＤメモリ１２ａ、１２ｂ、１２
ｃ、１２ｄを総称してＮＡＮＤメモリ（ｎ）と呼ぶことがある。また、ＮＡＮＤメモリ１
２ａ、１２ｂ、１２ｃ、１２ｄは、其々ＮＡＮＤメモリ（１）、ＮＡＮＤメモリ（２）、
ＮＡＮＤメモリ（３）、ＮＡＮＤメモリ（４）と対応する。

また、以降の本実施形態においては説明の便宜上、前述したスイッチＳＷａ、ＳＷｂ、
ＳＷｃ、ＳＷｄを総称してスイッチＳＷ（ｎ）と呼ぶことがある。また、スイッチＳＷａ
、ＳＷｂ、ＳＷｃ、ＳＷｄは、其々スイッチＳＷ（１）、スイッチＳＷ（２）、スイッチ
ＳＷ（３）、スイッチＳＷ（４）と対応する。

さらに、以降の本実施形態においては説明の便宜上、ＮＡＮＤメモリ（１）、ＮＡＮＤ
メモリ（２）、ＮＡＮＤメモリ（３）、ＮＡＮＤメモリ（４）、其々のエラーレートをＥ
Ｒ（１）、ＥＲ（２）、ＥＲ（３）、ＥＲ（４）と呼び、また、これらを総称して、エラ
ーレートＥＲ（ｎ）と呼ぶことがある。ただし、本実施形態においては１≦ｎ≦４である
。

はじめにコントローラ１３は、半導体装置１に実装されたＮＡＮＤメモリ（ｎ）から、
いずれかを選択（設定）する（Ｓ４．１）。本実施形態においては、はじめにＮＡＮＤメ
モリ（１）を設定して、以降各処理を行うものとする。

次に、コントローラ１３は、ＮＡＮＤメモリ（１）のエラーレートＥｒ（１）を確認す
る（Ｓ４．２）。より詳細には、ＣＰＵ１３２のエラー検出部２３３は、ＮＡＮＤメモリ
（１）のエラーレートＥＲ（１）を取得する。尚、ここでコントローラ１３は、ＮＡＮＤ
メモリ（１）のエラーレートを取得したが、例えば、エラービット（Ｅｒｒｏｒ ｂｉｔ
）の数を取得しても良い。尚、ここで取得されたＥＲ（１）は、例えばバッファ１３１や
ＤＲＡＭ１４に一時的に保存される。

すなわち本実施形態においてコントローラ１３は、読み出されたデータのエラー量を取
得する。尚、当該エラー量はエラーレート及びエラービット数を含む。尚、以降の説明で
は引き続き、コントローラ１３は、エラーレートＥＲを取得するとする。

次にコントローラ１３は、半導体装置１に実装された全てのＮＡＮＤメモリ（ｎ）に対
して、エラーレートＥＲ（ｎ）を確認したか否かを確認する。より詳細には、ｎが最大値
（ｎｍａｘ）となっているか否かを確認する（Ｓ４．３）。

ｎ≠ｎ ｍａｘの場合（Ｓ４．３：Ｎｏ）、コントローラ１３は次のＮＡＮＤメモリ（
ＮＡＮＤメモリ（２））選択（設定）し（Ｓ４．４）、Ｓ４．２に戻り、エラーレートＥ
Ｒ（２）を確認する。一方、ｎ＝ｎｍａｘの場合（Ｓ４．３：Ｙｅｓ）、Ｓ４．５の処理
に進む。

さらにコントローラ１３は、半導体装置１に実装された全てのＮＡＮＤメモリ（ｎ）の
中に、エラーレートＥＲ（ｎ）が、所定の値ＥＲｔ（第２値）よりも大きいものが有るか
否かを確認する（Ｓ４．５）。すなわち、コントローラ１３は、ＥＲ（ｎ）＞ＥＲｔを満
たすＮＡＮＤメモリ（ｎ）が存在するか否かを確認する。

ＥＲ（ｎ）＞ＥＲｔを満たすＮＡＮＤメモリ（ｎ）が存在した場合（Ｓ４．５：Ｙｅｓ
）、対象のＮＡＮＤメモリ１２の記憶されたデータを、ＥＲ（ｎ）≦ＥＲｔを満たした他
のＮＡＮＤメモリ（ｎ）にコピーする（Ｓ４．６）。一方で、ＥＲ（ｎ）＞ＥＲｔを満た
すＮＡＮＤメモリ（ｎ）が存在しなかった場合（Ｓ４．５：Ｎｏ）、本実施形態に係る処
理を終了する。

Ｓ４．６の処理の次に、コントローラ１３は、対象ＮＡＮＤメモリ（ｎ）（すなわち、
ＥＲ（ｎ）＞ＥＲｔを満たしたＮＡＮＤメモリ（ｎ））の電源をＯｆｆする（Ｓ４．７）
。さらに、以降、対象ＮＡＮＤメモリ（ｎ）が使用されないように、当該対象ＮＡＮＤメ
モリ（ｎ）の使用を禁止するためのフラグ（Ｆｌａｇ）をセットする（Ｓ４．８）。この
フラグによりコントローラ１３は、次のアクセス時に、対象ＮＡＮＤメモリ（ｎ）が使用
不可であることが認識できる。

以上、本実施形態においてコントローラ１３は、各ＮＡＮＤメモリ１２のエラー量（エ
ラーレート又はエラービット数）を取得し、エラー量の多いＮＡＮＤメモリ１２の電源を
Ｏｆｆする。

一般にＮＡＮＤメモリ１２は、データの書き換え回数に上限がある。また、記憶内容の
保持期間も有限であり、ＮＡＮＤメモリ１２の劣化によって、所定の期間が経過すると記
憶内容が失われ得る。また、ＮＡＮＤメモリ１２の記憶内容の保持期間は、前述のように
データの書き換えを繰り返すことで短くなる。さらに、高温環境下でＮＡＮＤメモリ１２
を使用した場合に記憶内容の保持期間が短くなることも知られている。

そこで本実施形態においては、エラー量の多いＮＡＮＤメモリ１２の電源をＯｆｆする
ことで、半導体装置１の動作信頼性を向上させるとともに、半導体装置１の省電力化にも
貢献できる。さらに、エラー量の多いＮＡＮＤメモリ１２の電源をＯｆｆするため、対象
ＮＡＮＤメモリ１２からの発熱や不要輻射も抑制される。このため、他のＮＡＮＤメモリ
１２の動作安定性の向上にも貢献し得る。

（変形例）
図１５は、第４実施形態の変形例に係るコントローラ１３のシステム構成の一例を示す
。また、図１６は、本変形例に係るコントローラ１３の動作のフローチャートを示した図
である。

本変形例においてＣＰＵ１３２は、判定部２３１、指示部２３２、及びエラー検出部２
３３を備える。判定部２３１は、ＮＡＮＤメモリ１２に対するコントローラ１３のアクセ
ス空き時間Ｔｉを計算（判定）する。換言すれば、判定部２３１は、ＮＡＮＤメモリ１２
の非動作期間を計算（判定）する。

第４実施形態のＳ４．５の処理において、ＥＲ（ｎ）＞ＥＲｔを満たすＮＡＮＤメモリ
（ｎ）が存在しなかった場合（Ｓ４．５：Ｎｏ）、本変形例においてコントローラ１３は
、アクセス空き時間Ｔｉが、所定の時間Ｔｔよりも長いＮＡＮＤメモリ（ｎ）が存在する
か否かを確認する（Ｓ４．９）。より詳細には、ＣＰＵ１３２の判定部２３１は、各ＮＡ
ＮＤメモリ（ｎ）のアクセス空き時間Ｔｉを判定し、Ｔｉ＞Ｔｔを持たすＮＡＮＤメモリ
（ｎ）を満たすＮＡＮＤメモリ（ｎ）が存在するか否かを確認する。

Ｔｉ＞Ｔｔを持たすＮＡＮＤメモリ（ｎ）が存在した場合（Ｓ４．９：Ｙｅｓ）、Ｔｉ
＞Ｔｔを持たすＮＡＮＤメモリ（ｎ）（対象ＮＡＮＤメモリ（ｎ））の電源をＯｆｆする
（Ｓ４．１０）。一方、Ｔｉ＞Ｔｔを持たすＮＡＮＤメモリ（ｎ）が存在しなかった場合
（Ｓ４．９：Ｎｏ）、本変形例に係る処理を終了する。

以上、第４実施形態の変形例によると、エラー量の多いＮＡＮＤメモリ１２の電源をＯ
ｆｆすることで、半導体装置１の動作信頼性を向上させるとともに、半導体装置１の省電
力化にも貢献できる。さらに、エラー量の多いＮＡＮＤメモリ１２の電源をＯｆｆするた
め、対象ＮＡＮＤメモリ１２からの発熱や不要輻射も抑制される。このため、他のＮＡＮ
Ｄメモリ１２の動作安定性の向上にも貢献し得る。

また、エラー量の多くないＮＡＮＤメモリ１２に関しては、次のアクセスまでのアクセ
ス空き時間Ｔｉが、所定の時間Ｔｔよりも長いもののみ電源をＯｆｆすることで、さらな
る省電力化や、不要輻射、発熱等の抑制に貢献できる。

第１実施形態乃至第４実施形態に係る半導体装置１は、例えばデータセンターに用いら
れる。データセンターは、例えば、サーバシステム、記憶システムとも称され得る。図１
７は、第１実施形態乃至第４実施形態で説明した半導体装置１を、データセンター５００
に用いた場合を例示した図である。尚、図１７の説明において半導体装置１は、筐体に収
容されているものとする。

データセンター５００は、複数のサーバファーム５０１と、ルータと、スイッチングハ
ブと、のような種々の装置や、装置間を接続するケーブルのような種々の部品を有する。
図１７は、一つのサーバファーム５０１を示す。

サーバファーム５０１は、ラック５０２と、複数のモジュールエンクロージャ５０３と
、複数のサーバモジュール５０４とを有する。それぞれのモジュールエンクロージャ５０
３に、複数のサーバモジュール５０４が格納される。複数のサーバモジュール５０４を格
納したモジュールエンクロージャ５０３は、ラックマウント型サーバを形成する。なお、
データセンター５００のサーバはこれに限らず、ブレードサーバのような他のサーバであ
っても良い。

ラック５０２は、二つの支柱５０２ａを有する。支柱５０２ａに、並んで配置された複
数のネジ穴が設けられる。二つの支柱５０２ａの間に、モジュールエンクロージャ４が挿
入可能である。

モジュールエンクロージャ５０３は、エンクロージャケース５１１と、取付部材５１２
とを有する。モジュールエンクロージャ５０３は、エンクロージャケース５１１に格納さ
れた電源ユニットをさらに有しても良い。エンクロージャケース５１１に、例えば四つの
モジュールスロット５１３が設けられる。

取付部材５１２には、支柱５０２ａのネジ穴に対応する孔が設けられる。取付部材５１
２は、例えばボルトによって、ラック５０２の支柱５０２ａに固定される。これにより、
モジュールエンクロージャ５０３がラック５０２に取り付けられる。

サーバモジュール５０４は、エンクロージャケース５１１のモジュールスロット５１３
に挿入可能である。サーバモジュール５０４は、モジュールスロット５１３に挿入される
と、例えばモジュールエンクロージャ５０３の電源ユニットから電力を供給されることが
可能となる。尚、サーバモジュール５０４は他の装置から電力を供給されても良い。

サーバモジュール５０４は、例えば、モジュールケース５２１と、モジュール基板５２
２と、中央演算処理装置（ＣＰＵ）５２３と、複数のメモリ５２４と、複数のファン５２
５と、複数の半導体装置１（例えばＳＳＤ）とを有する。モジュールケース５２１は、例
えば、筐体及び壁とも称され得る。モジュール基板５２２は、例えば、基板、配線板、及
び回路板とも称され得る。ファン５２５は、例えば、送風部及び冷却装置とも称され得る
。

モジュールケース５２１は、例えば、上部が開放された略矩形の箱型に形成される。尚
、モジュールケース５２１の形状はこれに限らず、例えば、上部が閉塞された箱型に形成
されても良い。モジュールケース５２１に、モジュール基板５２２、ＣＰＵ５２３、メモ
リ５２４、ファン５２５、半導体装置１、及び他の部品が収容される。

モジュールケース５２１は、フロントパネル５２７を有する。フロントパネル５２７は
、モジュールケース５２１の前方の端部に設けられた壁である。フロントパネル５２７に
、ＵＳＢコネクタのような種々のコネクタが設けられる。

モジュール基板５２２は、例えば、プリント配線板である。尚、モジュール基板５２２
は、他の基板であっても良い。モジュール基板５２２に直接的に、又は他の部品を介して
、ＣＰＵ５２３、メモリ５２４、ファン５２５、半導体装置１、及び他の部品が実装され
る。

ファン５２５は、ＣＰＵ５２３及びメモリ５２４と、半導体装置１との間に配置される
。ファン５２５は、作動することで、モジュールケース５２１の内部に、空気の流れを生
じさせることが可能である。これにより、ファン５２５は、ＣＰＵ５２３、メモリ５２４
、半導体装置１、及び他の部品を冷却することができる。

半導体装置１は、例えば、フロントパネル５２７に取り付けられたドライブケージにそ
れぞれ収容される。なお、半導体装置１に限らず、半導体装置１と併用されるハードディ
スクドライブ（ＨＤＤ）、又はハイブリッドハードディスク（Ｈｙｂｒｉｄ ＨＤＤ）の
ような他の記憶装置がドライブケージに収容されても良い。

近年、サーバのクラウド化に伴い、ＳＳＤ等の半導体装置１を多数搭載したデータセン
ター５００のような記憶システムが一般化している。さらに、半導体装置１の大容量化や
高速化、小型化等も進んでいる。このような半導体装置１を多数搭載して動作させる場合
に、その消費電力の増加、発熱、不要輻射等が問題となっている。

そこで、第１実施形態乃至第４実施形態に係る半導体装置１は、ＮＡＮＤメモリ１２の
非動作時に、ＮＡＮＤメモリ１２の電源をＯｆｆする。このため半導体装置１による消費
電力が小さくなり、ひいてはデータセンター５００の省電力化にも貢献できる。

さらに、第１実施形態乃至第４実施形態に係る半導体装置１は、ＮＡＮＤメモリ１２の
電源を適宜Ｏｆｆすることで、ＮＡＮＤメモリ１２の発熱量も抑制される。このため、例
えば、サーバモジュール５０４内のファン５２５の数や出力を抑えることも可能となり、
データセンター５００の省電力化に貢献し得る。さらに、ファン５２５の数が減ることで
、モジュールケース５２１に収容された半導体装置１やメモリ５２４等の個数を増やすこ
とも可能になり、データセンター５００の大容量化に貢献し得る。

また、第１実施形態乃至第４実施形態に係る半導体装置１は、ＮＡＮＤメモリ１２の電
源を適宜Ｏｆｆすることで、不要輻射が抑制される。このため、半導体装置１の動作安定
性だけでなく、例えばモジュールケース５２１に収容されたＣＰＵ５２３、メモリ５２４
等の動作安定性を向上させる。

尚、第１実施形態乃至第４実施形態に係る半導体装置１は、例えば携帯電話やノートブ
ック型ポータブルコンピュータ、タブレット端末やデタッチャブルノートＰＣ（ｐｅｒｓ
ｏｎａｌ ｃｏｍｐｕｔｅｒ）等の電子機器のストレージデバイスとして用いられても良
い。尚、これらはホスト２の一例である。

図１８は、第１実施形態乃至第４実施形態で説明した半導体装置１を、ノートブック型
ポータブルコンピュータ６００に用いた場合を例示した図である。

図１８に示すように、ノートブック型ポータブルコンピュータ６００の入力装置６０１
には、表示装置６０３がヒンジ機構６０２を介して回動自在に設けられている。入力装置
６０１には、タッチパッド６０４、キーボード６０５等の操作部が設けられている。表示
装置６０３には例えばＬＣＤ（Liquid Crystal Display）等の図示しない表示機構が設け
られても良い。

また、表示装置６０３には、上記タッチパッド２０４、キーボード２０５等の操作部お
よび表示装置６０６を制御する制御回路を組み込んだプリント回路板（マザーボード）６
０７が設けられている。プリント回路板６０７には、図示されないコネクタが設けられて
おり、当該コネクタを介して半導体装置１が実装される。尚、プリント回路板６０７及び
半導体装置１は、表示装置６０３の内部に設けられるが、図１８では破線で示す。

尚、プリント回路板６０７及び半導体装置１が表示装置６０３側に設けられ、さらにヒ
ンジ機構６０２を、入力装置６０１と、表示装置６０３とを、其々互いに切り離し可能に
接続する構成としても良い。この場合、表示装置６０３に、手書き入力可能なタッチパネ
ルが設けられることで、表示装置６０３をタブレット端末として使用可能となる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等に含まれる
。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の
発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除
してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

１：半導体装置、２：ホスト、１１：基板、１２：ＮＡＮＤメモリ、１３：コントローラ
、１４：ＤＲＡＭ、１５：オシレータ（ＯＳＣ）、１６：ＥＥＰＲＯＭ、１７：電源回路
、１８：温度センサ、２１：インターフェース部、３１：パッケージ基板、３２：メモリ
チップ、３３：ボンディングワイヤ、３４：封止部、３５：半田ボール、３８：マウント
フィルム、４１：パッケージ基板、４２：コントローラチップ、４３：ボンディングワイ
ヤ、４４：封止部、４５：半田ボール、４８：マウントフィルム、１３１：バッファ、１
３２：ＣＰＵ、１３３：ホストインターフェース部、１３４：メモリインターフェース部
、２３１：判定部、２３２：指示部、２３３：エラー検出部、ＳＷ：スイッチ。

Claims (10)

1. ホストと接続可能なインターフェースを備えた基板と、
   前記基板に実装された第１不揮発性メモリと、
   前記基板に実装され、前記第１不揮発性メモリと電気的に接続されるとともに、前記第
   １不揮発性メモリのオンオフを切り替え可能な第１スイッチと、
   前記基板に実装された第２不揮発性メモリと、
   前記基板に実装され、前記第２不揮発性メモリと電気的に接続されるとともに、前記第
   ２不揮発性メモリのオンオフを切り替え可能な第２スイッチと、
   前記基板に実装され、前記第１スイッチ及び前記第２スイッチと接続されるとともに、
   前記第１不揮発性メモリ及び前記第２不揮発性メモリの其々の動作状態を判定し、判定結
   果に基づいて、前記第１不揮発性メモリ及び前記第２不揮発性メモリのオンオフを其々切
   り替えるコントローラと、
   を備えた半導体装置。
2. 前記コントローラは、前記第１不揮発性メモリが非動作中の場合、当該第１不揮発性メ
   モリをオフすることを特徴とする請求項１に記載の半導体装置。
3. 前記コントローラは、前記第１不揮発性メモリが非動作中の場合、当該第１不揮発性メ
   モリのアクセス空き時間を判定し、当該アクセス空き時間が第１値よりも長い場合、前記
   第１不揮発性メモリをオフし、当該アクセス空き時間が前記第１値以下の場合、前記第１
   不揮発性メモリをオンすることを特徴とする請求項１に記載の半導体装置。
4. 前記コントローラは、前記第１不揮発性メモリ及び前記第２不揮発性メモリの其々の動
   作状態を定期的に判定することを特徴とする請求項３に記載の半導体装置。
5. 前記コントローラは、前記ホストからコマンドを受領した場合に、前記第１不揮発性メ
   モリ及び前記第２不揮発性メモリの其々の動作状態を判定し、前記第１不揮発性メモリ及
   び前記第２不揮発性メモリがともにオフされている場合、前記第１不揮発性メモリ及び前
   記第２不揮発性メモリの少なくとも１つをオンすることを特徴とする請求項３に記載の半
   導体装置。
6. 前記コントローラは、前記ホストからのコマンドに応じた処理の完了後、前記第１不揮
   発性メモリ及び前記第２不揮発性メモリの其々のアクセス空き時間を判定することを特徴
   とする請求項５に記載の半導体装置。
7. 前記コントローラは、前記第１不揮発性メモリからデータを読み出すとともに、読み出
   されたデータのエラー量を検出し、当該エラー量が第２値よりも多い場合、前記第１不揮
   発性メモリをオフすることを特徴とする請求項４に記載の半導体装置。
8. 前記コントローラは、前記第１不揮発性メモリをオフした場合、当該第１不揮発性メモ
   リを使用不可状態にするフラグを設定することを特徴とする請求項７に記載の半導体装置
   。
9. ホストと接続可能なインターフェースを備えた基板と、
   前記基板に実装された複数の不揮発性メモリと、
   前記基板に実装され、前記複数の不揮発性メモリ其々の動作状態を判定し、当該動作状
   態に基づいて、前記複数の不揮発性メモリ其々のオンオフを切り替え可能なコントローラ
   と、
   を備えた半導体装置。
10. 第１不揮発性メモリ及び第２不揮発性メモリを備えた半導体装置の制御方法であって、
    前記第１不揮発性メモリ及び前記第２不揮発性メモリの其々の動作状態を判定し、
    前記第１不揮発性メモリが非動作中の場合に、当該第１不揮発性メモリのアクセス空き
    時間をさらに判定し、
    前記アクセス空き時間が第１値よりも長い場合、前記第１不揮発性メモリをオフする
    ことを含んだ制御方法。

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